JP2022187314A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置のスループットの低下を抑制しつつコンタクト抵抗を低減する。【解決手段】半導体装置１００は、基板１０と、複数の半導体層の積層構造２０と、ゲート電極５８、ソース電極３８及びドレイン電極４８と、を有する。積層構造は、電子走行層１４と、電子供給層１６と、を有し、電子供給層及び電子走行層に、第１開口３０及び第２開口４０が形成され、開口それぞれの底面が第１上面１４Ａよりも深い位置にある、さらに、第１ソース領域３２、第２ソース領域３４、第１ドレイン領域４２及び第２ドレイン領域４４を有し、ソース電極は、第２ソース領域の上に設けられ、ドレイン電極は、第２ドレイン領域の上に設けられる。第２ソース領域中の第１導電型の不純物の濃度は、第１ソース領域中の第１導電型の不純物の濃度よりも低く、第２ドレイン領域中の第１導電型の不純物の濃度は、第１ドレイン領域中の第１導電型の不純物の濃度よりも低い。【選択図】図１

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。

高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）に関し、ソース電極及びドレイン電極と２次元電子ガス（two dimensional gas：２ＤＥＧ）との間の合計の抵抗成分を示すコンタクト抵抗を低減するための方法が提案されている。この方法では、電子供給層及び電子走行層に開口を形成し、開口内にｎ型不純物を高濃度で含有するＧａＮ（ｎ^＋ＧａＮ）層を有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法により再成長させ、ｎ^＋ＧａＮ層の上にソース電極、ドレイン電極を形成している。

米国特許第９５１５１６１号明細書 米国特許出願公開第ＵＳ２００８／０１７６３６６号明細書

従来の方法でｎ^＋ＧａＮ層を形成した場合、スループット（連続的に複数のウエハに成膜を行う場合の単位時間あたりの処理枚数）の低下が顕著である。

本開示は、スループットの低下を抑制しながらコンタクト抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

本開示の半導体装置は、第１主面を備えた基板と、前記基板の前記第１主面の上に設けられた半導体層と、前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、を有し、前記半導体層は、前記基板の上方に設けられ、第１上面を備えた電子走行層と、前記電子走行層の上方に設けられた電子供給層と、を有し、前記電子供給層及び前記電子走行層に、第１開口及び第２開口が形成され、前記第１開口の底面及び前記第２開口の底面が前記第１上面よりも前記基板側に向かって深い位置にあり、前記半導体層は、更に、第１導電型の不純物を含有し、前記第１開口の底面の上に設けられ、第２上面を備えた第１ソース領域と、前記第１導電型の不純物を含有し、前記第１ソース領域の前記第２上面の上に設けられた第２ソース領域と、前記第１導電型の不純物を含有し、前記第２開口の底面の上に設けられ、第３上面を備えた第１ドレイン領域と、前記第１導電型の不純物を含有し、前記第１ドレイン領域の前記第３上面の上に設けられた第２ドレイン領域と、を有し、前記ソース電極は前記第２ソース領域の上に設けられ、前記ドレイン電極は前記第２ドレイン領域の上に設けられ、前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度よりも低く、前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度よりも低い。

本開示によれば、スループットの低下を抑制しながらコンタクト抵抗を低減できる。

図１は、実施形態に係る半導体装置を示す断面図である。 図２は、再成長中のｎ型不純物の濃度プロファイルの一例を示す図である。 図３は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図４は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図５は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図６は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図７は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図８は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図９は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

〔１〕 本開示の一態様に係る半導体装置は、第１主面を備えた基板と、前記基板の前記第１主面の上に設けられた半導体層と、前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、を有し、前記半導体層は、前記基板の上方に設けられ、第１上面を備えた電子走行層と、前記電子走行層の上方に設けられた電子供給層と、を有し、前記電子供給層及び前記電子走行層に、第１開口及び第２開口が形成され、前記第１開口の底面及び前記第２開口の底面が前記第１上面よりも前記基板側に向かって深い位置にあり、前記半導体層は、更に、第１導電型の不純物を含有し、前記第１開口の底面の上に設けられ、第２上面を備えた第１ソース領域と、前記第１導電型の不純物を含有し、前記第１ソース領域の前記第２上面の上に設けられた第２ソース領域と、前記第１導電型の不純物を含有し、前記第２開口の底面の上に設けられ、第３上面を備えた第１ドレイン領域と、前記第１導電型の不純物を含有し、前記第１ドレイン領域の前記第３上面の上に設けられた第２ドレイン領域と、を有し、前記ソース電極は前記第２ソース領域の上に設けられ、前記ドレイン電極は前記第２ドレイン領域の上に設けられ、前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度よりも低く、前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度よりも低い。

本願発明者は、スループットの低下を抑制すべく、不純物を高濃度で含有する層（以下、高濃度不純物層ということがある）をＭＯＣＶＤ法に代えてスパッタ法により形成することについて検討を行った。この結果、スループットを大幅に向上できることが判明した。その一方で、スパッタ法で形成した高濃度不純物層の上にソース電極及びドレイン電極を形成した場合、ＭＯＣＶＤ法で形成した場合よりもコンタクト抵抗が高くなることも判明した。そこで、本願発明者は、その原因を究明すべく検討を行った。この結果、スパッタ法で高濃度不純物層を成長させた場合、成長後の降温に伴って不純物が高濃度不純物層の表面に析出し、高濃度不純物層の表面に不純物の窒素化合物が生成していることが明らかになった。つまり、スパッタ法で用いる窒素（Ｎ）ラジカルと析出した不純物とが反応していることが明らかになった。

本開示の一態様では、第１開口の底面の上に第２上面を備えた第１ソース領域が設けられ、記第１ソース領域の上に第２ソース領域が設けられ、第２開口の底面の上に第３上面を備えた第１ドレイン領域が設けられ、第１ドレイン領域の上に第２ドレイン領域が設けられている。そして、第１開口の底面及び第２開口の底面が第１上面よりも基板側に向かって深い位置にある。従って、コンタクト抵抗を低減できる。また、第２ソース領域中の第１導電型の不純物の濃度は、第１ソース領域中の第１導電型の不純物の濃度よりも低く、第２ドレイン領域中の第１導電型の不純物の濃度は、第１ドレイン領域中の第１導電型の不純物の濃度よりも低い。従って、第２ソース領域及び第２ドレイン領域をスパッタ法で形成したとしても、不純物の析出を抑制し、不純物の窒素化合物の生成に伴うコンタクト抵抗の上昇を抑制できる。

〔２〕 〔１〕において、前記電子供給層は、前記第１ソース領域、前記第２ソース領域、前記第１ドレイン領域及び前記第２ドレイン領域よりも低濃度で前記第１導電型の不純物を含有してもよい。この場合、コンタクト抵抗を低減しやすい。

〔３〕 〔１〕又は〔２〕において、前記第２ソース領域は、前記第１ソース領域よりも薄く、前記第２ドレイン領域は、前記第１ドレイン領域よりも薄くてもよい。この場合、コンタクト抵抗を低減しやすい。

〔４〕 〔１〕～〔３〕において、前記第１ソース領域及び前記第１ドレイン領域は、前記第１導電型の不純物を、２５℃での固溶限の９０％以上の濃度で含有してもよい。この場合、コンタクト抵抗を低減しやすい。

〔５〕 〔１〕～〔４〕において、前記第１ソース領域の厚さ方向における下側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下であり、前記第１ドレイン領域の厚さ方向における下側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下であってもよい。スパッタ法により第１ソース領域、第１ドレイン領域を形成することで、このような濃度プロファイルを実現しやすい。

〔６〕 〔１〕～〔５〕において、前記第２ソース領域の厚さ方向における上側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下であり、前記第２ドレイン領域の厚さ方向における上側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下であってもよい。スパッタ法により第２ソース領域、第２ドレイン領域を形成することで、このような濃度プロファイルを実現しやすい。

〔７〕 〔１〕～〔６〕において、前記第１ソース領域、前記第２ソース領域、前記第１ドレイン領域及び前記第２ドレイン領域のそれぞれの前記第１導電型の不純物の濃度は、１×１０^１９ｃｍ^－３以上であってもよい。この場合、コンタクト抵抗を低減しやすい。

〔８〕 〔１〕～〔７〕において、前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度の０．８倍以下であり、前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度の０．８倍以下であってもよい。この場合、窒素化合物の生成に伴うコンタクト抵抗の上昇を抑制しやすい。

〔９〕 本開示の他の一態様に係る半導体装置は、第１主面を備えた基板と、前記基板の前記第１主面の上に設けられた半導体層と、前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、を有し、前記半導体層は、前記基板の上方に設けられ、第１上面を備えた電子走行層と、前記電子走行層の上方に設けられた電子供給層と、を有し、前記電子供給層及び前記電子走行層に、第１開口及び第２開口が形成され、前記第１開口の底面及び前記第２開口の底面が前記第１上面よりも前記基板側に向かって深い位置にあり、前記半導体層は、更に、第１導電型の不純物を含有し、前記第１開口内に設けられ、第２上面を備えた第１ソース領域と、前記第１導電型の不純物を含有し、前記第１ソース領域の前記第２上面の上に設けられた第２ソース領域と、前記第１導電型の不純物を含有し、前記第２開口内に設けられ、第３上面を備えた第１ドレイン領域と、前記第１導電型の不純物を含有し、前記第１ドレイン領域の前記第３上面の上に設けられた第２ドレイン領域と、を有し、前記ソース電極は前記第２ソース領域の上に設けられ、前記ドレイン電極は前記第２ドレイン領域の上に設けられ、前記電子供給層は、前記第１ソース領域、前記第２ソース領域、前記第１ドレイン領域及び前記第２ドレイン領域よりも低濃度で前記第１導電型の不純物を含有し、前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度よりも低く、前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度よりも低く、前記第２ソース領域は、前記第１ソース領域よりも薄く、前記第２ドレイン領域は、前記第１ドレイン領域よりも薄く、前記第１ソース領域及び前記第１ドレイン領域は、前記第１導電型の不純物を、２５℃での固溶限の９０％以上の濃度で含有する。

〔１０〕 本開示の他の一態様に係る半導体装置の製造方法は、第１主面を備えた基板の前記第１主面の上に半導体層を形成する工程と、前記半導体層の上にゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記半導体層を形成する工程は、前記基板の上方に、第１上面を備えた電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層及び前記電子走行層に、第１開口及び第２開口を形成する工程と、第１導電型の不純物を含有し、第２上面を備えた第１ソース領域を、前記第１開口の底面の上に、前記第１導電型の不純物を含有し、第３上面を備えた第１ドレイン領域を、前記第２開口の底面の上に、それぞれ第１のスパッタ法により形成する工程と、前記第１導電型の不純物を含有する第２ソース領域を、前記第１ソース領域の前記第２上面の上に、前記第１導電型の不純物を含有する第２ドレイン領域を、前記第１ドレイン領域の前記第３上面の上に、それぞれ第２のスパッタ法により形成する工程と、を有し、前記第１開口の底面及び前記第２開口の底面が前記第１上面よりも前記基板側に向かって深い位置に設けられ、前記ソース電極は前記第２ソース領域の上に設けられ、前記ドレイン電極は前記第２ドレイン領域の上に設けられ、前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度よりも低く、前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度よりも低い。

〔１１〕 〔１０〕において、前記第１ソース領域及び前記第１ドレイン領域を形成する工程、並びに、前記第２ソース領域及び前記第２ドレイン領域を形成する工程は、前記第１導電型の不純物をドーピングしながら、前記第１開口の底面の上及び前記第２開口の底面の上に第１半導体層を、前記第１半導体層の上に第２半導体層を順番に積層体として形成する工程を有し、前記積層体を形成する工程において、前記第２半導体層の形成が完了するまで、前記基板の温度を、前記第１半導体層及び前記第２半導体層にドーピングされた前記第１導電型の不純物が前記第１半導体層及び前記第２半導体層に固溶した状態が維持される温度以上に保持し続けてもよい。この場合、積層体内での不純物の窒素化合物の生成を抑制しやすい。

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

本実施形態は、窒化物半導体を主構成材料とするＧａＮ－ＨＥＭＴを含む半導体装置に関する。図１は、実施形態に係る半導体装置を示す断面図である。

本実施形態に係る半導体装置１００は、図１に示すように、第１主面１０Ａを備えた基板１０と、第１主面１０Ａの上に設けられた複数の半導体層の積層構造２０とを有する。基板１０は、第１主面１０Ａとして、例えば（０００１）主面を有するＳｉＣ基板であり、積層構造２０の積層方向は例えば［０００１］方向である。積層構造２０は、基板１０側から順に形成されるバッファ層１２と、電子走行層１４と、電子供給層１６と、キャップ層１８とを含む。バッファ層１２は、例えば厚さが５ｎｍ以上かつ１００ｎｍ以下のＡｌＮ層である。電子走行層１４は、例えば厚さが１０００ｎｍ程度のアンドープＧａＮ層である。電子供給層１６は、例えば厚さ２０ｎｍ程度のｎ型ＡｌＧａＮ層である。キャップ層１８は、例えば厚さ５ｎｍ程度のｎ型ＧａＮ層である。本実施形態で用いられるｎ型不純物は、例えばＳｉ又はＧｅである。積層構造２０は半導体層の一例である。

積層構造２０の上に絶縁膜２２が形成されている。絶縁膜２２は、例えばＳｉ窒化膜である。絶縁膜２２及び積層構造２０に、ソース用の第１開口３０と、ドレイン用の第２開口４０とが形成されている。第１開口３０及び第２開口４０は、電子走行層１４の上面１４Ａよりも深く形成されている。第１開口３０の底面３０Ｂ及び第２開口４０の底面４０Ｂは、電子走行層１４の上面１４Ａよりも第１主面１０Ａに近い。上面１４Ａは第１上面の一例である。第１開口３０の底面３０Ｂ及び第２開口４０の底面４０Ｂが上面１４Ａよりも基板１０側に向かって深い位置にある。

積層構造２０は、第１開口３０内に設けられ、上面３２Ａを備えた第１ソース領域３２と、上面３２Ａの上に設けられた第２ソース領域３４とを有する。第１ソース領域３２は第１開口３０の底面３０Ｂの上に設けられている。第１ソース領域３２及び第２ソース領域３４はソース再成長層３６に含まれる。第１ソース領域３２及び第２ソース領域３４は、例えばｎ型ＧａＮ層である。第１ソース領域３２及び第２ソース領域３４は、例えばｎ型不純物を電子供給層１６よりも高濃度で含む。つまり、電子供給層１６は、第１ソース領域３２及び第２ソース領域３４よりも低濃度でｎ型不純物を含有する。従って、第１ソース領域３２及び第２ソース領域３４のそれぞれの電気抵抗は、電子供給層１６の電気抵抗よりも低い。第１ソース領域３２及び第２ソース領域３４のそれぞれのｎ型不純物の濃度は、例えば１×１０^１９ｃｍ^－３以上である。上面３２Ａは上面１４Ａよりも第１主面１０Ａから離れている。第２ソース領域３４は第１ソース領域３２よりも薄いことが好ましい。上面３２Ａは第２上面の一例である。

また、第１ソース領域３２は、第２ソース領域３４よりも高濃度でｎ型不純物を含有する。すなわち、第２ソース領域３４中のｎ型不純物の濃度は、第１ソース領域３２中のｎ型不純物の濃度よりも低い。例えば、第１ソース領域３２は、ｎ型不純物を２５℃での固溶限の９０％以上の濃度で含有する。詳細は後述するが、ソース再成長層３６はスパッタ法により形成される。図２に、ソース再成長層３６中のｎ型不純物の濃度プロファイルの一例を示す。ここでは、ｎ型不純物としてＳｉが用いられる。図２中の横軸はソース再成長層３６の表面からの距離を示し、縦軸はソース再成長層３６中のＳｉ濃度を示す。例えば、ソース再成長層３６の総厚さは１００ｎｍである。

図２に示すように、第１ソース領域３２と第２ソース領域３４との間で、Ｓｉ濃度は連続的に変化してもよい。本開示では、ｎ型不純物（Ｓｉ等）の濃度が連続的に変化する場合、ｎ型不純物の濃度が、ソース再成長層３６の下面におけるｎ型不純物の濃度と、上面におけるｎ型不純物の濃度との平均値となる部分に第１ソース領域３２と第２ソース領域３４との境界があることとする。図２に示す例では、ソース再成長層３６の下面におけるＳｉ濃度が１×１０^２０ｃｍ^－３であり、上面におけるＳｉ濃度が３×１０^１９ｃｍ^－３以上であるため、Ｓｉ濃度が６．５×１０^１９ｃｍ^－３となる部分に第１ソース領域３２と第２ソース領域３４との境界がある。例えば、第１ソース領域３２の厚さは９５ｎｍであり、第２ソース領域３４の厚さは５ｎｍである。

第１ソース領域３２の厚さ方向における下側（図２で示される横軸で表面からの距離が大きくなる側）の９０％の範囲内で、ｎ型不純物の濃度が一様であってもよい。例えば、第１ソース領域３２の厚さ方向における下側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であってもよい。また、第２ソース領域３４の厚さ方向における上側（図２で示される横軸で表面からの距離が小さくなる側）の９０％の範囲内で、ｎ型不純物の濃度が一様であってもよい。例えば、第２ソース領域３４の厚さ方向における上側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であってもよい。更に、第１ソース領域３２の下面でのｎ型不純物の濃度が、上面でのｎ型不純物の濃度より高くてもよく、第２ソース領域３４の下面でのｎ型不純物の濃度が、上面でのｎ型不純物の濃度より高くてもよい。

積層構造２０は、第２開口４０内に設けられ、上面４２Ａを備えた第１ドレイン領域４２と、上面４２Ａの上に設けられた第２ドレイン領域４４とを有する。第１ドレイン領域４２は第２開口４０の底面４０Ｂの上に設けられている。第１ドレイン領域４２及び第２ドレイン領域４４はドレイン再成長層４６に含まれる。第１ドレイン領域４２及び第２ドレイン領域４４は、例えばｎ型ＧａＮ層である。第１ドレイン領域４２及び第２ドレイン領域４４は、例えばｎ型不純物を電子供給層１６よりも高濃度で含む。つまり、電子供給層１６は、第１ドレイン領域４２及び第２ドレイン領域４４よりも低濃度でｎ型不純物を含有する。従って、第１ドレイン領域４２及び第２ドレイン領域４４のそれぞれの電気抵抗は、電子供給層１６の電気抵抗よりも低い。第１ドレイン領域４２及び第２ドレイン領域４４のそれぞれのｎ型不純物の濃度は、例えば１×１０^１９ｃｍ^－３以上である。上面４２Ａは上面１４Ａよりも第１主面１０Ａから離れている。第２ドレイン領域４４は第１ドレイン領域４２よりも薄いことが好ましい。上面４２Ａは第３上面の一例である。

また、第１ドレイン領域４２は、第２ドレイン領域４４よりも高濃度でｎ型不純物を含有する。すなわち、第２ドレイン領域４４中のｎ型不純物の濃度は、第１ドレイン領域４２中のｎ型不純物の濃度よりも低い。例えば、第１ドレイン領域４２は、ｎ型不純物を２５℃での固溶限の９０％以上の濃度で含有する。詳細は後述するが、ドレイン再成長層４６もスパッタ法により形成される。例えば、ドレイン再成長層４６中のｎ型不純物の濃度プロファイルは、図２に示すソース再成長層３６中のｎ型不純物の濃度プロファイルの一例と同様である。例えば、ドレイン再成長層４６の総厚さは１００ｎｍである。

第１ドレイン領域４２と第２ドレイン領域４４との間で、Ｓｉ濃度は連続的に変化してもよい。本開示では、ｎ型不純物（Ｓｉ等）の濃度が連続的に変化する場合、ｎ型不純物の濃度が、ドレイン再成長層４６の下面におけるｎ型不純物の濃度と、上面におけるｎ型不純物の濃度との平均値となる部分に第１ドレイン領域４２と第２ドレイン領域４４との境界があることとする。例えば、ドレイン再成長層４６の下面におけるＳｉ濃度が１×１０^２０ｃｍ^－３であり、上面におけるＳｉ濃度が３×１０^１９ｃｍ^－３以上である場合、Ｓｉ濃度が６．５×１０^１９ｃｍ^－３となる部分に第１ドレイン領域４２と第２ドレイン領域４４との境界がある。例えば、第１ドレイン領域４２の厚さは９５ｎｍであり、第２ドレイン領域４４の厚さは５ｎｍである。

第１ドレイン領域４２の厚さ方向における下側の９０％の範囲内で、ｎ型不純物の濃度が一様であってもよい。例えば、第１ドレイン領域４２の厚さ方向における下側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であってもよい。また、第２ドレイン領域４４の厚さ方向における上側の９０％の範囲内で、ｎ型不純物の濃度が一様であってもよい。例えば、第２ドレイン領域４４の厚さ方向における上側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であってもよい。更に、第１ドレイン領域４２の下面でのｎ型不純物の濃度が、上面でのｎ型不純物の濃度より高くてもよく、第２ドレイン領域４４の下面でのｎ型不純物の濃度が、上面でのｎ型不純物の濃度より高くてもよい。

半導体装置１００は、第２ソース領域３４の上に設けられたソース電極３８と、第２ドレイン領域４４の上に設けられたドレイン電極４８とを有する。ソース電極３８及びドレイン電極４８は、例えばＴａ膜と、Ａｌ膜とを含む。ソース電極３８とドレイン電極４８との間において、絶縁膜２２にゲート用の第３開口５０が形成されている。第３開口５０を通じて積層構造２０の表面の一部が露出している。半導体装置１００は、第３開口５０を通じて積層構造２０に接するゲート電極５８を有する。ゲート電極５８は、例えばＮｉ膜と、Ａｕ膜とを含む。ゲート電極５８は、例えば断面視でＴの字型の形状を備える。半導体装置１００は、更に、ゲート電極５８、ソース電極３８及びドレイン電極４８を覆う絶縁膜２４を有する。絶縁膜２４は、例えばＡｌ酸化膜又はＳｉ窒化膜である。

半導体装置１００では、電子走行層１４の上面１４Ａの近傍に２ＤＥＧ５２が存在する。ソース電極３８はソース再成長層３６を介して２ＤＥＧ５２にオーミックコンタクトし、ドレイン電極４８はドレイン再成長層４６を介して２ＤＥＧ５２にオーミックコンタクトしている。従って、ソース電極３８、ドレイン電極４８、それぞれから２ＤＥＧ５２に至る抵抗成分であるコンタクト抵抗を低減できる。

また、第１ソース領域３２、第２ソース領域３４、第１ドレイン領域４２及び第２ドレイン領域４４は、スパッタ法により形成できる。第１ソース領域３２、第２ソース領域３４、第１ドレイン領域４２及び第２ドレイン領域４４をスパッタ法により形成することで、ＭＯＣＶＤ法により形成する場合と比較して、スループットの低下を抑制できる。ＭＯＣＶＤ法は、スパッタ法に比べ、その成膜方法の原理の違いなどから一般的に、成膜時間が長くなるため、スループット（連続的に複数のウエハに成膜を行う場合の単位時間あたりの処理枚数）が低くなると考えられている。更に、スパッタ法により第１ソース領域３２、第２ソース領域３４、第１ドレイン領域４２及び第２ドレイン領域４４を形成しても、第２ソース領域３４、第２ドレイン領域４４の表面での窒素化合物の生成が、ＭＯＣＶＤ法に比べ抑制されるため、窒素化合物の生成に伴うコンタクト抵抗の上昇を抑制できる。

本実施形態では、電子供給層１６が、第１ソース領域３２、第２ソース領域３４、第１ドレイン領域４２及び第２ドレイン領域４４よりも低濃度でｎ型不純物を含有する。このため、ソース電極３８及びドレイン電極４８のコンタクト抵抗を低減しやすい。

また、第２ソース領域３４が第１ソース領域３２よりも薄く、第２ドレイン領域４４が第１ドレイン領域４２よりも薄い。このため、ソース再成長層３６中の第２ソース領域３４が占める割合、ドレイン再成長層４６中の第２ドレイン領域４４が占める割合が低く、ソース電極３８及びドレイン電極４８のコンタクト抵抗を低減しやすい。

また、第１ソース領域３２及び第１ドレイン領域４２は、ｎ型不純物を、２５℃での固溶限の９０％以上の濃度で含有することが好ましく、９５％以上の濃度で含有することが好ましい。ソース電極３８及びドレイン電極４８のコンタクト抵抗を低減しやすくするためである。

第１ソース領域３２の厚さ方向における下側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であり、第１ドレイン領域４２の厚さ方向における下側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であってもよい。また、第２ソース領域３４の厚さ方向における上側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であり、第２ドレイン領域４４の厚さ方向における上側の９０％の範囲内で、ｎ型不純物の濃度の最大値が最小値の１．１倍以下であってもよい。後述のように、ソース再成長層３６及びドレイン再成長層４６をスパッタ法により形成する場合、このような濃度プロファイルを実現しやすい。

第１ソース領域３２、第２ソース領域３４、第１ドレイン領域４２及び第２ドレイン領域４４のそれぞれのｎ型不純物の濃度は、好ましくは１×１０^１９ｃｍ^－３以上であり、より好ましくは２×１０^１９ｃｍ^－３以上であり、更に好ましくは３×１０^１９ｃｍ^－３以上である。ソース電極３８及びドレイン電極４８のコンタクト抵抗を低減しやすくするためである。

第２ソース領域３４中のｎ型不純物の濃度、第２ドレイン領域４４中のｎ型不純物の濃度は、それぞれ、第１ソース領域３２中のｎ型不純物の濃度、第１ドレイン領域４２中のｎ型不純物の濃度の、好ましくは０．８倍以下であり、より好ましくは０．６倍以下であり、更に好ましくは０．４倍以下である。窒素化合物の生成に伴うコンタクト抵抗の上昇を抑制しやすくするためである。

ソース再成長層３６及びドレイン再成長層４６の材料はＧａＮに限定されない。積層体６６の材料がＡｌＧａＮ、ＡｌＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮ等であってもよい。

次に、実施形態に係る半導体装置１００の製造方法について説明する。図３～図９は、実施形態に係る半導体装置の製造方法を示す断面図である。

まず、図３に示すように、基板１０上にバッファ層１２、電子走行層１４、電子供給層１６及びキャップ層１８を形成する。バッファ層１２、電子走行層１４、電子供給層１６及びキャップ層１８は、例えばＭＯＣＶＤ法により形成する。次に、キャップ層１８の上に絶縁膜２２を形成する。

次に、図４に示すように、絶縁膜２２、キャップ層１８、電子供給層１６及び電子走行層１４に第１開口３０及び第２開口４０を形成する。第１開口３０の底面３０Ｂ及び第２開口４０の底面４０Ｂが上面１４Ａよりも基板１０側に向かって深い位置に設けられる。第１開口３０及び第２開口４０の形成では、例えば電子線レジスト（図示せず）をマスクとして、反応性イオンエッチング（reactive ion etching：ＲＩＥ）を行う。絶縁膜２２のエッチングにはフッ素（Ｆ）を含む反応性ガスが用いられてもよく、また、キャップ層１８、電子供給層１６及び電子走行層１４のエッチングには塩素（Ｃｌ）を含む反応性ガスが用いられてもよい。

次に、図５に示すように、第１開口３０及び第２開口４０内に第１半導体層６２及び第２半導体層６４の積層体６６をスパッタ法により形成する。第１半導体層６２は、第１開口３０の底面３０Ｂの上と、第２開口４０の底面４０Ｂの上とに形成する。積層体６６の形成の際に、照射源としてＮラジカルが用いられる。また、スパッタ用のガスとして、例えばＡｒ、Ｋｒ又はＸｅが用いられる。積層体６６は、第１開口３０及び第２開口４０内で、電子走行層１４に格子整合しながら成長する。第１開口３０及び第２開口４０内において、第１半導体層６２の上面６２Ａが電子走行層１４の上面１４Ａよりも基板１０の第１主面１０Ａから離れるように第１半導体層６２の厚さを調整する。積層体６６は、絶縁膜２２の上にも形成される。絶縁膜２２の上の積層体６６は、例えば多結晶となる。第１半導体層６２及び第２半導体層６４は、例えばｎ型ＧａＮ層である。第１半導体層６２及び第２半導体層６４は、例えばｎ型不純物を電子供給層１６よりも高濃度で含む。第１半導体層６２及び第２半導体層６４のそれぞれのｎ型不純物の濃度は、例えば１×１０^１９ｃｍ^－３以上である。第１半導体層６２の上面は第４上面の一例である。

積層体６６の形成の際には、基板１０の温度を第１半導体層６２及び第２半導体層６４が成長できる温度に保持する。また、第１半導体層６２及び第２半導体層６４は、Ｓｉ等のｎ型不純物をドーピングしながら成長させる。第２半導体層６４の形成の際には、第１半導体層６２の形成の際よりもｎ型不純物の供給量を下げ、第２半導体層６４中のｎ型不純物の濃度を第１半導体層６２中のｎ型不純物の濃度よりも低くする。第２半導体層６４中のｎ型不純物の濃度を第１半導体層６２中のｎ型不純物の濃度よりも低くすることで、第２半導体層６４の形成後に基板１０の温度を低下しても積層体６６中のＳｉの析出が抑制され、第２半導体層６４の上面でのｎ型不純物の窒素化合物の生成を抑制できる。例えば、積層体６６中のｎ型不純物の濃度プロファイルは、図２に示すソース再成長層３６中のｎ型不純物の濃度プロファイルの一例と同様である。

積層体６６の形成の際には、第２半導体層６４の形成が完了するまで、基板１０の温度を、第１半導体層６２、第２半導体層６４にドーピングされたｎ型不純物が第１半導体層６２、第２半導体層６４に固溶した状態が維持される温度以上、例えば６００℃以上に保持し続けることが好ましい。このような温度制御を行うことで、積層体６６内でのｎ型不純物の窒素化合物の生成を抑制できる。

積層体６６の後、図６に示すように、絶縁膜２２の上の積層体６６を除去する。絶縁膜２２の上の積層体６６は、例えば水酸化テトラメチルアンモニウム（tetramethyl ammonium hydroxide：ＴＭＡＨ）を用いて除去できる。積層体６６の第１開口３０内の部分及び第２開口４０内の部分は除去されず、第１開口３０内に第１ソース領域３２及び第２ソース領域３４を含むソース再成長層３６が得られ、第２開口４０内に第１ドレイン領域４２及び第２ドレイン領域４４を含むドレイン再成長層４６が得られる。

次に、図７に示すように、第２ソース領域３４の上にソース電極３８を形成し、第２ドレイン領域４４の上にドレイン電極４８を形成する。ソース電極３８及びドレイン電極４８は、例えば蒸着、リフトオフ及び合金化熱処理により形成できる。ソース電極３８及びドレイン電極４８は、例えばＴａ膜と、Ａｌ膜とを含む。ソース電極３８及びドレイン電極４８は、それぞれソース再成長層３６、ドレイン再成長層４６を介して２ＤＥＧ５２にオーミックコンタクトする。

次に、図８に示すように、絶縁膜２２に第３開口５０を形成する。第３開口５０の形成では、例えば電子線レジスト（図示せず）をマスクとして、ＲＩＥを行う。絶縁膜２２のエッチングにはＦを含む反応性ガスが用いられる。次に、絶縁膜２２の上にゲート電極５８を形成する。ゲート電極５８は、例えば蒸着及びリフトオフにより形成できる。ゲート電極５８は、例えばＮｉ膜と、Ａｕ膜とを含む。

次に、図９に示すように、ゲート電極５８、ソース電極３８及びドレイン電極４８を覆う絶縁膜２４を形成する。Ａｌ酸化膜は、例えばＡＬＤ法により形成できる。Ｓｉ窒化膜は、例えばプラズマＣＶＤ法により形成できる。

その後、必要に応じて配線等を形成する。このようにして、ＧａＮ－ＨＥＭＴを含む半導体装置１００を製造することができる。

この製造方法によれば、スパッタ法により第１半導体層６２及び第２半導体層６４を形成しているため、ＭＯＣＶＤ法により形成する場合と比較して、スループットを向上できる。更に、第２半導体層６４中のｎ型不純物の濃度を第１半導体層６２中のｎ型不純物の濃度よりも低くすることで、第２半導体層６４の形成後に基板１０の温度を低下しても、第２半導体層６４の上面でのｎ型不純物の窒素化合物の生成を抑制できる。従って、窒素化合物の生成に伴うコンタクト抵抗の上昇を抑制できる。

なお、上述のように、積層体６６の形成の際にＡｒ、Ｋｒ又はＸｅが用いられる。このため、ソース再成長層３６及びドレイン再成長層４６中にＡｒ、Ｋｒ又はＸｅが残存していてもよい。通常、ＭＯＣＶＤ法で形成した窒化物半導体層にはＡｒ、Ｋｒ又はＸｅが含まれないため、Ａｒ、Ｋｒ又はＸｅが残存しているか否かに基づいて、ソース再成長層３６及びドレイン再成長層４６がスパッタ法により生成されたのか、ＭＯＣＶＤ法により形成されたのかを判別できる。

半導体層中の不純物の濃度は、たとえば二次イオン質量分析（Secondary Ion Mass Spectrometry：ＳＩＭＳ）法により測定可能である。

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

１０：基板
１０Ａ：第１主面
１２：バッファ層
１４：電子走行層
１４Ａ：上面
１６：電子供給層
１８：キャップ層
２０：積層構造
２２、２４：絶縁膜
３０：第１開口
３０Ｂ：底面
３２：第１ソース領域
３２Ａ：上面
３４：第２ソース領域
３６：ソース再成長層
３８：ソース電極
４０：第２開口
４０Ｂ：底面
４２：第１ドレイン領域
４２Ａ：上面
４４：第２ドレイン領域
４６：ドレイン再成長層
４８：ドレイン電極
５０：第３開口
５８：ゲート電極
６２：第１半導体層
６２Ａ：上面
６４：第２半導体層
６６：積層体
１００：半導体装置

Claims (11)

1. 第１主面を備えた基板と、
   前記基板の前記第１主面の上に設けられた半導体層と、
   前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、
   を有し、
   前記半導体層は、
   前記基板の上方に設けられ、第１上面を備えた電子走行層と、
   前記電子走行層の上方に設けられた電子供給層と、
   を有し、
   前記電子供給層及び前記電子走行層に、第１開口及び第２開口が形成され、前記第１開口の底面及び前記第２開口の底面が前記第１上面よりも前記基板側に向かって深い位置にあり、
   前記半導体層は、更に、
   第１導電型の不純物を含有し、前記第１開口の底面の上に設けられ、第２上面を備えた第１ソース領域と、
   前記第１導電型の不純物を含有し、前記第１ソース領域の前記第２上面の上に設けられた第２ソース領域と、
   前記第１導電型の不純物を含有し、前記第２開口の底面の上に設けられ、第３上面を備えた第１ドレイン領域と、
   前記第１導電型の不純物を含有し、前記第１ドレイン領域の前記第３上面の上に設けられた第２ドレイン領域と、
   を有し、
   前記ソース電極は前記第２ソース領域の上に設けられ、
   前記ドレイン電極は前記第２ドレイン領域の上に設けられ、
   前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度よりも低く、
   前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度よりも低い半導体装置。
2. 前記電子供給層は、前記第１ソース領域、前記第２ソース領域、前記第１ドレイン領域及び前記第２ドレイン領域よりも低濃度で前記第１導電型の不純物を含有する請求項１に記載の半導体装置。
3. 前記第２ソース領域は、前記第１ソース領域よりも薄く、
   前記第２ドレイン領域は、前記第１ドレイン領域よりも薄い請求項１または請求項２に記載の半導体装置。
4. 前記第１ソース領域及び前記第１ドレイン領域は、前記第１導電型の不純物を、２５℃での固溶限の９０％以上の濃度で含有する請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記第１ソース領域の厚さ方向における下側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下であり、
   前記第１ドレイン領域の厚さ方向における下側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下である請求項１から請求項４のいずれか１項に記載の半導体装置。
6. 前記第２ソース領域の厚さ方向における上側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下であり、
   前記第２ドレイン領域の厚さ方向における上側の９０％の範囲内で、前記第１導電型の不純物の濃度の最大値は最小値の１．１倍以下である請求項１から請求項５のいずれか１項に記載の半導体装置。
7. 前記第１ソース領域、前記第２ソース領域、前記第１ドレイン領域及び前記第２ドレイン領域のそれぞれの前記第１導電型の不純物の濃度は、１×１０^１９ｃｍ^－３以上である請求項１から請求項６のいずれか１項に記載の半導体装置。
8. 前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度の０．８倍以下であり、
   前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度の０．８倍以下である請求項１から請求項７のいずれか１項に記載の半導体装置。
9. 第１主面を備えた基板と、
   前記基板の前記第１主面の上に設けられた半導体層と、
   前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、
   を有し、
   前記半導体層は、
   前記基板の上方に設けられ、第１上面を備えた電子走行層と、
   前記電子走行層の上方に設けられた電子供給層と、
   を有し、
   前記電子供給層及び前記電子走行層に、第１開口及び第２開口が形成され、前記第１開口の底面及び前記第２開口の底面が前記第１上面よりも前記基板側に向かって深い位置にあり、
   前記半導体層は、更に、
   第１導電型の不純物を含有し、前記第１開口内に設けられ、第２上面を備えた第１ソース領域と、
   前記第１導電型の不純物を含有し、前記第１ソース領域の前記第２上面の上に設けられた第２ソース領域と、
   前記第１導電型の不純物を含有し、前記第２開口内に設けられ、第３上面を備えた第１ドレイン領域と、
   前記第１導電型の不純物を含有し、前記第１ドレイン領域の前記第３上面の上に設けられた第２ドレイン領域と、
   を有し、
   前記ソース電極は前記第２ソース領域の上に設けられ、
   前記ドレイン電極は前記第２ドレイン領域の上に設けられ、
   前記電子供給層は、前記第１ソース領域、前記第２ソース領域、前記第１ドレイン領域及び前記第２ドレイン領域よりも低濃度で前記第１導電型の不純物を含有し、
   前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度よりも低く、
   前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度よりも低く、
   前記第２ソース領域は、前記第１ソース領域よりも薄く、
   前記第２ドレイン領域は、前記第１ドレイン領域よりも薄く、
   前記第１ソース領域及び前記第１ドレイン領域は、前記第１導電型の不純物を、２５℃での固溶限の９０％以上の濃度で含有する半導体装置。
10. 第１主面を備えた基板の前記第１主面の上に半導体層を形成する工程と、
    前記半導体層の上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
    を有し、
    前記半導体層を形成する工程は、
    前記基板の上方に、第１上面を備えた電子走行層を形成する工程と、
    前記電子走行層の上方に電子供給層を形成する工程と、
    前記電子供給層及び前記電子走行層に、第１開口及び第２開口を形成する工程と、
    第１導電型の不純物を含有し、第２上面を備えた第１ソース領域を、前記第１開口の底面の上に、前記第１導電型の不純物を含有し、第３上面を備えた第１ドレイン領域を、前記第２開口の底面の上に、それぞれ第１のスパッタ法により形成する工程と、
    前記第１導電型の不純物を含有する第２ソース領域を、前記第１ソース領域の前記第２上面の上に、前記第１導電型の不純物を含有する第２ドレイン領域を、前記第１ドレイン領域の前記第３上面の上に、それぞれ第２のスパッタ法により形成する工程と、
    を有し、
    前記第１開口の底面及び前記第２開口の底面が前記第１上面よりも前記基板側に向かって深い位置に設けられ、
    前記ソース電極は前記第２ソース領域の上に設けられ、
    前記ドレイン電極は前記第２ドレイン領域の上に設けられ、
    前記第２ソース領域中の前記第１導電型の不純物の濃度は、前記第１ソース領域中の前記第１導電型の不純物の濃度よりも低く、
    前記第２ドレイン領域中の前記第１導電型の不純物の濃度は、前記第１ドレイン領域中の前記第１導電型の不純物の濃度よりも低い半導体装置の製造方法。
11. 前記第１ソース領域及び前記第１ドレイン領域を形成する工程、並びに、前記第２ソース領域及び前記第２ドレイン領域を形成する工程は、
    前記第１導電型の不純物をドーピングしながら、前記第１開口の底面の上及び前記第２開口の底面の上に第１半導体層を、前記第１半導体層の上に第２半導体層を順番に積層体として形成する工程を有し、
    前記積層体を形成する工程において、前記第２半導体層の形成が完了するまで、前記基板の温度を、前記第１半導体層及び前記第２半導体層にドーピングされた前記第１導電型の不純物が前記第１半導体層及び前記第２半導体層に固溶した状態が維持される温度以上に保持し続ける請求項１０に記載の半導体装置の製造方法。

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