JP5495257B2 - Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法 - Google Patents

Description

本発明は、ＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法に関し、特に窒化物系半導体を用いたＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法に関する。

窒化物系半導体は、破壊電界強度、熱伝導度、および飽和電子速度の特性が高い値を有することから、窒化物系半導体を用いたＩＩＩ族窒化物系電界効果トランジスタは、小型であり、かつ低オン抵抗で、しかも耐圧性に優れるという特徴を有する。このような特徴を有するＩＩＩ族窒化物系電界効果トランジスタは、高効率電力変換デバイスおよび高周波パワーデバイスへの応用が期待されている。

ＩＩＩ族窒化物系電界効果トランジスタは、ＧａＮ層とＡｌＧａＮ層とを積層して用いる。このようにＧａＮ層とＡｌＧａＮ層とを積層させることにより、これらの二層の間に自発分極およびピエゾ分極が生じる。これらの分極に起因して生じる分極電界により、ヘテロ界面に二次元電子ガス（２−ＤＥＧ：２-Dimensional Electron Gas）が形成され、高い濃度のシートキャリアが発生する。これによりオン抵抗が低く、耐圧性に優れたノーマリオン型のＩＩＩ族窒化物系電界効果トランジスタを作製することができる。

一方、過電流を抑制するとともに、回路構成をシンプルなものにするという観点から、高いしきい値電圧を有するノーマリオフ型のＩＩＩ族窒化物系電界効果トランジスタが望まれている。特許文献１は、ＩＩＩ族窒化物系電界効果トランジスタにノーマリオフ動作を付与する技術が開示されている。

特許文献１では、電子走行層と電子供給層とをリセスした上で、このリセスした領域にｐ型化領域を成長させることによりノーマリオフ動作を得ている。

特開２００９−０７１２７０号公報

特許文献１では、ゲート電極にプラス電圧を印加したときに、ゲート電極下に反転層キャリアを形成させることにより、反転層キャリアと二次元電子ガスとを接続させることを以って、ＩＩＩ族窒化物系電界効果トランジスタがオンするようになっている。

しかし、リセス領域の側壁とゲート電極の底部（すなわちゲート電極と絶縁層との接触面）とが垂直であることから、リセス領域の側壁においてはゲート電極からの電界が均一にかからず、ゲート電極から遠ざかるほどゲート電極からの電界が弱まる。したがって、リセス領域の側壁において、ゲート電極から遠ざかるほど反転層キャリア数が少なくなり、オン抵抗が増大してしまうという問題があった。

本発明は、このような現状に鑑みてなされたものであり、リセス領域における電子移動度が高く、かつオン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供することを目的とする。

本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層と、下地半導体層上に、第１窒化物半導体層および第２窒化物半導体層が順次積層された窒化物半導体積層体と、窒化物半導体積層体の上面に接する、ソース電極およびドレイン電極と、ソース電極およびドレイン電極の間の窒化物半導体積層体における、第１窒化物半導体層の一部および第２窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域上に形成された窒化物半導体膜と、窒化物半導体膜の上面、リセス領域の内壁面、および第２窒化物半導体層の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを有し、第２窒化物半導体層は、第１窒化物半導体層に比べて広い禁制帯幅を有し、窒化物半導体膜の上面は、第１窒化物半導体層の上面よりも低く、第１窒化物半導体層はＧａＮであり、窒化物半導体膜はＩｎ _x Ｇａ _1-x Ｎ（０＜ｘ≦１）からなることを特徴とする。ここで、第２窒化物半導体層は、ソース電極およびドレイン電極側から順にＧａＮ／ＡｌＧａＮ／ＡｌＮが積層された３層構造であることが好ましい。

窒化物半導体膜は、ｐ型窒化物半導体またはｉ型窒化物半導体からなることが好ましく、窒化物半導体膜に含まれる正孔濃度は、１×１０¹⁷ｃｍ^-3以下であることが好ましい。

窒化物半導体膜の厚みは、３０ｎｍ以上であることが好ましい。

窒化物半導体積層体は、第１窒化物半導体層の第２窒化物半導体層と接する面とは反対側の面に、下地窒化物半導体層を有することが好ましい。

また、リセス領域は、ドライエッチング工程により作製され、窒化物半導体膜は、リセス領域の内面に再成長法を用いて作製されることが好ましい。

本発明のＩＩＩ族窒化物系電界効果トランジスタの製造方法は、下地半導体層上に第１窒化物半導体層、および第２窒化物半導体層を形成する工程と、第２窒化物半導体層の一部上に選択成長マスクを形成する工程と、選択成長マスクが形成されていない領域における、第２窒化物半導体層の全部、および第１窒化物半導体層の上部を除去し、第１窒化物半導体層の一部を露出させてリセス領域を形成する工程と、リセス領域上に、窒化物半導体膜を形成する工程と、第２窒化物半導体層上の選択成長マスクを除去する工程と、窒化物半導体膜の上面、リセス領域の内壁面、および第２窒化物半導体層の上面に絶縁膜を形成する工程とを含み、第１窒化物半導体層はＧａＮであり、第２窒化物半導体層は第１窒化物半導体層よりも禁制帯幅の広い窒化物半導体層であり、窒化物半導体膜はＩｎ _x Ｇａ _1-x Ｎ（０＜ｘ≦１）からなることを特徴とする。第２窒化物半導体層は、ソース電極およびドレイン電極側から順にＧａＮ／ＡｌＧａＮ／ＡｌＮが積層された３層構造であることが好ましい。

本発明によれば、リセス領域における電子移動度が高く、かつオン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供することができる。

本発明のＩＩＩ族窒化物系電界効果トランジスタの一例を示す模式的な断面図である。 基板上に窒化物半導体積層体を形成した後の状態を示す模式的な断面図である。 窒化物半導体積層体上に選択成長マスクを形成した後の状態を示す模式的な断面図である。 窒化物半導体積層体にリセス領域を形成した後の状態を示す模式的な断面図である。 リセス領域の内面に窒化物半導体膜を形成した後の状態を示す模式的な断面図である。 窒化物半導体膜の上面、リセス領域の内壁面、および第２窒化物半導体層の上面に絶縁膜を形成した後の状態を示す模式的な断面図である。 絶縁膜にコンタクト領域を形成した後の状態を示す模式的な断面図である。 ソース電極およびドレイン電極を形成した後の状態を示す模式的な断面図である。 比較例１のＩＩＩ族窒化物系電界効果トランジスタの製造工程の一部を示す模式的な断面図である。 比較例１のＩＩＩ族窒化物系電界効果トランジスタを示す模式的な断面図である。

以下、本発明の実施の形態を図面を用いて説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。本願の図面において、同一の参照番号は、同一部分または相当部分を表している。また、本願の図面において、長さ、幅、厚さ等の寸法関係は図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。

（実施の形態１）
＜ＩＩＩ族窒化物系電界効果トランジスタ＞
図１は、本実施の形態のＩＩＩ族窒化物系電界効果トランジスタの模式的な断面図である。本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、図１に示されるように、基板１上に下地半導体層２が形成される。そして、当該下地半導体層２上に下地窒化物半導体層１１、第１窒化物半導体層１２、および第２窒化物半導体層１３ａ、１３ｂがこの順に積層される。なお、下地窒化物半導体層１１、第１窒化物半導体層１２、および第２窒化物半導体層１３ａ、１３ｂのことを窒化物半導体積層体１００と呼ぶものとし、第１窒化物半導体層１２と第２窒化物半導体層１３ａ、１３ｂとの界面のことをヘテロ接合界面１６ａ、１６ｂと呼ぶものとする。

なお、図１においては、下地半導体層２および下地窒化物半導体層１１が形成される場合を示しているが、下地半導体層２および下地窒化物半導体層１１が形成されていなくても本発明の範囲を逸脱するものではない。

ここで、第２窒化物半導体層１３ａ、１３ｂの禁制帯幅は、第１窒化物半導体層１２の禁制帯幅よりも広いため、第１窒化物半導体層１２と第２窒化物半導体層１３ａとのヘテロ接合界面１６ａには、正の分極電荷により第１窒化物半導体層１２側に二次元電子ガス１４ａが発生する。同様に、第１窒化物半導体層１２と第２窒化物半導体層１３ｂとのヘテロ接合界面１６ｂには、正の分極電荷により第１窒化物半導体層１２側に二次元電子ガス１４ｂが発生する。

また、第２窒化物半導体層１３ａの上面に接するようにソース電極６を設ける。一方、第２窒化物半導体層１３ｂの上面に接するようにドレイン電極７を設ける。ここで、ソース電極６およびドレイン電極７は、第２窒化物半導体層１３ａ、１３ｂにオーミックコンタクトしている。

そして、ソース電極６およびドレイン電極７の間の窒化物半導体積層体１００の一部に、第１窒化物半導体層１２および第２窒化物半導体層１３ａ、１３ｂを形成しない領域がある。この領域のことをリセス領域２０と呼ぶ。当該リセス領域２０の第１窒化物半導体層１２上に窒化物半導体膜２３が形成される。そして、窒化物半導体膜２３の上面、リセス領域２０の内壁面、および第２窒化物半導体層１３ａ、１３ｂの上面に絶縁膜９が形成される。ここで、窒化物半導体膜２３と絶縁膜９との界面（すなわち、リセス領域２０の底面）のことをリセス界面２０ｃという。そして、リセス領域２０の絶縁膜９上にゲート電極８が形成される。

本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、窒化物半導体膜２３の上面が、第１窒化物半導体層１２の上面よりも低い位置であることを特徴とする。このように窒化物半導体膜２３の上面が、第１窒化物半導体層１２の上面よりも低いことにより、リセス領域２０における移動度低下が抑えられることとなるため、ＩＩＩ族窒化物系電界効果トランジスタのオン抵抗を高くなりにくくすることができる。以下においては、本実施の形態のＩＩＩ族窒化物系電界効果トランジスタの動作を説明する。

＜ＩＩＩ族窒化物系電界効果トランジスタの動作＞
本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、ノーマリオフ型の電界効果トランジスタである。すなわち、本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、ソース電極６側の二次元電子ガス１４ａとドレイン電極７側の二次元電子ガス１４ｂとがリセス領域２０により分離されている。このため、ゲート電極８に電圧を印加しない状態、または０Ｖを印加した状態では、ソース電極６およびドレイン電極７の間に電圧を印加してもチャネルに電流が流れにくくなっている。

一方、ゲート電極８に正の電圧を印加すると、絶縁膜９と接する第１窒化物半導体層１２に電子が蓄積される。当該電子によりソース電極６側の二次元電子ガス１４ａとドレイン電極７側の二次元電子ガス１４ｂとが電気的に接続される。この状態で、ソース電極６およびドレイン電極７に電圧を印加すると、チャネルに電流が流れ、オン動作が生じる。

本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、オン時におけるリセス界面２０ｃの抵抗が低減し、損失の小さいオン動作が可能となる。これは、リセス界面２０ｃにおける移動度の増大と反転層電子濃度の増大とに起因する。

＜基板＞
本実施の形態において、基板１は、電界効果トランジスタに用いられる基板であれば、従来公知のものを用いることができる。このような基板１の材料としては、たとえばＳｉ、ＧａＮ、ＳｉＣ、ＡｌＮ、ＧａＡｓ、ＺｎＯ等を挙げることができる。

＜下地窒化物半導体層＞
本実施の形態のＩＩＩ族窒化物系電界効果トランジスタにおいて、窒化物半導体積層体１００は、第１窒化物半導体層１２の第２窒化物半導体層１３ａ、１３ｂと接する面とは反対側の面に、下地窒化物半導体層１１を有することが好ましい。すなわち、基板１と第１窒化物半導体層１２との間には下地窒化物半導体層１１を形成することが好ましい。このような下地窒化物半導体層１１としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ等のアンドープまたはドーピングされた窒化物半導体を用いることが好ましく、ＧａＮよりも障壁の高いＡｌ_1-xＧａ_xＮ（０＜ｘ≦１）であることがより好ましい。

下地窒化物半導体層１１は、ｐ型窒化物半導体またはｉ型窒化物半導体となるように不純物をドーピングしてもよい。ここで、下地窒化物半導体層１１に用いられる材料としてＡｌＧａＮを用いる場合、Ａｌの原子数とＧａの原子数との比は、特に限定されることなくいかなる比率であってもよく、たとえばアンドープＡｌ_0.05Ｇａ_0.95Ｎを用いることができる。

本実施の形態において、下地窒化物半導体層１１は、第１窒化物半導体層１２よりもバンドギャップが大きいことが好ましい。このように第１窒化物半導体層１２よりもバンドギャップが大きい下地窒化物半導体層１１を設けることにより、第１窒化物半導体層１２と下地窒化物半導体層１１とのヘテロ接合界面に負の分極電荷を発生させることができる。そして、そのヘテロ接合界面における導電帯が不連続であることにより、電子に対して障壁を形成することができる。

これによりオフ動作時にソース電極６とドレイン電極７との間に高いバイアス電圧を印加しても、ヘテロ接合界面１６ａ、１６ｂから下方に離れた領域の電子が流れる経路を遮断することができ、以ってソース電極６とドレイン電極７との間に流れるリーク電流を抑制することができる。

＜下地半導体層＞
本実施の形態において、基板１と下地窒化物半導体層１１との間に下地半導体層２を設けることが好ましい。このように下地半導体層２を設けることにより、基板１の結晶格子と、下地窒化物半導体層１１の結晶格子との歪みを緩和することができる。なお、基板１が下地半導体層と同等の役割を示すものであれば、基板１を下地半導体層とみなして下地半導体層を形成しなくてもよい。すなわち、基板１上に直接下地窒化物半導体層１１を積層させたものも本発明の範囲に含まれる。

このような下地半導体層２は、単層または複数層のいずれであってもよい。下地半導体層２が単層である場合、その材料としてはたとえばＡｌＮ、ＧａＮ、ＡｌＧａＮ等を用いることができる。一方、下地半導体層２が複数層である場合、下地半導体層２にはＡｌＮ／ＧａＮ多重層、ＡｌＧａＮ／ＧａＮ多重層等を用いることができる。下地半導体層２は、薄いアンドープＡｌＮ層上に厚いアンドープＧａＮ層を積層した多重層であることが好ましい。なお、「ＧａＮ／ＡｌＮ」と表記する場合、上面がＧａＮであり、下面がＡｌＮであることを示す。

＜窒化物半導体膜＞
本実施の形態のＩＩＩ族窒化物系電界効果トランジスタにおいて、窒化物半導体膜２３は、リセス領域２０の第１窒化物半導体層１２上に形成されるものである。このように窒化物半導体膜２３を形成することにより、オン時におけるリセス界面２０ｃの抵抗が低減し、損失の小さいオン動作が可能となる。このような窒化物半導体膜２３としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ等のアンドープまたはドーピングされた窒化物半導体を用いることが好ましく、Ｉｎ_1-xＧａ_xＮ（０＜ｘ≦１）であることがより好ましい。

また、窒化物半導体膜２３がｐ型窒化物半導体またはｉ型窒化物半導体のいずれかになるように不純物をドーピングすることがより好ましい。このように窒化物半導体膜２３に不純物をドーピングすることにより、所望の閾値電圧に制御することができる。電界効果トランジスタの閾値電圧を高めるという観点から、窒化物半導体膜２３は、ｐ型窒化物半導体であることが好ましい。

しかも、窒化物半導体膜２３にｐ型不純物をドーピングすることにより、オフ動作時に、空乏層が窒化物半導体積層体１００の上下に延びることとなり、ＩＩＩ族窒化物系電界効果トランジスタの耐圧性を向上させることができる。

ここで、窒化物半導体膜２３をドーピングするためのｐ型不純物は、窒化物半導体をｐ型化またはｉ型化することができる不純物であればいかなるドーパントをも用いることができ、たとえばＭｇ、Ｚｎ、Ｃ、Ｆｅ等を用いることができる。

また、窒化物半導体膜２３に含まれる正孔濃度は、１×１０¹⁷ｃｍ^-3以下であることが好ましい。このような正孔濃度にすることにより、閾値電圧を所望の値に制御できるとともに、ＩＩＩ族窒化物系電界効果トランジスタのオフ動作時の耐圧性を向上させることができる。しかも、窒化物半導体膜２３に上記の濃度で正孔を含むことにより、リセス界面２０ｃを走行するキャリアの散乱を極力抑えることができる。

また、窒化物半導体膜２３は、その厚みが３０ｎｍ以上であることが好ましい。これは、窒化物半導体膜２３の厚みを３０ｎｍ以上とすることにより、窒化物半導体膜２３と絶縁膜９との界面に形成されるキャリアの移動が、窒化物半導体膜２３と第１窒化物半導体層１２との界面ラフネスに影響されにくくなり、キャリア移動度がより向上するためである。

このような窒化物半導体膜２３は、リセス領域２０がドライエッチングにより形成された後に、当該リセス領域の内面に窒化物半導体膜が再成長法を用いて作製されることが好ましい。このようにして窒化物半導体膜２３を形成することにより、ドライエッチングで粗くなった第１窒化物半導体層１２の表面を窒化物半導体膜２３で覆うことができる。窒化物半導体膜２３と絶縁膜９との界面ラフネスの値は、ヘテロ接合界面１６ａ、１６ｂと同程度であることが好ましい。

＜第１窒化物半導体層＞
本実施の形態において、第１窒化物半導体層１２は、窒化物半導体膜２３と同じ禁制帯幅を有することが好ましく、窒化物半導体膜２３がＧａＮからなる場合、第１窒化物半導体層１２もＧａＮからなることが好ましい。このような第１窒化物半導体層１２としては、単層または多層の窒化物半導体のいずれであってもよい。第１窒化物半導体層１２が単層の窒化物半導体からなる場合、アンドープのＡｌＧａＮまたはドーピングされたＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ等を用いてもよい。

一方、第１窒化物半導体層１２が多層の窒化物半導体からなる場合、Ａｌ組成比およびドーピング濃度の異なる複数のＡｌＧａＮ層を含む多重ＡｌＧａＮ層、ＧａＮ／Ａｌ_0.25Ｇａ_0.75Ｎ／ＡｌＮ、ＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ／ＡｌＮ等を用いてもよい。なお、多層の窒化物半導体を構成する各層にはドーピングされた他の窒化物半導体を用いることもできる。

＜第２窒化物半導体層＞
本実施の形態において、第２窒化物半導体層１３ａ、１３ｂは、第１窒化物半導体層１２の禁制帯幅に比べて広い禁制帯幅を有する障壁層である。このような第２窒化物半導体層１３ａ、１３ｂは、多重窒化物半導体層であることが好ましく、多重窒化物半導体層を構成する各層の材料としてはＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ等のアンドープまたはドーピングされた窒化物半導体等を用いることができる。第２窒化物半導体層１３ａ、１３ｂは、たとえば上側から順にアンドープのＧａＮ／Ａｌ_0.25Ｇａ_0.75Ｎ／ＡｌＮをそれぞれ１ｎｍ／２２ｎｍ／１ｎｍの厚みで含むものを用いることができる。

＜ソース電極、ドレイン電極＞
本実施の形態において、ソース電極６およびドレイン電極７は、単層または多層の金属層により形成されることが好ましい。ソース電極６およびドレイン電極７に用いられる電極材料としては、Ｔｉ／Ａｌ、Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｗ、ＷＮ_x、ＷＳｉ_x等を挙げることができる。

＜ゲート電極＞
本実施の形態において、ゲート電極８は、絶縁膜９と下地窒化物半導体層１１とが接するリセス界面２０ｃにおける電子の濃度を制御する電極である。ゲート電極８に印加するバイアス電圧を調整することにより、リセス界面２０ｃにおける電子の濃度を制御することができ、チャネル形成を制御することができる。ゲート電極８に用いられる金属材料としては、Ｔｉ／Ａｌ、Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｗ、ＷＮ_x、ＷＳｉ_x等を挙げることができる。

＜絶縁膜＞
本実施の形態において、窒化物半導体膜２３の上面、リセス領域２０の内壁面、および第２窒化物半導体層１３ａ、１３ｂの上面に絶縁膜９が形成される。このようにして形成された絶縁膜９は、単層膜に限られず多層膜とすることも可能である。すなわち絶縁膜９を単層膜で構成する場合、ＳｉＯ₂、ＳｉＮ_x、Ａｌ₂Ｏ₃、ＨｆＯ₂、ＺｒＯ₂、ＴｉＯ₂、ＴａＯ_x、ＭｇＯ、Ｇａ₂Ｏ₃、ＭｇＦ₂等を用いることができる。絶縁膜９としてＳｉＯ₂を用いることにより、絶縁膜９が安定しやすくなる。また、絶縁膜９としてＳｉＮ_xを用いることにより、リセス界面２０ｃにおける電子移動度を高めることができる。

絶縁膜９を複数膜で構成する場合、ＳｉＮ_x／ＳｉＯ₂、ＳｉＯ₂／ＳｉＮ_x、ＳｉＮ_x／ＳｉＯ₂／ＳｉＮ_x等の構成を用いることができる。なお、「ＳｉＯ₂／ＳｉＮ_x」と表記する場合、上面がＳｉＯ₂であり、下面がＳｉＮ_xであることを示す。絶縁膜９としてＳｉＯ₂／ＳｉＮ_xからなる複数膜を用いることにより、リセス界面２０ｃと接するＳｉＮ_xによりコラプス現象を抑制しやすく、さらに高い電子移動度を得ることができ、その上層のＳｉＯ₂により安定性を得ることができる。

＜リセス領域＞
本実施の形態では、リセス領域２０は、窒化物半導体積層体１００にドライエッチングにより作製されることが好ましい。このようにして作製されたリセス領域２０上に窒化物半導体膜２３を形成する。なお、本実施の形態ではリセス領域２０の側面は、第１窒化物半導体層１２の表面に対して垂直に形成したものを示しているが、このような形態のみに限られるものではなく、リセス領域２０の側面が下地窒化物半導体層１１、第１窒化物半導体層１２の表面に対し傾斜してもよい。

（製造方法）
以下に本実施の形態のＩＩＩ族窒化物系電界効果トランジスタの製造方法の概略を説明する。本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層２上に第１窒化物半導体層１２、および第２窒化物半導体層１３を形成する工程と（図２）、第２窒化物半導体層１３の一部上に選択成長マスク５０を形成する工程と（図３）、選択成長マスク５０が形成されていない領域における、第２窒化物半導体層１３ａ、１３ｂの全部、および第１窒化物半導体層１２の上部を除去し、第１窒化物半導体層１２の一部を露出させてリセス領域を形成する工程と（図４）、リセス領域２０上に窒化物半導体膜２３を形成する工程と（図５）、第２窒化物半導体層１３ａ、１３ｂ上の選択成長マスク５０を除去する工程と、窒化物半導体膜２３の上面、リセス領域２０の内壁面、および第２窒化物半導体層１３ａの上面に絶縁膜９を形成する工程と（図６）をこの順に含むことにより製造することができる。以下にこれらの各工程を詳細に説明する。

図２は、基板上に窒化物半導体層積層体を形成した後の状態を示す模式的な断面図である。本実施の形態においては、図２に示されるように、基板１上に有機金属化学気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いて、下地半導体層２、および窒化物半導体積層体１００をこの順に積層する。ここで、窒化物半導体積層体１００は、下地窒化物半導体層１１、第１窒化物半導体層１２、および第２窒化物半導体層１３がこの順に積層されたものである。

ここで、窒化物半導体積層体１００は、たとえばトリメチルガリウム（ＴＭＧ：TriMethyl Gallium）、トリメチルアンモニウム（ＴＭＡ）、アンモニア（ＮＨ₃）を用いたＭＯＣＶＤ法、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法、ハライド気相成長（ＨＶＰＥ：Hydride Vapor Phase Epitaxy）法等により形成することができる。

図３は、第２窒化物半導体層１３の一部の上に選択成長マスクおよびレジストを形成した後の基板を示す模式的な断面図である。次に、ＣＶＤ法を用いて第２窒化物半導体層１３上に保護膜を形成する。そして、当該保護膜の必要な部分上にレジスト５１を形成した後に、保護膜の不要な部分をフォトリソグラフィ技術を用いて除去することにより、図３に示されるような選択成長マスク５０を形成する。このようにして第２窒化物半導体層１３上に選択成長マスク５０およびレジスト５１を形成する。かかるレジスト５１は、剥離せずに残しておくことが好ましい。なお、選択成長マスク５０は、ＣＶＤ法を用いて形成する場合のみに限られるものではなく、スパッタ法等を用いて形成してもよい。

ここで、選択成長マスク５０に用いられる材料としては、ＳｉＯ₂、ＳｉＮ_x等を用いることができる他、ＳｉＯ₂／ＳｉＮ_xの２層構造のものを用いてもよい。ここで、選択成長マスク５０としてＳｉＯ₂および／またはＳｉＮ_xを用いた場合、フッ酸またはフッ化アンモニウムで希釈したフッ酸等により保護膜として不要な部分を容易にエッチングで除去することができる。

図４は、窒化物半導体積層体にリセス領域を形成した後の状態を示す模式的な断面図である。次に、図４に示されるように、第２窒化物半導体層１３上のうちの選択成長マスク５０が形成されていない部分の窒化物半導体積層体１００の一部をエッチングで除去することにより、窒化物半導体積層体１００にリセス領域２０を形成する。

本実施の形態では、第２窒化物半導体層１３の全てと第１窒化物半導体層１２の上部とをエッチングで除去することにより、リセス領域２０を形成する。ここで、エッチングで除去する第１窒化物半導体層１２の厚みをＴ１とする。このＴ１は第１窒化物半導体層１２の厚み以下の厚みであればいかなる厚みであっても良い。そして、当該リセス領域２０を形成した後に、レジスト５１を除去する。

図５は、リセス領域内の第１窒化物半導体層の上面に窒化物半導体膜を形成した後の状態を示す模式的な断面図である。本実施の形態では、図５に示されるように、リセス領域２０の内面に位置する第１窒化物半導体層１２の上面に対し、ＭＯＣＶＤ法を用いて再成長を行なうことにより窒化物半導体膜２３を形成する。ここで、窒化物半導体膜２３の上面が、第１窒化物半導体層１２の上面を超えないように、厚さＴ２の窒化物半導体膜２３を形成することを特徴とする。すなわち、上記の第１窒化物半導体層１２のエッチング深さＴ１と、窒化物半導体膜２３の厚みＴ２との関係は、０＜Ｔ２＜Ｔ１を満たす範囲であればよい。

上記で窒化物半導体膜２３を形成した後に、選択成長マスク５０を除去する。次に、窒化物半導体膜２３の上面、リセス領域２０の内壁面、および第２窒化物半導体層１３ａ、１３ｂの上面を硫酸／過酸化水素水で洗浄し、さらに塩酸／過酸化水素水で洗浄する。

図６は、窒化物半導体膜の上面、リセス領域の内壁面、および第２窒化物半導体層の上面に絶縁膜を形成した後の状態を示す模式的な断面図である。本実施の形態では、図６に示されるように、リセス領域２０の内面および第２窒化物半導体層１３ａ、１３ｂの上面に対し、ＣＶＤ法を用いて絶縁膜９を形成する。

このようにして絶縁膜９を形成したときに、第１窒化物半導体層１２と、絶縁膜９とが接する界面をリセス界面２０ｃと呼ぶものとする。このリセス界面２０ｃがドライエッチングでダメージを受けていないことにより、リセス界面２０ｃでの高い移動度を得ることができ、オン時におけるリセス界面２０ｃの抵抗を低減させることができる。

図７は、絶縁膜にコンタクト領域を形成した後の状態を示す模式的な断面図である。図７に示されるように、第２窒化物半導体層１３ａ、１３ｂの上面のうちのソース電極およびドレイン電極が形成される部分の絶縁膜９を、フォトリソグラフィ技術により除去し、コンタクト領域２５を形成する。そして、窒素雰囲気の下で４００℃〜１１００℃でアニールを行なうことにより、絶縁膜９と窒化物半導体積層体１００とが接する面の界面準位を低減させることができる。

図８は、ソース電極およびドレイン電極を形成した後の状態を示す模式的な断面図である。上記のアニールを行なった後、図８に示されるように、第２窒化物半導体層１３ａ、１３ｂ上の絶縁膜９を除去したコンタクト領域上に、フォトリソグラフィ技術とＥＢ蒸着法とを用いてソース電極６およびドレイン電極７を形成する。

そして、熱処理による合金化によりソース電極６およびドレイン電極７と、チャネルとをオーミックコンタクトさせる。なお、オーミックコンタクトを得る方法としては、熱処理による合金化する方法のみに限られるものではなく、トンネル電流機構によりオーミックコンタクトを形成する方法、コンタクト領域２５にＳｉ等のｎ型不純物をイオン注入等により高濃度にドーピングした上で、当該コンタクト領域２５にソース電極６およびドレイン電極７を形成する方法等を用いることができる。

次に、フォトリソグラフィ技術とＥＢ蒸着法とを用いることにより、絶縁膜上にＮｉ／Ａｕからなるゲート電極８を形成する。以上の各工程により、図１に示されるように、本実施の形態のＩＩＩ族窒化物系電界効果トランジスタを作製することができる。

従来のＩＩＩ族窒化物系電界効果トランジスタは、第２窒化物半導体層および第１窒化物半導体層の一部をドライエッチングにより除去して、リセス領域を形成していた。このためリセス界面における第１窒化物半導体層がドライエッチングによりダメージ損傷を受けることもあり、第１窒化物半導体層の表面ラフネスが大きいこともあった。その結果、第１窒化物半導体層と絶縁膜との界面において移動度低下が起こり、ＩＩＩ族窒化物系電界効果トランジスタのオン抵抗が高くなるという問題があった。

本実施の形態のＩＩＩ族窒化物系電界効果トランジスタにおいては、ドライエッチングによりダメージ損傷を受けた領域を窒化物半導体膜２３で覆うことができる。これにより、リセス領域における窒化物半導体膜の移動度が低下することなく、ＩＩＩ族窒化物系電界効果トランジスタのオン抵抗を高くなりにくくすることができる。

（実施の形態２）
本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、実施の形態１の窒化物半導体膜としてｐ型窒化物半導体を用いる他は、実施の形態１と同様の構成のＩＩＩ族窒化物系電界効果トランジスタである。

（製造方法）
本実施の形態のＩＩＩ族窒化物系電界効果トランジスタの製造方法は、窒化物半導体膜２３としてｐ型窒化物半導体を形成することが異なる他は、実施の形態１と同様の製造方法により、ＩＩＩ族窒化物系電界効果トランジスタを作製する。

このようにｐ型窒化物半導体からなる窒化物半導体膜２３を用いることにより、閾値電圧を向上させることができ、ｐ型濃度により閾値電圧を制御することができる。

また、窒化物半導体膜２３に含まれるｐ型ドーパントを活性化させるためのアニールを行なうことが好ましい。このようにアニールを行なうことにより窒化物半導体膜２３に含まれるｐ型ドーパントを活性化させることにより、閾値電圧を向上させることができる。

（実施の形態３）
本実施の形態のＩＩＩ族窒化物系電界効果トランジスタは、窒化物半導体膜２３の禁制帯幅が第１窒化物半導体層１２の禁制帯幅よりも小さいことを特徴とする。このように第１窒化物半導体層１２の禁制帯幅よりも小さい窒化物半導体膜２３を用いることにより、ｐ型化の活性化率が上昇し、より少ないｐ型不純物の濃度でより高いｐ型キャリア濃度を得ることができる。

なお、上記のような第１窒化物半導体層１２の組成比、厚み、およびキャリア濃度によっては、窒化物半導体膜２３と第１窒化物半導体層１２とのヘテロ接合界面にキャリアが形成される可能性があるものの、ＩＩＩ族窒化物系電界効果トランジスタの全体のキャリア濃度が増大するのでより好ましい。

（製造方法）
本実施の形態のＩＩＩ族窒化物系電界効果トランジスタの製造方法は、第１窒化物半導体層１２の禁制帯幅よりも小さい窒化物半導体膜２３を形成することが異なる他は、実施の形態１と同様の製造方法により、ＩＩＩ族窒化物系電界効果トランジスタを作製する。

以下のように、実施例１のＩＩＩ族窒化物系電界効果トランジスタを作製する。
本実施例においては、まず、Ｓｉからなる基板１を準備する。そして、図２に示されるように、当該基板１上に、有機金属化学気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いて、薄いアンドープＡｌＮ層および厚いアンドープＧａＮの多重窒化物半導体層からなる下地半導体層２と、窒化物半導体積層体１００とを積層する。当該窒化物半導体積層体１００は、厚さ１０００ｎｍのアンドープＡｌ_0.05Ｇａ_0.95Ｎからなる下地窒化物半導体層１１と、厚さ１００ｎｍのアンドープＧａＮ層からなる第１窒化物半導体層１２と、上から順に厚さがそれぞれ１ｎｍ／２２ｎｍ／１ｎｍのアンドープＧａＮ／Ａｌ_0.25Ｇａ_0.75Ｎ／ＡｌＮという３層構造からなる第２窒化物半導体層１３とをこの順に積層したものである。

次に、ＣＶＤ法を用いて、第２窒化物半導体層１３上にＳｉＯ₂膜を形成する。そして、ＳｉＯ₂膜上にレジスト５１を形成し、フォトリソグラフィ技術を用いてリセス領域となる部分のＳｉＯ₂膜を除去する。そして、図３に示されるように、ＳｉＯ₂膜のうちの除去されなかった部分が選択成長マスク５０となる。なお、フォトリソグラフィ技術を用いて作製したレジスト５１は剥離することなく残している。

次に、図４に示されるように、選択成長マスク５０が形成されずに第２窒化物半導体層１３が露出している部分に対し、誘導結合プラズマ（ＩＣＰ：Inductively coupled plasma）エッチング装置を用いて第２窒化物半導体層１３、および第１窒化物半導体層１２のうちの上部の厚みＴ１（Ｔ１は５０ｎｍ）を除去することにより、リセス領域２０を形成し、その後レジスト５１を除去する。

次に、図５に示されるように、選択成長マスク５０が形成されずに第１窒化物半導体層１２が露出している領域上に、ＭＯＣＶＤ法を用いて厚みＴ２（Ｔ２は３０ｎｍ）のアンドープＧａＮからなる窒化物半導体膜２３を再成長により形成する。そして、選択成長マスク５０を除去する。

次に、窒化物半導体膜２３の上面、リセス領域２０の内壁面、および第２窒化物半導体層１３ａ、１３ｂの上面を硫酸／過酸化水素水で洗浄し、さらに塩酸／過酸化水素水で洗浄する。そして、図６に示されるように、リセス領域２０の内面および第２窒化物半導体層１３ａ、１３ｂの上面に対し、ＣＶＤ法を用いて厚さ３０ｎｍのＳｉＯ₂からなる絶縁膜９を形成する。

そして、図７に示されるように、第２窒化物半導体層１３ａ、１３ｂの上面のうちのソース電極およびドレイン電極が形成される部分の絶縁膜９をフォトリソグラフィ技術により除去し、コンタクト領域２５を作製する。そして、窒素雰囲気の下で１０００度でアニールを行なうことにより、絶縁膜９と窒化物半導体積層体１００との接する面の界面準位を低減させる。

その後、図８に示されるように、第２窒化物半導体層１３ａ、１３ｂのコンタクト領域２５に、フォトリソグラフィ技術とＥＢ蒸着法とを用いてＴｉ／Ａｌからなるソース電極６、およびソース電極６と同一組成のドレイン電極７を形成する。そして、真空雰囲気で８００℃、１分間熱処理を行なうことにより、ソース電極６およびドレイン電極７を二次元電子ガス１４ａ、１４ｂとオーミックコンタクトさせる。

次に、フォトリソグラフィ技術とＥＢ蒸着法とを用いることにより、絶縁膜９上にＮｉ／Ａｕからなるゲート電極８を形成する。以上の工程により、本実施例のＩＩＩ族窒化物系電界効果トランジスタを作製する。

上記のようにして作製する実施例１のＩＩＩ族窒化物系電界効果トランジスタにおいて、リセス界面２０ｃと接する窒化物半導体膜２３は、ドライエッチングによるダメージがないため、リセス界面２０ｃにおいて高い移動度が得られ、オン時におけるリセス界面２０ｃの抵抗を低下させることができる。これは、リセス界面２０ｃにおける移動度の増大と、反転層電子濃度の増大に起因するものと考えられる。

本実施例は、実施例１のＩＩＩ族窒化物系電界効果トランジスタの窒化物半導体膜２３として１×１０¹⁹ｃｍ^-3の濃度でＭｇがドーピングされたｐ型ＧａＮ層を用いる他は、実施例１と同一の構成のＩＩＩ族窒化物系電界効果トランジスタである。ｐ型ＧａＮからなる下地窒化物半導体層１１には、ｐ型不純物のＭｇが１×１０¹⁹ｃｍ^-3の濃度でドーピングされているが、ＧａＮ中ではＭｇの活性化率が低いのでｐ型ＧａＮの正孔濃度は１×１０¹⁷ｃｍ^-3になる。

（製造方法）
本実施例のＩＩＩ族窒化物系電界効果トランジスタは、窒化物半導体膜２３として、１×１０¹⁹ｃｍ^-3の濃度でＭｇがドーピングされたｐ型ＧａＮ層を形成すること、および絶縁膜を形成する前にｐ型ドーパントを活性化させるためのアニールをすることを除いては、実施例１と同様の製造方法によりＩＩＩ族窒化物系電界効果トランジスタを製造する。

実施例３は、実施例１のＩＩＩ族窒化物系電界効果トランジスタの窒化物半導体膜２３として１×１０¹⁸ｃｍ^-3の濃度でＭｇがドーピングされたｐ型Ｉｎ_0.1Ｇａ_0.9Ｎを用いる他は、実施例１と同一の構成のＩＩＩ族窒化物系電界効果トランジスタである。ここで、下地窒化物半導体層に含まれる正孔濃度は、１×１０¹⁷ｃｍ^-3である。これにより下地窒化物半導体層１１のｐ型化の活性化率が上昇し、より少ないｐ型不純物の濃度で同程度のｐ型キャリア濃度を得ることができる。

（製造方法）
本実施例のＩＩＩ族窒化物系電界効果トランジスタは、窒化物半導体膜として、１×１０¹⁸ｃｍ^-3の濃度でＭｇがドーピングされたｐ型Ｉｎ_0.1Ｇａ_0.9Ｎ層を形成したこと、および第２窒化物半導体層１３ａ、１３ｂを形成した後にｐ型ドーパントを活性化させるためのアニールをすることを除いては、実施例１と同様の製造方法によりＩＩＩ族窒化物系電界効果トランジスタを製造する。

（比較例１）
比較例１は、実施例１のＩＩＩ族窒化物系電界効果トランジスタにおいて、窒化物半導体膜２３を形成しないこと以外は、実施例１と同一の構成のＩＩＩ族窒化物系電界効果トランジスタである。よって、比較例１のＩＩＩ族窒化物系電界効果トランジスタの製造方法は、実施例１のリセス領域を形成する工程（図４）までは同一であるので、この工程以降を説明する。

図９は、リセス領域の内面、および第２窒化物半導体層上に絶縁膜を形成した後の状態を示す模式的な断面図である。本比較例では、図９に示されるように、エッチングによりリセス領域を形成した後に、窒化物半導体膜を形成せずに絶縁膜９を形成する。

図１０は、比較例１のＩＩＩ族窒化物系電界効果トランジスタを示す模式的な断面図である。上記のように絶縁膜９を形成した後は、実施例１と同様の方法により、図１０に示されるＩＩＩ族窒化物系電界効果トランジスタを作製する。

比較例１のＩＩＩ族窒化物系電界効果トランジスタは、エッチングによりリセス領域２０を形成後に絶縁膜を形成しているため、リセス界面２０ｃと接する絶縁膜９の界面に、ドライエッチングによるダメージがある。このため、リセス界面において移動度低下が生じることとなり、ＩＩＩ族窒化物系電界効果トランジスタのオン抵抗は高い値となる。

以上の説明からも明らかなように、実施例１〜３の本発明に係るＩＩＩ族窒化物系電界効果トランジスタは、比較例１のＩＩＩ族窒化物系電界効果トランジスタに比し、オン抵抗が低下していることが明らかである。このことから、ドライエッチングによりＩＩＩ族窒化物系電界効果トランジスタのリセス領域を形成した後に、リセス領域上に窒化物半導体膜を形成することにより、そのオン抵抗を低下させることができることが明らかとなる。

以上のように本発明の実施の形態および実施例について説明を行なったが、上述の各実施の形態および実施例の構成を適宜組み合わせることも当初から予定している。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 基板、２ 下地半導体層、６ ソース電極、７ ドレイン電極、８ ゲート電極、９ 絶縁膜、１１ 下地窒化物半導体層、１２ 第１窒化物半導体層、１３，１３ａ，１３ｂ 第２窒化物半導体層、１４ａ，１４ｂ 二次元電子ガス、１６ａ，１６ｂ ヘテロ接合界面、２０ リセス領域、２０ｃ リセス界面、２３ 窒化物半導体膜、２５ コンタクト領域、５０ 選択成長マスク、１００ 窒化物半導体積層体。

Claims (9)

1. 下地半導体層と、
   前記下地半導体層上に、第１窒化物半導体層および第２窒化物半導体層が順次積層された窒化物半導体積層体と、
   前記窒化物半導体積層体の上面に接する、ソース電極およびドレイン電極と、
   前記ソース電極および前記ドレイン電極の間の前記窒化物半導体積層体における、前記第１窒化物半導体層の一部および前記第２窒化物半導体層が形成されていない領域であるリセス領域と、
   前記リセス領域上に形成された窒化物半導体膜と、
   前記窒化物半導体膜の上面、前記リセス領域の内壁面、および前記第２窒化物半導体層の上面に形成された絶縁膜と、
   前記絶縁膜上に形成されたゲート電極とを有し、
   前記第２窒化物半導体層は、前記第１窒化物半導体層に比べて広い禁制帯幅を有し、
   前記窒化物半導体膜の上面は、前記第１窒化物半導体層の上面よりも低く、
   前記第１窒化物半導体層は、ＧａＮであり、
   前記窒化物半導体膜は、Ｉｎ _x Ｇａ _1-x Ｎ（０＜ｘ≦１）からなる、ＩＩＩ族窒化物系電界効果トランジスタ。
2. 前記第２窒化物半導体層は、前記ソース電極および前記ドレイン電極側から順にＧａＮ／ＡｌＧａＮ／ＡｌＮが積層された３層構造である、請求項１に記載のＩＩＩ族窒化物系電界効果トランジスタ。
3. 前記窒化物半導体膜は、ｐ型窒化物半導体またはｉ型窒化物半導体からなる、請求項１または請求項２に記載のＩＩＩ族窒化物系電界効果トランジスタ。
4. 前記窒化物半導体膜に含まれる正孔濃度は、１×１０¹⁷ｃｍ^-3以下である、請求項３に記載のＩＩＩ族窒化物系電界効果トランジスタ。
5. 前記窒化物半導体膜の厚みは、３０ｎｍ以上である、請求項１〜４のいずれかに記載のＩＩＩ族窒化物系電界効果トランジスタ。
6. 前記窒化物半導体積層体は、前記第１窒化物半導体層の前記第２窒化物半導体層と接する面とは反対側の面に、下地窒化物半導体層を有する、請求項１〜５のいずれかに記載のＩＩＩ族窒化物系電界効果トランジスタ。
7. 前記リセス領域は、ドライエッチングにより作製され、
   前記窒化物半導体膜は、前記リセス領域の内面に再成長法を用いて作製される、請求項１〜６のいずれかに記載のＩＩＩ族窒化物系電界効果トランジスタ。
8. 下地半導体層上に第１窒化物半導体層、および第２窒化物半導体層を形成する工程と、
   前記第２窒化物半導体層の一部上に選択成長マスクを形成する工程と、
   前記選択成長マスクが形成されていない領域における、前記第２窒化物半導体層の全部、および前記第１窒化物半導体層の上部を除去し、前記第１窒化物半導体層の一部を露出させてリセス領域を形成する工程と、
   前記リセス領域上に、窒化物半導体膜を形成する工程と、
   前記第２窒化物半導体層上の前記選択成長マスクを除去する工程と、
   前記窒化物半導体膜の上面、前記リセス領域の内壁面、および前記第２窒化物半導体層の上面に絶縁膜を形成する工程とを含み、
   前記第１窒化物半導体層は、ＧａＮであり、
   前記第２窒化物半導体層は、前記第１窒化物半導体層よりも禁制帯幅の広い窒化物半導体層であり、
   前記窒化物半導体膜は、Ｉｎ _x Ｇａ _1-x Ｎ（０＜ｘ≦１）からなる、ＩＩＩ族窒化物系電界効果トランジスタの製造方法。
9. 前記第２窒化物半導体層は、前記ソース電極および前記ドレイン電極側から順にＧａＮ／ＡｌＧａＮ／ＡｌＮが積層された３層構造である、請求項８に記載のＩＩＩ族窒化物系電界効果トランジスタの製造方法。

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