JP2022019262A

JP2022019262A - 定電圧回路

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Publication number: JP2022019262A
Application number: JP2020123003A
Authority: JP
Inventors: 一之宮島; Kazuyuki Miyajima
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2020-07-17
Filing date: 2020-07-17
Publication date: 2022-01-27
Anticipated expiration: 2040-07-17
Also published as: JP7401406B2

Abstract

【課題】過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得る。
【解決手段】定電圧回路は、出力電圧の分圧回路にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続された第１のＮｃｈＭＯＳ型のトランジスタと、第４のＰｃｈＭＯＳ型のトランジスタのゲート－ソース間の電位差を打ち消すための第５のＰｃｈＭＯＳ型のトランジスタと、第１のＮｃｈＭＯＳ型のトランジスタのゲート－ソース間の電位差を打ち消すための第２のＮｃｈＭＯＳ型のトランジスタ及び第５の抵抗素子と、を備える。
【選択図】図１

Description

本発明は、安定化された出力電圧を供給可能な定電圧回路に関する。

電源回路等において安定化された出力電圧を供給するレギュレータ回路等の定電圧回路では、負荷短絡等に対する回路及び装置の保護のために、過電流保護回路が設けられる。近年、車載用途などにおける低消費電力化の要求に伴い、低飽和動作が可能な安定化電源回路（ＬＤＯ（Low Drop-Out）レギュレータ回路）が用いられている。ＬＤＯレギュレータ回路等のリニアレギュレータの定電圧回路では、過電流保護とともに消費電力の抑制が求められる。

定電圧回路の従来例として、例えば特許文献１に開示されている定電圧電源回路がある。この従来例の定電圧電源回路では、過負荷に対する過電流制限機能と出力短絡に対する短絡電流制限機能を独立させてそれぞれ任意に設定でき、起動時の条件にかかわらず、出力電圧を定電圧域まで起動でき、入力電圧条件など外部の条件が変わってもフの字形あるいはフォールドバック形の過電流制限値を最適に調整でき、垂下形の過電流制限回路を適正に動作させ所望の出力電流を得ることができ、短絡電流値も最適な値に設定することが可能となっている。

特開２００２－１６９６１８号公報

従来の定電圧回路では、過電流保護回路に用いられるトランジスタの閾値電圧のばらつきなどによって、過電流制限値が変動することがあった。このため、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要があった。

本発明は、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることが可能な定電圧回路を提供することを目的とする。

本発明は、出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインにドレインが接続され、ゲートが接地され、ソースが第５の抵抗素子を介して接地された第２のＮｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第１のカレントミラー回路と、を有する過電流保護回路を備えた、定電圧回路を提供する。

また、本発明は、出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、前記第１のＮｃｈＭＯＳ型のトランジスタのドレインにゲートが接続されるとともに第６の抵抗素子を介してソースが接続され、ドレインが前記電源端子に接続された第３のＮｃｈＭＯＳ型のトランジスタと、前記第１のＮｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第２のカレントミラー回路と、を有する過電流保護回路を備えた、定電圧回路を提供する。

また、本発明は、上記の定電圧回路であって、前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第２のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第４の抵抗素子と前記第５の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路を提供する。

また、本発明は、上記の定電圧回路であって、前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第３のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第４の抵抗素子と前記第６の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路を提供する。

本発明によれば、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることが可能な定電圧回路を提供できる。

第１の実施形態の定電圧回路の構成を示す回路図である。第２の実施形態の定電圧回路の構成を示す回路図である。比較例の定電圧回路の構成を示す回路図である。過電流保護回路を備える定電圧回路における出力電圧及び出力電流の特性の一例を示す特性図である。

以下、本発明に係る定電圧回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。

（本実施形態に至る背景）
ＬＤＯレギュレータ回路等の定電圧回路における過電流保護回路として、過電流保護動作時に出力電圧が下がるに従って出力電流の過電流制限値が下がるようないわゆるフの字特性の過電流保護回路を備える場合がある。フの字特性（Foldback protections）は、過電流保護動作として、最大リミット値で電流制限（Current limiting）を行って出力電圧が低下した後、電流フォールドバック（Current foldback）を行って出力電圧が下がるに従い出力電流の過電流制限値を下げ、定電圧回路の出力素子に過剰な電力損失が発生することを抑制するものである。

以下に、比較例として、フの字特性を持つ過電流保護回路を備えた定電圧回路の構成及び動作の一例を示す。

図３は、比較例の定電圧回路の構成を示す回路図である。図４は過電流保護回路を備える定電圧回路における出力電圧及び出力電流の特性の一例を示す特性図である。

定電圧回路５０は、エラーアンプとしての差動増幅回路ＡＭＰ１と、過電流保護回路６０と、出力トランジスタＭＰ１とを有する。過電流保護回路６０は、過電流を制限する過電流制限回路６１と、フの字特性を実現するフの字特性回路６２とを有して構成される。

この定電圧回路５０における過電流保護動作を説明する。ここでは、出力端子ＯＵＴから参照電圧Ｖｒｅｆに応じた出力電圧Ｖ_ＯＵＴを出力している状態から、定電圧回路５０の出力とグランド間に接続される負荷抵抗ＲＬの抵抗値が次第に低下して、出力トランジスタＭＰ１のドレイン電流、すなわち出力端子ＯＵＴのソース電流が次第に増加していく場合を想定する。

出力端子ＯＵＴのソース電流が増加すると、これに応じて出力トランジスタＭＰ１に並列接続されたトランジスタＭＰ２とトランジスタＭＰ１０のドレイン電流が増加する。これに伴い、トランジスタＭＰ２，ＭＰ１０のドレイン電流がそれぞれ流れる抵抗Ｒ３，Ｒ７においてそれぞれ発生する電圧も上昇する。抵抗Ｒ７の両端電圧がトランジスタＭＮ７の閾値電圧Ｖｔｈ_ＭＮ７に達すると、トランジスタＭＮ７がオンしてトランジスタＭＮ５のドレイン端子から電流をシンクする。

トランジスタＭＮ５のドレイン電流は、トランジスタＭＰ８とＭＰ９とにより構成されるカレントミラー回路で折り返され、出力電流を制御する出力トランジスタＭＰ１のゲート端子電圧を引き上げる。この結果、出力トランジスタＭＰ１のドレイン電流は減少し、定電圧回路５０の出力電流は所定値以下に制御され、出力電圧Ｖ_ＯＵＴは低下し始める。図４において、線Ａで示される出力端子ＯＵＴのソース電流が、上記動作が開始する点である。このときの出力電流の過電流制限値（最大リミット値）をＩ_{ＯＬＩＭＡ}とする。

次に、出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴが徐々に低下し、出力電圧Ｖ_ＯＵＴの分圧抵抗Ｒ１，Ｒ２の接続点に接続されたトランジスタＭＰ３のゲート電圧Ｖ_ＭＰ３が下記の式（１）を下回ると、トランジスタＭＰ３のドレイン電流が流れ始める。

Ｖ_ＭＰ３＝（ＩＤ_ＭＰ１／Ｍ）・Ｒ３－｜ＶＧＳ_ＭＰ３｜－ＶＧＳ_ＭＮ１ …（１）

ここで、Ｖ_ＭＰ３：トランジスタＭＰ３のゲート電圧、ＩＤ_ＭＰ１：トランジスタＭＰ１のドレイン電流、Ｍ：トランジスタＭＰ１とＭＰ２およびトランジスタＭＰ１とＭＰ１０のゲート幅比、Ｒ３：抵抗Ｒ３の抵抗値、｜ＶＧＳ_ＭＰ３｜：トランジスタＭＰ３のゲート－ソース間電位差、ＶＧＳ_ＭＮ１：トランジスタＭＮ１（デプレッション型）のゲート－ソース間電位差である。トランジスタＭＰ３のゲート－ソース間電位差ＶＧＳ_ＭＰ３はＶＧＳ_ＭＰ３＜０Ｖであるため、式（１）では絶対値で表している。本明細書では、「・」は乗算子、「／」は除算子を表している。

トランジスタＭＰ３のドレイン電流は、トランジスタＭＮ３とＭＮ４とにより構成されるカレントミラー回路で折り返され、トランジスタＭＮ５のドレイン端子から電流をシンクする。これにより、出力トランジスタＭＰ１のゲート端子電圧を引き上げ、出力トランジスタＭＰ１のドレイン電流がさらに減少する。

このとき、互いにソースが抵抗Ｒ４を介して接続されたトランジスタＭＰ３及びＭＮ１のゲートアスペクト比が十分に大きく、過電流保護回路が動作するドレイン電流でトランジスタＭＰ３及びＭＮ１のゲート－ソース間電位差がこれらの素子の閾値電圧Ｖｔｈに近い値であるとする。この場合、トランジスタＭＰ３のゲート電圧Ｖ_ＭＰ３は下記の式（２）で表される。

Ｖ_ＭＰ３＝（ＩＤ_ＭＰ１／Ｍ）・Ｒ３＋Ｖｔｈ_ＭＰ３－Ｖｔｈ_ＭＮ１ …（２）

ここで、Ｖｔｈ_ＭＮ１：デプレッション型トランジスタＭＮ１の閾値電圧（Ｖｔｈ_ＭＮ１＜０Ｖ）、Ｖｔｈ_ＭＰ３：トランジスタＭＰ３の閾値電圧（Ｖｔｈ_ＭＰ３＜０Ｖ）である。

出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴの低下に伴い、トランジスタＭＮ７は次第にオフするが、トランジスタＭＰ３のゲート電圧はさらに低下するため、抵抗Ｒ３で発生する電圧がより低くともトランジスタＭＰ３が導通するようになる。この結果、出力端子ＯＵＴのソース電流は減少し、出力電圧Ｖ_ＯＵＴがグランドに短絡された状態（Ｖ_ＯＵＴ＝０Ｖ）では、図４の線Ｂの点までソース電流は減少する。最終的に、出力端子ＯＵＴのソース電流は、線Ａのピーク時から線Ｂまで約１／３～１／４の値まで低下する。上記のような動作により、過電流保護回路６０はフの字特性を実現している。

図４において、フの字特性の肩の部分に相当する、定電圧回路５０の出力電流の過電流制限値Ｉ_{ＯＬＩＭＡ}は、下記の式（３）で表される。

Ｉ_{ＯＬＩＭＡ}＝（Ｍ／Ｒ７）・Ｖｔｈ_ＭＮ７ …（３）

ここで、Ｒ７：抵抗Ｒ７の抵抗値、Ｖｔｈ_ＭＮ７：トランジスタＭＮ７の閾値電圧（Ｖｔｈ_ＭＮ７＞０Ｖ）である。

また、フの字特性の腕の部分に相当する、定電圧回路５０の出力電圧制限値Ｖ_ＯＬＩＭは、下記の式（４）で表される。

Ｖ_ＯＬＩＭ＝（Ｒ１＋Ｒ２）／Ｒ２・｛（Ｉ_{ＯＬＩＭＡ}／Ｍ）・Ｒ３
＋Ｖｔｈ_ＭＰ３－Ｖｔｈ_ＭＮ１｝ …（４）

ここで、Ｒ１：抵抗Ｒ１の抵抗値、Ｒ２：抵抗Ｒ２の抵抗値である。

比較例の定電圧回路５０では、定電圧回路５０の出力電流が０Ａに近い場合、抵抗Ｒ３に生じる電圧もグランド電位付近まで低下する。このため、トランジスタＭＰ３のゲート－ソース間の電位差ＶＧＳＭＰ３は導通状態とは逆方向の電圧が印加され、トランジスタＭＰ３がオフ状態になり、この部分で電流を消費しない。よって、無負荷状態で低消費電力の回路を構成しやすいという利点がある。また、回路を構成する素子が少なく、回路の簡素化、小型化が可能になる利点も挙げられる。

これに対し、上記の特許文献１の従来例では、特許文献１の図３のように過電流保護回路に差動増幅回路が使用されている。このため、たとえ定電圧回路の出力端に負荷抵抗が接続されていなくとも、差動増幅回路の比較器Ａ３と電源端子ＶＤＤとの間に接続された電流源の電流は流れ続けることになり、低消費電力化が難しいという課題がある。また、従来の定電圧回路では、過電流保護回路に用いられるトランジスタの閾値電圧のばらつき、抵抗素子の抵抗値のばらつき、温度変化等によって、過電流制限値が変動することがあった。このため、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要があった。

一方、比較例の構成では、上記式（２）～（４）に示されるように、トランジスタＭＮ１，ＭＰ３，及びＭＮ７の閾値電圧Ｖｔｈのばらつきにより、過電流制限値及び出力電圧制限値が変動する課題がある。このため、比較例においても、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要がある。

本実施形態では、上記事情に鑑み、定電圧回路の過電流保護回路におけるトランジスタの閾値電圧等の回路素子の製造ばらつきによる影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制でき、安定した過電流保護特性を得ることが可能な定電圧回路の構成例を示す。

（第１の実施形態）
図１は、第１の実施形態の定電圧回路の構成を示す回路図である。本実施形態の定電圧回路１０Ａは、エラーアンプとしての差動増幅回路ＡＭＰ１と、過電流保護回路２０Ａと、ＰｃｈＭＯＳ型のトランジスタである出力トランジスタＭＰ１とを有する。出力トランジスタＭＰ１は、ソースが電源端子ＶＤＤに接続され、ドレインより所定の出力電圧Ｖ_ＯＵＴを出力する。出力トランジスタＭＰ１のドレインには、出力端子ＯＵＴが設けられるとともに、出力電圧Ｖ_ＯＵＴを分圧する分圧回路としての分圧抵抗Ｒ１，Ｒ２が直列に接続されている。分圧抵抗Ｒ１，Ｒ２の間には、抵抗Ｒ６が挿入されている。すなわち、分圧回路は、分圧比が異なる第１の分圧端子と第２の分圧端子とを有し、分圧抵抗Ｒ２と抵抗Ｒ６との接続点が第１の分圧端子、分圧抵抗Ｒ１と抵抗Ｒ６との接続点が第２の分圧端子となっている。出力端子ＯＵＴには、負荷抵抗ＲＬ及びキャパシタＣＬが接続される。

差動増幅回路ＡＭＰ１は、出力電圧Ｖ_ＯＵＴに比例する電圧と電圧源Ｖ１の参照電圧Ｖｒｅｆとを比較し、出力電圧Ｖ_ＯＵＴの誤差成分を出力する。差動増幅回路ＡＭＰ１は、ソースが共通接続された２つのＮｃｈＭＯＳ型のトランジスタＭＮ５，ＭＮ６と、電流源Ｉ１と、カレントミラー回路を構成するＰｃｈＭＯＳ型のトランジスタＭＰ８，ＭＰ９とを有する。トランジスタＭＮ５，ＭＮ６は、ソースに電流源Ｉ１が接続され、ドレインにトランジスタＭＰ８，ＭＰ９によるカレントミラー回路が接続される。差動増幅回路ＡＭＰ１の一方の入力端であるトランジスタＭＮ６のゲートには電圧源Ｖ１が接続されて参照電圧Ｖｒｅｆが供給される。差動増幅回路ＡＭＰ１の他方の入力端であるトランジスタＭＮ５のゲートは、第１の分圧端子としての分圧抵抗Ｒ２と抵抗Ｒ６との接続点に接続され、出力トランジスタＭＰ１の出力電圧Ｖ_ＯＵＴに比例する電圧が入力される。差動増幅回路ＡＭＰ１は、出力部において、トランジスタＭＮ５のドレイン電流をトランジスタＭＰ８，ＭＰ９によるカレントミラー回路で折り返し、トランジスタＭＰ９のドレインが出力トランジスタＭＰ１のゲートと接続される。ここで、差動増幅回路ＡＭＰ１のカレントミラー回路の入出力における、トランジスタＭＮ５のドレインとトランジスタＭＰ９のドレインとは、いずれも差動増幅回路ＡＭＰ１の出力部に含まれる。そして、差動増幅回路ＡＭＰ１の出力部が出力トランジスタＭＰ１のゲートに接続される構成となっている。

過電流保護回路２０Ａは、ＰｃｈＭＯＳ型のトランジスタＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５と、ＮｃｈＭＯＳ型のトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、抵抗Ｒ３，Ｒ４，Ｒ５とを有する。トランジスタＭＰ２（第２のＰｃｈＭＯＳ型のトランジスタ）は、出力トランジスタＭＰ１と並列にゲートとソースが接続される。トランジスタＭＰ２のドレインには、抵抗Ｒ３（第３の抵抗素子）を介して、トランジスタＭＰ５（第５のＰｃｈＭＯＳ型のトランジスタ）のソースが接続され、トランジスタＭＰ５のゲート及びドレインが接地される。

また、デプレッション型のＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ１（第１のＮｃｈＭＯＳ型のトランジスタ）は、ドレインがトランジスタＭＰ１，ＭＰ２のソースと接続され、ゲートがトランジスタＭＰ２のドレインと接続される。トランジスタＭＮ１のソースは、抵抗Ｒ４（第４の抵抗素子）を介して、トランジスタＭＰ３（第３のＰｃｈＭＯＳ型のトランジスタ）及びトランジスタＭＰ４（第４のＰｃｈＭＯＳ型のトランジスタ）のソースが共に接続される。

トランジスタＭＰ３及びＭＰ４のドレインには、トランジスタＭＮ３，ＭＮ４による第１のカレントミラー回路が接続される。第１のカレントミラー回路は、トランジスタＭＮ３，ＭＮ４のゲートが互いに接続され、トランジスタＭＮ３のドレイン及びゲートが入力端となり、トランジスタＭＮ３，ＭＮ４のソースが接地され、トランジスタＭＮ４のドレインが出力端となってトランジスタＭＮ５のドレインと接続される。トランジスタＭＮ５のドレインは、トランジスタＭＰ８，ＭＰ９によるカレントミラー回路を介して出力トランジスタＭＰ１のゲートと接続される。

トランジスタＭＰ３のゲートは、第２の分圧端子としての分圧抵抗Ｒ１と抵抗Ｒ６との接続点に接続され、出力トランジスタＭＰ１の出力電圧Ｖ_ＯＵＴに比例する電圧が入力される。トランジスタＭＰ４のゲートは参照電圧Ｖｒｅｆを供給する基準電圧源に接続される。さらに、トランジスタＭＰ３及びＭＰ４のドレインには、デプレッション型のＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ２（第２のＮｃｈＭＯＳ型のトランジスタ）のドレインが接続される。トランジスタＭＮ２のソースには抵抗Ｒ５（第５の抵抗素子）の一端が接続され、トランジスタＭＮ２のゲート及び抵抗Ｒ５の他端が接地される。

本実施形態では、図３に示した比較例の構成に対して、以下の点が異なっている。比較例にあるトランジスタＭＰ１０，抵抗Ｒ７，トランジスタＭＮ７を廃するとともに、フの字特性を得る回路部分に、トランジスタＭＰ３のドレイン及びソースにそれぞれドレイン及びソースが共通に接続されたトランジスタＭＰ４を追加している。また、抵抗Ｒ３とグランドとの間にトランジスタＭＰ３，ＭＰ４と同じ閾値電圧を持つトランジスタＭＰ５を、ドレイン及びゲートがグランドにソースが抵抗Ｒ３に接続された形で挿入している。また、トランジスタＭＰ３のゲートは、差動増幅回路ＡＭＰ１の入力端であるトランジスタＭＮ５のゲートと共通に接続せず、分圧抵抗Ｒ１とＲ２の間に抵抗Ｒ６を挿入し、トランジスタＭＰ３のゲート電圧が少し高い電圧となるように電位差を持たせるようにしている。また、トランジスタＭＰ３，ＭＰ４のドレインとグランドとの間に、トランジスタＭＮ１と同じ閾値電圧を持つデプレッション型のトランジスタＭＮ２を接続している。

トランジスタＭＰ５は、トランジスタＭＰ４のゲート－ソース間電位差の影響を打ち消すために、閾値電圧がトランジスタＭＰ４の閾値電圧と所定誤差範囲内で同じであるのが好ましい。トランジスタＭＮ２は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、閾値電圧がトランジスタＭＮ１の閾値電圧と所定誤差範囲内で同じであるのが好ましい。抵抗Ｒ５は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、抵抗値が抵抗Ｒ４の抵抗値と所定誤差範囲内で同じであるのが好ましい。

次に、本実施形態の定電圧回路１０Ａにおける過電流保護回路２０Ａの動作について説明する。

負荷抵抗ＲＬの抵抗値が次第に減少して出力端子ＯＵＴからのソース電流が増加すると、抵抗Ｒ３及びトランジスタＭＰ５に流れる電流が増加し、トランジスタＭＮ１のゲート電圧が上昇する。これにより、トランジスタＭＰ３，ＭＰ４のソース電圧が（参照電圧Ｖｒｅｆ）＋（トランジスタＭＰ４の閾値電圧）を超える付近から、トランジスタＭＰ４のドレイン電流が流れ始める。トランジスタＭＰ３のゲート電圧はトランジスタＭＰ４のゲートにかかる参照電圧Ｖｒｅｆよりも高いため、トランジスタＭＰ３はオフしている。トランジスタＭＰ４のドレイン電流の流れ初めのときの、出力トランジスタＭＰ１のドレイン電流は、下記の式（５）により求められる。

ＩＤ_ＭＰ１＝（Ｍ／Ｒ３）・（Ｖｒｅｆ－Ｖｔｈ_ＭＰ４＋Ｖｔｈ_ＭＰ５
＋Ｒ４・ＩＤ_ＭＰ３＋Ｖｔｈ_ＭＮ１） …（５）

ここで、ＩＤ_ＭＰ１：トランジスタＭＰ１のドレイン電流、Ｍ：トランジスタＭＰ１とＭＰ２のゲート幅比、Ｒ３：抵抗Ｒ３の抵抗値、Ｖｒｅｆ：電圧源Ｖ１の出力の参照電圧、Ｖｔｈ_ＭＰ４：トランジスタＭＰ４の閾値電圧（Ｖｔｈ_ＭＰ４＜０Ｖ）、Ｖｔｈ_ＭＰ５：トランジスタＭＰ５の閾値電圧（Ｖｔｈ_ＭＰ５＜０Ｖ）、Ｒ４：抵抗Ｒ４の抵抗値、ＩＤ_ＭＰ３：トランジスタＭＰ３のドレイン電流、Ｖｔｈ_ＭＮ１：トランジスタＭＮ１の閾値電圧（Ｖｔｈ_ＭＮ１＜０Ｖ）である。

このとき、トランジスタＭＰ４のゲート電圧は参照電圧Ｖｒｅｆで一定であり、トランジスタＭＰ４の閾値電圧Ｖｔｈ_ＭＰ４は、同じ閾値を持つトランジスタＭＰ５の閾値電圧Ｖｔｈ_ＭＰ５で打ち消される。

また、デプレッション型のＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ２は、ソースに抵抗Ｒ５を備えている。トランジスタＭＰ４がドレイン電流を流し始め、出力端子ＯＵＴのソース電流を抑制し始めるためには、トランジスタＭＰ４のドレイン電流がこのトランジスタＭＮ２のドレイン電流を超える必要がある。

トランジスタＭＮ２のドレイン電流は、トランジスタＭＮ２のゲートアスペクト比が十分に大きくＭＮ２のゲート－ソース間電位差がＭＮ２の閾値電圧Ｖｔｈ_ＭＮ２付近で動作しているとすると、下記の式（６）により表される。

ＩＤ_ＭＮ２＝｜Ｖｔｈ_ＭＮ２｜／Ｒ５ …（６）

ここで、ＩＤ_ＭＮ２：トランジスタＭＮ２のドレイン電流、｜Ｖｔｈ_ＭＮ２｜：トランジスタＭＮ２の閾値電圧（Ｖｔｈ_ＭＮ２＜０Ｖ）の絶対値である。

抵抗Ｒ４と抵抗Ｒ５が同じ抵抗値の抵抗素子であり、また、トランジスタＭＮ１及びＭＮ２が同じ閾値電圧Ｖｔｈを持ち、ゲート幅及びゲート長が同じ場合、抵抗Ｒ４にデプレッション型のトランジスタＭＮ２の閾値電圧と等しい電圧が発生し、トランジスタＭＰ４のソース電圧とトランジスタＭＮ１のゲート電圧をほぼ等しくすることができる。このため、トランジスタＭＮ１の閾値電圧Ｖｔｈ_ＭＮ１の影響を打ち消すことが可能となる。

本実施形態の構成では、図４に示したフの字特性の肩の部分に相当する、定電圧回路１０Ａの出力電流の過電流制限値Ｉ_{ＯＬＩＭＡ}は、下記の式（７）で表される。

Ｉ_{ＯＬＩＭＡ}≒（Ｍ／Ｒ３）・Ｖｒｅｆ …（７）

負荷抵抗ＲＬの値がさらに減少すると、出力トランジスタＭＰ１のドレイン電流が制限されているため、出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴは低下し始める。これにより、トランジスタＭＰ３のゲート電圧が低下し、参照電圧Ｖｒｅｆ近くの電圧になると、トランジスタＭＰ３のドレイン電流が増加、トランジスタＭＰ４のドレイン電流は減少し、出力トランジスタＭＰ１のドレイン電流はトランジスタＭＰ３のゲート電圧により制御される。このため、トランジスタＭＰ３のゲート電圧が低下するに従い、出力端子ＯＵＴのソース電流は減少していく。

図４に示したフの字特性の腕の部分に相当する、定電圧回路１０Ａの出力電圧制限値Ｖ_ＯＬＩＭは、下記の式（８）で表される。

Ｖ_ＯＬＩＭ≒（Ｒ１＋Ｒ２＋Ｒ６）／（Ｒ２＋Ｒ６）・Ｖｒｅｆ …（８）

ここで、Ｒ１：抵抗Ｒ１の抵抗値、Ｒ２：抵抗Ｒ２の抵抗値、Ｒ６：抵抗Ｒ６の抵抗値である。本実施形態では、出力電圧の分圧抵抗に抵抗Ｒ６を設けることにより、過電流制限値と出力電圧制限値の両方に参照電圧Ｖｒｅｆを利用し、フの字特性の腕の部分を実現している。

以上の様な過程を経て、図１の本実施形態の定電圧回路１０Ａにおいても、図３の比較例の定電圧回路５０と同様の過電流保護特性が得られる。すなわち、出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴの低下に伴い、トランジスタＭＰ３のゲート電圧がさらに低下して出力端子ＯＵＴのソース電流は減少していく。

本実施形態の過電流保護回路２０Ａでは、トランジスタＭＰ４の閾値電圧はトランジスタＭＰ５の閾値電圧により打ち消され、トランジスタＭＮ１の閾値電圧は抵抗Ｒ４に発生する電圧により打ち消され、これらの素子の特性ばらつきの影響を軽減することができる。

出力端子ＯＵＴの負荷抵抗ＲＬが無い場合は、比較例の定電圧回路と同様に、トランジスタＭＰ３，ＭＰ４がオフ状態になることにより、トランジスタＭＮ１のドレイン電流も停止する。このため、過電流保護回路２０Ａにおいて電流を消費することなく、無負荷状態で低消費電力の回路を構成することができる。

上述したように、第１の実施形態では、トランジスタＭＰ３とドレイン及びソースが共通に接続されたトランジスタＭＰ４を設けて、トランジスタＭＰ４のゲートを電圧源Ｖ１に接続して参照電圧Ｖｒｅｆを供給する構成となっている。また、分圧抵抗Ｒ１，Ｒ２の間に抵抗Ｒ６を設け、トランジスタＭＰ３のゲート電圧と、差動増幅回路ＡＭＰ１の入力端であるトランジスタＭＮ５のゲート電圧との間に、所定の電位差を持たせた構成となっている。また、トランジスタＭＰ４のゲート－ソース間電位差の影響を打ち消すためのトランジスタＭＰ５を設け、トランジスタＭＮ１のゲート－ソース間電位差の影響を打ち消すためのトランジスタＭＮ２及び抵抗Ｒ４，Ｒ５を設けた構成となっている。

第１の実施形態によれば、過電流保護動作において、トランジスタＭＮ１等の閾値電圧等の各素子のばらつきの影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制することができ、過電流保護回路の動作電流のマージンを小さくすることが可能となる。図１の回路構成は、さらなる低消費電力化を図るため低い電源電圧で設計された回路においても、安定した過電流保護特性を得ることができる。

（第２の実施形態）
図２は、第２の実施形態の定電圧回路の構成を示す回路図である。第２の実施形態は、第１の実施形態の変形例であり、過電流保護回路におけるカレントミラー回路の位置を変更した他の構成例を示すものである。ここでは、図１に示した第１の実施形態と同様の構成部分の説明を省略し、異なる構成の部分を中心に説明する。

定電圧回路１０Ｂの過電流保護回路２０Ｂは、図１と同様、ＰｃｈＭＯＳ型のトランジスタＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５と、ＮｃｈＭＯＳ型のトランジスタＭＮ１と、抵抗Ｒ３，Ｒ４とを有する。また、ＮｃｈＭＯＳ型のトランジスタＭＮ８と、ＰｃｈＭＯＳ型のトランジスタＭＰ６，ＭＰ７と、抵抗Ｒ８とを有する。

第２の実施形態では、トランジスタＭＮ１のドレインと定電圧回路１０Ｂの電源端子ＶＤＤとの間に、トランジスタＭＰ６，ＭＰ７による第２のカレントミラー回路の入力を設けている。これにより、トランジスタＭＮ１のドレイン電流をカレントミラー回路で折り返して、出力トランジスタＭＰ１のゲート電圧を引き上げ、出力端子ＯＵＴのソース電流の制御を行う。一方、トランジスタＭＰ３，ＭＰ４のドレインは直接グランドに接続されて接地されている。また、トランジスタＭＮ１のドレインには、デプレッション型ＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ８（第３のＮｃｈＭＯＳ型のトランジスタ）のゲートが接続され、さらに抵抗Ｒ８（第６の抵抗素子）を介してトランジスタＭＮ８のソースが接続される。トランジスタＭＮ８のドレインは電源端子ＶＤＤに接続される。

第２のカレントミラー回路は、トランジスタＭＰ６，ＭＰ７のゲートが互いに接続され、トランジスタＭＰ６のドレイン及びゲートが入力端となり、トランジスタＭＰ６，ＭＰ７のソースが電源端子ＶＤＤに接続され、トランジスタＭＰ７のドレインが出力端となって差動増幅回路ＡＭＰ１の出力部及び出力トランジスタＭＰ１のゲートと接続される。その他の部分の構成は図１に示した第１の実施形態と同様である。

トランジスタＭＮ８は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、閾値電圧がトランジスタＭＮ１の閾値電圧と所定誤差範囲内で同じであるのが好ましい。抵抗Ｒ８は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、抵抗値が抵抗Ｒ４の抵抗値と所定誤差範囲内で同じであるのが好ましい。

図１の定電圧回路１０Ａにおいては、出力端子ＯＵＴがグランドに短絡された際に、トランジスタＭＰ３のゲート電圧がグランド電位まで引き下げられる。一方、カレントミラー回路の入力素子となるトランジスタＭＮ３は、動作電流を流すためにはトランジスタＭＮ３のゲート－ドレイン間電圧がトランジスタＭＮ３の閾値電圧以上になる必要がある。この結果、トランジスタＭＰ３のドレイン－ソース間の電位差が減少して、トランジスタＭＰ３の動作が飽和領域での動作から非飽和領域での動作になる。このため、トランジスタＭＰ３，ＭＰ４のドレイン－ソース間電位差が十分に確保できず、トランジスタＭＰ５に同じドレイン電流を流すために、よりゲート－ソース間の電位差が必要となり、トランジスタＭＰ５のゲート－ソース間の電圧差が拡大する。結果として、負荷短絡時にグランド電位近くに出力電圧が低下した際に、トランジスタＭＰ３，ＭＰ５の閾値電圧Ｖｔｈの変動に対して、出力電流（出力端子ＯＵＴのソース電流）が変化し易くなる。

図２の第２の実施形態では、トランジスタＭＮ１のドレイン電流を電源端子ＶＤＤ側に接続されたトランジスタＭＰ６，ＭＰ７によるカレントミラー回路で折り返す回路構成とすることにより、上記問題点を回避している。トランジスタＭＮ１の閾値電圧のばらつきを打ち消すため、デプレッション型のトランジスタＭＮ８及びそのソースに接続される抵抗Ｒ８は、電源端子ＶＤＤとトランジスタＭＮ１のドレイン端子との間に接続されている。これにより、トランジスタＭＰ６及びＭＰ７によるカレントミラー回路が動作する際には、第１の実施形態と同様に、抵抗Ｒ４においてトランジスタＭＮ１の閾値電圧Ｖｔｈ_ＭＮ１を打ち消す電圧を発生させることができる。

上述したように、第２の実施形態では、第１の実施形態の構成に対して、トランジスタＭＮ１のドレインと電源端子ＶＤＤとの間にトランジスタＭＰ６，ＭＰ７による第２のカレントミラー回路を設け、トランジスタＭＮ１のドレイン電流により差動増幅回路ＡＭＰ１の出力電圧を制御する構成となっている。また、トランジスタＭＮ１のゲート－ソース間電位差の影響を打ち消すためのトランジスタＭＮ８及び抵抗Ｒ８を設けた構成となっている。

第２の実施形態においても、過電流保護動作におけるトランジスタＭＮ１等の閾値電圧等の各素子のばらつきの影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制することができる。図２の回路構成は、負荷短絡時などの出力電圧がグランド電位に近い領域において過電流制限値の変動を抑制できるため、過電流保護特性の精度を向上でき、安定した過電流保護特性を得ることが可能である。

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

本発明は、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることができる効果を有し、例えばＬＤＯ等の定電圧回路に有用である。

１０Ａ，１０Ｂ：定電圧回路
２０Ａ，２０Ｂ：過電流保護回路
ＡＭＰ１：差動増幅回路
ＭＰ１：出力トランジスタ
ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９：トランジスタ（ＰｃｈＭＯＳ）
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６：トランジスタ（ＮｃｈＭＯＳ）
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ８：抵抗
ＲＬ：負荷抵抗
ＣＬ：キャパシタ
Ｉ１：電流源
Ｖ１：電圧源（参照電圧Ｖｒｅｆ）

Claims

出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、
前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、
前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、
前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、
ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、
前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインにドレインが接続され、ゲートが接地され、ソースが第５の抵抗素子を介して接地された第２のＮｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第１のカレントミラー回路と、
を有する過電流保護回路を備えた、定電圧回路。
出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、
前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、
前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、
前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、
ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、
前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、
前記第１のＮｃｈＭＯＳ型のトランジスタのドレインにゲートが接続されるとともに第６の抵抗素子を介してソースが接続され、ドレインが前記電源端子に接続された第３のＮｃｈＭＯＳ型のトランジスタと、
前記第１のＮｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第２のカレントミラー回路と、
を有する過電流保護回路を備えた、定電圧回路。
請求項１に記載の定電圧回路であって、
前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第２のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第４の抵抗素子と前記第５の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路。
請求項２に記載の定電圧回路であって、
前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第３のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第４の抵抗素子と前記第６の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路。