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KR20170107393A - 볼티지 레귤레이터 - Google Patents

볼티지 레귤레이터 Download PDF

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KR20170107393A
KR20170107393A KR1020170031248A KR20170031248A KR20170107393A KR 20170107393 A KR20170107393 A KR 20170107393A KR 1020170031248 A KR1020170031248 A KR 1020170031248A KR 20170031248 A KR20170031248 A KR 20170031248A KR 20170107393 A KR20170107393 A KR 20170107393A
Authority
KR
South Korea
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voltage
transistor
current
gate
drain
Prior art date
Application number
KR1020170031248A
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English (en)
Inventor
고스케 다카다
마사유키 우노
Original Assignee
에스아이아이 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스아이아이 세미컨덕터 가부시키가이샤 filed Critical 에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

(과제) 제한 전류의 편차의 억제를 도모한 볼티지 레귤레이터를 제공한다.
(해결 수단) 출력 전압에 기초한 전압과 기준 전압을 비교하여 제 1 전압을 출력하는 제 1 차동 증폭 회로와, 제 1 전압과 제 2 전압을 비교하여 제 3 전압을 출력하는 제 2 차동 증폭 회로와, 제 3 전압을 게이트에 받고, 드레인에 출력 전압이 생성되는 제 1 트랜지스터와, 제 1 트랜지스터와 게이트가 공통 접속되고, 제 1 트랜지스터에 대하여 소정의 사이즈비를 갖는 제 2 트랜지스터와, 일단이 제 2 트랜지스터의 드레인에 접속되고, 당해 일단에 제 2 전압을 생성시키는 전압 생성부를 구비한다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 볼티지 레귤레이터에 관한 것으로서, 특히 과전류 보호 기능을 구비한 볼티지 레귤레이터에 관한 것이다.
도 4 에 종래의 볼티지 레귤레이터 (300) 의 회로도를 나타낸다.
종래의 볼티지 레귤레이터 (300) 는, 전원 단자 (301) 와, 접지 단자 (302) 와, 기준 전압원 (310) 과, 오차 증폭 회로 (311) 와, 저항 (312, 317, 318, 319) 과, NMOS 트랜지스터 (316) 와, PMOS 트랜지스터 (313, 314, 315) 와, 출력 단자 (320) 를 구비하고 있다.
PMOS 트랜지스터 (315) 는, 소스가 전원 단자 (301) 에 접속되고, 드레인이 출력 단자 (320) 와 저항 (318) 의 일단에 접속되어 있다. 저항 (318) 은, 타단이 저항 (319) 의 일단과 오차 증폭 회로 (311) 의 비반전 입력 단자에 접속되어 있다. 저항 (319) 은, 타단이 접지 단자 (302) 에 접속되어 있다. PMOS 트랜지스터 (314) 는, 소스가 전원 단자 (301) 에 접속되고, 드레인이 저항 (317) 의 일단과 NMOS 트랜지스터 (316) 의 게이트에 접속되어 있다. PMOS 트랜지스터 (313) 는, 소스가 전원 단자 (301) 에 접속되고, 드레인이 PMOS 트랜지스터 (315) 의 게이트와 PMOS 트랜지스터 (314) 의 게이트와 오차 증폭 회로 (311) 의 출력에 접속되어 있다. 저항 (312) 은, 일단이 전원 단자 (301) 에 접속되고, 타단이 PMOS 트랜지스터 (313) 의 게이트와 NMOS 트랜지스터 (316) 의 드레인에 접속되어 있다. 오차 증폭 회로 (311) 는, 반전 입력 단자가 기준 전압원 (310) 의 일단에 접속되어 있다. 기준 전압원 (310) 은, 타단이 접지 단자 (302) 에 접속되어 있다. NMOS 트랜지스터 (316) 는, 소스가 접지 단자 (302) 에 접속되어 있다.
이러한 종래의 볼티지 레귤레이터 (300) 에 있어서는, 오차 증폭 회로 (311) 와 PMOS 트랜지스터 (315) 와 저항 (318, 319) 으로 구성되는 부 (負) 귀환 회로에 의해, 저항 (319) 의 일단의 전압이 기준 전압원 (310) 의 전압 (VREF) 과 동등해지도록 동작한다.
이 상태로부터, 출력 단자 (320) 에 접속되는 부하 (도시 생략) 로의 전류가 증가하면, PMOS 트랜지스터 (315) 의 드레인 전류 (I1) 가 증가하고, PMOS 트랜지스터 (315) 에 대하여 소정의 사이즈비로 구성되는 PMOS 트랜지스터 (314) 의 드레인 전류 (I2) 도 증가한다. 전류 (I2) 는, 저항 (317) 에 공급되어 저항 (317) 의 일단에 전압 (Vx) 을 생성시킨다. 전압 (Vx) 이 증가하여 NMOS 트랜지스터 (316) 의 임계값을 초과한 시점에서, NMOS 트랜지스터 (316) 는 온되어 드레인 전류를 발생시킨다. NMOS 트랜지스터 (316) 의 드레인 전류가 공급되는 저항 (312) 은, 타단의 전압이 강하되어 PMOS 트랜지스터 (313) 를 온시킨다. PMOS 트랜지스터 (313) 의 온에 수반하여 PMOS 트랜지스터 (315) 의 게이트 전압이 상승하고, 그 드레인 전류 (I1) 가 제한된다.
여기서, 저항 (317) 의 저항값을 R1, PMOS 트랜지스터 (315, 314) 의 사이즈비를 K, NMOS 트랜지스터 (316) 의 임계값 전압을 ｜VTHN｜ 으로 하면, 전류 (I1) 의 제한 전류 (I1m) 는, 식 (1) 로 나타낸다.
Figure pat00001
이와 같이, 종래의 볼티지 레귤레이터 (300) 에는, 과전류 보호 기능이 형성되고, 부하가 단락된 경우 등에 출력 전류를 제한하는 것을 가능하게 하고 있다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2003-29856호
그러나, 상기와 같은 종래의 볼티지 레귤레이터 (300) 에서는, 제한 전류 (I1m) 의 편차가 크다는 과제가 있었다. 이 원인은, 식 (1) 이 나타내는 바와 같이 VTHN 의 편차가 제한 전류 (I1m) 에 영향을 주기 때문이다.
도 5 는 종래의 볼티지 레귤레이터 (300) 의 출력 전류 (IOUT) 에 대한 출력 전압 (VOUT) 의 파형을 나타내고 있다. 점선은, 제한 전류의 편차 범위를 나타내고 있다. VTHN 은, 일반적으로 센터값 0.6 V 에 대하여 ± 0.1 정도 편차를 갖기 때문에, VTHN 이 제한 전류 (I1m) 에 부여하는 편차는 ± 16.7 ％ 로 매우 큰 편차가 된다.
본 발명은, 이상과 같은 과제를 해결하기 위해 이루어진 것으로서, 제한 전류의 편차를 억제할 수 있는 볼티지 레귤레이터를 제공하는 것이다.
본 발명의 볼티지 레귤레이터는, 출력 전압에 기초한 전압과 기준 전압을 비교하여 제 1 전압을 출력하는 제 1 차동 증폭 회로와, 상기 제 1 전압과 제 2 전압을 비교하여 제 3 전압을 출력하는 제 2 차동 증폭 회로와, 상기 제 3 전압을 게이트에 받고, 드레인에 상기 출력 전압이 생성되는 제 1 트랜지스터와, 상기 제 1 트랜지스터와 게이트가 공통 접속되고, 상기 제 1 트랜지스터에 대하여 소정의 사이즈비를 갖는 제 2 트랜지스터와, 일단이 상기 제 2 트랜지스터의 드레인에 접속되고, 상기 일단에 상기 제 2 전압을 생성시키는 전압 생성부를 구비하는 것을 특징으로 한다.
본 발명의 볼티지 레귤레이터에 의하면, 제 1 차동 증폭 회로의 출력 전압인 제 1 전압이 제 1 트랜지스터의 드레인 전류의 제한 전류의 기준값이 되고, 제 2 트랜지스터와 전압 생성부에 의해 생성되는 제 2 전압이 제 1 트랜지스터의 드레인 전류에 비례한 값이 된다. 제 2 트랜지스터 및 전압 생성부와 부귀환 회로를 구성하는 제 2 차동 증폭 회로에 의해 이들 제 1 및 제 2 전압이 비교되고, 과전류 보호가 실현된다. 이 때, 과전류로 판단하는 기준이 되는 제한 전류의 편차는, 거의 기준 전압만의 편차에 의해 결정되기 때문에, 예를 들어, 밴드 갭 전압원 등의 편차가 매우 작은 전압원을 사용하여 기준 전압을 생성시킴으로써, 제한 전류의 편차를 억제하는 것이 가능해진다.
도 1 은 본 발명의 제 1 실시형태의 볼티지 레귤레이터를 나타내는 회로도이다.
도 2 는 도 1 의 볼티지 레귤레이터의 출력 전류에 대한 출력 전압 (VOUT) 의 파형을 나타내는 도면이다.
도 3 은 본 발명의 제 2 실시형태의 볼티지 레귤레이터를 나타내는 회로도이다.
도 4 는 종래의 볼티지 레귤레이터의 회로도이다.
도 5 는 도 4 의 볼티지 레귤레이터의 출력 전류에 대한 출력 전압 (VOUT) 의 파형을 나타내는 도면이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.
도 1 은 본 발명의 제 1 실시형태의 볼티지 레귤레이터 (100) 의 회로도이다.
본 실시형태의 볼티지 레귤레이터 (100) 는, 전원 단자 (101) 와, 접지 단자 (102) 와, 제 1 차동 증폭 회로 (127) 와, 제 2 차동 증폭 회로 (128) 와, 전압 생성부 (129) 와, PMOS 트랜지스터 (112, 113) 와, 기준 전압원 (114) 과, 저항 (124, 125) 과, 출력 단자 (126) 를 구비한다.
제 1 차동 증폭 회로 (127) 는, PMOS 트랜지스터 (115, 116) 와, NMOS 트랜지스터 (117, 118) 와, 전류원 (110) 을 구비한다.
제 2 차동 증폭 회로 (128) 는, NMOS 트랜지스터 (119, 120) 와, 전류원 (111) 과, 저항 (121) 을 구비한다.
전압 생성부 (129) 는, PMOS 트랜지스터 (123) 와, 저항 (122) 을 구비한다.
PMOS 트랜지스터 (113) 는, 소스가 전원 단자 (101) 에 접속되고, 드레인이 출력 단자 (126) 와 저항 (125) 의 일단에 접속되어 있다. PMOS 트랜지스터 (112) 는, 소스가 전원 단자 (101) 에 접속되고, 드레인이 전압 생성부 (129) 의 일단 (PMOS 트랜지스터 (123) 의 소스) 과 NMOS 트랜지스터 (120) 의 게이트에 접속되어 있다. 전류원 (111) 은, 일단이 전원 단자 (101) 에 접속되고, 타단이 NMOS 트랜지스터 (119) 의 드레인과 PMOS 트랜지스터 (112) 의 게이트와 PMOS 트랜지스터 (113) 의 게이트에 접속되어 있다. 저항 (125) 은, 타단이 저항 (124) 의 일단과 PMOS 트랜지스터 (116) 의 게이트에 접속되어 있다. 저항 (124) 은, 타단이 접지 단자 (102) 에 접속되어 있다. PMOS 트랜지스터 (123) 는, 게이트가 드레인과 저항 (122) 의 일단에 접속되어 있다. 저항 (122) 의 타단 (전압 생성부 (129) 의 타단) 은, 접지 단자 (102) 에 접속되어 있다. NMOS 트랜지스터 (120) 는, 드레인이 전원 단자 (101) 에 접속되고, 소스가 NMOS 트랜지스터 (119) 의 소스와 저항 (121) 의 일단에 접속되어 있다. 저항 (121) 은, 타단이 접지 단자 (102) 에 접속되어 있다. 전류원 (110) 은, 일단이 전원 단자 (101) 에 접속되고, 타단이 PMOS 트랜지스터 (115) 의 소스와 PMOS 트랜지스터 (116) 의 소스에 접속되어 있다. PMOS 트랜지스터 (115) 는, 게이트가 기준 전압원 (114) 의 일단에 접속되고, 드레인이 NMOS 트랜지스터 (117) 의 게이트와 드레인에 접속되어 있다. 기준 전압원 (114) 은 타단이 접지 단자 (102) 에 접속되어 있다. PMOS 트랜지스터 (116) 는, 드레인이 NMOS 트랜지스터 (119) 의 게이트와 NMOS 트랜지스터 (118) 의 드레인에 접속되어 있다. NMOS 트랜지스터 (118) 는, 게이트가 NMOS 트랜지스터 (117) 의 게이트에 접속되고, 소스가 접지 단자 (102) 에 접속되어 있다. NMOS 트랜지스터 (117) 는, 소스가 접지 단자 (102) 에 접속되어 있다.
제 1 차동 증폭 회로 (127) 는, PMOS 트랜지스터 (115) 의 게이트와 PMOS 트랜지스터 (116) 의 게이트가 입력이고, PMOS 트랜지스터 (116) 의 드레인이 출력이다. 제 2 차동 증폭 회로 (128) 는, NMOS 트랜지스터 (119) 의 게이트와 NMOS 트랜지스터 (120) 의 게이트가 입력이고, NMOS 트랜지스터 (119) 의 드레인이 출력이다.
여기서는 설명을 위해, PMOS 트랜지스터 (113) 의 드레인 전류를 I1 로 하고, PMOS 트랜지스터 (112) 의 드레인 전류를 I2 로 한다. PMOS 트랜지스터 (112) 는, PMOS 트랜지스터 (113) 에 대하여 소정의 사이즈비를 갖고, 레플리카 소자로서 동작한다. 또, 출력 단자 (126) 의 전압을 VOUT 로 하고, NMOS 트랜지스터 (120) 의 게이트 전압을 VG2 로 하고, NMOS 트랜지스터 (119) 의 게이트 전압을 VG1 로 하고, 전류원 (110) 의 타단의 전압을 VS1 로 하고, 저항 (121) 의 일단의 전압을 VS2 로 하고, 기준 전압원 (114) 의 일단의 전압을 VREF 로 한다. 또한, 저항 (122) 의 저항값을 R 로 하고, 저항 (124) 의 일단의 전압을 VFB 로 하고, 전류원 (111) 의 타단의 전압을 VGATE 로 한다.
다음으로, 상기와 같이 구성된 볼티지 레귤레이터 (100) 의 동작에 대해 설명한다.
제 1 상태로서, 출력 단자 (126) 에 공급되는 부하 전류가 제한 전류보다 훨씬 작은 경우에 대해 설명한다.
이 경우, 전류 (I1), 및 PMOS 트랜지스터 (113) 와 PMOS 트랜지스터 (112) 의 사이즈비로 결정되는 전류 (I2) 는, 모두 전류값이 작다. 또, 전류 (I2) 가 전압 생성부 (129) 에 공급되기 때문에, 전압 생성부 (129) 의 일단에 생성되는 전압 (VG2) 도 작은 값으로 되어 있다. 전압 (VG2) 이 NMOS 트랜지스터 (120) 의 임계값을 하회하고 있다고 한다면, NMOS 트랜지스터 (120) 는 오프되어 있다.
이와 같은 상황에 있어서, 제 1 차동 증폭 회로 (127) 는, 전압 (VREF) 과 전압 (VFB) 을 비교하고, 그 차분을 증폭시켜 전압 (VG1) 을 출력한다. 제 2 차동 증폭 회로 (128) 는, NMOS 트랜지스터 (120) 가 오프되어 있기 때문에, NMOS 트랜지스터 (119) 와 저항 (121), 전류원 (111) 에 의해 전압 (VG1) 을 증폭시키고, 전압 (VGATE) 을 출력한다. PMOS 트랜지스터 (113) 는, 게이트에 전압 (VGATE) 을 받고, 드레인 전류 (I1) 를 생성시켜 출력 단자 (126) 에 접속되는 부하 (도시 생략) 에 공급한다.
저항 (125) 과 저항 (124) 은, 전압 (VOUT) 를 분압하여 제 1 차동 증폭 회로 (127) 에 입력한다. 이와 같은 루프에 의해 부귀환이 작용하고, 제 1 차동 증폭 회로 (127) 는 전압 (VREF) 과 전압 (VFB) 이 동등해지도록 동작한다.
제 2 상태로서, 제 1 상태로부터 부하 전류가 상승한 경우에 대해 설명한다.
출력 단자 (126) 에 접속되는 부하 (도시 생략) 의 전류가 증가하면, PMOS 트랜지스터 (113) 의 전류 (I1) 와 PMOS 트랜지스터 (112) 의 전류 (I2) 가 증가한다. 이로써, 전압 (VG2) 도 증가하기 때문에, NMOS 트랜지스터 (120) 가 온된다. 따라서, NMOS 트랜지스터 (120) 의 드레인 전류가 저항 (121) 에 공급되고, 전압 (VS2) 이 상승한다.
이 때, NMOS 트랜지스터 (119) 는, 게이트-소스 간 전압이 작아져 오프되는 것처럼 생각되지만, 부귀환의 작용에 의해 오프되지는 않는다. 구체적으로는, 부귀환의 작용에 의해 전압 (VREF) 과 전압 (VFB) 이 동등해지도록 동작하기 때문에, 전압 (VS2) 이 상승한 만큼은 전압 (VG1) 을 상승시켜, 결과적으로 NMOS 트랜지스터 (119) 의 게이트-소스 간에는 소정의 전위차가 확보된다. 요컨대, 부하 전류가 증가하여 전압 (VG2) 이 증가하더라도 원하는 전압 (VOUT) 이 얻어진다.
제 3 상태로서, 제 2 상태로부터 더욱 부하 전류가 상승하여 과전류 보호 기능이 동작한 경우에 대해 설명한다.
출력 단자 (126) 에 접속되는 부하 (도시 생략) 의 전류가 더욱 증가하면, 제 2 상태와 동일한 메커니즘으로 전압 (VG1) 이 상승하지만, 전압 (VG1) 의 전압값의 상한은 전압 (VS1) 에 의해 제한된다. 전압 (VS1) 은, 전압 (VREF) 과 PMOS 트랜지스터 (115) 의 게이트-소스 간 전압의 절대값 ｜VGSP1｜ 의 합으로 결정되며, 하기 식 (2) 로 나타낸다.
Figure pat00002
그리고, 전압 (VG2) 이 전압 (VS1) 과 동등해지면, NMOS 트랜지스터 (119) 의 게이트-소스 간 전압은 감소한다. 이로써, NMOS 트랜지스터 (119) 의 드레인 전류가 감소하면, 전압 (VGATE) 이 상승하여 PMOS 트랜지스터 (113) 의 드레인 전류 (I1) 가 제한된다. 여기서, PMOS 트랜지스터 (123) 의 게이트-소스 간 전압의 절대값을 ｜VGSP2｜ 로 하고, PMOS 트랜지스터 (113, 112) 의 사이즈비를 K 로 하면, 이 때의 전압 (VG2) 은, 하기 식 (3) 으로 나타낸다.
Figure pat00003
상기 서술한 바와 같이, PMOS 트랜지스터 (113) 의 드레인 전류 (I1) 가 제한된 상태에서는, 전압 (VS1) 과 전압 (VG2) 이 동등해져 있고, 또한, ｜VGSP1｜ 과 ｜VGSP2｜ 는 실질적으로 동등한 점에서, 식 (2) 및 (3) 으로부터, 전류 (I1) 의 제한 전류 (I1m) 는, 하기 식 (4) 가 된다.
Figure pat00004
이와 같이 하여 전류 (I1) 의 제한 전류 (I1m) 가 결정되고, 과전류 보호 기능이 동작한다. 여기서, 식 (4) 로부터, 제한 전류 (I1m) 는, 전압 (VREF) 에 비례하는 것을 알 수 있다.
도 2 는 본 실시형태의 볼티지 레귤레이터 (100) 의 출력 전류 (IOUT) 에 대한 출력 전압 (VOUT) 의 파형을 나타내고 있다. 점선은, 제한 전류 (I1m) 의 편차 범위를 나타내고 있다. 가령 기준 전압원 (114) 을 밴드 갭 전압원으로 구성하였다고 한다면, 전압 (VREF) 의 편차는 ± 3 ％ 정도가 된다. 따라서, 전압 (VREF) 이 제한 전류 (I1m) 에 부여하는 편차를 ± 3 ％ 로 억제하는 것이 가능해진다.
이와 같이, 본 실시형태의 볼티지 레귤레이터 (100) 는, 종래의 볼티지 레귤레이터 (300) 보다 제한 전류 (I1m) 의 편차를 대폭 작게 하는 것이 가능하다.
다음으로, 도 3 을 참조하여 본 발명의 제 2 실시형태의 볼티지 레귤레이터 (200) 에 대해 설명한다.
본 실시형태의 볼티지 레귤레이터 (200) 는, 제 1 실시형태의 볼티지 레귤레이터 (100) 에 대하여, 전압 생성부 (129) 의 구성이 상이하다. 즉, 도 3 에 나타내는 바와 같이, 전압 생성부 (129) 는, 일단이 PMOS 트랜지스터 (112) 의 드레인에 접속되고, 타단이 접지 단자 (102) 에 접속된 저항 (122) 에 의해 구성되어 있다.
그 밖의 구성에 대해서는, 도 1 의 볼티지 레귤레이터 (100) 와 동일하기 때문에, 동일한 구성 요소에는 동일한 부호를 부여하고, 중복되는 설명은 적절히 생략한다.
본 실시형태의 볼티지 레귤레이터 (200) 의 동작에 대해 설명한다. 구성의 상이점과 동일하게, 제 1 실시형태의 볼티지 레귤레이터 (100) 와 동작의 상이점에 대해 서술한다.
동작의 상이점은, 제 3 상태에 있어서의 전압 (VG2) 이며, 식 (3) 과 달리, 하기 식 (5) 가 된다.
Figure pat00005
전압 (VS1) 은, 식 (2) 와 동일하고, 제 3 상태에 있어서는 전압 (VS1) 과 전압 (VG2) 이 동등한 점에서, 식 (2) 및 (5) 로부터, 전류 (I1) 의 제한 전류 (I1m) 는, 하기 식 (6) 이 된다.
Figure pat00006
이와 같이 하여 전류 (I1) 의 제한 전류 (I1m) 가 결정되고, 과전류 보호 기능이 동작한다. 여기서, 식 (6) 으로부터, 본 실시형태에 있어서의 제한 전류 (I1m) 는, 전압 (VREF) 과 PMOS 트랜지스터 (115) 의 게이트-소스 간 전압의 절대값 ｜VGSP1｜ 의 합에 비례하는 것을 알 수 있다.
가령 기준 전압원 (114) 을 밴드 갭 전압원으로 구성하였다고 한다면, 전압 (VREF) 의 전압과 편차는 1.2 V ± 0.036 V 이고, 또, ｜VGSP1｜ 이 0.6 V ± 0.1 V 라고 한다면, 이것들의 합의 전압은 1.8 V ± 0.136 V 가 된다. 따라서, 이 전압 (VREF) 과 ｜VGSP1｜ 의 합의 편차가 제한 전류 (I1m) 에 부여하는 편차를 ± 7.6 ％ 로 억제하는 것이 가능해진다.
이와 같이, 전압 생성부 (129) 를 저항 (122) 만으로 구성한 경우에도, 종래의 볼티지 레귤레이터 (300) 에 대하여, 제한 전류 (I1m) 의 편차를 대폭 억제하는 것이 가능하다. 또한, 일반적으로 저항 (R) 은 부 (負) 의 온도 계수를 갖는 경우가 많고, 또, ｜VGSP1｜ 도 부의 온도 계수를 갖고 있기 때문에, 이것들을 상쇄시켜 온도 특성을 향상시키는 것도 가능하다.
이와 같이, 본 실시형태의 볼티지 레귤레이터 (200) 는, 종래의 볼티지 레귤레이터 (300) 보다 제한 전류 (I1m) 의 편차를 작게 함과 함께 온도 특성을 향상시키는 것이 가능하다.
이상, 본 발명의 실시형태에 대해 설명하였지만, 본 발명은 상기 실시형태에 한정되지 않으며, 본 발명의 취지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능함은 말할 필요도 없다.
예를 들어, 상기 제 1 실시형태에 있어서는, 전압 생성부 (129) 를 PMOS 트랜지스터 (123) 와 저항 (122) 의 직렬 회로로 구성하고, PMOS 트랜지스터 (123) 를 PMOS 트랜지스터 (112) 측에, 저항 (122) 을 접지 단자 (102) 측에 배치한 예를 설명하였지만, 저항 (122) 을 PMOS 트랜지스터 (112) 측에, PMOS 트랜지스터 (123) 를 접지 단자 (102) 측에 배치해도 상관없다.
또, 상기 실시형태에 있어서는, 볼티지 레귤레이터를 MOS 트랜지스터를 사용하여 구성한 예를 설명하였지만, 바이폴러 트랜지스터 등을 사용해도 된다.
또, 상기 실시형태에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 극성을 반전시킨 회로 구성을 사용하는 것도 가능하다.
100, 200, 300 : 볼티지 레귤레이터
101 : 전원 단자
102 : 접지 단자
110, 111 : 전류원
114 : 기준 전압원
126 : 출력 단자
127 : 제 1 차동 증폭 회로
128 : 제 2 차동 증폭 회로
129 : 전압 생성부

Claims (3)

  1. 출력 전압에 기초한 전압과 기준 전압을 비교하여 제 1 전압을 출력하는 제 1 차동 증폭 회로와,
    상기 제 1 전압과 제 2 전압을 비교하여 제 3 전압을 출력하는 제 2 차동 증폭 회로와,
    상기 제 3 전압을 게이트에 받고, 드레인에 상기 출력 전압이 생성되는 제 1 트랜지스터와,
    상기 제 1 트랜지스터와 게이트가 공통 접속되고, 상기 제 1 트랜지스터에 대하여 소정의 사이즈비를 갖는 제 2 트랜지스터와,
    일단이 상기 제 2 트랜지스터의 드레인에 접속되고, 상기 일단에 상기 제 2 전압을 생성시키는 전압 생성부를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  2. 제 1 항에 있어서,
    상기 전압 생성부는, 저항 소자를 갖는 것을 특징으로 하는 볼티지 레귤레이터.
  3. 제 2 항에 있어서,
    상기 전압 생성부는, 상기 저항 소자와 직렬로 접속되고, 게이트와 드레인이 공통 접속되고, 상기 제 1 차동 증폭 회로의 차동쌍을 구성하는 트랜지스터와 동일 도전형의 제 3 트랜지스터를 추가로 갖는 것을 특징으로 하는 볼티지 레귤레이터.
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