JP2021034768A - 撮像素子 - Google Patents

Abstract

【課題】撮像素子において、ＡＤ変換回路に対する必要なセトリングを速め、かつサンプリング誤差により画像上に縞状の明暗ノイズが現れる現象を抑制する。【解決手段】撮像素子１は、二次元アレイ状に配置された画素１２を有する画素アレイ１１を備える。画素アレイ１１は、縦又は横方向の画素列からアナログ信号で画素の信号を読み出す複数本の信号線Ｌ０、Ｌ１、Ｌ２を有する。これらの複数本の信号線が、画素からのアナログ信号をデジタル値に変換するアナログ・デジタル変換回路１４一つあたり、奇数本で構成される。【選択図】図１

Description

本発明は、複数の画素を構成する画素アレイを有する撮像素子の技術に関し、特に、ＣＭＯＳイメージセンサに関する。

画像取得に使用される撮像素子として知られるＣＭＯＳイメージセンサは、一般的に、図６に示すように構成される。図６は、従来技術の一般的なＣＭＯＳイメージセンサを構成する撮像素子１００の概略構成を示す図である。

図６に示すように、撮像素子１００は、画素アレイ１０１、サンプリング回路１０３、アナログ・デジタル（ＡＤ）変換回路１０４、デジタル出力回路１０５、及び駆動回路１０６を備える。尚、撮像素子１００は、その構成要素を全てワンチップで構成することや、画素アレイ１０１のみをワンチップで構成し、その他の周辺回路（駆動回路１０６等）を外付け回路として構成することができる。

画素アレイ１０１は、横（ｘ軸）及び縦（ｙ軸）の２次元のグリッド状に画素１０２が並べられ、縦方向に配列される画素１０２の画素列は１本の信号線Ｌ０に接続され、ＡＤ変換回路１０４の前段に設けられるサンプリング回路１０３に接続される。

画素１０２は、光を電荷に変換して蓄積するフォトダイオードＰＤと、電荷を電圧に変換する浮遊容量であるフローティングディフュージョンＦＤと、ＦＤの電圧を一定値にリセットするリセットトランジスタＲＴと、フォトダイオードＰＤに蓄積された電荷をＦＤに転送する転送ゲートＴＧと、ＦＤの電圧を出力するアンプＡＭＰと、アンプＡＭＰの出力を信号線Ｌ０に接続する選択スイッチＳＬとから構成される。

サンプリング回路１０３は、１本の信号線Ｌ０に接続される各画素１０２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリングしてＡＤ変換回路１０４に出力するための回路であり、ＡＤ変換回路１０４によりデジタル値に変換された後に、デジタル出力回路１０５で、当該リセット電圧とシグナル電圧のデジタルドメインで差分の計算を行うデジタルＣＤＳ（相関二重サンプリング）を行うために用いられる。選択スイッチＳＬの前段にアナログドメインでアナログＣＤＳを行う回路を設けることや、このサンプリング回路１０３の代わりに、アナログドメインでアナログＣＤＳを行う回路を設けることもできるが、本願明細書中、デジタルＣＤＳを行うためのサンプリング回路１０３を設けた例を主として説明する。

ＡＤ変換回路１０４は、１本の信号線Ｌ０に接続された各画素１０２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリング回路１０３によりサンプリングしたアナログ値を入力してデジタル値に変換し、デジタル出力回路１０５に出力する回路である。

デジタル出力回路１０５は、各ＡＤ変換回路１０４により変換された各画素のリセット電圧とシグナル電圧のサンプリング後の各デジタル値をデジタルドメインで差分の計算を行うデジタルＣＤＳの処理回路と、デジタルＣＤＳを経て得られるデジタル画素値を外部に出力する回路を有する。

駆動回路１０６は、画素アレイ１０１内の画素１０２、並びに、サンプリング回路１０３、ＡＤ変換回路１０４、及びデジタル出力回路１０５の撮像素子１００全体を駆動するタイミング信号を生成する回路である。

このように、図６に示す撮像素子１００における画素アレイ１０１は、複数の画素１０２が１本の信号線Ｌ０を介して１個のＡＤ変換回路１０４に信号を伝送し、それら複数の画素１０２は時分割で順番に処理される列並列構造を有するものとなっている。即ち、図６に示す例では、１個のＡＤ変換回路１０４に対する信号線数ＬはＬ＝１（信号線Ｌ０の１本）である。

そして、現代においてよく使用される列並列構造の撮像素子１００においても、画素アレイ１０１の縦の１列（縦方向）に対して１本の信号線Ｌ０とＡＤ変換回路１０４が設けられる。例えば８Ｋ解像度（横７６８０画素×縦４３２０画素）の画素アレイ１０１を備える１２０Ｈｚの動画撮影用のＣＭＯＳイメージセンサとして構成される撮像素子１００では、７６８０個のＡＤ変換回路１０４が設けられ、１画素の信号を読み出すのに使用可能な時間（読み出し期間）は、１［ｓ］÷１２０［ｆｐｓ］÷４３２０［ｐｉｘ］＝約１．９２［μｓ］である。

図７を参照して、図６に示す撮像素子１００において１画素の信号を読み出す動作タイミングを説明する。図７（ａ）は、図６に示す従来技術の撮像素子１００における或るＡＤ変換回路１０４において１本の信号線Ｌ０を介してｋ番目の画素の信号を読み出すときの部分構成を示す図であり、図７（ｂ）は、そのｋ番目の画素に注目したタイミングチャートである。

図７（ａ）に示すように、或るＡＤ変換回路１０４において１本の信号線Ｌ０を介してｋ番目の画素の信号を読み出す場合を考えると、図７（ｂ）に示すように、当該ＡＤ変換回路１０４における読み出し期間の間、選択スイッチＳＬ（ｋ）がＯＮとなり、アンプＡＭＰの出力は信号線Ｌ０に接続される。

当該読み出し期間の最初には、リセットトランジスタＲＴ（ｋ）がＯＮとなり、ＦＤの電圧は定電圧ＶＤＤを用いて一定値（リセット電圧）にリセットされる。このＦＤのリセット電圧はアンプＡＭＰと信号線Ｌ０を介してサンプリング回路１０３まで伝送される。サンプリング回路１０３は、そのリセット電圧をサンプリング（図７（ｂ）ではサンプリング動作ＳＭＰのうち“Ｒ”として図示）してＡＤ変換回路１０４によりデジタル値に変換する。

サンプリング回路１０３によるリセット電圧のサンプリングが終了すると、次に当該ｋ番目の画素では、転送ゲートＴＧ（ｋ）がＯＮとなり、フォトダイオードＰＤに蓄積された電荷がＦＤに転送される。図７（ｂ）に示すように、転送された電荷量とＦＤが持つキャパシタンスに応じてＦＤの電圧はシグナル電圧へと変化する。即ち、リセット期間を経たＦＤの電圧からシグナル期間を経た電圧の変化量が入射光（信号電荷）に応じた変化量となる。

このＦＤのシグナル電圧は、アンプＡＭＰと信号線Ｌ０を介してサンプリング回路１０３まで伝送される。サンプリング回路１０３は、そのリセット電圧をサンプリング（図７（ｂ）ではサンプリング動作ＳＭＰのうち“Ｓ”として図示）してＡＤ変換回路１０４によりデジタル値に変換する。

一般的には、ＦＤが持つキャパシタンスはリセット動作に影響を受けた上で一定値とみなされる為に、シグナル電圧とリセット電圧の差分が画素に蓄積された電荷量、即ち入射光の量に比例する。それ故に、撮像素子１００は映像を取得することが可能となる。また、シグナル電圧とリセット電圧の差分を計算することにより、ＦＤのリセット時に印加される雑音やアンプＡＭＰのオフセットばらつきを除去することができる。前述したように、この差分の計算は、サンプリング回路１０３を利用するデジタルＣＤＳとする代わりに、アナログ回路によるアナログＣＤＳを設けることもできるが、本願明細書中、それぞれをＡＤ変換回路１０４によりデジタル値に変換し、デジタルドメインで当該差分の計算を行うデジタルＣＤＳを行うために、サンプリング回路１０３を設けた例を説明する。

画素アレイ１０１内の画素１０２及び信号線Ｌ０を含むアナログ回路では、画素の動作に伴い電圧値が一定値に収束するセトリングが十分に行われるように、各動作ステップにおいて待ち時間が発生する。一般的には、信号線Ｌ０は画素アレイ１０１の長さにわたりレイアウトされ、さらに多数の画素が接続されていることから寄生容量が大きく、そのために、図７（ｂ）に示すように、各画素のＦＤの電圧のセトリングにかかる時間に比較して、信号線Ｌ０のセトリングにかかる時間は長く、画素数が多くなるほど、撮影するフレーム周波数が高くなるほど、信号線のセトリングを速めることが課題となっている。

そこで、図６及び図７に示す１個のＡＤ変換回路１０４に対し１本の信号線Ｌ０で生じるセトリングの課題を解決する為に、１個のＡＤ変換回路１０４あたりの信号線の数を２本へと増加させてそれらを並列に使用する方法が考案されている（例えば、非特許文献１参照）。

図８（ａ）は、非特許文献１に開示される列並列構造を有する例であり、従来技術における１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１とした第１例の部分構成を示す図であり、図８（ｂ）は、その変形例として１個のＡＤ変換回路１０４に対し２本の信号線とした第２例の部分構成を示す図である。尚、図８において、図６と同様な構成要素には同一の参照番号を付している。

図８（ａ）に示す構造では、縦方向に並んだ２つの画素が、２本の信号線Ｌ０，Ｌ１に互い違いに接続され、２本の信号線Ｌ０，Ｌ１が１個のＡＤ変換回路１０４に対しサンプリング回路１０３経由で接続されるように構成され、この場合のサンプリング回路１０３は、２個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡを行う。この例では信号線数は２本（信号線数Ｌ＝２）であるが、近年では画素に設けられた金属配線とは逆の面から光を入射する裏面照射構造が一般的に用いられるようになっていることから、金属配線が光を遮ってしまうことが無いように２本を超える信号線を用いて配線を行うことも可能である。

また、図８（ｂ）に示す構造では、横方向の２つの画素列が１個のＡＤ変換回路１０４に接続されるように、２本の信号線Ｌ０，Ｌ１が１個のＡＤ変換回路１０４に対しサンプリング回路１０３経由で接続され、この場合のサンプリング回路１０３も、２個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡを行う。図８（ｂ）に示す構造では、ＡＤ変換回路１０４に要求される速度が図８（ａ）に示す構造と比較して２倍になる代わりに、ＡＤ変換回路１０４を設置する面積を２倍とすることができることから、画素間隔の小さな撮像素子では有効な手法である。

T. Yasue, K. Tomioka, R. Funatsu, T. Nakamura, T. Yamasaki, H. Shimamoto, T. Kosugi, S. Jun, T. Watanabe, M. Nagase, T. Kitajima, S. Aoyama and S. Kawahito,"A 2.1μm 33Mpixel CMOS Imager with Multi-Functional 3-Stage Pipeline ADC for 480fps High-Speed Mode and 120fps Low-Noise Mode," 2018 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC), pp.90-92, February 12, 2018

図８で例示したように、１個のＡＤ変換回路１０４あたりの信号線の数を２本へと増加させてそれらを並列に使用することで、ＡＤ変換回路１０４に対する必要なセトリングを相対的に速めることができる。

図９（ａ）は、図８（ａ）に示す従来技術における１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１とした第１例において、２本の信号線Ｌ０，Ｌ１のそれぞれに対し隣接する或る２ｋ＋０，２ｋ＋１番目の画素の信号を読み出すよう互い違いに接続した部分構成を示す図であり、図９（ｂ）は、その２ｋ＋０，２ｋ＋１番目の画素に注目したタイミングチャートである。

図９に示す例では、図７と同じ動作タイミングで駆動される２ｋ＋０番目の画素と同時に、２ｋ＋１番目の画素も並列に駆動されて、これら２画素の各信号がサンプリング回路１０３経由で同じＡＤ変換回路１０４にて処理される。即ち、２ｋ＋０番目の画素の信号は信号線Ｌ０における出力電圧Ｖ（０）として、２ｋ＋１番目の画素の信号は信号線Ｌ１における出力電圧Ｖ（１）として、それぞれサンプリング回路１０３におけるサンプリングスイッチＳＭＰ０，ＳＭＰ１によりシグナル電圧とリセット電圧のサンプリング動作ＳＭＰＡを行い、１個のＡＤ変換回路１０４によりこれら２画素の各信号に対するデジタルＣＤＳを行う。

例えば、図９（ｂ）に示すように、信号線Ｌ０に接続する選択スイッチＳＬ（２ｋ＋０）のＯＮ動作と、信号線Ｌ１に接続する選択スイッチＳＬ（２ｋ＋１）のＯＮ動作とを、各画素の信号を読み出すのに必要とされる期間である読み出し期間の１／４ずらして駆動され、サンプリングスイッチＳＭＰ０，ＳＭＰ１が交互にＯＮ／ＯＦＦされてサンプリング動作ＳＭＰＡが行われる。或るＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるリセット電圧がサンプリングされサンプリング値Ｒ（０）が得られるとＡＤ変換回路１０４によりＡＤ変換結果のデジタル値Ｄ_Ｒ（０）に変換され、更に、ＳＭＰ１のＯＮ／ＯＦＦ動作に続く次のＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるシグナル電圧がサンプリングされサンプリング値Ｓ（０）が得られるとＡＤ変換回路１０４によりＡＤ変換結果のデジタル値Ｄ_Ｓ（０）が得られる。その後、デジタル出力回路１０５（図９では図示略）において、Ｄ_Ｓ（０）とＤ_Ｒ（０）の差分の計算でデジタルＣＤＳを行う。出力電圧Ｖ（１）に対するサンプリング動作は、出力電圧Ｖ（０）に対するサンプリング動作に対し読み出し期間の１／４ずらして行われ、同様にデジタルＣＤＳが行われる。

図９に示す例では、２本の信号線Ｌ０，Ｌ１を用いて２画素の各信号の読み出しに係る動作を読み出し期間の１／４ずらして駆動し、２画素の各信号を交互にサンプリングしてＡＤ変換回路１０４に入力することにより、各画素の駆動時間と各信号線の出力電圧におけるセトリング時間を保ちながら、図７に示す例に対し２倍の画素の信号を読み出していくことが可能となる。ここでは、図９を参照して、図８（ａ）に示す１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１とした第１例の動作例について説明したが、図８（ｂ）に示す第２例の構成としたときでは、信号線のセトリング時間とフレーム周波数を保ちながら、ＡＤ変換回路１０４の数を半分にできる利点がある。

しかしながら、このように１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１を用いる技法は実用上で以下の課題を生じることがある。図９（ｂ）を参照するに、サンプリング回路１０３におけるサンプリングスイッチ動作ＳＭＰＡとして、２つの画素の出力電圧Ｖ（０），Ｖ（１）におけるリセット電圧が連続してサンプリングされた後に、シグナル電圧が連続してサンプリングされている。この時、連続して読み出されるリセット電圧同士、またシグナル電圧同士は、近い電圧値となることが予想されるのに対して、入射光量が大きい（明るい被写体を撮影した）場合には、リセット電圧とシグナル電圧の差が大きくなる。このような場合に、ＡＤ変換回路１０４において、サンプリング回路１０３経由で、或るサンプリング電圧のＡＤ変換結果が、１つ前のサンプリング電圧のＡＤ変換結果の影響を僅かでも受けるような場合には、２ｋ＋０番目の画素のデジタルＣＤＳ後の出力値と、２ｋ＋１番目の画素のデジタルＣＤＳ後の出力値には、本来であればほぼ同一値になるべきところ僅かな差異が発生することがある。この差異は、図１０に示すように、空などの明るい一様な被写体を撮影した場合に２画素周期の縞模様となって表れるため、画質の劣化として認識されやすい。図１０は、１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１を用いる撮像素子で撮像した画像上で、偶数行と奇数行の画素列で明暗の差が生じて縞模様が発生する例を概略的に示す図である。

このように、サンプリング回路１０３におけるＡＤ変換回路１０４へのサンプリングにおいてリセット電圧もしくはシグナル電圧が連続することにより、上記の差異が生じる現象は、並列な信号線の数が偶数の場合に一般的に発生する。この並列な信号線の数が偶数の場合のサンプリング回路１０３におけるサンプリング動作ＳＭＰＡについて、図１１を参照して説明する。図１１（ａ）は、従来技術における１個のＡＤ変換回路１０４に対し偶数本の信号線（図示する例では図９に対応する２本の信号線）のそれぞれの出力電圧Ｖ（０），Ｖ（１）に対するサンプリングの繰り返し周期（３６０［ｄｅｇ］）を示すタイミングチャートであり、図１１（ｂ）は、従来技術における１個のＡＤ変換回路１０４に対し偶数本の信号線（図示する例では図９に対応する２本の信号線）のそれぞれの出力電圧Ｖ（０），Ｖ（１）に対するリセット電圧のサンプリング動作（リセットサンプリングＲ）、及びシグナル電圧のサンプリング動作（シグナルサンプリングＳ）の位相関係をサンプリングの繰り返し周期（３６０［ｄｅｇ］）として表す図である。

図１１に示すように、サンプリング回路１０３におけるサンプリングの繰返し周期を、円周を用いて表し各画素のリセット電圧及びシグナル電圧のサンプリングタイミングを０［ｄｅｇ］から３６０［ｄｅｇ］の位相を用いて表すこととする。

ここで、信号線の本数をＬ本と仮定すると、サンプリング回路１０３におけるサンプリングのタイミングには設計上、以下の３つの条件を満たすことが好ましい。
〈サンプリング条件〉
（１）１周期の間にはＬ回のリセット電圧のリセットサンプリングＲと、Ｌ回のシグナル電圧のシグナルサンプリングＳの合計２Ｌ回のサンプリングを実行する。
（２）ＡＤ変換回路１０４の周期性から、各サンプリングの間隔を一定とする。
（３）各信号線の駆動の対称性から、同一信号線のリセット電圧のリセットサンプリングＲ（ｋ）とシグナル電圧のシグナルサンプリングＳ（ｋ）は、１８０［ｄｅｇ］の間隔とする。

しかし、これら３つの条件を満たしながら、リセット電圧のサンプリングとシグナル電圧のサンプリングを交互に配置することは、Ｌが偶数の場合には不可能である。或るリセット電圧のサンプリング点Ｒ（ｋ）を０番目と考えて、ＲとＳを交互に配置していくと、ｎ番目のサンプリング点の電圧は、ｍｏｄ（ｋ，２）＝０の場合にはＲ、ｍｏｄ（ｋ，２）＝１の場合にはＳとなる。一方で、Ｌは偶数を仮定してＬ＝２ｍ（ｍ：自然数）と置くと半周期の間には２ｍ個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍとなり、ｍｏｄ（２ｍ，２）＝０であることからこの点はＲとなってしまい、条件３に反することから矛盾が発生する。

例えば、図１１（ａ）に示すように、１個のＡＤ変換回路１０４に対する信号線の数が２本の場合、繰返し周期の中で、出力電圧Ｖ（０）におけるリセット電圧のサンプリング値Ｒ（０）及びシグナル電圧のサンプリング値Ｓ（０）と、出力電圧Ｖ（１）におけるリセット電圧のサンプリング値Ｒ（１）及びシグナル電圧のサンプリング値Ｓ（１）について、Ｒ（０），Ｒ（１），Ｓ（０），Ｓ（１）を配置したいが、Ｒ（０）とＳ（０）、Ｒ（１）とＳ（１）がそれぞれ１８０［ｄｅｇ］の位相関係となるようにする（セトリングに使用する時間を最大化）と、Ｒ（０）とＲ（１）、Ｓ（０）とＳ（１）は連続せざるを得ない。

そして、図１１（ｂ）から理解されるように、信号線の数Ｌ＝２ｍ（複数本、且つ偶数本）の場合に一般化すると、繰返し周期（３６０［ｄｅｇ］）の中に、Ｒ（０）〜Ｒ（２ｍ），Ｓ（０）〜Ｓ（２ｍ）の計４ｍ個の点を配置し、サンプリング点の間隔は等間隔９０／ｍ［ｄｅｇ］として、各信号線に着目してリセット電圧のサンプリング値Ｒとシグナル電圧のサンプリング値Ｓの位相差は１８０［ｄｅｇ］となるように、サンプリング点を配置していくと、どこかでＳの連続やＲの連続が生じてしまい、ＳとＲを交互に配置することは不可能となる。

従って、１個のＡＤ変換回路１０４に対し複数本、且つ偶数本の信号線を用いる撮像素子では、ＡＤ変換回路１０４に対する必要なセトリングを相対的に速めることができるという利点がある一方で、上記の３つのサンプリング条件を満たすことができず、１個のＡＤ変換回路１０４へのサンプリングにおいてリセット電圧もしくはシグナル電圧が連続するサンプリング動作が含まれることにより、図１０に示すようなサンプリング誤差が画像上に現れるという問題が生じる。

従って、本発明の目的は、上述の問題に鑑みて、ＡＤ変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を提供することにある。

本発明の撮像素子は、二次元アレイ状に配置された画素を有する画素アレイを備え、前記画素アレイは、縦又は横方向の画素列からアナログドメインで画素の信号を読み出す複数本の信号線を有し、前記複数本の信号線が、アナログドメインの画素の信号をデジタル値に変換するアナログ・デジタル変換回路あたり、奇数本で構成されていることを特徴とする。

また、本発明の撮像素子において、当該複数本、且つ奇数本で構成されている信号線の各々を経て得られる画素の出力電圧におけるリセット電圧及びシグナル電圧をサンプリングするサンプリング回路と、前記アナログ・デジタル変換回路として、前記サンプリング回路を経てサンプリングしたリセット電圧及びシグナル電圧のサンプリング値をデジタル値に変換するアナログ・デジタル変換回路と、前記アナログ・デジタル変換回路の出力値であるリセット電圧及びシグナル電圧のデジタル値からデジタルドメインで相関二重サンプリングを行う回路を有するデジタル出力回路と、前記画素アレイ、前記サンプリング回路、前記アナログ・デジタル変換回路、及び前記デジタル出力回路を駆動する駆動回路と、をチップとして構成された前記画素アレイと同一チップ上に、或いは前記画素アレイを構成するチップに対する外付け回路として備えることを特徴とする。

また、本発明の撮像素子において、前記駆動回路は、任意画素のリセット電圧と、任意画素のシグナル電圧とを交互にサンプリングするように前記サンプリング回路を駆動することを特徴とする。

本発明によれば、ＡＤ変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を構成することができる。

本発明による第１実施形態のＣＭＯＳイメージセンサを構成する撮像素子の概略構成を示す図である。 （ａ）は本発明による第１実施形態の撮像素子における或るＡＤ変換回路において３本の信号線を介して或る３画素の信号を読み出すときの部分構成を示す図であり、（ｂ）はその３画素に注目したタイミングチャートである。 （ａ）は本発明による第１実施形態の撮像素子におけるリセット電圧のサンプリング動作、及びシグナル電圧のサンプリング動作の位相関係をサンプリングの繰り返し周期として表す図であり、（ｂ）は１個のＡＤ変換回路に対し３本の信号線を用いたときの繰り返し周期、（ｃ）は１個のＡＤ変換回路に対し５本の信号線を用いたときの繰り返し周期を表わす図である。 （ａ）は本発明による第２実施形態の撮像素子における或るＡＤ変換回路において３本の信号線を介して３画素を６画素相当に画素共有構造とした信号を読み出すときの部分構成を示す図であり、（ｂ）はその６画素相当に画素共有構造とした３画素に注目したタイミングチャートである。 本発明による第３実施形態のＣＭＯＳイメージセンサを構成する撮像素子の概略構成を示す図である。 従来技術の一般的なＣＭＯＳイメージセンサを構成する撮像素子の概略構成を示す図である。 （ａ）は従来技術の撮像素子における或るＡＤ変換回路において１本の信号線を介して或る画素の信号を読み出すときの部分構成を示す図であり、（ｂ）はその或る画素に注目したタイミングチャートである。 （ａ）は従来技術における１個のＡＤ変換回路に対し２本の信号線とした第１例の部分構成を示す図であり、（ｂ）はその変形例として１個のＡＤ変換回路に対し２本の信号線とした第２例の部分構成を示す図である。 （ａ）は従来技術における１個のＡＤ変換回路に対し２本の信号線とした第１例において、２本の信号線のそれぞれに対し隣接する或る２画素の信号を読み出すよう互い違いに接続した部分構成を示す図であり、（ｂ）は、その隣接する２画素に注目したタイミングチャートである。 １個のＡＤ変換回路に対し２本の信号線を用いる撮像素子で撮像した画像上で、偶数行と奇数行の画素列で明暗の差が生じる例を概略的に示す図である。 （ａ）は従来技術における１個のＡＤ変換回路に対し偶数本の信号線のそれぞれの出力電圧に対するサンプリングの繰り返し周期を示すタイミングチャートであり、（ｂ）はそのリセット電圧のサンプリング動作、及びシグナル電圧のサンプリング動作の位相関係をサンプリングの繰り返し周期として表す図である。

以下、図面を参照して、本発明による各実施形態の撮像素子１について説明する。

〔第１実施形態〕
図１は、本発明による第１実施形態のＣＭＯＳイメージセンサを構成する撮像素子１の概略構成を示す図である。

図１に示すように、本発明による第１実施形態の撮像素子１は、画素アレイ１１、サンプリング回路１３、ＡＤ変換回路１４、デジタル出力回路１５、及び駆動回路１６を備える。尚、撮像素子１は、その構成要素を全てワンチップで構成することや、画素アレイ１１のみをワンチップで構成し、その他の周辺回路（駆動回路１６等）を外付け回路として構成することができる。

画素アレイ１１は、横（ｘ軸）及び縦（ｙ軸）の２次元のグリッド状に画素１２が並べられ、縦方向に配列される画素１２の画素列は３個ずつ互い違いに３本の信号線Ｌ０，Ｌ１，Ｌ２でそれぞれ接続され、ＡＤ変換回路１４の前段に設けられるサンプリング回路１３に接続される。

画素１２は、光を電荷に変換して蓄積するフォトダイオードＰＤと、電荷を電圧に変換する浮遊容量であるフローティングディフュージョンＦＤと、ＦＤの電圧を一定値にリセットするリセットトランジスタＲＴと、フォトダイオードＰＤに蓄積された電荷をＦＤに転送する転送ゲートＴＧと、ＦＤの電圧を出力するアンプＡＭＰと、アンプＡＭＰの出力を信号線Ｌ０，Ｌ１，Ｌ２のいずれかに接続する選択スイッチＳＬとから構成される。

サンプリング回路１３は、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに接続される３個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡにより、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに接続される各画素１２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリングしてＡＤ変換回路１４に出力するための回路である。

即ち、サンプリング回路１３は、各画素１２の出力電圧におけるリセット電圧とシグナル電圧のサンプリング値について、ＡＤ変換回路１４によりデジタル値に変換された後に、デジタル出力回路１５で、当該リセット電圧とシグナル電圧のデジタルドメインで差分の計算を行うデジタルＣＤＳを行うために用いられる。選択スイッチＳＬの前段にアナログドメインでアナログＣＤＳを行う回路を設けることや、このサンプリング回路１０３の代わりに、アナログドメインでアナログＣＤＳを行う回路を設けることもできるが、本願明細書中、デジタルＣＤＳを行うためのサンプリング回路１３を設けた例を主として説明する。

ＡＤ変換回路１４は、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに接続された各画素１２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリング回路１３によりサンプリングしたアナログ値を入力してデジタル値に変換し、デジタル出力回路１５に出力する回路である。

デジタル出力回路１５は、各ＡＤ変換回路１４により変換された各画素のリセット電圧とシグナル電圧のサンプリング後の各デジタル値をデジタルドメインで差分の計算を行うデジタルＣＤＳの処理回路と、デジタルＣＤＳを経て得られるデジタル画素値を外部に出力する回路である。

駆動回路１６は、画素アレイ１１内の画素１２、並びに、サンプリング回路１３、ＡＤ変換回路１４、及びデジタル出力回路１５の撮像素子１全体を駆動するタイミング信号を生成する回路である。

このように、図１に示す撮像素子１における画素アレイ１１は、複数の画素１２が３本の信号線Ｌ０，Ｌ１，Ｌ２を介して１個のＡＤ変換回路１４に信号を伝送し、それら複数の画素１２は時分割で順番に処理される列並列構造を有するものとなっている。即ち、図１に示す例では、１個のＡＤ変換回路１４に対する信号線数ＬはＬ＝３（信号線Ｌ０，Ｌ１，Ｌ２の３本）である。

図２（ａ）は、図１に示す本発明による第１実施形態における１個のＡＤ変換回路１４に対し３本の信号線Ｌ０，Ｌ１，Ｌ２とした一実施例において、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに対し隣接する或る３ｋ＋０，３ｋ＋１，３ｋ＋２番目の画素の信号を読み出すよう互い違いに接続した部分構成を示す図であり、図２（ｂ）は、その３ｋ＋０，３ｋ＋１，３ｋ＋２番目の画素に注目したタイミングチャートである。

図１に示す例では、図７と同じ動作タイミングで駆動される３ｋ＋０番目の画素と同時に、３ｋ＋１，３ｋ＋２番目の画素も並列に駆動されて、これら３画素の各信号がサンプリング回路１３経由で同じＡＤ変換回路１４にて処理される。即ち、３ｋ＋０番目の画素の信号は信号線Ｌ０における出力電圧Ｖ（０）として、３ｋ＋１番目の画素の信号は信号線Ｌ１における出力電圧Ｖ（１）として、３ｋ＋２番目の画素の信号は信号線Ｌ２における出力電圧Ｖ（２）として、それぞれサンプリング回路１３におけるサンプリングスイッチＳＭＰ０，ＳＭＰ１，ＳＭＰ２によりシグナル電圧とリセット電圧のサンプリング動作ＳＭＰＡを行い、１個のＡＤ変換回路１４によりこれら３画素の各信号に対するデジタルＣＤＳを行う。

例えば、図２（ｂ）に示すように、信号線Ｌ０に接続する選択スイッチＳＬ（３ｋ＋０）のＯＮ動作と、信号線Ｌ１に接続する選択スイッチＳＬ（３ｋ＋１）のＯＮ動作と、信号線Ｌ２に接続する選択スイッチＳＬ（３ｋ＋２）のＯＮ動作とを、それぞれ読み出し期間の１／３ずらして駆動され、サンプリングスイッチＳＭＰ０，ＳＭＰ１，ＳＭＰ２が順次にＯＮ／ＯＦＦされてサンプリング動作ＳＭＰＡが行われる。或るＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるリセット電圧がサンプリングされサンプリング値Ｒ（０）が得られるとＡＤ変換回路１４によりＡＤ変換結果のデジタル値に変換され、更に、ＳＭＰ１のＯＮ／ＯＦＦ動作及びＳＭＰ２のＯＮ／ＯＦＦ動作に続く次のＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるシグナル電圧がサンプリングされサンプリング値Ｓ（０）が得られるとＡＤ変換回路１４によりＡＤ変換結果のデジタル値が得られる。その後、デジタル出力回路１５（図２では図示略）において、シグナル電圧のサンプリング値Ｓ（０）のデジタル値と、リセット電圧のサンプリング値Ｒ（０）のデジタル値の差分の計算でデジタルＣＤＳを行う。出力電圧Ｖ（１），Ｖ（２）に対する各サンプリング動作は、出力電圧Ｖ（０）に対するサンプリング動作に対しそれぞれ順に読み出し期間の１／３ずらして行われ、同様にデジタルＣＤＳが行われる。

図２に示す例では、３本の信号線Ｌ０，Ｌ１，Ｌ２を用いて３画素の各信号の読み出しに係る動作を読み出し期間の１／３ずらして、３画素の各信号を順次にサンプリングしてＡＤ変換回路１４に入力することにより、各画素の駆動時間と各信号線の出力電圧におけるセトリング時間を保ちながら、図７に示す例に対し３倍の画素の信号を読み出していくことが可能となる。また、図１及び図２に示す第１実施形態では、一実施例として１個のＡＤ変換回路１４に対し３本の信号線Ｌ０，Ｌ１，Ｌ２とした例を示しているが、１個のＡＤ変換回路１４に対し５本の信号線とするなど、１個のＡＤ変換回路１４に対し複数本、且つ奇数本の信号線数とすることができる。

そして、１個のＡＤ変換回路１４に対し複数本、且つ奇数本の信号線数とすることで、ＡＤ変換回路１４の前段のサンプリング回路１３において、リセット電圧のサンプリングが連続してしまうことや、シグナル電圧のサンプリングが連続してしまうことを回避する駆動タイミングを構成することができる。

より具体的に、図３を参照して説明する。図３（ａ）は本発明による第１実施形態の撮像素子におけるリセット電圧のサンプリング動作、及びシグナル電圧のサンプリング動作の位相関係をサンプリングの繰り返し周期として表す図であり、図３（ｂ）は１個のＡＤ変換回路１４に対し３本の信号線を用いたときの繰り返し周期を表わす図であり、図３（ｃ）は１個のＡＤ変換回路１４に対し５本の信号線を用いたときの繰り返し周期を表わす図である。

即ち、信号線の本数を奇数（Ｌ＝２ｍ＋１）とすると、繰返し周期（３６０［ｄｅｇ］）の中に、Ｒ（０）〜Ｒ（２ｍ＋１），Ｓ（０）〜Ｓ（２ｍ＋１）の計４ｍ＋２個の点を配置し、サンプリング点の間隔は、等間隔９０／ｍ［ｄｅｇ］として、各信号線に着目してリセット電圧のサンプリング値Ｒとシグナル電圧のサンプリング値Ｓの位相差は１８０［ｄｅｇ］となるように、サンプリング点を配置していくと、以上のサンプリング条件を満たした上で、ＳとＲを交互に配置することが可能となる。信号線数Ｌが奇数の場合には、サンプリング条件を満たした上で、ＳとＲを交互に配置することが可能である。例として、図３（ｂ），（ｃ）に、信号線数Ｌ＝３，Ｌ＝５の場合のサンプリングの位相関係を示している。尚、図３（ｂ），（ｃ）に示す例では、サンプリングの出力値が括弧書きの順になるように構成されているが、必要に応じてＲとＳが交互になる関係を保ちつつ入れ替えたサンプリング点とすることも可能である。

従って、第１実施形態の撮像素子１では、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子１は、並列して使用する信号線の本数（Ｌ）を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を３６０／Ｌ［ｄｅｇ］ずらすことができる。上述したように、信号線数Ｌ＝２ｍ＋１とすると、半周期の間には２ｍ＋１個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍ＋１となり、ｍｏｄ（２ｍ＋１，２）＝１であることから、このタイミングにＳ（ｋ）を配置することが可能となる。

これにより、本発明による第１実施形態の撮像素子１によれば、ＡＤ変換回路１４に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つＡＤ変換回路１４に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。

〔第２実施形態〕
上述した第１実施形態の例では、信号線数Ｌが＝３、且つ、１つのＦＤあたり１つのフォトダイオードＰＤを持つ画素構造の場合の撮像素子１の構成例を説明したが、信号線数Ｌが＝３、且つ、１つのＦＤあたり２つのフォトダイオードＰＤを持つ画素構造（共有構造）を有する撮像素子１とすることもできる。

図４（ａ）は本発明による第２実施形態の撮像素子１における或るＡＤ変換回路１４において３本の信号線Ｌ０，Ｌ１，Ｌ２を介して３画素を６画素相当に画素共有構造とした信号を読み出すときの部分構成を示す図であり、図６（ｂ）はその６画素相当に画素共有構造とした３画素に注目したタイミングチャートである。尚、図４は、図１に示す第１実施形態の撮像素子１に対し画素共有構造とした点を除き同様に構成され、同様な構成要素には同一の参照番号を付して、図２と対比できるように図示している。

図４（ａ）に示す第２実施形態の撮像素子１は、図２（ａ）に示す第１実施形態の撮像素子１と比較して、１つのＦＤあたり２つのフォトダイオードＰＤを持つ画素共有構造とし、この画素共有構造に転送ゲートＴＧＡと、ＴＧＢを設けている点で相違しており、図４（ｂ）に示す駆動タイミングで、その画素共有構造の画素信号を読み出すことができる。図４（ｂ）において、例えば、３ｋ＋０番目の画素共有構造のうち転送ゲートＴＧＡのＯＮ／ＯＦＦによりＦＤに転送される前後の信号で、転送ゲートＴＧＡに係るフォトダイオードＰＤの画素の出力電圧Ｖ（０）が信号線Ｌ０に伝達され、サンプリングスイッチＳＭＰ０のＯＮ／ＯＦＦにより、リセット電圧及びシグナル電圧の各サンプリング値ＲＡ（０），ＳＡ（０）をＡＤ変換回路１４に出力することができる。同様に、３ｋ＋０番目の画素のうち転送ゲートＴＧＢのＯＮ／ＯＦＦによりＦＤに転送される前後の信号で、転送ゲートＴＧＢに係るフォトダイオードＰＤの画素の出力電圧Ｖ（０）が信号線Ｌ０に伝達され、サンプリングスイッチＳＭＰ０のＯＮ／ＯＦＦにより、リセット電圧及びシグナル電圧の各サンプリング値ＲＢ（０），ＳＢ（０）をＡＤ変換回路１４に出力することができる。３ｋ＋１，３ｋ＋２番目の画素についても同様である。

このように、図４に示す第２実施形態の撮像素子１では、３ｋ＋１番目の画素共有構造の２画素の信号は信号線Ｌ０における出力電圧Ｖ（０）として、同様に、３ｋ＋１番目の画素共有構造の２画素の信号は信号線Ｌ１における出力電圧Ｖ（１）として、３ｋ＋２番目の画素共有構造の２画素の信号は信号線Ｌ２における出力電圧Ｖ（２）として、それぞれサンプリング回路１３におけるサンプリングスイッチＳＭＰ０，ＳＭＰ１，ＳＭＰ２によりシグナル電圧とリセット電圧のサンプリング動作ＳＭＰＡを行い、１個のＡＤ変換回路１４によりこれら各画素信号に対するデジタルＣＤＳを行う。

従って、第２実施形態の撮像素子１は、第１実施形態と同様に、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子１は、並列して使用する信号線の本数（Ｌ）を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を３６０／Ｌ［ｄｅｇ］ずらすことができる。上述したように、信号線数Ｌ＝２ｍ＋１とすると、半周期の間には２ｍ＋１個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍ＋１となり、ｍｏｄ（２ｍ＋１，２）＝１であることから、このタイミングにＳ（ｋ）を配置することが可能となる。

これにより、本発明による第２実施形態の撮像素子１によれば、ＡＤ変換回路１４に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つＡＤ変換回路１４に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。

〔第３実施形態〕
上述した図１乃至図４に示す第１及び第２実施形態の例では、縦方向に並んだ複数の画素が、複数本、且つ奇数本の信号線に互い違いに接続され、この複数本、且つ奇数本の信号線が１個のＡＤ変換回路１４に対しサンプリング回路１３経由で接続される例を説明したが、横方向の複数の画素列が１個のＡＤ変換回路１４に接続されるように、複数本、且つ奇数本の信号線が１個のＡＤ変換回路１４に対しサンプリング回路１３経由で接続される構成としてもよい。

図５は、本発明による第３実施形態のＣＭＯＳイメージセンサを構成する撮像素子１の概略構成を示す図である。尚、図５において、図１に示す第１実施形態の撮像素子１と同様な構成要素には同一の参照番号を付している。

図５に示す第３実施形態の撮像素子１は、横方向の３つの画素列が１個のＡＤ変換回路１４に接続されるように、３本の信号線Ｌ０，Ｌ１，Ｌ２が１個のＡＤ変換回路１４に対しサンプリング回路１３経由で接続され、この場合のサンプリング回路１３も、３個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡを行う。図５に示す第３実施形態の撮像素子１は、ＡＤ変換回路１４に要求される速度が図１に示す構造と比較して２倍になる代わりに、ＡＤ変換回路１４を設置する面積を２倍とすることができることから、画素間隔の小さな撮像素子に有効である。

そして、第３実施形態の撮像素子１は、第１実施形態と同様に、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子１は、並列して使用する信号線の本数（Ｌ）を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を３６０／Ｌ［ｄｅｇ］ずらすことができる。上述したように、信号線数Ｌ＝２ｍ＋１とすると、半周期の間には２ｍ＋１個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍ＋１となり、ｍｏｄ（２ｍ＋１，２）＝１であることから、このタイミングにＳ（ｋ）を配置することが可能となる。

これにより、本発明による第３実施形態の撮像素子１によれば、ＡＤ変換回路１４に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つＡＤ変換回路１４に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。

〔第４実施形態〕
第４実施形態の撮像素子１として、図示を省略するが、第３実施形態の撮像素子１について図４に示したように画素共有構造とした構成とすることもできる。

以上、特定の実施形態の例を挙げて本発明を説明したが、本発明は前述の実施形態の例に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。従って、本発明に係る撮像素子１は、上述した実施形態の例に限定されるものではなく、特許請求の範囲の記載によってのみ制限される。

本発明によれば、ＡＤ変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を構成することができるので、画素数の多い撮像素子の用途に有用である。

１ 撮像素子
１１ 画素アレイ
１２ 画素
１３ サンプリング回路
１４ ＡＤ変換回路
１５ デジタル出力回路
１６ 駆動回路
１００ 従来技術の撮像素子
１０１ 画素アレイ
１０２ 画素
１０３ サンプリング回路
１０４ ＡＤ変換回路
１０５ デジタル出力回路
１０６ 駆動回路
ＰＤ フォトダイオード
ＦＤ フローティングディフュージョン
ＲＴ リセットトランジスタ
ＴＧ 転送ゲート
ＡＭＰ 画素内のアンプ
ＳＬ 選択スイッチ
ＳＭＰ０，ＳＭＰ１，ＳＭＰ２ サンプリングスイッチ

Claims (3)

1. 撮像素子であって、
   二次元アレイ状に配置された画素を有する画素アレイを備え、
   前記画素アレイは、縦又は横方向の画素列からアナログドメインで画素の信号を読み出す複数本の信号線を有し、
   前記複数本の信号線が、アナログドメインの画素の信号をデジタル値に変換するアナログ・デジタル変換回路あたり、奇数本で構成されていることを特徴とする撮像素子。
2. 当該複数本、且つ奇数本で構成されている信号線の各々を経て得られる画素の出力電圧におけるリセット電圧及びシグナル電圧をサンプリングするサンプリング回路と、
   前記アナログ・デジタル変換回路として、前記サンプリング回路を経てサンプリングしたリセット電圧及びシグナル電圧のサンプリング値をデジタル値に変換するアナログ・デジタル変換回路と、
   前記アナログ・デジタル変換回路の出力値であるリセット電圧及びシグナル電圧のデジタル値からデジタルドメインで相関二重サンプリングを行う回路を有するデジタル出力回路と、
   前記画素アレイ、前記サンプリング回路、前記アナログ・デジタル変換回路、及び前記デジタル出力回路を駆動する駆動回路と、
   をチップとして構成された前記画素アレイと同一チップ上に、或いは前記画素アレイを構成するチップに対する外付け回路として備えることを特徴とする、請求項１に記載の撮像素子。
3. 前記駆動回路は、任意画素のリセット電圧と、任意画素のシグナル電圧とを交互にサンプリングするように前記サンプリング回路を駆動することを特徴とする、請求項２に記載の撮像素子。