JP2021034768A - Imaging element - Google Patents
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Abstract
Description
本発明は、複数の画素を構成する画素アレイを有する撮像素子の技術に関し、特に、ＣＭＯＳイメージセンサに関する。 The present invention relates to a technique of an image sensor having a pixel array constituting a plurality of pixels, and more particularly to a CMOS image sensor.
画像取得に使用される撮像素子として知られるＣＭＯＳイメージセンサは、一般的に、図６に示すように構成される。図６は、従来技術の一般的なＣＭＯＳイメージセンサを構成する撮像素子１００の概略構成を示す図である。 A CMOS image sensor known as an image sensor used for image acquisition is generally configured as shown in FIG. FIG. 6 is a diagram showing a schematic configuration of an image sensor 100 constituting a general CMOS image sensor of the prior art.
図６に示すように、撮像素子１００は、画素アレイ１０１、サンプリング回路１０３、アナログ・デジタル（ＡＤ）変換回路１０４、デジタル出力回路１０５、及び駆動回路１０６を備える。尚、撮像素子１００は、その構成要素を全てワンチップで構成することや、画素アレイ１０１のみをワンチップで構成し、その他の周辺回路（駆動回路１０６等）を外付け回路として構成することができる。 As shown in FIG. 6, the image pickup device 100 includes a pixel array 101, a sampling circuit 103, an analog-to-digital (AD) conversion circuit 104, a digital output circuit 105, and a drive circuit 106. The image sensor 100 may have all its components configured on a single chip, or only the pixel array 101 may be configured on a single chip, and other peripheral circuits (drive circuit 106, etc.) may be configured as an external circuit. it can.
画素アレイ１０１は、横（ｘ軸）及び縦（ｙ軸）の２次元のグリッド状に画素１０２が並べられ、縦方向に配列される画素１０２の画素列は１本の信号線Ｌ０に接続され、ＡＤ変換回路１０４の前段に設けられるサンプリング回路１０３に接続される。 In the pixel array 101, the pixels 102 are arranged in a horizontal (x-axis) and vertical (y-axis) two-dimensional grid, and the pixel array of the pixels 102 arranged in the vertical direction is connected to one signal line L0. , It is connected to the sampling circuit 103 provided in front of the AD conversion circuit 104.
画素１０２は、光を電荷に変換して蓄積するフォトダイオードＰＤと、電荷を電圧に変換する浮遊容量であるフローティングディフュージョンＦＤと、ＦＤの電圧を一定値にリセットするリセットトランジスタＲＴと、フォトダイオードＰＤに蓄積された電荷をＦＤに転送する転送ゲートＴＧと、ＦＤの電圧を出力するアンプＡＭＰと、アンプＡＭＰの出力を信号線Ｌ０に接続する選択スイッチＳＬとから構成される。 The pixel 102 includes a photodiode PD that converts light into an electric charge and stores it, a floating diffusion FD that is a stray capacitance that converts an electric charge into an electric charge, a reset transistor RT that resets the voltage of the FD to a constant value, and a photodiode PD. It is composed of a transfer gate TG that transfers the electric charge accumulated in the FD to the FD, an amplifier AMP that outputs the voltage of the FD, and a selection switch SL that connects the output of the amplifier AMP to the signal line L0.
サンプリング回路１０３は、１本の信号線Ｌ０に接続される各画素１０２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリングしてＡＤ変換回路１０４に出力するための回路であり、ＡＤ変換回路１０４によりデジタル値に変換された後に、デジタル出力回路１０５で、当該リセット電圧とシグナル電圧のデジタルドメインで差分の計算を行うデジタルＣＤＳ（相関二重サンプリング）を行うために用いられる。選択スイッチＳＬの前段にアナログドメインでアナログＣＤＳを行う回路を設けることや、このサンプリング回路１０３の代わりに、アナログドメインでアナログＣＤＳを行う回路を設けることもできるが、本願明細書中、デジタルＣＤＳを行うためのサンプリング回路１０３を設けた例を主として説明する。 The sampling circuit 103 is a circuit for sampling the reset voltage and the signal voltage at the output voltage of each pixel 102 connected to one signal line L0 and outputting them to the AD conversion circuit 104. After being converted to a digital value by the above, the digital output circuit 105 is used to perform digital CDS (correlation double sampling) for calculating the difference in the digital domain of the reset voltage and the signal voltage. A circuit that performs analog CDS in the analog domain may be provided in front of the selection switch SL, or a circuit that performs analog CDS in the analog domain may be provided instead of the sampling circuit 103. An example in which the sampling circuit 103 is provided for this purpose will be mainly described.
ＡＤ変換回路１０４は、１本の信号線Ｌ０に接続された各画素１０２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリング回路１０３によりサンプリングしたアナログ値を入力してデジタル値に変換し、デジタル出力回路１０５に出力する回路である。 The AD conversion circuit 104 inputs an analog value sampled by the sampling circuit 103 for the reset voltage and the signal voltage in the output voltage of each pixel 102 connected to one signal line L0, converts them into digital values, and digitally converts them into digital values. This is a circuit that outputs to the output circuit 105.
デジタル出力回路１０５は、各ＡＤ変換回路１０４により変換された各画素のリセット電圧とシグナル電圧のサンプリング後の各デジタル値をデジタルドメインで差分の計算を行うデジタルＣＤＳの処理回路と、デジタルＣＤＳを経て得られるデジタル画素値を外部に出力する回路を有する。 The digital output circuit 105 passes through a digital CDS processing circuit that calculates the difference between the reset voltage of each pixel converted by each AD conversion circuit 104 and each digital value after sampling of the signal voltage in the digital domain, and the digital CDS. It has a circuit that outputs the obtained digital pixel value to the outside.
駆動回路１０６は、画素アレイ１０１内の画素１０２、並びに、サンプリング回路１０３、ＡＤ変換回路１０４、及びデジタル出力回路１０５の撮像素子１００全体を駆動するタイミング信号を生成する回路である。 The drive circuit 106 is a circuit that generates a timing signal that drives the pixels 102 in the pixel array 101, the sampling circuit 103, the AD conversion circuit 104, and the entire image sensor 100 of the digital output circuit 105.
このように、図６に示す撮像素子１００における画素アレイ１０１は、複数の画素１０２が１本の信号線Ｌ０を介して１個のＡＤ変換回路１０４に信号を伝送し、それら複数の画素１０２は時分割で順番に処理される列並列構造を有するものとなっている。即ち、図６に示す例では、１個のＡＤ変換回路１０４に対する信号線数ＬはＬ＝１（信号線Ｌ０の１本）である。 As described above, in the pixel array 101 in the image pickup device 100 shown in FIG. 6, a plurality of pixels 102 transmit a signal to one AD conversion circuit 104 via one signal line L0, and the plurality of pixels 102 transmit signals to one AD conversion circuit 104. It has a column parallel structure that is processed in order by time division. That is, in the example shown in FIG. 6, the number of signal lines L for one AD conversion circuit 104 is L = 1 (one of the signal lines L0).
そして、現代においてよく使用される列並列構造の撮像素子１００においても、画素アレイ１０１の縦の１列（縦方向）に対して１本の信号線Ｌ０とＡＤ変換回路１０４が設けられる。例えば８Ｋ解像度（横７６８０画素×縦４３２０画素）の画素アレイ１０１を備える１２０Ｈｚの動画撮影用のＣＭＯＳイメージセンサとして構成される撮像素子１００では、７６８０個のＡＤ変換回路１０４が設けられ、１画素の信号を読み出すのに使用可能な時間（読み出し期間）は、１［ｓ］÷１２０［ｆｐｓ］÷４３２０［ｐｉｘ］＝約１．９２［μｓ］である。 Further, even in the image sensor 100 having a column-parallel structure that is often used in modern times, one signal line L0 and an AD conversion circuit 104 are provided for one vertical row (vertical direction) of the pixel array 101. For example, in the image sensor 100 configured as a CMOS image sensor for 120 Hz moving image shooting equipped with a pixel array 101 having 8K resolution (7680 pixels in width × 4320 pixels in height), 7680 AD conversion circuits 104 are provided and one pixel is provided. The time (reading period) that can be used to read the signal is 1 [s] ÷ 120 [fps] ÷ 4320 [pix] = about 1.92 [μs].
図７を参照して、図６に示す撮像素子１００において１画素の信号を読み出す動作タイミングを説明する。図７（ａ）は、図６に示す従来技術の撮像素子１００における或るＡＤ変換回路１０４において１本の信号線Ｌ０を介してｋ番目の画素の信号を読み出すときの部分構成を示す図であり、図７（ｂ）は、そのｋ番目の画素に注目したタイミングチャートである。 The operation timing of reading out the signal of one pixel in the image pickup device 100 shown in FIG. 6 will be described with reference to FIG. 7. FIG. 7A is a diagram showing a partial configuration when a signal of the kth pixel is read out via one signal line L0 in a certain AD conversion circuit 104 in the image sensor 100 of the prior art shown in FIG. Yes, FIG. 7B is a timing chart focusing on the kth pixel.
図７（ａ）に示すように、或るＡＤ変換回路１０４において１本の信号線Ｌ０を介してｋ番目の画素の信号を読み出す場合を考えると、図７（ｂ）に示すように、当該ＡＤ変換回路１０４における読み出し期間の間、選択スイッチＳＬ（ｋ）がＯＮとなり、アンプＡＭＰの出力は信号線Ｌ０に接続される。 As shown in FIG. 7 (a), considering a case where the signal of the kth pixel is read out via one signal line L0 in a certain AD conversion circuit 104, as shown in FIG. 7 (b), the said During the read period in the AD conversion circuit 104, the selection switch SL (k) is turned on, and the output of the amplifier AMP is connected to the signal line L0.
当該読み出し期間の最初には、リセットトランジスタＲＴ（ｋ）がＯＮとなり、ＦＤの電圧は定電圧ＶＤＤを用いて一定値（リセット電圧）にリセットされる。このＦＤのリセット電圧はアンプＡＭＰと信号線Ｌ０を介してサンプリング回路１０３まで伝送される。サンプリング回路１０３は、そのリセット電圧をサンプリング（図７（ｂ）ではサンプリング動作ＳＭＰのうち“Ｒ”として図示）してＡＤ変換回路１０４によりデジタル値に変換する。 At the beginning of the read period, the reset transistor RT (k) is turned on, and the FD voltage is reset to a constant value (reset voltage) using the constant voltage VDD. The reset voltage of this FD is transmitted to the sampling circuit 103 via the amplifier AMP and the signal line L0. The sampling circuit 103 samples the reset voltage (shown as “R” in the sampling operation SMP in FIG. 7B) and converts it into a digital value by the AD conversion circuit 104.
サンプリング回路１０３によるリセット電圧のサンプリングが終了すると、次に当該ｋ番目の画素では、転送ゲートＴＧ（ｋ）がＯＮとなり、フォトダイオードＰＤに蓄積された電荷がＦＤに転送される。図７（ｂ）に示すように、転送された電荷量とＦＤが持つキャパシタンスに応じてＦＤの電圧はシグナル電圧へと変化する。即ち、リセット期間を経たＦＤの電圧からシグナル期間を経た電圧の変化量が入射光（信号電荷）に応じた変化量となる。 When the sampling of the reset voltage by the sampling circuit 103 is completed, the transfer gate TG (k) is then turned on at the kth pixel, and the electric charge accumulated in the photodiode PD is transferred to the FD. As shown in FIG. 7B, the voltage of the FD changes to a signal voltage according to the amount of transferred charge and the capacitance of the FD. That is, the amount of change from the voltage of the FD that has passed the reset period to the amount of change in the voltage that has passed the signal period is the amount of change according to the incident light (signal charge).
このＦＤのシグナル電圧は、アンプＡＭＰと信号線Ｌ０を介してサンプリング回路１０３まで伝送される。サンプリング回路１０３は、そのリセット電圧をサンプリング（図７（ｂ）ではサンプリング動作ＳＭＰのうち“Ｓ”として図示）してＡＤ変換回路１０４によりデジタル値に変換する。 The signal voltage of this FD is transmitted to the sampling circuit 103 via the amplifier AMP and the signal line L0. The sampling circuit 103 samples the reset voltage (shown as “S” in the sampling operation SMP in FIG. 7B) and converts it into a digital value by the AD conversion circuit 104.
一般的には、ＦＤが持つキャパシタンスはリセット動作に影響を受けた上で一定値とみなされる為に、シグナル電圧とリセット電圧の差分が画素に蓄積された電荷量、即ち入射光の量に比例する。それ故に、撮像素子１００は映像を取得することが可能となる。また、シグナル電圧とリセット電圧の差分を計算することにより、ＦＤのリセット時に印加される雑音やアンプＡＭＰのオフセットばらつきを除去することができる。前述したように、この差分の計算は、サンプリング回路１０３を利用するデジタルＣＤＳとする代わりに、アナログ回路によるアナログＣＤＳを設けることもできるが、本願明細書中、それぞれをＡＤ変換回路１０４によりデジタル値に変換し、デジタルドメインで当該差分の計算を行うデジタルＣＤＳを行うために、サンプリング回路１０３を設けた例を説明する。 Generally, the capacitance of the FD is considered to be a constant value after being affected by the reset operation, so the difference between the signal voltage and the reset voltage is proportional to the amount of charge accumulated in the pixel, that is, the amount of incident light. To do. Therefore, the image sensor 100 can acquire an image. Further, by calculating the difference between the signal voltage and the reset voltage, it is possible to remove the noise applied at the time of resetting the FD and the offset variation of the amplifier AMP. As described above, in the calculation of this difference, instead of using the digital CDS using the sampling circuit 103, an analog CDS using an analog circuit may be provided, but in the present specification, each of them is a digital value by the AD conversion circuit 104. An example in which a sampling circuit 103 is provided in order to perform a digital CDS that converts to the above and calculates the difference in the digital domain will be described.
画素アレイ１０１内の画素１０２及び信号線Ｌ０を含むアナログ回路では、画素の動作に伴い電圧値が一定値に収束するセトリングが十分に行われるように、各動作ステップにおいて待ち時間が発生する。一般的には、信号線Ｌ０は画素アレイ１０１の長さにわたりレイアウトされ、さらに多数の画素が接続されていることから寄生容量が大きく、そのために、図７（ｂ）に示すように、各画素のＦＤの電圧のセトリングにかかる時間に比較して、信号線Ｌ０のセトリングにかかる時間は長く、画素数が多くなるほど、撮影するフレーム周波数が高くなるほど、信号線のセトリングを速めることが課題となっている。 In the analog circuit including the pixels 102 and the signal line L0 in the pixel array 101, a waiting time is generated in each operation step so that the settling in which the voltage value converges to a constant value is sufficiently performed with the operation of the pixels. Generally, the signal line L0 is laid out over the length of the pixel array 101, and since a large number of pixels are connected to each other, the parasitic capacitance is large. Therefore, as shown in FIG. 7B, each pixel is formed. Compared to the time required for settling the voltage of the FD, the time required for settling the signal line L0 is longer, and the larger the number of pixels and the higher the frame frequency to be photographed, the faster the settling of the signal line becomes a problem. ing.
そこで、図６及び図７に示す１個のＡＤ変換回路１０４に対し１本の信号線Ｌ０で生じるセトリングの課題を解決する為に、１個のＡＤ変換回路１０４あたりの信号線の数を２本へと増加させてそれらを並列に使用する方法が考案されている（例えば、非特許文献１参照）。 Therefore, in order to solve the problem of settling that occurs in one signal line L0 for one AD conversion circuit 104 shown in FIGS. 6 and 7, the number of signal lines per one AD conversion circuit 104 is set to 2. A method of increasing the number of books and using them in parallel has been devised (see, for example, Non-Patent Document 1).
図８（ａ）は、非特許文献１に開示される列並列構造を有する例であり、従来技術における１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１とした第１例の部分構成を示す図であり、図８（ｂ）は、その変形例として１個のＡＤ変換回路１０４に対し２本の信号線とした第２例の部分構成を示す図である。尚、図８において、図６と同様な構成要素には同一の参照番号を付している。 FIG. 8A is an example having a column parallel structure disclosed in Non-Patent Document 1, and is a first example in which two signal lines L0 and L1 are used for one AD conversion circuit 104 in the prior art. FIG. 8B is a diagram showing a partial configuration, and FIG. 8B is a diagram showing a partial configuration of a second example in which two signal lines are used for one AD conversion circuit 104 as a modification thereof. In FIG. 8, the same components as those in FIG. 6 are assigned the same reference numbers.
図８（ａ）に示す構造では、縦方向に並んだ２つの画素が、２本の信号線Ｌ０，Ｌ１に互い違いに接続され、２本の信号線Ｌ０，Ｌ１が１個のＡＤ変換回路１０４に対しサンプリング回路１０３経由で接続されるように構成され、この場合のサンプリング回路１０３は、２個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡを行う。この例では信号線数は２本（信号線数Ｌ＝２）であるが、近年では画素に設けられた金属配線とは逆の面から光を入射する裏面照射構造が一般的に用いられるようになっていることから、金属配線が光を遮ってしまうことが無いように２本を超える信号線を用いて配線を行うことも可能である。 In the structure shown in FIG. 8A, two vertically arranged pixels are alternately connected to two signal lines L0 and L1, and the two signal lines L0 and L1 are one AD conversion circuit 104. The sampling circuit 103 is configured to be connected via the sampling circuit 103, and the sampling circuit 103 in this case performs a sampling operation SMPA arrayed by two sampling switches. In this example, the number of signal lines is two (number of signal lines L = 2), but in recent years, a back-illuminated structure in which light is incident from a surface opposite to the metal wiring provided on the pixel is generally used. Therefore, it is possible to perform wiring using more than two signal lines so that the metal wiring does not block the light.
また、図８（ｂ）に示す構造では、横方向の２つの画素列が１個のＡＤ変換回路１０４に接続されるように、２本の信号線Ｌ０，Ｌ１が１個のＡＤ変換回路１０４に対しサンプリング回路１０３経由で接続され、この場合のサンプリング回路１０３も、２個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡを行う。図８（ｂ）に示す構造では、ＡＤ変換回路１０４に要求される速度が図８（ａ）に示す構造と比較して２倍になる代わりに、ＡＤ変換回路１０４を設置する面積を２倍とすることができることから、画素間隔の小さな撮像素子では有効な手法である。 Further, in the structure shown in FIG. 8B, the two signal lines L0 and L1 are one AD conversion circuit 104 so that the two horizontal pixel strings are connected to one AD conversion circuit 104. The sampling circuit 103 in this case also performs the sampling operation SMPA arrayed by the two sampling switches. In the structure shown in FIG. 8B, the speed required for the AD conversion circuit 104 is doubled as compared with the structure shown in FIG. 8A, but the area where the AD conversion circuit 104 is installed is doubled. Therefore, it is an effective method for an image sensor with a small pixel spacing.
図８で例示したように、１個のＡＤ変換回路１０４あたりの信号線の数を２本へと増加させてそれらを並列に使用することで、ＡＤ変換回路１０４に対する必要なセトリングを相対的に速めることができる。 As illustrated in FIG. 8, by increasing the number of signal lines per AD conversion circuit 104 to two and using them in parallel, the necessary settling for the AD conversion circuit 104 is relatively increased. You can speed it up.
図９（ａ）は、図８（ａ）に示す従来技術における１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１とした第１例において、２本の信号線Ｌ０，Ｌ１のそれぞれに対し隣接する或る２ｋ＋０，２ｋ＋１番目の画素の信号を読み出すよう互い違いに接続した部分構成を示す図であり、図９（ｂ）は、その２ｋ＋０，２ｋ＋１番目の画素に注目したタイミングチャートである。 9 (a) shows the two signal lines L0 and L1 in the first example in which two signal lines L0 and L1 are used for one AD conversion circuit 104 in the prior art shown in FIG. 8 (a). It is a figure which shows the partial structure which connected to read the signal of a certain 2k + 0, 2k + 1th pixel adjacent to each, and FIG. 9B is the timing chart paying attention to the 2k + 0, 2k + 1th pixel. is there.
図９に示す例では、図７と同じ動作タイミングで駆動される２ｋ＋０番目の画素と同時に、２ｋ＋１番目の画素も並列に駆動されて、これら２画素の各信号がサンプリング回路１０３経由で同じＡＤ変換回路１０４にて処理される。即ち、２ｋ＋０番目の画素の信号は信号線Ｌ０における出力電圧Ｖ（０）として、２ｋ＋１番目の画素の信号は信号線Ｌ１における出力電圧Ｖ（１）として、それぞれサンプリング回路１０３におけるサンプリングスイッチＳＭＰ０，ＳＭＰ１によりシグナル電圧とリセット電圧のサンプリング動作ＳＭＰＡを行い、１個のＡＤ変換回路１０４によりこれら２画素の各信号に対するデジタルＣＤＳを行う。 In the example shown in FIG. 9, the 2k + 0th pixel driven at the same operation timing as in FIG. 7 and the 2k + 1st pixel are also driven in parallel, and each signal of these two pixels is subjected to the same AD conversion via the sampling circuit 103. It is processed by the circuit 104. That is, the signal of the 2k + 0th pixel is the output voltage V (0) in the signal line L0, the signal of the 2k + 1st pixel is the output voltage V (1) in the signal line L1, and the sampling switches SMP0 and SMP1 in the sampling circuit 103, respectively. Sampling operation SMPA of signal voltage and reset voltage is performed by one AD conversion circuit 104, and digital CDS is performed for each signal of these two pixels by one AD conversion circuit 104.
例えば、図９（ｂ）に示すように、信号線Ｌ０に接続する選択スイッチＳＬ（２ｋ＋０）のＯＮ動作と、信号線Ｌ１に接続する選択スイッチＳＬ（２ｋ＋１）のＯＮ動作とを、各画素の信号を読み出すのに必要とされる期間である読み出し期間の１／４ずらして駆動され、サンプリングスイッチＳＭＰ０，ＳＭＰ１が交互にＯＮ／ＯＦＦされてサンプリング動作ＳＭＰＡが行われる。或るＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるリセット電圧がサンプリングされサンプリング値Ｒ（０）が得られるとＡＤ変換回路１０４によりＡＤ変換結果のデジタル値ＤＲ（０）に変換され、更に、ＳＭＰ１のＯＮ／ＯＦＦ動作に続く次のＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるシグナル電圧がサンプリングされサンプリング値Ｓ（０）が得られるとＡＤ変換回路１０４によりＡＤ変換結果のデジタル値ＤＳ（０）が得られる。その後、デジタル出力回路１０５（図９では図示略）において、ＤＳ（０）とＤＲ（０）の差分の計算でデジタルＣＤＳを行う。出力電圧Ｖ（１）に対するサンプリング動作は、出力電圧Ｖ（０）に対するサンプリング動作に対し読み出し期間の１／４ずらして行われ、同様にデジタルＣＤＳが行われる。 For example, as shown in FIG. 9B, the ON operation of the selection switch SL (2k + 0) connected to the signal line L0 and the ON operation of the selection switch SL (2k + 1) connected to the signal line L1 are performed for each pixel. It is driven by shifting it by 1/4 of the read period, which is the period required to read the signal, and the sampling switches SMP0 and SMP1 are alternately turned ON / OFF to perform the sampling operation SMPA. Some SMP0 is converted to an output voltage V (0) reset voltage is sampled in the sampling value R (0) digital value of the AD conversion result by the obtained AD conversion circuit 104 D R (0) when turned ON, further When the next SMP0 following the ON / OFF operation of the SMP1 is ON, the signal voltage at the output voltage V (0) is sampled and the sampling value S (0) is obtained. S (0) is obtained. After that, in the digital output circuit 105 (not shown in FIG. 9), digital CDS is performed by calculating the difference between DS (0) and DR (0). The sampling operation for the output voltage V (1) is performed with the reading period shifted by 1/4 with respect to the sampling operation for the output voltage V (0), and the digital CDS is performed in the same manner.
図９に示す例では、２本の信号線Ｌ０，Ｌ１を用いて２画素の各信号の読み出しに係る動作を読み出し期間の１／４ずらして駆動し、２画素の各信号を交互にサンプリングしてＡＤ変換回路１０４に入力することにより、各画素の駆動時間と各信号線の出力電圧におけるセトリング時間を保ちながら、図７に示す例に対し２倍の画素の信号を読み出していくことが可能となる。ここでは、図９を参照して、図８（ａ）に示す１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１とした第１例の動作例について説明したが、図８（ｂ）に示す第２例の構成としたときでは、信号線のセトリング時間とフレーム周波数を保ちながら、ＡＤ変換回路１０４の数を半分にできる利点がある。 In the example shown in FIG. 9, two signal lines L0 and L1 are used to drive the operation related to reading each signal of two pixels by shifting the reading period by 1/4, and each signal of two pixels is alternately sampled. By inputting to the AD conversion circuit 104, it is possible to read out a signal of twice as many pixels as the example shown in FIG. 7 while maintaining the drive time of each pixel and the settling time at the output voltage of each signal line. It becomes. Here, with reference to FIG. 9, an operation example of the first example in which two signal lines L0 and L1 are used for one AD conversion circuit 104 shown in FIG. 8A has been described. The configuration of the second example shown in b) has an advantage that the number of AD conversion circuits 104 can be halved while maintaining the settling time and frame frequency of the signal line.
しかしながら、このように１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１を用いる技法は実用上で以下の課題を生じることがある。図９（ｂ）を参照するに、サンプリング回路１０３におけるサンプリングスイッチ動作ＳＭＰＡとして、２つの画素の出力電圧Ｖ（０），Ｖ（１）におけるリセット電圧が連続してサンプリングされた後に、シグナル電圧が連続してサンプリングされている。この時、連続して読み出されるリセット電圧同士、またシグナル電圧同士は、近い電圧値となることが予想されるのに対して、入射光量が大きい（明るい被写体を撮影した）場合には、リセット電圧とシグナル電圧の差が大きくなる。このような場合に、ＡＤ変換回路１０４において、サンプリング回路１０３経由で、或るサンプリング電圧のＡＤ変換結果が、１つ前のサンプリング電圧のＡＤ変換結果の影響を僅かでも受けるような場合には、２ｋ＋０番目の画素のデジタルＣＤＳ後の出力値と、２ｋ＋１番目の画素のデジタルＣＤＳ後の出力値には、本来であればほぼ同一値になるべきところ僅かな差異が発生することがある。この差異は、図１０に示すように、空などの明るい一様な被写体を撮影した場合に２画素周期の縞模様となって表れるため、画質の劣化として認識されやすい。図１０は、１個のＡＤ変換回路１０４に対し２本の信号線Ｌ０，Ｌ１を用いる撮像素子で撮像した画像上で、偶数行と奇数行の画素列で明暗の差が生じて縞模様が発生する例を概略的に示す図である。 However, the technique of using two signal lines L0 and L1 for one AD conversion circuit 104 in this way may cause the following problems in practical use. With reference to FIG. 9B, as the sampling switch operation SMPA in the sampling circuit 103, the signal voltage is calculated after the reset voltages at the output voltages V (0) and V (1) of the two pixels are continuously sampled. It is continuously sampled. At this time, the reset voltages that are continuously read out and the signal voltages are expected to have close voltage values, whereas when the amount of incident light is large (a bright subject is photographed), the reset voltage is applied. And the difference in signal voltage becomes large. In such a case, in the AD conversion circuit 104, when the AD conversion result of a certain sampling voltage is slightly affected by the AD conversion result of the previous sampling voltage via the sampling circuit 103, The output value of the 2k + 0th pixel after the digital CDS and the output value of the 2k + 1st pixel after the digital CDS may have a slight difference where they should be substantially the same value. As shown in FIG. 10, this difference appears as a striped pattern with a two-pixel cycle when a bright and uniform subject such as the sky is photographed, and thus is easily recognized as deterioration of image quality. FIG. 10 shows a striped pattern due to a difference in brightness between even-numbered rows and odd-numbered rows of pixels on an image captured by an image sensor using two signal lines L0 and L1 for one AD conversion circuit 104. It is a figure which shows typically the example which occurs.
このように、サンプリング回路１０３におけるＡＤ変換回路１０４へのサンプリングにおいてリセット電圧もしくはシグナル電圧が連続することにより、上記の差異が生じる現象は、並列な信号線の数が偶数の場合に一般的に発生する。この並列な信号線の数が偶数の場合のサンプリング回路１０３におけるサンプリング動作ＳＭＰＡについて、図１１を参照して説明する。図１１（ａ）は、従来技術における１個のＡＤ変換回路１０４に対し偶数本の信号線（図示する例では図９に対応する２本の信号線）のそれぞれの出力電圧Ｖ（０），Ｖ（１）に対するサンプリングの繰り返し周期（３６０［ｄｅｇ］）を示すタイミングチャートであり、図１１（ｂ）は、従来技術における１個のＡＤ変換回路１０４に対し偶数本の信号線（図示する例では図９に対応する２本の信号線）のそれぞれの出力電圧Ｖ（０），Ｖ（１）に対するリセット電圧のサンプリング動作（リセットサンプリングＲ）、及びシグナル電圧のサンプリング動作（シグナルサンプリングＳ）の位相関係をサンプリングの繰り返し周期（３６０［ｄｅｇ］）として表す図である。 As described above, the phenomenon that the above difference occurs due to the continuous reset voltage or signal voltage in sampling to the AD conversion circuit 104 in the sampling circuit 103 generally occurs when the number of parallel signal lines is an even number. To do. The sampling operation SMPA in the sampling circuit 103 when the number of parallel signal lines is an even number will be described with reference to FIG. FIG. 11A shows the output voltages V (0) of each of an even number of signal lines (two signal lines corresponding to FIG. 9 in the illustrated example) for one AD conversion circuit 104 in the prior art. It is a timing chart which shows the repetition period (360 [deg]) of sampling with respect to V (1), and FIG. 11 (b) shows an even number of signal lines (the example shown) with respect to one AD conversion circuit 104 in the prior art. Then, the reset voltage sampling operation (reset sampling R) and the signal voltage sampling operation (signal sampling S) for the output voltages V (0) and V (1) of the two signal lines corresponding to FIG. 9 are It is a figure which expresses the phase relation as a repetition period (360 [deg]) of sampling.
図１１に示すように、サンプリング回路１０３におけるサンプリングの繰返し周期を、円周を用いて表し各画素のリセット電圧及びシグナル電圧のサンプリングタイミングを０［ｄｅｇ］から３６０［ｄｅｇ］の位相を用いて表すこととする。 As shown in FIG. 11, the sampling repetition period in the sampling circuit 103 is represented by using the circumference, and the sampling timing of the reset voltage and the signal voltage of each pixel is represented by using the phase from 0 [deg] to 360 [deg]. I will do it.
ここで、信号線の本数をＬ本と仮定すると、サンプリング回路１０３におけるサンプリングのタイミングには設計上、以下の３つの条件を満たすことが好ましい。
〈サンプリング条件〉
（１）１周期の間にはＬ回のリセット電圧のリセットサンプリングＲと、Ｌ回のシグナル電圧のシグナルサンプリングＳの合計２Ｌ回のサンプリングを実行する。
（２）ＡＤ変換回路１０４の周期性から、各サンプリングの間隔を一定とする。
（３）各信号線の駆動の対称性から、同一信号線のリセット電圧のリセットサンプリングＲ（ｋ）とシグナル電圧のシグナルサンプリングＳ（ｋ）は、１８０［ｄｅｇ］の間隔とする。
Here, assuming that the number of signal lines is L, it is preferable that the sampling timing in the sampling circuit 103 satisfies the following three conditions in terms of design.
<Sampling conditions>
(1) During one cycle, a total of 2 L samplings of L reset voltage reset sampling R and L signal voltage signal sampling S are performed.
(2) Due to the periodicity of the AD conversion circuit 104, the interval between samplings is fixed.
(3) Due to the driving symmetry of each signal line, the reset sampling R (k) of the reset voltage of the same signal line and the signal sampling S (k) of the signal voltage are set to an interval of 180 [deg].
しかし、これら３つの条件を満たしながら、リセット電圧のサンプリングとシグナル電圧のサンプリングを交互に配置することは、Ｌが偶数の場合には不可能である。或るリセット電圧のサンプリング点Ｒ（ｋ）を０番目と考えて、ＲとＳを交互に配置していくと、ｎ番目のサンプリング点の電圧は、ｍｏｄ（ｋ，２）＝０の場合にはＲ、ｍｏｄ（ｋ，２）＝１の場合にはＳとなる。一方で、Ｌは偶数を仮定してＬ＝２ｍ（ｍ：自然数）と置くと半周期の間には２ｍ個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍとなり、ｍｏｄ（２ｍ，２）＝０であることからこの点はＲとなってしまい、条件３に反することから矛盾が発生する。 However, it is impossible to alternately arrange the reset voltage sampling and the signal voltage sampling while satisfying these three conditions when L is an even number. Considering that the sampling point R (k) of a certain reset voltage is the 0th, and arranging R and S alternately, the voltage of the nth sampling point is when mod (k, 2) = 0. Is S when R and mod (k, 2) = 1. On the other hand, assuming that L is an even number and L = 2 m (m: natural number), 2 m sampling points are included in the half cycle, so the phase is from R (k) to 180 [deg]. Since the point is n = 2m and mod (2m, 2) = 0, this point becomes R, which violates condition 3, and a contradiction occurs.
例えば、図１１（ａ）に示すように、１個のＡＤ変換回路１０４に対する信号線の数が２本の場合、繰返し周期の中で、出力電圧Ｖ（０）におけるリセット電圧のサンプリング値Ｒ（０）及びシグナル電圧のサンプリング値Ｓ（０）と、出力電圧Ｖ（１）におけるリセット電圧のサンプリング値Ｒ（１）及びシグナル電圧のサンプリング値Ｓ（１）について、Ｒ（０），Ｒ（１），Ｓ（０），Ｓ（１）を配置したいが、Ｒ（０）とＳ（０）、Ｒ（１）とＳ（１）がそれぞれ１８０［ｄｅｇ］の位相関係となるようにする（セトリングに使用する時間を最大化）と、Ｒ（０）とＲ（１）、Ｓ（０）とＳ（１）は連続せざるを得ない。 For example, as shown in FIG. 11A, when the number of signal lines for one AD conversion circuit 104 is two, the sampling value R of the reset voltage at the output voltage V (0) in the repetition cycle (0). Regarding the sampling value S (0) of 0) and the signal voltage, the sampling value R (1) of the reset voltage at the output voltage V (1), and the sampling value S (1) of the signal voltage, R (0) and R (1). ), S (0), and S (1), but make sure that R (0) and S (0) and R (1) and S (1) have a phase relationship of 180 [deg], respectively (). (Maximize the time used for settling), R (0) and R (1), S (0) and S (1) have to be continuous.
そして、図１１（ｂ）から理解されるように、信号線の数Ｌ＝２ｍ（複数本、且つ偶数本）の場合に一般化すると、繰返し周期（３６０［ｄｅｇ］）の中に、Ｒ（０）〜Ｒ（２ｍ），Ｓ（０）〜Ｓ（２ｍ）の計４ｍ個の点を配置し、サンプリング点の間隔は等間隔９０／ｍ［ｄｅｇ］として、各信号線に着目してリセット電圧のサンプリング値Ｒとシグナル電圧のサンプリング値Ｓの位相差は１８０［ｄｅｇ］となるように、サンプリング点を配置していくと、どこかでＳの連続やＲの連続が生じてしまい、ＳとＲを交互に配置することは不可能となる。 Then, as can be understood from FIG. 11B, when the number of signal lines L = 2 m (plurality and even number) is generalized, R ( A total of 4 m points (0) to R (2 m) and S (0) to S (2 m) are arranged, and the sampling point interval is set to an even interval of 90 / m [deg], and each signal line is focused and reset. If the sampling points are arranged so that the phase difference between the voltage sampling value R and the signal voltage sampling value S is 180 [deg], a continuation of S or a continuation of R occurs somewhere, and S It is impossible to arrange and R alternately.
従って、１個のＡＤ変換回路１０４に対し複数本、且つ偶数本の信号線を用いる撮像素子では、ＡＤ変換回路１０４に対する必要なセトリングを相対的に速めることができるという利点がある一方で、上記の３つのサンプリング条件を満たすことができず、１個のＡＤ変換回路１０４へのサンプリングにおいてリセット電圧もしくはシグナル電圧が連続するサンプリング動作が含まれることにより、図１０に示すようなサンプリング誤差が画像上に現れるという問題が生じる。 Therefore, an image sensor that uses a plurality of and an even number of signal lines for one AD conversion circuit 104 has an advantage that the necessary settling for the AD conversion circuit 104 can be relatively accelerated. Since the three sampling conditions of 3 cannot be satisfied and the sampling operation in which the reset voltage or the signal voltage is continuous is included in the sampling to one AD conversion circuit 104, the sampling error as shown in FIG. 10 is displayed on the image. The problem arises that it appears in.
従って、本発明の目的は、上述の問題に鑑みて、ＡＤ変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を提供することにある。 Therefore, an object of the present invention is to provide an image pickup device that relatively accelerates the necessary settling for the AD conversion circuit and suppresses the appearance of sampling errors on the image in view of the above-mentioned problems.
本発明の撮像素子は、二次元アレイ状に配置された画素を有する画素アレイを備え、前記画素アレイは、縦又は横方向の画素列からアナログドメインで画素の信号を読み出す複数本の信号線を有し、前記複数本の信号線が、アナログドメインの画素の信号をデジタル値に変換するアナログ・デジタル変換回路あたり、奇数本で構成されていることを特徴とする。 The image pickup device of the present invention includes a pixel array having pixels arranged in a two-dimensional array, and the pixel array has a plurality of signal lines for reading a pixel signal in an analog domain from a pixel array in the vertical or horizontal direction. It is characterized in that the plurality of signal lines are composed of an odd number of lines per analog-to-digital conversion circuit that converts a signal of a pixel in an analog domain into a digital value.
また、本発明の撮像素子において、当該複数本、且つ奇数本で構成されている信号線の各々を経て得られる画素の出力電圧におけるリセット電圧及びシグナル電圧をサンプリングするサンプリング回路と、前記アナログ・デジタル変換回路として、前記サンプリング回路を経てサンプリングしたリセット電圧及びシグナル電圧のサンプリング値をデジタル値に変換するアナログ・デジタル変換回路と、前記アナログ・デジタル変換回路の出力値であるリセット電圧及びシグナル電圧のデジタル値からデジタルドメインで相関二重サンプリングを行う回路を有するデジタル出力回路と、前記画素アレイ、前記サンプリング回路、前記アナログ・デジタル変換回路、及び前記デジタル出力回路を駆動する駆動回路と、をチップとして構成された前記画素アレイと同一チップ上に、或いは前記画素アレイを構成するチップに対する外付け回路として備えることを特徴とする。 Further, in the image pickup device of the present invention, a sampling circuit for sampling the reset voltage and the signal voltage in the output voltage of the pixels obtained through each of the signal lines composed of the plurality of lines and an odd number of lines, and the analog digital. As conversion circuits, an analog-to-digital conversion circuit that converts the sampling values of the reset voltage and signal voltage sampled through the sampling circuit into digital values, and a digital reset voltage and signal voltage that are output values of the analog-to-digital conversion circuit. A digital output circuit having a circuit that performs correlated double sampling in the digital domain from a value, and a drive circuit that drives the pixel array, the sampling circuit, the analog-to-digital conversion circuit, and the digital output circuit are configured as chips. It is characterized in that it is provided on the same chip as the pixel array or as an external circuit for the chips constituting the pixel array.
また、本発明の撮像素子において、前記駆動回路は、任意画素のリセット電圧と、任意画素のシグナル電圧とを交互にサンプリングするように前記サンプリング回路を駆動することを特徴とする。 Further, in the image pickup device of the present invention, the drive circuit is characterized in that the sampling circuit is driven so as to alternately sample the reset voltage of the arbitrary pixel and the signal voltage of the arbitrary pixel.
本発明によれば、ＡＤ変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を構成することができる。 According to the present invention, it is possible to configure an image pickup device that relatively accelerates the necessary settling for the AD conversion circuit and suppresses the appearance of sampling errors on the image.
以下、図面を参照して、本発明による各実施形態の撮像素子１について説明する。 Hereinafter, the image pickup device 1 of each embodiment according to the present invention will be described with reference to the drawings.
〔第１実施形態〕
図１は、本発明による第１実施形態のＣＭＯＳイメージセンサを構成する撮像素子１の概略構成を示す図である。
[First Embodiment]
FIG. 1 is a diagram showing a schematic configuration of an image pickup device 1 constituting the CMOS image sensor of the first embodiment according to the present invention.
図１に示すように、本発明による第１実施形態の撮像素子１は、画素アレイ１１、サンプリング回路１３、ＡＤ変換回路１４、デジタル出力回路１５、及び駆動回路１６を備える。尚、撮像素子１は、その構成要素を全てワンチップで構成することや、画素アレイ１１のみをワンチップで構成し、その他の周辺回路（駆動回路１６等）を外付け回路として構成することができる。 As shown in FIG. 1, the image sensor 1 of the first embodiment according to the present invention includes a pixel array 11, a sampling circuit 13, an AD conversion circuit 14, a digital output circuit 15, and a drive circuit 16. The image sensor 1 may be composed of all its components on a single chip, or only the pixel array 11 may be configured on a single chip, and other peripheral circuits (drive circuit 16 and the like) may be configured as an external circuit. it can.
画素アレイ１１は、横（ｘ軸）及び縦（ｙ軸）の２次元のグリッド状に画素１２が並べられ、縦方向に配列される画素１２の画素列は３個ずつ互い違いに３本の信号線Ｌ０，Ｌ１，Ｌ２でそれぞれ接続され、ＡＤ変換回路１４の前段に設けられるサンプリング回路１３に接続される。 In the pixel array 11, the pixels 12 are arranged in a horizontal (x-axis) and vertical (y-axis) two-dimensional grid, and the pixel rows of the pixels 12 arranged in the vertical direction are three signals alternately. They are connected by lines L0, L1 and L2, respectively, and are connected to a sampling circuit 13 provided in front of the AD conversion circuit 14.
画素１２は、光を電荷に変換して蓄積するフォトダイオードＰＤと、電荷を電圧に変換する浮遊容量であるフローティングディフュージョンＦＤと、ＦＤの電圧を一定値にリセットするリセットトランジスタＲＴと、フォトダイオードＰＤに蓄積された電荷をＦＤに転送する転送ゲートＴＧと、ＦＤの電圧を出力するアンプＡＭＰと、アンプＡＭＰの出力を信号線Ｌ０，Ｌ１，Ｌ２のいずれかに接続する選択スイッチＳＬとから構成される。 The pixel 12 includes a photodiode PD that converts light into an electric charge and stores it, a floating diffusion FD that is a stray capacitance that converts an electric charge into an electric charge, a reset transistor RT that resets the voltage of the FD to a constant value, and a photodiode PD. It is composed of a transfer gate TG that transfers the electric charge accumulated in the FD to the FD, an amplifier AMP that outputs the voltage of the FD, and a selection switch SL that connects the output of the amplifier AMP to any of the signal lines L0, L1, and L2. To.
サンプリング回路１３は、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに接続される３個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡにより、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに接続される各画素１２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリングしてＡＤ変換回路１４に出力するための回路である。 The sampling circuit 13 is connected to each of the three signal lines L0, L1 and L2 by a sampling operation SMPA arrayed by three sampling switches connected to each of the three signal lines L0, L1 and L2. This is a circuit for sampling the reset voltage and the signal voltage at the output voltage of each pixel 12 and outputting them to the AD conversion circuit 14.
即ち、サンプリング回路１３は、各画素１２の出力電圧におけるリセット電圧とシグナル電圧のサンプリング値について、ＡＤ変換回路１４によりデジタル値に変換された後に、デジタル出力回路１５で、当該リセット電圧とシグナル電圧のデジタルドメインで差分の計算を行うデジタルＣＤＳを行うために用いられる。選択スイッチＳＬの前段にアナログドメインでアナログＣＤＳを行う回路を設けることや、このサンプリング回路１０３の代わりに、アナログドメインでアナログＣＤＳを行う回路を設けることもできるが、本願明細書中、デジタルＣＤＳを行うためのサンプリング回路１３を設けた例を主として説明する。 That is, in the sampling circuit 13, after the sampling values of the reset voltage and the signal voltage at the output voltage of each pixel 12 are converted into digital values by the AD conversion circuit 14, the digital output circuit 15 determines the reset voltage and the signal voltage. It is used to perform a digital CDS that calculates the difference in the digital domain. A circuit that performs analog CDS in the analog domain may be provided in front of the selection switch SL, or a circuit that performs analog CDS in the analog domain may be provided instead of the sampling circuit 103. An example in which the sampling circuit 13 is provided for this purpose will be mainly described.
ＡＤ変換回路１４は、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに接続された各画素１２の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリング回路１３によりサンプリングしたアナログ値を入力してデジタル値に変換し、デジタル出力回路１５に出力する回路である。 The AD conversion circuit 14 digitally inputs an analog value sampled by the sampling circuit 13 for the reset voltage and the signal voltage at the output voltage of each pixel 12 connected to each of the three signal lines L0, L1, and L2. It is a circuit that converts into a value and outputs it to the digital output circuit 15.
デジタル出力回路１５は、各ＡＤ変換回路１４により変換された各画素のリセット電圧とシグナル電圧のサンプリング後の各デジタル値をデジタルドメインで差分の計算を行うデジタルＣＤＳの処理回路と、デジタルＣＤＳを経て得られるデジタル画素値を外部に出力する回路である。 The digital output circuit 15 passes through a digital CDS processing circuit that calculates the difference between the reset voltage of each pixel converted by each AD conversion circuit 14 and each digital value after sampling of the signal voltage in the digital domain, and the digital CDS. It is a circuit that outputs the obtained digital pixel value to the outside.
駆動回路１６は、画素アレイ１１内の画素１２、並びに、サンプリング回路１３、ＡＤ変換回路１４、及びデジタル出力回路１５の撮像素子１全体を駆動するタイミング信号を生成する回路である。 The drive circuit 16 is a circuit that generates a timing signal that drives the pixels 12 in the pixel array 11, the sampling circuit 13, the AD conversion circuit 14, and the entire image sensor 1 of the digital output circuit 15.
このように、図１に示す撮像素子１における画素アレイ１１は、複数の画素１２が３本の信号線Ｌ０，Ｌ１，Ｌ２を介して１個のＡＤ変換回路１４に信号を伝送し、それら複数の画素１２は時分割で順番に処理される列並列構造を有するものとなっている。即ち、図１に示す例では、１個のＡＤ変換回路１４に対する信号線数ＬはＬ＝３（信号線Ｌ０，Ｌ１，Ｌ２の３本）である。 As described above, in the pixel array 11 in the image pickup device 1 shown in FIG. 1, a plurality of pixels 12 transmit signals to one AD conversion circuit 14 via three signal lines L0, L1, L2, and a plurality of them. Pixel 12 has a column-parallel structure in which the pixels 12 are processed in order by time division. That is, in the example shown in FIG. 1, the number of signal lines L for one AD conversion circuit 14 is L = 3 (three signal lines L0, L1, and L2).
図２（ａ）は、図１に示す本発明による第１実施形態における１個のＡＤ変換回路１４に対し３本の信号線Ｌ０，Ｌ１，Ｌ２とした一実施例において、３本の信号線Ｌ０，Ｌ１，Ｌ２のそれぞれに対し隣接する或る３ｋ＋０，３ｋ＋１，３ｋ＋２番目の画素の信号を読み出すよう互い違いに接続した部分構成を示す図であり、図２（ｂ）は、その３ｋ＋０，３ｋ＋１，３ｋ＋２番目の画素に注目したタイミングチャートである。 FIG. 2A shows three signal lines in one embodiment in which three signal lines L0, L1, and L2 are used for one AD conversion circuit 14 according to the first embodiment of the present invention shown in FIG. It is a figure which shows the partial structure which connected to read the signal of a certain 3k + 0,3k + 1,3k + 2nd pixel adjacent to each of L0, L1, L2 alternately, and FIG. 2B is a figure which shows 3k + 0,3k + 1, It is a timing chart focusing on 3k + 2nd pixel.
図１に示す例では、図７と同じ動作タイミングで駆動される３ｋ＋０番目の画素と同時に、３ｋ＋１，３ｋ＋２番目の画素も並列に駆動されて、これら３画素の各信号がサンプリング回路１３経由で同じＡＤ変換回路１４にて処理される。即ち、３ｋ＋０番目の画素の信号は信号線Ｌ０における出力電圧Ｖ（０）として、３ｋ＋１番目の画素の信号は信号線Ｌ１における出力電圧Ｖ（１）として、３ｋ＋２番目の画素の信号は信号線Ｌ２における出力電圧Ｖ（２）として、それぞれサンプリング回路１３におけるサンプリングスイッチＳＭＰ０，ＳＭＰ１，ＳＭＰ２によりシグナル電圧とリセット電圧のサンプリング動作ＳＭＰＡを行い、１個のＡＤ変換回路１４によりこれら３画素の各信号に対するデジタルＣＤＳを行う。 In the example shown in FIG. 1, at the same time as the 3k + 0th pixel driven at the same operation timing as in FIG. 7, the 3k + 1,3k + 2nd pixel is also driven in parallel, and each signal of these 3 pixels is the same via the sampling circuit 13. It is processed by the AD conversion circuit 14. That is, the signal of the 3k + 0th pixel is the output voltage V (0) on the signal line L0, the signal of the 3k + 1st pixel is the output voltage V (1) on the signal line L1, and the signal of the 3k + 2nd pixel is the signal line L2. As the output voltage V (2) in the above, the sampling switches SMP0, SMP1 and SMP2 in the sampling circuit 13 perform the sampling operation SMPA of the signal voltage and the reset voltage, respectively, and one AD conversion circuit 14 digitalizes each signal of these three pixels. Perform CDS.
例えば、図２（ｂ）に示すように、信号線Ｌ０に接続する選択スイッチＳＬ（３ｋ＋０）のＯＮ動作と、信号線Ｌ１に接続する選択スイッチＳＬ（３ｋ＋１）のＯＮ動作と、信号線Ｌ２に接続する選択スイッチＳＬ（３ｋ＋２）のＯＮ動作とを、それぞれ読み出し期間の１／３ずらして駆動され、サンプリングスイッチＳＭＰ０，ＳＭＰ１，ＳＭＰ２が順次にＯＮ／ＯＦＦされてサンプリング動作ＳＭＰＡが行われる。或るＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるリセット電圧がサンプリングされサンプリング値Ｒ（０）が得られるとＡＤ変換回路１４によりＡＤ変換結果のデジタル値に変換され、更に、ＳＭＰ１のＯＮ／ＯＦＦ動作及びＳＭＰ２のＯＮ／ＯＦＦ動作に続く次のＳＭＰ０がＯＮの時に出力電圧Ｖ（０）におけるシグナル電圧がサンプリングされサンプリング値Ｓ（０）が得られるとＡＤ変換回路１４によりＡＤ変換結果のデジタル値が得られる。その後、デジタル出力回路１５（図２では図示略）において、シグナル電圧のサンプリング値Ｓ（０）のデジタル値と、リセット電圧のサンプリング値Ｒ（０）のデジタル値の差分の計算でデジタルＣＤＳを行う。出力電圧Ｖ（１），Ｖ（２）に対する各サンプリング動作は、出力電圧Ｖ（０）に対するサンプリング動作に対しそれぞれ順に読み出し期間の１／３ずらして行われ、同様にデジタルＣＤＳが行われる。 For example, as shown in FIG. 2B, the ON operation of the selection switch SL (3k + 0) connected to the signal line L0, the ON operation of the selection switch SL (3k + 1) connected to the signal line L1, and the signal line L2. The ON operation of the connected selection switch SL (3k + 2) is driven with a shift of 1/3 of the read period, and the sampling switches SMP0, SMP1, and SMP2 are sequentially turned ON / OFF to perform the sampling operation SMPA. When the reset voltage at the output voltage V (0) is sampled when a certain SMP0 is ON and the sampling value R (0) is obtained, the AD conversion circuit 14 converts it into a digital value of the AD conversion result, and further, ON / of the SMP1. When the next SMP0 following the OFF operation and the ON / OFF operation of the SMP2 is ON, the signal voltage at the output voltage V (0) is sampled and the sampling value S (0) is obtained. The value is obtained. After that, in the digital output circuit 15 (not shown in FIG. 2), digital CDS is performed by calculating the difference between the digital value of the signal voltage sampling value S (0) and the digital value of the reset voltage sampling value R (0). .. Each sampling operation for the output voltages V (1) and V (2) is sequentially performed by shifting the sampling operation for the output voltage V (0) by 1/3 of the read period, and similarly, digital CDS is performed.
図２に示す例では、３本の信号線Ｌ０，Ｌ１，Ｌ２を用いて３画素の各信号の読み出しに係る動作を読み出し期間の１／３ずらして、３画素の各信号を順次にサンプリングしてＡＤ変換回路１４に入力することにより、各画素の駆動時間と各信号線の出力電圧におけるセトリング時間を保ちながら、図７に示す例に対し３倍の画素の信号を読み出していくことが可能となる。また、図１及び図２に示す第１実施形態では、一実施例として１個のＡＤ変換回路１４に対し３本の信号線Ｌ０，Ｌ１，Ｌ２とした例を示しているが、１個のＡＤ変換回路１４に対し５本の信号線とするなど、１個のＡＤ変換回路１４に対し複数本、且つ奇数本の信号線数とすることができる。 In the example shown in FIG. 2, using the three signal lines L0, L1, and L2, the operation related to the reading of each signal of three pixels is shifted by 1/3 of the reading period, and each signal of three pixels is sequentially sampled. By inputting to the AD conversion circuit 14, it is possible to read out a signal of three times as many pixels as the example shown in FIG. 7 while maintaining the drive time of each pixel and the settling time at the output voltage of each signal line. It becomes. Further, in the first embodiment shown in FIGS. 1 and 2, as an example, three signal lines L0, L1, and L2 are shown for one AD conversion circuit 14, but one. The number of signal lines may be a plurality of lines and an odd number of lines for one AD conversion circuit 14, such as five signal lines for the AD conversion circuit 14.
そして、１個のＡＤ変換回路１４に対し複数本、且つ奇数本の信号線数とすることで、ＡＤ変換回路１４の前段のサンプリング回路１３において、リセット電圧のサンプリングが連続してしまうことや、シグナル電圧のサンプリングが連続してしまうことを回避する駆動タイミングを構成することができる。 Then, by setting a plurality of signal lines and an odd number of signal lines for one AD conversion circuit 14, the sampling circuit 13 in the previous stage of the AD conversion circuit 14 may continuously sample the reset voltage. The drive timing can be configured to avoid continuous signal voltage sampling.
より具体的に、図３を参照して説明する。図３（ａ）は本発明による第１実施形態の撮像素子におけるリセット電圧のサンプリング動作、及びシグナル電圧のサンプリング動作の位相関係をサンプリングの繰り返し周期として表す図であり、図３（ｂ）は１個のＡＤ変換回路１４に対し３本の信号線を用いたときの繰り返し周期を表わす図であり、図３（ｃ）は１個のＡＤ変換回路１４に対し５本の信号線を用いたときの繰り返し周期を表わす図である。 More specifically, it will be described with reference to FIG. FIG. 3A is a diagram showing the phase relationship between the reset voltage sampling operation and the signal voltage sampling operation in the imaging device of the first embodiment according to the present invention as a sampling repetition cycle, and FIG. 3B is 1 It is a figure which shows the repetition period when 3 signal lines are used for one AD conversion circuit 14, and FIG. 3 (c) is a figure when 5 signal lines are used for one AD conversion circuit 14. It is a figure which shows the repetition period of.
即ち、信号線の本数を奇数（Ｌ＝２ｍ＋１）とすると、繰返し周期（３６０［ｄｅｇ］）の中に、Ｒ（０）〜Ｒ（２ｍ＋１），Ｓ（０）〜Ｓ（２ｍ＋１）の計４ｍ＋２個の点を配置し、サンプリング点の間隔は、等間隔９０／ｍ［ｄｅｇ］として、各信号線に着目してリセット電圧のサンプリング値Ｒとシグナル電圧のサンプリング値Ｓの位相差は１８０［ｄｅｇ］となるように、サンプリング点を配置していくと、以上のサンプリング条件を満たした上で、ＳとＲを交互に配置することが可能となる。信号線数Ｌが奇数の場合には、サンプリング条件を満たした上で、ＳとＲを交互に配置することが可能である。例として、図３（ｂ），（ｃ）に、信号線数Ｌ＝３，Ｌ＝５の場合のサンプリングの位相関係を示している。尚、図３（ｂ），（ｃ）に示す例では、サンプリングの出力値が括弧書きの順になるように構成されているが、必要に応じてＲとＳが交互になる関係を保ちつつ入れ替えたサンプリング点とすることも可能である。 That is, assuming that the number of signal lines is an odd number (L = 2m + 1), a total of 4m + 2 of R (0) to R (2m + 1) and S (0) to S (2m + 1) in the repetition period (360 [deg]). The points are arranged, the sampling points are evenly spaced 90 / m [deg], and the phase difference between the reset voltage sampling value R and the signal voltage sampling value S is 180 [deg] focusing on each signal line. ], It is possible to arrange S and R alternately after satisfying the above sampling conditions. When the number of signal lines L is an odd number, S and R can be arranged alternately after satisfying the sampling conditions. As an example, FIGS. 3 (b) and 3 (c) show the sampling phase relationship when the number of signal lines L = 3 and L = 5. In the examples shown in FIGS. 3 (b) and 3 (c), the sampling output values are configured to be in parenthesized order, but they are replaced as necessary while maintaining an alternating relationship between R and S. It is also possible to use it as a sampling point.
従って、第１実施形態の撮像素子１では、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子１は、並列して使用する信号線の本数（Ｌ）を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を３６０／Ｌ［ｄｅｇ］ずらすことができる。上述したように、信号線数Ｌ＝２ｍ＋１とすると、半周期の間には２ｍ＋１個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍ＋１となり、ｍｏｄ（２ｍ＋１，２）＝１であることから、このタイミングにＳ（ｋ）を配置することが可能となる。 Therefore, in the image sensor 1 of the first embodiment, in order to solve the problem that the reset voltage or the signal voltage sampling is continuous when reading the signal of each pixel using a plurality of signal lines, in order to solve the problem of the present embodiment. The image sensor 1 has an odd number of signal lines (L) used in parallel, and can shift the respective phases of the reset voltage or signal voltage sampling by 360 / L [deg]. As described above, assuming that the number of signal lines is L = 2m + 1, since 2m + 1 sampling points are included in the half cycle, the phase points from R (k) to 180 [deg] are n = 2m + 1. Since mod (2m + 1,2) = 1, it is possible to arrange S (k) at this timing.
これにより、本発明による第１実施形態の撮像素子１によれば、ＡＤ変換回路１４に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つＡＤ変換回路１４に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。 As a result, according to the image sensor 1 of the first embodiment according to the present invention, the required settling can be relatively accelerated by configuring the AD conversion circuit 14 to read out the pixel signals from a plurality of signal lines. By configuring the AD conversion circuit 14 to read the pixel signal with an odd number of signal lines, sampling of the reset voltage or signal voltage can always be arranged alternately and the effect of settling can be stabilized, so that sampling error can be achieved. Can be suppressed from appearing on the image.
〔第２実施形態〕
上述した第１実施形態の例では、信号線数Ｌが＝３、且つ、１つのＦＤあたり１つのフォトダイオードＰＤを持つ画素構造の場合の撮像素子１の構成例を説明したが、信号線数Ｌが＝３、且つ、１つのＦＤあたり２つのフォトダイオードＰＤを持つ画素構造（共有構造）を有する撮像素子１とすることもできる。
[Second Embodiment]
In the above-described example of the first embodiment, a configuration example of the image sensor 1 in the case of a pixel structure in which the number of signal lines L is 3 and one photodiode PD is provided per FD has been described. The image sensor 1 having a pixel structure (shared structure) in which L is = 3 and has two photodiodes PD per FD can also be used.
図４（ａ）は本発明による第２実施形態の撮像素子１における或るＡＤ変換回路１４において３本の信号線Ｌ０，Ｌ１，Ｌ２を介して３画素を６画素相当に画素共有構造とした信号を読み出すときの部分構成を示す図であり、図６（ｂ）はその６画素相当に画素共有構造とした３画素に注目したタイミングチャートである。尚、図４は、図１に示す第１実施形態の撮像素子１に対し画素共有構造とした点を除き同様に構成され、同様な構成要素には同一の参照番号を付して、図２と対比できるように図示している。 FIG. 4A shows a pixel sharing structure in which 3 pixels are equivalent to 6 pixels via three signal lines L0, L1 and L2 in a certain AD conversion circuit 14 in the image sensor 1 of the second embodiment according to the present invention. It is a figure which shows the partial structure at the time of reading a signal, and FIG. 6B is a timing chart paying attention to 3 pixels which have a pixel sharing structure corresponding to the 6 pixels. Note that FIG. 4 has the same configuration as that of the image sensor 1 of the first embodiment shown in FIG. 1 except that it has a pixel sharing structure, and similar components are designated by the same reference number and FIG. It is illustrated so that it can be compared with.
図４（ａ）に示す第２実施形態の撮像素子１は、図２（ａ）に示す第１実施形態の撮像素子１と比較して、１つのＦＤあたり２つのフォトダイオードＰＤを持つ画素共有構造とし、この画素共有構造に転送ゲートＴＧＡと、ＴＧＢを設けている点で相違しており、図４（ｂ）に示す駆動タイミングで、その画素共有構造の画素信号を読み出すことができる。図４（ｂ）において、例えば、３ｋ＋０番目の画素共有構造のうち転送ゲートＴＧＡのＯＮ／ＯＦＦによりＦＤに転送される前後の信号で、転送ゲートＴＧＡに係るフォトダイオードＰＤの画素の出力電圧Ｖ（０）が信号線Ｌ０に伝達され、サンプリングスイッチＳＭＰ０のＯＮ／ＯＦＦにより、リセット電圧及びシグナル電圧の各サンプリング値ＲＡ（０），ＳＡ（０）をＡＤ変換回路１４に出力することができる。同様に、３ｋ＋０番目の画素のうち転送ゲートＴＧＢのＯＮ／ＯＦＦによりＦＤに転送される前後の信号で、転送ゲートＴＧＢに係るフォトダイオードＰＤの画素の出力電圧Ｖ（０）が信号線Ｌ０に伝達され、サンプリングスイッチＳＭＰ０のＯＮ／ＯＦＦにより、リセット電圧及びシグナル電圧の各サンプリング値ＲＢ（０），ＳＢ（０）をＡＤ変換回路１４に出力することができる。３ｋ＋１，３ｋ＋２番目の画素についても同様である。 The image sensor 1 of the second embodiment shown in FIG. 4A is pixel-shared with two photodiodes PD per FD as compared with the image sensor 1 of the first embodiment shown in FIG. 2A. The structure is different in that the transfer gate TGA and the TGB are provided in the pixel sharing structure, and the pixel signal of the pixel sharing structure can be read out at the drive timing shown in FIG. 4 (b). In FIG. 4B, for example, the output voltage V of the pixel of the photodiode PD related to the transfer gate TGA is a signal before and after being transferred to the FD by turning on / off the transfer gate TGA in the 3k + 0th pixel sharing structure. 0) is transmitted to the signal line L0, and the sampling values RA (0) and SA (0) of the reset voltage and the signal voltage can be output to the AD conversion circuit 14 by turning on / off the sampling switch SMP0. Similarly, the output voltage V (0) of the pixel of the photodiode PD related to the transfer gate TGB is transmitted to the signal line L0 in the signals before and after being transferred to the FD by turning on / off the transfer gate TGB among the 3k + 0th pixels. Then, by turning ON / OFF the sampling switch SMP0, the respective sampling values RB (0) and SB (0) of the reset voltage and the signal voltage can be output to the AD conversion circuit 14. The same applies to the 3k + 1, 3k + 2nd pixels.
このように、図４に示す第２実施形態の撮像素子１では、３ｋ＋１番目の画素共有構造の２画素の信号は信号線Ｌ０における出力電圧Ｖ（０）として、同様に、３ｋ＋１番目の画素共有構造の２画素の信号は信号線Ｌ１における出力電圧Ｖ（１）として、３ｋ＋２番目の画素共有構造の２画素の信号は信号線Ｌ２における出力電圧Ｖ（２）として、それぞれサンプリング回路１３におけるサンプリングスイッチＳＭＰ０，ＳＭＰ１，ＳＭＰ２によりシグナル電圧とリセット電圧のサンプリング動作ＳＭＰＡを行い、１個のＡＤ変換回路１４によりこれら各画素信号に対するデジタルＣＤＳを行う。 As described above, in the image pickup device 1 of the second embodiment shown in FIG. 4, the signal of the two pixels of the 3k + 1st pixel sharing structure is similarly the 3k + 1st pixel sharing as the output voltage V (0) in the signal line L0. The two-pixel signal of the structure is the output voltage V (1) on the signal line L1, and the two-pixel signal of the 3k + second pixel sharing structure is the output voltage V (2) on the signal line L2. SMP0, SMP1, and SMP2 perform sampling operation SMPA of signal voltage and reset voltage, and one AD conversion circuit 14 performs digital CDS for each of these pixel signals.
従って、第２実施形態の撮像素子１は、第１実施形態と同様に、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子１は、並列して使用する信号線の本数（Ｌ）を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を３６０／Ｌ［ｄｅｇ］ずらすことができる。上述したように、信号線数Ｌ＝２ｍ＋１とすると、半周期の間には２ｍ＋１個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍ＋１となり、ｍｏｄ（２ｍ＋１，２）＝１であることから、このタイミングにＳ（ｋ）を配置することが可能となる。 Therefore, the image sensor 1 of the second embodiment solves the problem that the reset voltage or the signal voltage is continuously sampled when reading the signal of each pixel using a plurality of signal lines, as in the first embodiment. Therefore, in the image sensor 1 of the present embodiment, the number of signal lines (L) used in parallel may be an odd number, and the respective phases of the reset voltage or signal voltage sampling may be shifted by 360 / L [deg]. it can. As described above, assuming that the number of signal lines is L = 2m + 1, since 2m + 1 sampling points are included in the half cycle, the phase points from R (k) to 180 [deg] are n = 2m + 1. Since mod (2m + 1,2) = 1, it is possible to arrange S (k) at this timing.
これにより、本発明による第２実施形態の撮像素子１によれば、ＡＤ変換回路１４に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つＡＤ変換回路１４に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。 As a result, according to the image sensor 1 of the second embodiment according to the present invention, the required settling can be relatively accelerated by configuring the AD conversion circuit 14 to read out the pixel signals from a plurality of signal lines. By configuring the AD conversion circuit 14 to read the pixel signal with an odd number of signal lines, sampling of the reset voltage or signal voltage can always be arranged alternately and the effect of settling can be stabilized, so that sampling error can be achieved. Can be suppressed from appearing on the image.
〔第３実施形態〕
上述した図１乃至図４に示す第１及び第２実施形態の例では、縦方向に並んだ複数の画素が、複数本、且つ奇数本の信号線に互い違いに接続され、この複数本、且つ奇数本の信号線が１個のＡＤ変換回路１４に対しサンプリング回路１３経由で接続される例を説明したが、横方向の複数の画素列が１個のＡＤ変換回路１４に接続されるように、複数本、且つ奇数本の信号線が１個のＡＤ変換回路１４に対しサンプリング回路１３経由で接続される構成としてもよい。
[Third Embodiment]
In the examples of the first and second embodiments shown in FIGS. 1 to 4 described above, a plurality of pixels arranged in the vertical direction are alternately connected to a plurality of and an odd number of signal lines, and the plurality of pixels and the plurality of pixels are alternately connected. An example in which an odd number of signal lines are connected to one AD conversion circuit 14 via a sampling circuit 13 has been described, but a plurality of horizontal pixel strings are connected to one AD conversion circuit 14. , A plurality of and an odd number of signal lines may be connected to one AD conversion circuit 14 via the sampling circuit 13.
図５は、本発明による第３実施形態のＣＭＯＳイメージセンサを構成する撮像素子１の概略構成を示す図である。尚、図５において、図１に示す第１実施形態の撮像素子１と同様な構成要素には同一の参照番号を付している。 FIG. 5 is a diagram showing a schematic configuration of an image pickup device 1 constituting the CMOS image sensor according to the third embodiment of the present invention. In FIG. 5, the same reference numbers are assigned to the same components as the image sensor 1 of the first embodiment shown in FIG.
図５に示す第３実施形態の撮像素子１は、横方向の３つの画素列が１個のＡＤ変換回路１４に接続されるように、３本の信号線Ｌ０，Ｌ１，Ｌ２が１個のＡＤ変換回路１４に対しサンプリング回路１３経由で接続され、この場合のサンプリング回路１３も、３個のサンプリングスイッチでアレイ化したサンプリング動作ＳＭＰＡを行う。図５に示す第３実施形態の撮像素子１は、ＡＤ変換回路１４に要求される速度が図１に示す構造と比較して２倍になる代わりに、ＡＤ変換回路１４を設置する面積を２倍とすることができることから、画素間隔の小さな撮像素子に有効である。 The image sensor 1 of the third embodiment shown in FIG. 5 has one signal line L0, L1, L2 so that three lateral pixel sequences are connected to one AD conversion circuit 14. It is connected to the AD conversion circuit 14 via the sampling circuit 13, and the sampling circuit 13 in this case also performs the sampling operation SMPA arrayed by the three sampling switches. The image sensor 1 of the third embodiment shown in FIG. 5 has an area in which the AD conversion circuit 14 is installed, instead of doubling the speed required for the AD conversion circuit 14 as compared with the structure shown in FIG. Since it can be doubled, it is effective for an image sensor with a small pixel spacing.
そして、第３実施形態の撮像素子１は、第１実施形態と同様に、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子１は、並列して使用する信号線の本数（Ｌ）を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を３６０／Ｌ［ｄｅｇ］ずらすことができる。上述したように、信号線数Ｌ＝２ｍ＋１とすると、半周期の間には２ｍ＋１個のサンプリング点が含まれることから、Ｒ（ｋ）から１８０［ｄｅｇ］の位相の点はｎ＝２ｍ＋１となり、ｍｏｄ（２ｍ＋１，２）＝１であることから、このタイミングにＳ（ｋ）を配置することが可能となる。 Then, the image sensor 1 of the third embodiment solves the problem that the reset voltage or the signal voltage sampling is continuous when reading the signal of each pixel using a plurality of signal lines, as in the first embodiment. Therefore, in the image sensor 1 of the present embodiment, the number of signal lines (L) used in parallel may be an odd number, and the respective phases of the reset voltage or signal voltage sampling may be shifted by 360 / L [deg]. it can. As described above, assuming that the number of signal lines is L = 2m + 1, since 2m + 1 sampling points are included in the half cycle, the phase points from R (k) to 180 [deg] are n = 2m + 1. Since mod (2m + 1,2) = 1, it is possible to arrange S (k) at this timing.
これにより、本発明による第３実施形態の撮像素子１によれば、ＡＤ変換回路１４に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つＡＤ変換回路１４に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。 As a result, according to the image sensor 1 of the third embodiment according to the present invention, the required settling can be relatively accelerated by configuring the AD conversion circuit 14 to read out the pixel signals from a plurality of signal lines. By configuring the AD conversion circuit 14 to read the pixel signal with an odd number of signal lines, sampling of the reset voltage or signal voltage can always be arranged alternately and the effect of settling can be stabilized, so that sampling error can be achieved. Can be suppressed from appearing on the image.
〔第４実施形態〕
第４実施形態の撮像素子１として、図示を省略するが、第３実施形態の撮像素子１について図４に示したように画素共有構造とした構成とすることもできる。
[Fourth Embodiment]
Although not shown, the image sensor 1 of the fourth embodiment may have a pixel sharing structure as shown in FIG. 4 for the image sensor 1 of the third embodiment.
以上、特定の実施形態の例を挙げて本発明を説明したが、本発明は前述の実施形態の例に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。従って、本発明に係る撮像素子１は、上述した実施形態の例に限定されるものではなく、特許請求の範囲の記載によってのみ制限される。 Although the present invention has been described above with reference to examples of specific embodiments, the present invention is not limited to the examples of the above-described embodiments, and various modifications can be made without departing from the technical idea. Therefore, the image sensor 1 according to the present invention is not limited to the example of the above-described embodiment, but is limited only by the description of the claims.
本発明によれば、ＡＤ変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を構成することができるので、画素数の多い撮像素子の用途に有用である。 According to the present invention, it is possible to configure an image pickup device that relatively accelerates the necessary settling for the AD conversion circuit and suppresses the appearance of sampling error on the image, and thus is used for an image pickup device having a large number of pixels. It is useful.
１ 撮像素子
１１ 画素アレイ
１２ 画素
１３ サンプリング回路
１４ ＡＤ変換回路
１５ デジタル出力回路
１６ 駆動回路
１００ 従来技術の撮像素子
１０１ 画素アレイ
１０２ 画素
１０３ サンプリング回路
１０４ ＡＤ変換回路
１０５ デジタル出力回路
１０６ 駆動回路
ＰＤ フォトダイオード
ＦＤ フローティングディフュージョン
ＲＴ リセットトランジスタ
ＴＧ 転送ゲート
ＡＭＰ 画素内のアンプ
ＳＬ 選択スイッチ
ＳＭＰ０，ＳＭＰ１，ＳＭＰ２ サンプリングスイッチ
1 Imaging element 11 pixel array 12 pixels 13 sampling circuit 14 AD conversion circuit 15 digital output circuit 16 drive circuit 100 prior art imaging element 101 pixel array 102 pixels 103 sampling circuit 104 AD conversion circuit 105 digital output circuit 106 drive circuit PD photodiode FD Floating diffusion RT Reset transistor TG Transfer gate AMP Amplifier in pixel SL selection switch SMP0, SMP1, SMP2 Sampling switch
Claims (3)
二次元アレイ状に配置された画素を有する画素アレイを備え、
前記画素アレイは、縦又は横方向の画素列からアナログドメインで画素の信号を読み出す複数本の信号線を有し、
前記複数本の信号線が、アナログドメインの画素の信号をデジタル値に変換するアナログ・デジタル変換回路あたり、奇数本で構成されていることを特徴とする撮像素子。 It is an image sensor
A pixel array having pixels arranged in a two-dimensional array is provided.
The pixel array has a plurality of signal lines that read pixel signals in the analog domain from a pixel array in the vertical or horizontal direction.
An image pickup device in which the plurality of signal lines are composed of an odd number of lines per analog-to-digital conversion circuit that converts a signal of a pixel in an analog domain into a digital value.
前記アナログ・デジタル変換回路として、前記サンプリング回路を経てサンプリングしたリセット電圧及びシグナル電圧のサンプリング値をデジタル値に変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路の出力値であるリセット電圧及びシグナル電圧のデジタル値からデジタルドメインで相関二重サンプリングを行う回路を有するデジタル出力回路と、
前記画素アレイ、前記サンプリング回路、前記アナログ・デジタル変換回路、及び前記デジタル出力回路を駆動する駆動回路と、
をチップとして構成された前記画素アレイと同一チップ上に、或いは前記画素アレイを構成するチップに対する外付け回路として備えることを特徴とする、請求項１に記載の撮像素子。 A sampling circuit that samples the reset voltage and signal voltage at the output voltage of the pixel obtained through each of the signal lines composed of the plurality of lines and the odd number lines.
As the analog-to-digital conversion circuit, an analog-to-digital conversion circuit that converts the sampling values of the reset voltage and the signal voltage sampled through the sampling circuit into digital values, and
A digital output circuit having a circuit that performs correlation double sampling in the digital domain from the digital values of the reset voltage and the signal voltage, which are the output values of the analog-to-digital conversion circuit, and
The pixel array, the sampling circuit, the analog-to-digital conversion circuit, and the drive circuit for driving the digital output circuit.
The image pickup device according to claim 1, wherein the image sensor is provided on the same chip as the pixel array configured as a chip, or as an external circuit for the chip constituting the pixel array.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11523073B2 (en) * | 2020-10-14 | 2022-12-06 | Hon Hai Precision Industry Co., Ltd. | Image sensor with noise cancellation feature and electronic device with same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182383A (en) * | 2008-01-29 | 2009-08-13 | Sony Corp | Solid state imaging element, signal reading method for solid state imaging element, and imaging apparatus |
| JP2018046039A (en) * | 2016-09-12 | 2018-03-22 | ソニーセミコンダクタソリューションズ株式会社 | Solid-state imaging element and solid-state image sensor |
| JP2018060910A (en) * | 2016-10-05 | 2018-04-12 | ソニーセミコンダクタソリューションズ株式会社 | Solid-state image pick-up device and solid-state imaging system |
| JP2019057704A (en) * | 2017-09-20 | 2019-04-11 | ソニー株式会社 | Photoelectric conversion element and imaging apparatus |
-
2019
- 2019-08-16 JP JP2019149506A patent/JP7344045B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182383A (en) * | 2008-01-29 | 2009-08-13 | Sony Corp | Solid state imaging element, signal reading method for solid state imaging element, and imaging apparatus |
| JP2018046039A (en) * | 2016-09-12 | 2018-03-22 | ソニーセミコンダクタソリューションズ株式会社 | Solid-state imaging element and solid-state image sensor |
| JP2018060910A (en) * | 2016-10-05 | 2018-04-12 | ソニーセミコンダクタソリューションズ株式会社 | Solid-state image pick-up device and solid-state imaging system |
| JP2019057704A (en) * | 2017-09-20 | 2019-04-11 | ソニー株式会社 | Photoelectric conversion element and imaging apparatus |
Non-Patent Citations (1)
| Title |
|---|
| T. YASUEET AL.: "A 2.1μm 33Mpixel CMOS Imager with Multi-Functional 3-Stage Pipeline ADC for 480fps High-Speed Mode", 2018 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC), JPN6023023136, 12 February 2018 (2018-02-12), pages 90 - 92, XP033328351, ISSN: 0005076112, DOI: 10.1109/ISSCC.2018.8310198 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11523073B2 (en) * | 2020-10-14 | 2022-12-06 | Hon Hai Precision Industry Co., Ltd. | Image sensor with noise cancellation feature and electronic device with same |
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