JP2021027264A - Semiconductor device, manufacturing method of the same, and electronic device - Google Patents
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Abstract
Description
本実施形態は、半導体装置及びその製造方法、ならびに当該半導体装置を備える電子機器に関する。 The present embodiment relates to a semiconductor device, a method for manufacturing the same, and an electronic device including the semiconductor device.
近年、半導体装置を備える電子機器の高機能化及び小型化の要求に伴い、半導体集積回路等の電子部品の高密度集積化及び高密度実装化が進んでいる。小型化、及び多ピン化された電子部品の電気的な接続を行うために、一般的に、はんだでの接合、又は異方導電フィルム(ACF:Anisotropic Conductive Film)等のフィルムでの実装等を用いる。 In recent years, with the demand for higher functionality and miniaturization of electronic devices equipped with semiconductor devices, high-density integration and high-density mounting of electronic components such as semiconductor integrated circuits have been progressing. In general, in order to perform miniaturization and electrical connection of multi-pin electronic components, bonding with solder or mounting with a film such as an anisotropic conductive film (ACF) is generally performed. Use.
ACFを用いた工法は、はんだを用いた工法に比べて実装時の処理温度が低く、狭ピッチ電極を一括して概略電極高さに実装することができるが実装時に圧力を加える必要があり、複数の電子部品を一括して実装すること、及び大きさの異なる電子部品を隣接して実装することは困難であった。 The method using ACF has a lower processing temperature at the time of mounting than the method using solder, and narrow pitch electrodes can be mounted collectively at the approximate electrode height, but pressure must be applied at the time of mounting. It has been difficult to mount a plurality of electronic components at once and to mount electronic components of different sizes adjacent to each other.
また、はんだでの接合は、電気の導通がACFの圧着と比較して接続抵抗が小さく、信頼性が高い。当該接合工法は、バンプを形成したチップをFPC(Flexible printed circuits)の実装部に仮置きした後、リフローでバンプを加熱溶融して電気的に接続させている。バンプの接続部はアンダーフィルという封止樹脂をチップとFPCとの間に充填及び硬化させて保護されている。しかし、はんだを用いた工法では、ACFを用いた工法に対して、実装時の加工温度が高く、フィルム上の銅などの配線の熱膨張によってチップ上のバンプに過剰な応力が加わり、チップ表面を保護しているパッシベーション膜にクラックが生じる。 In addition, joining with solder has low connection resistance and high reliability as compared with crimping ACF for electrical conduction. In the joining method, the chips on which the bumps are formed are temporarily placed on the mounting portion of an FPC (Flexible printed circuits), and then the bumps are heated and melted by reflow to be electrically connected. The connecting portion of the bump is protected by filling and curing an underfill sealing resin between the chip and the FPC. However, in the method using solder, the processing temperature at the time of mounting is higher than in the method using ACF, and excessive stress is applied to the bumps on the chip due to the thermal expansion of the wiring such as copper on the film, and the chip surface. Cracks occur in the passivation film that protects the solder.
パッシベーション膜に生じるクラックは、外部からの水分の侵入経路となり、水分によって配線を腐食させたり、チップの特性の変動を生じさせたりしてチップの歩留まりの低下や信頼性の低下などを引き起こす。このため、バンプを用いた工法においてもチップの歩留まりや信頼性を確保することは困難であった。 The cracks generated in the passivation film serve as an intrusion route of moisture from the outside, and the moisture corrodes the wiring and causes fluctuations in the characteristics of the chip, resulting in a decrease in the yield and reliability of the chip. For this reason, it has been difficult to secure the yield and reliability of the chips even in the construction method using bumps.
本実施形態は、パッシベーション膜に生じるクラックの発生を抑制するためにバンプと接している配線にスリットを設ける。当該スリットとバンプのレイアウトを調整することでチップの加熱圧着時におけるバンプ周辺の配線の応力が軽減され、当該応力がバンプを介してチップ表面のパッシベーション膜にかかる負荷を軽減することができる。これにより、パッシベーション膜に生じるクラックの発生を抑制することが可能となる。 In the present embodiment, a slit is provided in the wiring in contact with the bump in order to suppress the occurrence of cracks generated in the passivation film. By adjusting the layout of the slit and the bump, the stress of the wiring around the bump at the time of heat crimping of the chip is reduced, and the load applied to the passivation film on the chip surface via the bump can be reduced. This makes it possible to suppress the occurrence of cracks that occur in the passivation film.
本実施形態の一態様は、チップ表面のパッシベーション膜に生じるクラックの発生を抑制し、歩留まり及び信頼性を確保した半導体装置を提供する。また、本実施形態の他の一態様は、当該半導体装置の製造方法を提供する。また、本実施形態の他の一態様は、当該半導体装置を備える電子機器を提供する。 One aspect of the present embodiment provides a semiconductor device that suppresses the occurrence of cracks generated in the passivation film on the chip surface and secures the yield and reliability. In addition, another aspect of the present embodiment provides a method for manufacturing the semiconductor device. In addition, another aspect of the present embodiment provides an electronic device including the semiconductor device.
本実施形態の一態様は、スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記スリットに隣接する領域において、前記配線が前記バンプと接する半導体装置である。 One embodiment of the present embodiment includes a wiring having a slit, a bump on the wiring, and a chip on the bump containing a passivation film on the surface, and the wiring is said to be in a region adjacent to the slit. It is a semiconductor device that comes into contact with bumps.
また、本実施形態の他の一態様は、第1スリット及び第2スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記第1スリットと前記第2スリットとの間の領域において、前記配線が前記バンプと接する半導体装置である。 Further, another aspect of the present embodiment includes the wiring having the first slit and the second slit, the bump on the wiring, and the chip on the bump including the passion film on the surface. A semiconductor device in which the wiring is in contact with the bump in the region between the one slit and the second slit.
また、本実施形態の他の一態様は、上記半導体装置を備える電子機器である。 Further, another aspect of the present embodiment is an electronic device including the above-mentioned semiconductor device.
また、本実施形態の他の一態様は、第1スリット及び第2スリットを有する配線と、チップと接するバンプと、を圧着する工程を有し、前記第1スリットと前記第2スリットとの間の領域において、前記配線が前記バンプと接する半導体装置の製造方法である。 Further, another aspect of the present embodiment includes a step of crimping the wiring having the first slit and the second slit and the bump in contact with the chip, and between the first slit and the second slit. This is a method for manufacturing a semiconductor device in which the wiring is in contact with the bump in the above region.
本実施形態によれば、チップ表面のパッシベーション膜に生じるクラックの発生を抑制し、歩留まり及び信頼性を確保した半導体装置を提供することができる。また、当該半導体装置の製造方法を提供することができる。また、当該半導体装置を備える電子機器を提供することができる。 According to the present embodiment, it is possible to provide a semiconductor device that suppresses the occurrence of cracks generated in the passivation film on the chip surface and secures the yield and reliability. Further, it is possible to provide a method for manufacturing the semiconductor device. Further, it is possible to provide an electronic device provided with the semiconductor device.
次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Next, the present embodiment will be described with reference to the drawings. In the description of the drawings described below, the same or similar parts are designated by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness of each component and the plane dimensions is different from the actual one. Therefore, the specific thickness and dimensions should be determined in consideration of the following explanation. In addition, it goes without saying that parts of the drawings having different dimensional relationships and ratios are included.
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。本実施の形態は、特許請求の範囲において、種々の変更を加えることができる。 Further, the embodiments shown below exemplify devices and methods for embodying the technical idea, and do not specify the material, shape, structure, arrangement, etc. of each component. In this embodiment, various modifications can be made within the scope of claims.
本実施形態の一態様は、以下の通りである。 One aspect of this embodiment is as follows.
[1]スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記スリットに隣接する領域において、前記配線が前記バンプと接する半導体装置。 [1] A semiconductor device comprising a wiring having a slit, a bump on the wiring, and a chip on the bump containing a passivation film on the surface, and the wiring is in contact with the bump in a region adjacent to the slit. ..
[2]前記バンプの長手方向の辺の長さに対する前記スリットの長手方向の辺の長さの比は、2.4以上である[1]に記載の半導体装置。 [2] The semiconductor device according to [1], wherein the ratio of the length of the side in the longitudinal direction of the slit to the length of the side in the longitudinal direction of the bump is 2.4 or more.
[3]前記スリットの長手方向の辺は、前記配線の長手方向の辺に平行である[1]又は[2]に記載の半導体装置。 [3] The semiconductor device according to [1] or [2], wherein the side in the longitudinal direction of the slit is parallel to the side in the longitudinal direction of the wiring.
[4]前記スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、45°〜135°である[1]〜[3]のいずれか1項に記載の半導体装置。 [4] The semiconductor device according to any one of [1] to [3], wherein the angle formed between the longitudinal side of the slit and the longitudinal side of the bump is 45 ° to 135 °. ..
[5]前記バンプの一部は、前記スリットと重畳する[1]〜[4]のいずれか1項に記載の半導体装置。 [5] The semiconductor device according to any one of [1] to [4], wherein a part of the bump is superimposed on the slit.
[6]前記スリットの短手方向の辺の長さに対する前記スリットの長手方向の辺の長さの比は、2.1以下である[1]〜[5]のいずれか1項に記載の半導体装置。 [6] The ratio of the length of the side in the longitudinal direction of the slit to the length of the side in the lateral direction of the slit is 2.1 or less, according to any one of [1] to [5]. Semiconductor device.
[7]第1スリット及び第2スリットを有する配線と、前記配線上のバンプと、前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、前記第1スリットと前記第2スリットとの間の領域において、前記配線が前記バンプと接する半導体装置。 [7] The wiring having the first slit and the second slit, the bump on the wiring, and the chip on the bump containing the passion film on the surface are provided, and the first slit and the second slit are provided. A semiconductor device in which the wiring contacts the bump in the intervening region.
[8]前記バンプの長手方向の辺の長さに対する前記第1スリットの長手方向の辺の長さの比は、2.4以上である[7]に記載の半導体装置。 [8] The semiconductor device according to [7], wherein the ratio of the length of the side in the longitudinal direction of the first slit to the length of the side in the longitudinal direction of the bump is 2.4 or more.
[9]前記バンプの長手方向の辺の長さに対する前記第2スリットの長手方向の辺の長さの比は、2.4以上である[8]に記載の半導体装置。 [9] The semiconductor device according to [8], wherein the ratio of the length of the side in the longitudinal direction of the second slit to the length of the side in the longitudinal direction of the bump is 2.4 or more.
[10]前記第1スリット及び前記第2スリットは、同一形状である[7]〜[9]のいずれか1項に記載の半導体装置。 [10] The semiconductor device according to any one of [7] to [9], wherein the first slit and the second slit have the same shape.
[11]前記第1スリットの長手方向の辺は、前記配線の長手方向の辺に平行である[7]〜[10]のいずれか1項に記載の半導体装置。 [11] The semiconductor device according to any one of [7] to [10], wherein the side in the longitudinal direction of the first slit is parallel to the side in the longitudinal direction of the wiring.
[12]前記第1スリットの長手方向の辺と前記バンプの長手方向の辺との間でなす角度は、45°〜135°である[7]〜[11]のいずれか1項に記載の半導体装置。 [12] The item according to any one of [7] to [11], wherein the angle formed between the longitudinal side of the first slit and the longitudinal side of the bump is 45 ° to 135 °. Semiconductor device.
[13]前記バンプの一部は、前記第1スリットと重畳する[7]〜[12]のいずれか1項に記載の半導体装置。 [13] The semiconductor device according to any one of [7] to [12], wherein a part of the bump is superimposed on the first slit.
[14]前記第1スリットの短手方向の辺の長さに対する前記第1スリットの長手方向の辺の長さの比は、2.1以下である[7]〜[13]のいずれか1項に記載の半導体装置。 [14] The ratio of the length of the side in the longitudinal direction of the first slit to the length of the side in the lateral direction of the first slit is 2.1 or less, any one of [7] to [13]. The semiconductor device according to the section.
[15]前記バンプの長手方向の辺の長さは、25〜35μmである[1]〜[14]のいずれか1項に記載の半導体装置。 [15] The semiconductor device according to any one of [1] to [14], wherein the length of the side of the bump in the longitudinal direction is 25 to 35 μm.
[16]前記バンプは、金を含む[1]〜[15]のいずれか1項に記載の半導体装置。 [16] The semiconductor device according to any one of [1] to [15], wherein the bump contains gold.
[17]前記配線は、銅を含む[1]〜[16]のいずれか1項に記載の半導体装置。 [17] The semiconductor device according to any one of [1] to [16], wherein the wiring includes copper.
[18]前記配線の短手方向の辺の長さは、30μm〜400μmであり、かつ前記チップより短いである[1]〜[17]のいずれか1項に記載の半導体装置。 [18] The semiconductor device according to any one of [1] to [17], wherein the length of the side of the wiring in the lateral direction is 30 μm to 400 μm and shorter than the chip.
[19][1]〜[18]のいずれかに1項に記載の半導体装置を備える電子機器。 [19] An electronic device including the semiconductor device according to any one of [1] to [18].
[20]第1スリット及び第2スリットを有する配線と、チップと接するバンプと、を圧着する工程を有し、前記第1スリットと前記第2スリットとの間の領域において、前記配線が前記バンプと接する半導体装置の製造方法。 [20] The wiring has a step of crimping the wiring having the first slit and the second slit and the bump in contact with the chip, and the wiring is the bump in the region between the first slit and the second slit. A method of manufacturing a semiconductor device that comes into contact with.
[21]前記バンプの長手方向の辺の長さに対する前記第1スリットの長手方向の辺の長さの比が2.4以上である[20]に記載の半導体装置の製造方法。 [21] The method for manufacturing a semiconductor device according to [20], wherein the ratio of the length of the side in the longitudinal direction of the first slit to the length of the side in the longitudinal direction of the bump is 2.4 or more.
[22]前記バンプの長手方向の辺の長さに対する前記第2スリットの長手方向の辺の長さの比が2.4以上である[21]に記載の半導体装置の製造方法。 [22] The method for manufacturing a semiconductor device according to [21], wherein the ratio of the length of the side in the longitudinal direction of the second slit to the length of the side in the longitudinal direction of the bump is 2.4 or more.
[23]前記第1スリット及び前記第2スリットは、同一形状である[20]〜[22]のいずれか1項に記載の半導体装置の製造方法。 [23] The method for manufacturing a semiconductor device according to any one of [20] to [22], wherein the first slit and the second slit have the same shape.
[24]前記バンプの一部は、前記第1スリットと重畳する[20]〜[23]のいずれか1項に記載の半導体装置の製造方法。 [24] The method for manufacturing a semiconductor device according to any one of [20] to [23], wherein a part of the bump is superimposed on the first slit.
[25]前記第1スリットの短手方向の辺の長さに対する前記第1スリットの長手方向の辺の長さの比は、2.1以下である[20]〜[24]のいずれか1項に記載の半導体装置の製造方法。 [25] The ratio of the length of the side in the longitudinal direction of the first slit to the length of the side in the lateral direction of the first slit is 2.1 or less, any one of [20] to [24]. The method for manufacturing a semiconductor device according to the section.
本実施形態に係る半導体装置及びその製造方法について図面を用いて説明する。 The semiconductor device and the manufacturing method thereof according to the present embodiment will be described with reference to the drawings.
図1〜6は、本実施形態の一態様の半導体装置を示している。本実施形態の一態様の半導体装置は、フィルム1、バンプ2、レジスト3、アンダーフィル材4、チップ10、配線12、出力リード14、及び入力リード16を備える。 FIGS. 1 to 6 show a semiconductor device according to an embodiment of the present embodiment. The semiconductor device of one embodiment of the present embodiment includes a film 1, a bump 2, a resist 3, an underfill material 4, a chip 10, a wiring 12, an output lead 14, and an input lead 16.
図1は本実施形態の一態様の半導体装置の平面模式図であり、図2は本実施形態の一態様の半導体装置の断面模式図であり、図3は本実施形態の一態様の半導体装置のチップ周辺の平面レイアウト図であり、図4は本実施形態の一態様の半導体装置のチップ周辺部における配線の拡大平面レイアウト図であり、図5は本実施形態の一態様の半導体装置におけるバンプ周辺の断面模式図であり、図6は本実施形態の一態様半導体装置におけるスリットとバンプとの位置関係を説明するための平面レイアウト図である。 FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present embodiment, FIG. 2 is a schematic cross-sectional view of the semiconductor device according to the present embodiment, and FIG. FIG. 4 is an enlarged plan layout diagram of wiring around the chip peripheral portion of the semiconductor device of one embodiment of the present embodiment, and FIG. 5 is an enlarged plan layout diagram of the wiring around the chip of the semiconductor device of the present embodiment, and FIG. It is a schematic cross-sectional view of the periphery, and FIG. 6 is a plan layout diagram for explaining the positional relationship between the slit and the bump in the one-mode semiconductor device of the present embodiment.
本実施形態の一態様の半導体装置は、図1に示すように、チップ10のそれぞれの入力端子に個別に接続する複数の入力リード16と、チップ10のそれぞれの出力端子に個別に接続する複数の出力リード14と、チップ10と重畳し、かつ、当該チップ10に含まれる回路部の電源に直接信号を供給する配線12と、を備えている。 As shown in FIG. 1, the semiconductor device of one aspect of the present embodiment includes a plurality of input leads 16 individually connected to each input terminal of the chip 10 and a plurality of individually connected to each output terminal of the chip 10. The output lead 14 of the above and the wiring 12 that superimposes on the chip 10 and directly supplies a signal to the power supply of the circuit unit included in the chip 10 are provided.
従来の半導体装置は、図13に示すように配線12を設けられていない構成であるが本実施形態の一態様の半導体装置は、従来構成に加えて配線12が設けられている。配線12は、入力リード16及び出力リード14より太い配線であり、配線12の長手方向におけるインピーダンスを下げることでき、配線12から供給される信号にノイズが発生することを抑制することができる。 As shown in FIG. 13, the conventional semiconductor device has a configuration in which the wiring 12 is not provided, but the semiconductor device of one aspect of the present embodiment is provided with the wiring 12 in addition to the conventional configuration. The wiring 12 is thicker than the input lead 16 and the output lead 14, and can reduce the impedance in the longitudinal direction of the wiring 12 and suppress the generation of noise in the signal supplied from the wiring 12.
配線12は、図3に示すように、チップ10と重畳している。図4に示すように、チップ10周辺部における配線12は、複数存在し、本実施形態の一態様では5本の配線がチップ10と重畳している。なお、本実施形態の一態様において、配線12は複数存在しているがこれに限られず、配線12は1本のみ存在し、チップ10と重畳している構成であってもよい。配線12の短手方向の辺の長さ(太さ)は30〜400μmであり、かつチップ10より短い。 As shown in FIG. 3, the wiring 12 overlaps with the chip 10. As shown in FIG. 4, there are a plurality of wirings 12 in the peripheral portion of the chip 10, and in one embodiment of the present embodiment, five wirings are superimposed on the chip 10. In one embodiment of the present embodiment, a plurality of wirings 12 exist, but the wiring 12 is not limited to this, and only one wiring 12 may exist and may be superimposed on the chip 10. The length (thickness) of the side of the wiring 12 in the lateral direction is 30 to 400 μm, which is shorter than that of the chip 10.
チップ10自体の内部配線を介さずに配線12を用いてチップ10内の回路部の電源に直接信号を供給することできるため、チップ10を備える半導体装置の高速動作及び電気的安定性を確保することができる。 Since the signal can be directly supplied to the power supply of the circuit portion in the chip 10 by using the wiring 12 without going through the internal wiring of the chip 10 itself, high-speed operation and electrical stability of the semiconductor device including the chip 10 are ensured. be able to.
配線12上には、バンプ2が設けられている。図4に示す電源配線領域18のバンプ2は電源配線(図示せず)と電気的に接続され、電源配線領域18以外の領域のバンプ2は、フィルム1を支える支持体としての機能を有する。電源配線領域18以外の領域のバンプ2が多すぎるとチップ10全体にかかる圧力が大きくなってしまい、チップ10表面のパッシベーション膜にクラックが生じてしまう。また、アンダーフィル材4を形成する際にアンダーフィル材4となる樹脂を流して封止するがこのときに気泡が樹脂に混入したり、バンプ2の裏側(樹脂が流れる先の方向側)にまで樹脂が入りにくいためボイドが生じることがあり、これらが半導体装置の信頼性に影響を及ぼす恐れがある。さらに、バンプ2は金などの材料で形成されるためコスト面からもあまり多く設けないほうが好ましい。一方、電源配線領域18以外の領域のバンプ2が少なすぎるとバンプ2の間隔が広くなり、フィルム1が撓んでしまい、フィルム1を支えることができず、チップ10とフィルム1とが接触してしまう。これらを考慮して、バンプ2の配置及び個数等は適切に調整することが好ましい。バンプ2のピッチ間隔は、例えば、500〜800μmである領域を有し、100〜600μmである領域を有することが好ましい。 A bump 2 is provided on the wiring 12. The bump 2 of the power supply wiring region 18 shown in FIG. 4 is electrically connected to the power supply wiring (not shown), and the bump 2 in the region other than the power supply wiring region 18 has a function as a support for supporting the film 1. If there are too many bumps 2 in a region other than the power supply wiring region 18, the pressure applied to the entire chip 10 becomes large, and the passivation film on the surface of the chip 10 is cracked. Further, when the underfill material 4 is formed, the resin to be the underfill material 4 is poured and sealed, but at this time, air bubbles are mixed in the resin or on the back side of the bump 2 (the side in the direction in which the resin flows). Since it is difficult for the resin to enter, voids may occur, which may affect the reliability of the semiconductor device. Further, since the bump 2 is formed of a material such as gold, it is preferable not to provide too many bumps 2 from the viewpoint of cost. On the other hand, if the number of bumps 2 in the area other than the power supply wiring area 18 is too small, the distance between the bumps 2 becomes wide, the film 1 bends, the film 1 cannot be supported, and the chip 10 and the film 1 come into contact with each other. It ends up. In consideration of these, it is preferable to appropriately adjust the arrangement and number of bumps 2. The pitch interval of the bumps 2 preferably has a region of, for example, 500 to 800 μm and a region of 100 to 600 μm.
また、図5に示すように、配線12はフィルム1とバンプ2との間に挟まれて設けられている。フィルム1は、例えば、厚さ35μmのポリイミドを用いることができる。配線12は、例えば、厚さが8μmの銅やアルミニウムを用いることができ、導電性の観点から銅を用いることが好ましい。バンプ2は、例えば、厚さ12〜18μmの金を用いることができる。 Further, as shown in FIG. 5, the wiring 12 is provided so as to be sandwiched between the film 1 and the bump 2. For the film 1, for example, a polyimide having a thickness of 35 μm can be used. For the wiring 12, for example, copper or aluminum having a thickness of 8 μm can be used, and it is preferable to use copper from the viewpoint of conductivity. For the bump 2, for example, gold having a thickness of 12 to 18 μm can be used.
チップ10は、IC(Integrated Circuit)やLSI(Large Scale Integration)などの半導体集積回路を含む。チップ10表面にはパッシベーション膜が設けられており、当該パッシベーション膜がチップ10を保護している。 The chip 10 includes semiconductor integrated circuits such as ICs (Integrated Circuits) and LSIs (Large Scale Integration). A passivation film is provided on the surface of the chip 10, and the passivation film protects the chip 10.
レジスト3は、電気的な接続をとる接点以外にはんだが付着しショートを起こすのを防止する機能を有する。また、レジスト3は、チップ10とフィルム1表面との隙間を調整するスペーサーとしても機能する。レジスト3は、例えば、厚さが5〜40μmであり、10〜30μmであることが好ましい。 The resist 3 has a function of preventing solder from adhering to other than the contacts that make an electrical connection and causing a short circuit. The resist 3 also functions as a spacer for adjusting the gap between the chip 10 and the surface of the film 1. The resist 3 has, for example, a thickness of 5 to 40 μm, preferably 10 to 30 μm.
アンダーフィル材4は、はんだ材料の種類とその融点に応じて適宜選択することができる。アンダーフィル材4は、例えば、エポキシ樹脂を用いることができる。 The underfill material 4 can be appropriately selected according to the type of the solder material and its melting point. For the underfill material 4, for example, an epoxy resin can be used.
ここで、配線12について詳細に説明する。配線12はスリットを有しており、当該スリットはチップ10の熱圧着時における配線の応力を軽減する機能を有している。図6は、スリット20とバンプ2との位置関係を説明する平面レイアウト図である。 Here, the wiring 12 will be described in detail. The wiring 12 has a slit, and the slit has a function of reducing the stress of the wiring at the time of thermocompression bonding of the chip 10. FIG. 6 is a plan layout diagram illustrating the positional relationship between the slit 20 and the bump 2.
本実施形態において、配線12は、複数のスリット20を有し、各スリット20において短手方向の辺の長さに対する長手方向の辺の長さLの比は、2.1以下である。また、各スリット20の長手方向の辺は、配線12の長手方向の辺に平行である。なお、本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、各スリット20の一とその他の一とが互いに離間して平行に設けられていてもよい。 In the present embodiment, the wiring 12 has a plurality of slits 20, and the ratio of the length L of the side in the longitudinal direction to the length of the side in the lateral direction in each slit 20 is 2.1 or less. Further, the longitudinal side of each slit 20 is parallel to the longitudinal side of the wiring 12. In addition, in this specification and the like, "parallel" means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of −5 ° or more and 5 ° or less is also included. Further, one of the slits 20 and the other slit 20 may be provided in parallel with each other separated from each other.
バンプ2は、スリット20に隣接する領域22において、配線12と接する。領域22におけるバンプ2の長手方向の辺の長さWに対するスリット20の長手方向の辺の長さLの比は2.4以上である。また、領域22におけるバンプ2の長手方向の辺の長さWは、25〜35μmである。また、バンプ2自体の長手方向の辺の長さは、50〜200μmである。なお、本実施形態において、1つのバンプ2は、2つのスリット20の間の領域22の配線12と接し、かつ、スリット20と重畳している領域を有しているがこれに限られず、チップ10の熱圧着時における配線12の応力を軽減する構成であれば、バンプ2がスリット20と重畳しない構成や1つスリット20に1つのバンプ2が隣接する構成であってもよく、スリット20の長手方向の辺とバンプ2の長手方向の辺との間でなす角度が45°〜135°であってもよい。また、各スリット20において、同一形状であっても異なる形状であってもよいが、製造工程の簡略化の観点から同一形状であるほうが好ましい。 The bump 2 is in contact with the wiring 12 in the region 22 adjacent to the slit 20. The ratio of the length L of the longitudinal side of the slit 20 to the length W of the longitudinal side of the bump 2 in the region 22 is 2.4 or more. Further, the length W of the side in the longitudinal direction of the bump 2 in the region 22 is 25 to 35 μm. The length of the side of the bump 2 itself in the longitudinal direction is 50 to 200 μm. In the present embodiment, one bump 2 has a region that is in contact with the wiring 12 of the region 22 between the two slits 20 and overlaps with the slit 20, but the chip is not limited to this. As long as the configuration is such that the stress of the wiring 12 at the time of thermocompression bonding of 10 is reduced, the bump 2 may not overlap with the slit 20 or one bump 2 may be adjacent to one slit 20. The angle formed between the longitudinal side and the longitudinal side of the bump 2 may be 45 ° to 135 °. Further, each slit 20 may have the same shape or a different shape, but it is preferable that each slit 20 has the same shape from the viewpoint of simplifying the manufacturing process.
前述したフィルム上に太い配線を用いると高温処理を行うチップの熱圧着時に配線が熱膨張して応力が大きくなり、バンプを介してチップ表面のパッシベーション膜に負荷がかかってしまうが本実施形態のように配線にスリットを設け、当該スリットとバンプとのレイアウトを調整することでチップ表面のパッシベーション膜にかかる負荷を軽減し、パッシベーション膜に生じるクラックの発生を抑制することが可能となる。 If thick wiring is used on the film described above, the wiring thermally expands during thermocompression bonding of the chip to be subjected to high temperature treatment, and the stress increases, and a load is applied to the passivation film on the chip surface via the bumps. By providing a slit in the wiring and adjusting the layout of the slit and the bump, the load applied to the passivation film on the chip surface can be reduced and the occurrence of cracks generated in the passivation film can be suppressed.
ここで、本実施形態の半導体装置の製造方法について、説明する。 Here, a method for manufacturing the semiconductor device of the present embodiment will be described.
フィルム1上に前述のスリットを有する配線12及びレジスト3を形成する。 The wiring 12 and the resist 3 having the slits described above are formed on the film 1.
次に、チップ10に接するバンプを形成する。 Next, a bump in contact with the chip 10 is formed.
次に、配線12のスリット20を相対するチップと接するバンプ2と位置合わせをしてチップを搭載する。上述のようにバンプ2は、スリット20に隣接する領域22において、配線12と接する。なお、チップ10の搭載時の圧着の圧力、温度、及び時間等は適宜調整する。 Next, the slit 20 of the wiring 12 is aligned with the bump 2 in contact with the opposing chip, and the chip is mounted. As described above, the bump 2 is in contact with the wiring 12 in the region 22 adjacent to the slit 20. The pressure, temperature, time, and the like of the crimping when the chip 10 is mounted are appropriately adjusted.
次に、リフロー炉内で、窒素などの不活性ガス雰囲気下で加熱処理を行い、バンプ2の溶融、フィルム1及びチップの間に充填したアンダーフィル材4となる樹脂を熱硬化させてアンダーフィル材4を形成する。 Next, in the reflow furnace, heat treatment is performed in an atmosphere of an inert gas such as nitrogen to melt the bumps 2 and thermoset the resin to be the underfill material 4 filled between the film 1 and the chips to underfill. Form the material 4.
以上の工程を経て、本実施形態の半導体装置を製造することができる。 Through the above steps, the semiconductor device of the present embodiment can be manufactured.
本実施形態の半導体装置は、配線にスリットを設け、スリットとバンプとの位置を調整することでチップの熱圧着時におけるチップ表面のパッシベーション膜のクラックの発生を抑制し、歩留まり及び信頼性を確保することができる。 In the semiconductor device of the present embodiment, a slit is provided in the wiring and the positions of the slit and the bump are adjusted to suppress the occurrence of cracks in the passivation film on the chip surface during thermocompression bonding of the chip, thereby ensuring the yield and reliability. can do.
また、本実施形態の半導体装置を電子機器に備えることもでき、例えば、スマートフォン、タブレット端末、パソコン、ウェアラブル端末、データ端末、バーコードスキャナ、バッテリー充電器、監視カメラ、ガス警報器、医療機器、ヘルスケア機器、ロボット等の産業機器、カーナビゲーション、エンジンコントロールユニット、電動パワーステアリング、車載カメラモジュール等の車載機器、TV、ホームシアター、オーディオ等のAV機器、インクジェットヘッドプリンター、エアコン、冷蔵庫、炊飯器、ドライヤー等の家電製品等、様々な用途において用いることができる。本実施形態の半導体装置を備えることで歩留まり及び信頼性を確保した電子機器を提供することができる。 Further, the semiconductor device of the present embodiment can be provided in an electronic device, for example, a smartphone, a tablet terminal, a personal computer, a wearable terminal, a data terminal, a bar code scanner, a battery charger, a surveillance camera, a gas alarm, a medical device, and the like. Healthcare equipment, industrial equipment such as robots, car navigation, engine control unit, electric power steering, in-vehicle equipment such as in-vehicle camera module, AV equipment such as TV, home theater, audio, inkjet head printer, air conditioner, refrigerator, rice cooker, It can be used in various applications such as home appliances such as dryers. By providing the semiconductor device of the present embodiment, it is possible to provide an electronic device that ensures yield and reliability.
[その他の実施形態]
上述のように、いくつかの実施形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。このように、本実施形態は、ここでは記載していない様々な実施形態等を含む。
[Other Embodiments]
As mentioned above, some embodiments have been described, but the statements and drawings that form part of the disclosure are exemplary and should not be understood to be limiting. This disclosure will reveal to those skilled in the art various alternative embodiments, examples and operational techniques. As described above, the present embodiment includes various embodiments not described here.
以下に、実施例により上記実施形態をさらに具体的に説明するが、上記実施形態は以下の実施例に限定されるものではない。 Hereinafter, the above-described embodiment will be described in more detail with reference to Examples, but the above-described embodiment is not limited to the following Examples.
本実施例では、前述の半導体装置におけるスリットとバンプとの位置の違いによるチップ表面のパッシベーション膜に生じるクラックの発生頻度を評価した。 In this embodiment, the frequency of cracks generated in the passivation film on the chip surface due to the difference in position between the slit and the bump in the above-mentioned semiconductor device was evaluated.
本評価で用いた半導体装置は、前述の実施形態で示したように、フィルム1、バンプ2、レジスト3、チップ10、及び配線12を備える。図7に本評価で用いた半導体装置のチップ周辺の平面レイアウト図を示す。 The semiconductor device used in this evaluation includes a film 1, a bump 2, a resist 3, a chip 10, and a wiring 12 as shown in the above-described embodiment. FIG. 7 shows a plan layout diagram around the chip of the semiconductor device used in this evaluation.
フィルム1は厚さが8μmのポリイミドフィルムを用いた。バンプ2は長手方向の辺の長さが80μm、短手方向の辺の長さが33μm、厚さが15±3μmである金バンプを用いた。レジスト3は配線回路を外部からの異物や湿気から保護する絶縁性インクを用いた。配線12は太さが200〜400μm、厚さが8μmの銅配線を用いた。 As the film 1, a polyimide film having a thickness of 8 μm was used. As the bump 2, a gold bump having a longitudinal side length of 80 μm, a lateral side length of 33 μm, and a thickness of 15 ± 3 μm was used. The resist 3 uses an insulating ink that protects the wiring circuit from foreign matter and moisture from the outside. As the wiring 12, copper wiring having a thickness of 200 to 400 μm and a thickness of 8 μm was used.
前述の実施形態で示したように、配線12にチップ10を搭載した。 As shown in the above embodiment, the chip 10 is mounted on the wiring 12.
なお、図8(a)に示す配線12にスリットを設けていないサンプル1、図8(b)に示すスリット20の長手方向の辺の長さLが73μm、領域22(図6参照)におけるバンプ2の長手方向の辺の長さWが50μm、スリット20の短手方向の辺の長さが25μmのサンプル2、図9(a)に示すLが73μm、Wが40μm、スリットの短手方向の辺の長さが30μmのサンプル3、及び図9(b)に示すLが73μm、Wが30μm、スリットの短手方向の辺の長さが35μmのサンプル4を用意してそれぞれ評価した。また、サンプル2のL/Wは1.5、サンプル3のL/Wは1.8、及びサンプル4のL/Wは2.4であった。さらに、スリット20において短手方向の辺の長さに対する長手方向の辺の長さLの比は、サンプル2が2.9、サンプル3が2.4、サンプル4が2.1であった。 It should be noted that the sample 1 in which the wiring 12 shown in FIG. 8A is not provided with a slit, the length L of the side in the longitudinal direction of the slit 20 shown in FIG. 8B is 73 μm, and the bump in the region 22 (see FIG. 6). Sample 2, the length W of the side in the longitudinal direction of 2 is 50 μm, the length of the side of the slit 20 in the lateral direction is 25 μm, L shown in FIG. 9A is 73 μm, W is 40 μm, and the lateral direction of the slit. Sample 3 having a side length of 30 μm and Sample 4 having L of 73 μm, W of 30 μm, and the side length of the slit in the lateral direction of 35 μm shown in FIG. 9B were prepared and evaluated. The L / W of sample 2 was 1.5, the L / W of sample 3 was 1.8, and the L / W of sample 4 was 2.4. Further, in the slit 20, the ratio of the length L of the side in the longitudinal direction to the length of the side in the lateral direction was 2.9 for sample 2, 2.4 for sample 3, and 2.1 for sample 4.
配線12にチップ10を搭載した後におけるチップ10表面のパッシベーション膜を光学顕微鏡を用いて観察した。得られた光学顕微鏡写真を図10および図11に示す。図10(a)はサンプル1の表面であり、図10(b)はサンプル2の表面であり、図11(a)はサンプル3の表面であり、図11(b)はサンプル4の表面である。 The passivation film on the surface of the chip 10 after the chip 10 was mounted on the wiring 12 was observed using an optical microscope. The obtained optical micrographs are shown in FIGS. 10 and 11. 10 (a) is the surface of sample 1, FIG. 10 (b) is the surface of sample 2, FIG. 11 (a) is the surface of sample 3, and FIG. 11 (b) is the surface of sample 4. is there.
図10及び図11に示すように、配線12にスリットを設けていないサンプル1は広範囲に渡ってクラック30が発生している。サンプル1のクラックの発生頻度は92%であった。また、配線12にスリットを設けているサンプル2及びサンプル3においてもクラック30が発生している。サンプル2及びサンプル3の発生頻度は、それぞれ78%及び57%であった。一方、配線12にスリットを設けているサンプル4はクラックの発生は確認できなかった。サンプル4のクラックの発生頻度は14%であり、実用化レベルであることが確認できた。上記の評価結果から、配線12にスリットを設け、かつ、L/Wを大きくすることによってクラックの発生頻度が低減していることが確認できた。 As shown in FIGS. 10 and 11, the sample 1 in which the wiring 12 is not provided with the slit has cracks 30 over a wide range. The frequency of cracks in Sample 1 was 92%. Further, cracks 30 are also generated in the samples 2 and 3 in which the wiring 12 is provided with slits. The frequency of occurrence of Sample 2 and Sample 3 was 78% and 57%, respectively. On the other hand, the occurrence of cracks could not be confirmed in the sample 4 in which the wiring 12 was provided with the slit. The frequency of cracks in Sample 4 was 14%, confirming that it was at a practical level. From the above evaluation results, it was confirmed that the frequency of crack occurrence was reduced by providing the wiring 12 with slits and increasing the L / W.
例えば、図12に示すような構成にすることでL/Wを実用化レベルであるサンプル4より大きくすることができ、クラックの発生頻度を低減できることが示唆された。 For example, it was suggested that the L / W could be made larger than that of sample 4, which is a practical level, and the frequency of crack occurrence could be reduced by adopting the configuration as shown in FIG.
1…フィルム、2…バンプ、3…レジスト、4…アンダーフィル材、10…チップ、12…配線、14…出力リード、16…入力リード、18…電源配線領域、20…スリット、22…領域、30…クラック 1 ... film, 2 ... bump, 3 ... resist, 4 ... underfill material, 10 ... chip, 12 ... wiring, 14 ... output lead, 16 ... input lead, 18 ... power supply wiring area, 20 ... slit, 22 ... area, 30 ... crack
Claims (25)
前記配線上のバンプと、
前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、
前記スリットに隣接する領域において、前記配線が前記バンプと接する半導体装置。 Wiring with slits and
With the bump on the wiring
A chip having a passivation film on the surface of the bump is provided.
A semiconductor device in which the wiring is in contact with the bump in a region adjacent to the slit.
前記配線上のバンプと、
前記バンプ上の、パッシベーション膜を表面に含むチップと、を備え、
前記第1スリットと前記第2スリットとの間の領域において、前記配線が前記バンプと接する半導体装置。 Wiring with a first slit and a second slit,
With the bump on the wiring
A chip having a passivation film on the surface of the bump is provided.
A semiconductor device in which the wiring is in contact with the bump in the region between the first slit and the second slit.
前記第1スリットと前記第2スリットとの間の領域において、前記配線が前記バンプと接する半導体装置の製造方法。 It has a step of crimping a wiring having a first slit and a second slit and a bump in contact with a chip.
A method for manufacturing a semiconductor device in which the wiring contacts the bump in the region between the first slit and the second slit.
The semiconductor according to any one of claims 20 to 24, wherein the ratio of the length of the side in the longitudinal direction of the first slit to the length of the side in the lateral direction of the first slit is 2.1 or less. Manufacturing method of the device.
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