JP2006128606A - Mounted structure for semiconductor component and method for manufacturing mounted substrate to be used therefor - Google Patents
Mounted structure for semiconductor component and method for manufacturing mounted substrate to be used therefor Download PDFInfo
- Publication number
- JP2006128606A JP2006128606A JP2005118432A JP2005118432A JP2006128606A JP 2006128606 A JP2006128606 A JP 2006128606A JP 2005118432 A JP2005118432 A JP 2005118432A JP 2005118432 A JP2005118432 A JP 2005118432A JP 2006128606 A JP2006128606 A JP 2006128606A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor component
- mounting structure
- land portion
- land
- upper layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81385—Shape, e.g. interlocking features
Landscapes
- Wire Bonding (AREA)
Abstract
Description
本発明は種々の電子機器や電子回路ユニット等に適用して好適な半導体部品の実装構造、及びそれに使用される実装基板の製造方法に関する。 The present invention relates to a mounting structure for semiconductor components suitable for application to various electronic devices, electronic circuit units, and the like, and a method for manufacturing a mounting substrate used therefor.
従来の半導体部品の実装構造に係る図面を説明すると、図15は従来の半導体部品の実装構造に係る要部拡大断面図、図16は従来の半導体部品の実装構造に係り、ランド部の構成を示す実装基板の要部の平面図である。 FIG. 15 is an enlarged cross-sectional view of a main part related to a conventional semiconductor component mounting structure, and FIG. 16 relates to the conventional semiconductor component mounting structure. It is a top view of the principal part of the mounting board | substrate shown.
次に、従来の半導体部品の実装構造に係る構成を図15,図16に基づいて説明すると、実装基板51は、絶縁基板52と、この絶縁基板52上に設けられた配線パターン53と、この配線パターン53の端部に設けられたランド部54とで形成されている。
Next, a configuration related to a conventional semiconductor component mounting structure will be described with reference to FIGS. 15 and 16. The
そして、配線パターン53とランド部54は、金属膜をエッチングすることによって形成されると共に、ランド部54は、複数個が点在する島状部54aで形成され、この島状部54aの端面は、絶縁基板52側から島状部の上面に向かって垂直な面となっている。
The
半導体部品55は、下面に複数の電極56が設けられ、この電極56には、バンプ57が付着されていると共に、電極56に付着したバンプ57は、ランド部54上に熱圧着されて、半導体部品55が実装基板51に実装されている。
A plurality of electrodes 56 are provided on the lower surface of the
また、半導体部品55の下面と絶縁基板52の上面との間には、アンダーフィル58を介在させて、半導体部品55の取付を強固にすることによって、従来の半導体部品の実装構造が構成されている。(例えば、特許文献1参照)
In addition, an
しかし、従来の半導体部品の実装構造は、ランド部54の島状部54aの端面が垂直面となした状態で、バンプ57がランド部54に付着するため、アンダーフィル58が膨張、収縮した際、バンプ57とランド部54間の付着が剥がれる。
However, in the conventional semiconductor component mounting structure, when the
また、従来の実装基板51の製造方法は、絶縁基板52上に設けられた金属膜をエッチングすることによって、配線パターン53とランド部54が形成されるため、ランド部54の島状部54aの端面が垂直面となし、このため、バンプ57がランド部54に付着した状態で、アンダーフィル58が膨張、収縮した際、バンプ57とランド部54間の付着が剥がれる。
Further, in the conventional method of manufacturing the
従来の半導体部品の実装構造は、ランド部54の島状部54aの端面が垂直面となした状態で、バンプ57がランド部54に付着するため、アンダーフィル58が膨張、収縮した際、バンプ57とランド部54間の付着が剥がれるという問題がある。
In the conventional semiconductor component mounting structure, the
従来の実装基板51の製造方法は、絶縁基板52上に設けられた金属膜をエッチングすることによって、配線パターン53とランド部54が形成されるため、ランド部54の島状部54aの端面が垂直面となし、このため、バンプ57がランド部54に付着した状態で、アンダーフィル58が膨張、収縮した際、バンプ57とランド部54間の付着が剥がれるという問題がある。
In the conventional manufacturing method of the
そこで、本発明はバンプとランド部と間の剥がれが無く、生産性の良い半導体部品の実装構造、及びそれに使用される実装基板の製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor component mounting structure with good productivity and a manufacturing method of a mounting substrate used therefor, in which there is no peeling between the bump and the land portion.
上記課題を解決するための第1の解決手段として、配線パターンとランド部が設けられた絶縁基板を有する実装基板と、前記ランド部にバンプを介して前記実装基板に実装された半導体部品と、前記半導体部品と前記絶縁基板との間に介在したアンダーフィルとを備え、前記バンプが位置する前記ランド部の端面には、前記絶縁基板側から前記ランド部の上面に向かって逆テーパー状となるようなアンダーカット部が設けられ、前記アンダーカット部に前記バンプを食い込ませた構成とした。 As a first means for solving the above problems, a mounting substrate having an insulating substrate provided with a wiring pattern and a land portion, a semiconductor component mounted on the mounting substrate via a bump on the land portion, An underfill interposed between the semiconductor component and the insulating substrate is provided, and an end surface of the land portion where the bump is located has a reverse taper shape from the insulating substrate side toward the upper surface of the land portion. Such an undercut part was provided, and it was set as the structure which made the said bump cut into the said undercut part.
また、第2の解決手段として、前記ランド部は、互いに間隔を置いて対向する少なくとも一対の前記端面を有し、この一対の前記端面に設けられた前記アンダーカット部には、前記バンプを食い込ませた構成とした。
また、第3の解決手段として、前記ランド部は、互いに間隔を置いて対向する少なくとも一対の前記端面と、この一対の端面間に設けられ、前記ランド部が削除された溝部と、この溝部の少なくとも一端側に設けられた開放部を有し、前記溝部に介在した前記アンダーフィルが前記開放部を通って流出するようにした構成とした。
As a second solution, the land portion has at least a pair of end surfaces facing each other at an interval, and the bumps are bited into the undercut portions provided on the pair of end surfaces. The configuration was
Further, as a third solving means, the land portion is provided with at least a pair of the end surfaces facing each other with a space therebetween, a groove portion provided between the pair of end surfaces, the land portion being deleted, and the groove portion It has an open portion provided on at least one end side, and the underfill interposed in the groove portion flows out through the open portion.
また、第4の解決手段として、前記バンプが金材で形成された構成とした。
また、第5に解決手段として、前記ランド部は、前記絶縁基板上に設けられた導電率の高い金属からなる下地層と、この下地層上に設けられ、前記下地層よりも硬い金属からなる第1の上部層と、この第1の上部層上に設けられた金材からなる第2の上部層で形成された構成とした。
また、第6の解決手段として、前記下地層は、銅、又は銅を主成分とする合金、又は銀、又は銀を主成分とする合金で形成されると共に、前記第1の上部層がニッケルで形成された構成とした。
As a fourth solution, the bumps are made of a gold material.
As a fifth solution, the land portion is made of a metal having a high conductivity provided on the insulating substrate and a metal harder than the base layer provided on the base layer. The first upper layer and a second upper layer made of a gold material provided on the first upper layer are used.
As a sixth solution, the underlayer is formed of copper, an alloy containing copper as a main component, silver, or an alloy containing silver as a main component, and the first upper layer is formed of nickel. It was set as the structure formed by.
また、第7の解決手段として、請求項1から6の何れかに記載の半導体部品の実装構造を備え、前記実装基板は、前記絶縁基板上に金属性の下地層を形成する工程と、この下地層上に現像可能なレジストを形成する工程と、前記レジストを現像して、前記配線パターンと前記ランド部となる箇所に溝部を有した所望のパターン形状にするための工程と、前記レジストを加熱して、前記レジストの上部の角部を丸める工程と、前記下地層に付着した状態で、前記溝部内に金属性の上部層を形成する工程と、前記レジストを除去する工程と、前記上部層が位置する前記下地層部分を除く前記下地層を除去する工程によって製造されて、前記配線パターンと前記ランド部が前記下地層と前記上部層とで形成されると共に、前記レジストの除去工程、及び前記上部層が位置する前記下地層部分を除く前記下地層の除去工程によって前記アンダーカット部が形成された製造方法とした。
Further, as a seventh solving means, the semiconductor component mounting structure according to any one of
また、第8の解決手段として、前記上部層がメッキによって形成されると共に、前記下地層の除去がエッチングによって行われる製造方法とした。 As an eighth solution, the manufacturing method is such that the upper layer is formed by plating and the underlayer is removed by etching.
本発明の半導体部品の実装構造は、配線パターンとランド部が設けられた絶縁基板を有する実装基板と、ランド部にバンプを介して実装基板に実装された半導体部品と、半導体部品と絶縁基板との間に介在したアンダーフィルとを備え、バンプが位置するランド部の端面には、絶縁基板側からランド部の上面に向かって逆テーパー状となるようなアンダーカット部が設けられ、アンダーカット部にバンプを食い込ませたため、バンプのランド部への結合は、アンダーカット部にバンプを食い込ませることによって強固となり、アンダーフィルが膨張、収縮した際、バンプとランド部間の剥がれの無いものが得られる。 A mounting structure of a semiconductor component of the present invention includes a mounting substrate having an insulating substrate provided with a wiring pattern and a land portion, a semiconductor component mounted on the mounting substrate via a bump on the land portion, and a semiconductor component and an insulating substrate. And an undercut portion that is reversely tapered from the insulating substrate side toward the top surface of the land portion on the end surface of the land portion where the bump is located. Since the bumps are digged into the bump, the bonding of the bumps to the land is strengthened by the digging of the bumps into the undercut part. It is done.
また、ランド部は、互いに間隔を置いて対向する少なくとも一対の端面を有し、この一対の端面に設けられたアンダーカット部には、バンプを食い込ませたため、バンプとランド部間の結合は、一層強固となり、バンプとランド部間の剥がれの無いものが得られる。 In addition, the land portion has at least a pair of end surfaces facing each other with a space therebetween, and the undercut portions provided on the pair of end surfaces have the bumps bitten, so the coupling between the bump and the land portion is It becomes stronger, and a product with no separation between the bump and the land can be obtained.
また、ランド部は、互いに間隔を置いて対向する少なくとも一対の端面と、この一対の端面間に設けられ、ランド部が削除された溝部と、この溝部の少なくとも一端側に設けられた開放部を有し、溝部に介在したアンダーフィルが開放部を通って流出するようにしたため、溝部内からのアンダーフィルの流出が良好に出来る。 The land portion includes at least a pair of end surfaces facing each other at an interval, a groove portion provided between the pair of end surfaces, the land portion being deleted, and an open portion provided on at least one end side of the groove portion. Since the underfill interposed in the groove portion flows out through the open portion, the underfill outflow from the groove portion can be favorably performed.
また、バンプが金材で形成されたため、バンプとランド部間の導通が一層良くなると共に、アンダーカット部へのバンプの食い込みの良好なものが得られる。 In addition, since the bumps are formed of a gold material, the conduction between the bumps and the land portions is further improved, and the bumps that bite into the undercut portions can be obtained.
また、ランド部は、絶縁基板上に設けられた導電率の高い金属からなる下地層と、この下地層上に設けられ、下地層よりも硬い金属からなる第1の上部層と、この第1の上部層上に設けられた金材からなる第2の上部層で形成されたため、バンプの食い込み時の力による第1の上部層の変形が少なく、アンダーカット部へのバンプの食い込みを確実に出来る。 The land portion includes a base layer made of a metal having high conductivity provided on the insulating substrate, a first upper layer provided on the base layer and made of metal harder than the base layer, and the first layer. Since the second upper layer made of a gold material is provided on the upper layer of the first bump, the deformation of the first upper layer due to the force of the bump biting is small, and the bite of the bump into the undercut portion is ensured. I can do it.
また、下地層を銅、又は銅を主成分とする合金、又は銀、又は銀を主成分とする合金で形成することによって電導性を高めることが出来ると共に、第1の上部層をニッケルで形成することによって、第1の上部層を硬くできて、バンプの食い込み時の力による第1の上部層の変形が少なく、アンダーカット部へのバンプの食い込みを確実に出来る。 In addition, the conductivity can be improved by forming the underlayer from copper, an alloy containing copper as a main component, silver, or an alloy containing silver as a main component, and the first upper layer is formed from nickel. By doing so, the first upper layer can be hardened, and the deformation of the first upper layer due to the force at the time of biting of the bump is small, and the biting of the bump into the undercut portion can be ensured.
また、半導体部品の実装構造に使用される実装基板の製造方法は、半導体部品の実装構造を備え、実装基板は、絶縁基板上に金属性の下地層を形成する工程と、この下地層上に現像可能なレジストを形成する工程と、レジストを現像して、配線パターンとランド部となる箇所に溝部を有した所望のパターン形状にするための工程と、レジストを加熱して、レジストの上部の角部を丸める工程と、下地層に付着した状態で、溝部内に金属性の上部層を形成する工程と、レジストを除去する工程と、上部層が位置する下地層部分を除く下地層を除去する工程によって製造されて、配線パターンとランド部が下地層と上部層とで形成されると共に、レジストの除去工程、及び上部層が位置する下地層部分を除く下地層の除去工程によってアンダーカット部が形成された製造方法としたため、ランド部の端面におけるアンダーカット部の形成が確実で、生産性の良好なものが得られる。 A method of manufacturing a mounting substrate used for a semiconductor component mounting structure includes a semiconductor component mounting structure. The mounting substrate includes a step of forming a metallic base layer on an insulating substrate, and the base layer on the base layer. A step of forming a developable resist, a step of developing the resist to form a desired pattern shape having a groove portion at a portion to be a wiring pattern and a land portion, and heating the resist, The process of rounding corners, the process of forming a metallic upper layer in the groove while attached to the base layer, the process of removing the resist, and the base layer excluding the base layer portion where the upper layer is located are removed. The wiring pattern and the land portion are formed of the underlayer and the upper layer, and the undercover is removed by the resist removal step and the underlayer removal step excluding the underlayer portion where the upper layer is located. Since was prepared how isolation portion is formed, the formation of the undercut in the end face of the land portion is a reliable, having good productivity can be obtained.
また、上部層がメッキによって形成されると共に、下地層の除去がエッチングによって行われるため、その作業が容易で、生産性の良好なものが得られる。 Further, since the upper layer is formed by plating and the underlayer is removed by etching, the work is easy and a product with good productivity can be obtained.
本発明の半導体部品の実装構造、及びそれに使用される実装基板の製造方法に係る図面を説明すると、図1は本発明の半導体部品の実装構造の第1実施例に係る要部拡大断面図、図2は本発明の半導体部品の実装構造の第1実施例に係り、ランド部の構成を示す実装基板の要部の平面図、図3は本発明の半導体部品の実装構造の第2実施例に係り、ランド部の構成を示す実装基板の要部の平面図、図4は図3の4−4線における断面図、図5は本発明の半導体部品の実装構造の第3実施例に係り、ランド部の構成を示す実装基板の要部の平面図、図6は本発明の半導体部品の実装構造の第4実施例に係り、ランド部の構成を示す実装基板の要部の平面図、図7は本発明の半導体部品の実装構造の第5実施例に係り、ランド部の構成を示す実装基板の要部の平面図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of an essential part of a semiconductor component mounting structure according to a first embodiment of the present invention; FIG. 2 relates to a first embodiment of a semiconductor component mounting structure according to the present invention. FIG. 3 is a plan view of an essential part of a mounting board showing the structure of a land portion, and FIG. 3 shows a second embodiment of a semiconductor component mounting structure according to the present invention. FIG. 4 is a sectional view taken along line 4-4 of FIG. 3, and FIG. 5 is a semiconductor component mounting structure according to a third embodiment of the present invention. FIG. 6 is a plan view of the main part of the mounting board showing the configuration of the land part according to the fourth embodiment of the semiconductor component mounting structure of the present invention, FIG. 7 relates to a fifth embodiment of the semiconductor component mounting structure according to the present invention, and shows the configuration of the land portion. It is a plan view of a main part of the plate.
また、図8は本発明の半導体部品の実装構造に使用される実装基板の製造方法に係る第1工程を示す説明図、図9は本発明の半導体部品の実装構造に使用される実装基板の製造方法に係る第2工程を示す説明図、図10は本発明の半導体部品の実装構造に使用される実装基板の製造方法に係る第3工程を示す説明図、図11は本発明の半導体部品の実装構造に使用される実装基板の製造方法に係る第4工程を示す説明図、図12は本発明の半導体部品の実装構造に使用される実装基板の製造方法に係る第5工程を示す説明図、図13は本発明の半導体部品の実装構造に使用される実装基板の製造方法に係る第6工程を示す説明図、図14は本発明の半導体部品の実装構造の第6実施例に係る要部拡大断面図である。 FIG. 8 is an explanatory view showing a first step according to the method of manufacturing a mounting board used in the semiconductor component mounting structure of the present invention, and FIG. 9 shows the mounting board used in the semiconductor component mounting structure of the present invention. FIG. 10 is an explanatory view showing a second step according to the manufacturing method, FIG. 10 is an explanatory view showing a third step according to the manufacturing method of the mounting substrate used for the mounting structure of the semiconductor component of the present invention, and FIG. 11 is a semiconductor component of the present invention. Explanatory drawing which shows the 4th process which concerns on the manufacturing method of the mounting substrate used for the mounting structure of FIG. 12, FIG. 12 is 5th description which concerns on the manufacturing method of the mounting substrate used for the mounting structure of the semiconductor component of this invention. FIG. 13, FIG. 13 is an explanatory view showing a sixth step according to the method of manufacturing a mounting substrate used in the semiconductor component mounting structure of the present invention, and FIG. 14 relates to a sixth embodiment of the semiconductor component mounting structure of the present invention. It is a principal part expanded sectional view.
次に、本発明の半導体部品の実装構造の第1実施例に係る構成を図1,図2に基づいて説明すると、実装基板1は、絶縁基板2と、この絶縁基板2上に設けられた配線パターン3と、この配線パターン3の端部等に設けられたランド部4とで形成されている。
Next, the structure according to the first embodiment of the semiconductor component mounting structure of the present invention will be described with reference to FIGS. 1 and 2. The mounting
また、ランド部4は、互いに間隔を置いて対向する少なくとも一対の端面4a、4bと、この端面4a、4bに設けられ、絶縁基板2側からランド部4の上面に向かって逆テーパー状となるようなアンダーカット部4cを有する。
即ち、アンダーカット部4cは、絶縁基板2側からランド部4の上面に向かって、ランド部4の上面面積が広くなるように傾斜状に形成されると共に、この第1実施例では、ランド部4が間隔を置いて配置された二つのランド部4で形成されている。
また、ランド部4には、一対の端面4a、4b間に設けられ、ランド部4の削除部である溝部4dが設けられ、この溝部4dの少なくとも一端部は、ランド部4を除去して開放された開放部4eが設けられている。
The
That is, the undercut
Further, the
半導体チップ等からなる半導体部品5は、下面に複数の電極6が設けられ、この電極6には、金材等からなるバンプ7が付着されていると共に、電極6に付着したバンプ7は、ランド部4上に熱圧着されて、半導体部品5が実装基板1に実装されている。
この時、バンプ7は、ランド部4の端面4a、4bに形成された逆テーパー状のアンダーカット部4cに食い込んだ状態で、ランド部4に接合している。
A
At this time, the
また、半導体部品5の下面と絶縁基板2の上面との間には、アンダーフィル8を介在させて、半導体部品5の取付を強固にすると共に、溝部4dに介在したアンダーフィル8は、溝部4d内に溜まることなく、開放部4eを通って溝部4d外に流出するようになって、本発明の半導体部品の実装構造が構成されている。
In addition, an underfill 8 is interposed between the lower surface of the
また、図3,図4は本発明の半導体部品の実装構造の第2実施例を示し、この第2実施例は、ランド部4の一端部をU字状に形成し、互いに間隔を置いて対向する一対の端面4a、4bには、絶縁基板2側からランド部4の上面に向かって逆テーパー状となるようなアンダーカット部4cを設けたものである。
3 and 4 show a second embodiment of the semiconductor component mounting structure of the present invention. In the second embodiment, one end of the
なお、その他の構成は、上記第1実施例と同様の構成を有し、同一部品に同一番号を付し、ここではその説明を省略する。 The other configurations are the same as those in the first embodiment, and the same parts are denoted by the same reference numerals, and the description thereof is omitted here.
また、図5は本発明の半導体部品の実装構造の第3実施例を示し、この第3実施例は、ランド部4の一部をH字状に形成し、互いに間隔を置いて対向する一対の端面4a、4bには、絶縁基板2側からランド部4の上面に向かって逆テーパー状となるようなアンダーカット部4cを設けたものである。
FIG. 5 shows a third embodiment of a semiconductor component mounting structure according to the present invention. In the third embodiment, a part of the
なお、その他の構成は、上記第1実施例と同様の構成を有し、同一部品に同一番号を付し、ここではその説明を省略する。 The other configurations are the same as those in the first embodiment, and the same parts are denoted by the same reference numerals, and the description thereof is omitted here.
また、図6は本発明の半導体部品の実装構造の第4実施例を示し、この第4実施例は、ランド部4にT字状の溝部4dが形成され、互いに間隔を置いて対向する一対の端面4a、4bには、絶縁基板2側からランド部4の上面に向かって逆テーパー状となるようなアンダーカット部4cを設けたものである。
FIG. 6 shows a fourth embodiment of a semiconductor component mounting structure according to the present invention. In the fourth embodiment, a
なお、その他の構成は、上記第1実施例と同様の構成を有し、同一部品に同一番号を付し、ここではその説明を省略する。 The other configurations are the same as those in the first embodiment, and the same parts are denoted by the same reference numerals, and the description thereof is omitted here.
また、図7は本発明の半導体部品の実装構造の第5実施例を示し、この第5実施例は、ランド部4の一部を十字状に形成し、互いに間隔を置いて対向する一対の端面4a、4bには、絶縁基板2側からランド部4の上面に向かって逆テーパー状となるようなアンダーカット部4cを設けたものである。
FIG. 7 shows a fifth embodiment of the semiconductor component mounting structure according to the present invention. In the fifth embodiment, a part of the
なお、その他の構成は、上記第1実施例と同様の構成を有し、同一部品に同一番号を付し、ここではその説明を省略する。 The other configurations are the same as those in the first embodiment, and the same parts are denoted by the same reference numerals, and the description thereof is omitted here.
次に、本発明の半導体部品の実装構造に使用される実装基板の製造方法を図8〜図13に基づいて説明すると、先ず、図8に示すように、絶縁基板2上には、Ti層11とCu層12の金属性の下地層13を形成する工程を行う。
次に、この下地層13上に現像可能なレジスト14を形成する工程を行った後、図9に示すように、レジスト14を現像して、配線パターン3とランド部4となる箇所に溝部14aを有した所望のパターン形状にするための工程を行う。
Next, a method for manufacturing a mounting substrate used in the semiconductor component mounting structure of the present invention will be described with reference to FIGS. 8 to 13. First, as shown in FIG. 8, a Ti layer is formed on the insulating
Next, after performing a step of forming a developable resist 14 on the
次に、図10に示すように、レジスト14を加熱(レジスト14を焼き固める)して、レジスト14の上部の角部を丸める(丸め部14bを設ける)工程を行った後、図11に示すように、下地層13に付着した状態で、溝部14a内には、メッキによってCu層15とNi層16の金属性の上部層17を形成する工程を行う。
Next, as shown in FIG. 10, after the resist 14 is heated (resist 14 is baked and hardened), a corner of the upper portion of the resist 14 is rounded (rounded
次に、図12に示すように、レジスト14を除去する工程を行った後、図13に示すように、上部層17が位置する下地層13部分を除く下地層13を除去する工程を行うと、本発明の実装基板1の製造が完了する。
Next, after performing the process of removing the resist 14 as shown in FIG. 12, the process of removing the
そして、図13に示すように、配線パターン3とランド部4が下地層13と上部層17とで形成されると共に、レジスト14の除去工程、及び上部層17が位置する下地層13部分を除く下地層13の除去工程によってアンダーカット部4cが形成されるようになる。
Then, as shown in FIG. 13, the
また、図14は本発明の半導体部品の実装構造の第6実施例を示し、この第6実施例を説明すると、ランド部4は、絶縁基板2上に設けられた導電率の高い金属からなる下地層18と、この下地層18上に設けられ、下地層18よりも硬い金属からなる第1の上部層19と、この第1の上部層19上に設けられた第2の上部層20で形成されている。
FIG. 14 shows a sixth embodiment of the semiconductor component mounting structure according to the present invention. The sixth embodiment will be described. The
そして、下地層18は、1〜5μの厚みを有して、銅、又は銅を主成分とする合金、又は銀、又は銀を主成分とする合金で形成され、また、第1の上部層19は、0.3〜3.0μの厚みを有して、ニッケルで形成されると共に、第2の上部層20は、0.03〜1.0μの厚みを有して、金によって形成されている。
The
なお、その他の構成は、上記第1実施例と同様の構成を有し、同一部品に同一番号を付し、ここではその説明を省略する。
また、この第5実施例における実装基板の製造方法は、上記で説明した製造方法とは下地層18と上部19,20の材質が若干異なるが、上記製造方法と同様な工程で製造されるものである。
The other configurations are the same as those in the first embodiment, and the same parts are denoted by the same reference numerals, and the description thereof is omitted here.
Further, the manufacturing method of the mounting substrate in the fifth embodiment is manufactured in the same process as the manufacturing method described above, although the materials of the
1:実装基板
2:絶縁基板
3:配線パターン
4:ランド部
4a、4b:端面
4c:アンダーカット部
4d:溝部
4e:開放部
5:半導体部品
6:電極
7:バンプ
8:アンダーフィル
11:Ti層
12:Cu層
13:下地層
14:レジスト
14a:溝部
14b:丸み部
15:Cu層
16:Ni層
17:上部層
18:下地層
19:第1の上部層
20:第2の上部層
1: Mounting board 2: Insulating board 3: Wiring pattern 4:
Claims (8)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005118432A JP2006128606A (en) | 2004-09-29 | 2005-04-15 | Mounted structure for semiconductor component and method for manufacturing mounted substrate to be used therefor |
US11/385,582 US7456493B2 (en) | 2005-04-15 | 2006-03-20 | Structure for mounting semiconductor part in which bump and land portion are hardly detached from each other and method of manufacturing mounting substrate used therein |
CNB2006100753321A CN100416814C (en) | 2005-04-15 | 2006-04-12 | Structure for mounting semiconductor and method of manufacturing mounting substrate used therein |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004284419 | 2004-09-29 | ||
JP2005118432A JP2006128606A (en) | 2004-09-29 | 2005-04-15 | Mounted structure for semiconductor component and method for manufacturing mounted substrate to be used therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006128606A true JP2006128606A (en) | 2006-05-18 |
Family
ID=36722923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005118432A Withdrawn JP2006128606A (en) | 2004-09-29 | 2005-04-15 | Mounted structure for semiconductor component and method for manufacturing mounted substrate to be used therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006128606A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006210591A (en) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | Semiconductor apparatus and its manufacturing method |
JP2010118534A (en) * | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | Semiconductor device and method of manufacturing same |
JP2017069013A (en) * | 2015-09-30 | 2017-04-06 | ミネベアミツミ株式会社 | Planar lighting device |
WO2023053412A1 (en) * | 2021-09-30 | 2023-04-06 | 株式会社メイコー | Substrate having lands for soldering |
JP7454345B2 (en) | 2019-08-08 | 2024-03-22 | ローム株式会社 | Semiconductor devices and their manufacturing methods, and electronic equipment |
-
2005
- 2005-04-15 JP JP2005118432A patent/JP2006128606A/en not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006210591A (en) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | Semiconductor apparatus and its manufacturing method |
JP4573657B2 (en) * | 2005-01-27 | 2010-11-04 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
JP2010118534A (en) * | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | Semiconductor device and method of manufacturing same |
JP2017069013A (en) * | 2015-09-30 | 2017-04-06 | ミネベアミツミ株式会社 | Planar lighting device |
JP7454345B2 (en) | 2019-08-08 | 2024-03-22 | ローム株式会社 | Semiconductor devices and their manufacturing methods, and electronic equipment |
WO2023053412A1 (en) * | 2021-09-30 | 2023-04-06 | 株式会社メイコー | Substrate having lands for soldering |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7456493B2 (en) | Structure for mounting semiconductor part in which bump and land portion are hardly detached from each other and method of manufacturing mounting substrate used therein | |
US20100071944A1 (en) | Chip capacitor embedded pwb | |
JP4813255B2 (en) | WIRING BOARD, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE | |
JP2934202B2 (en) | Method for forming conductive bumps on wiring board | |
JP6453625B2 (en) | WIRING BOARD, MANUFACTURING METHOD THEREOF, AND ELECTRONIC COMPONENT DEVICE | |
TW200403827A (en) | Methods of forming electronic structures including conductive shunt layers and related structures | |
JP6137309B2 (en) | module | |
JP2014241320A (en) | Semiconductor device and method for manufacturing the same | |
US20010004133A1 (en) | Semiconductor device and manufacturing method therefor | |
JP6510897B2 (en) | Wiring board, method of manufacturing the same and electronic component device | |
JP2006128606A (en) | Mounted structure for semiconductor component and method for manufacturing mounted substrate to be used therefor | |
TW201715622A (en) | Semiconductor device and manufacturing method thereof, and lead frame and manufacturing method thereof for preventing terminals from falling from resin portion | |
US10374142B2 (en) | Surface acoustic wave device and manufacturing method therefor | |
JPS59139636A (en) | Bonding method | |
JP2725501B2 (en) | Solder bump structure and forming method | |
WO2001080299A1 (en) | Semiconductor device and fabrication method therefor | |
JP2005064203A (en) | Method for manufacturing multilayer wiring board | |
JP4745185B2 (en) | Manufacturing method of semiconductor circuit module | |
JP2007073748A (en) | Mounting structure for semiconductor component and method for manufacturing mounted substrate to be used therefor | |
KR100771971B1 (en) | Wiring board member for forming multilayer printed circuit board, method for producing same, and mulitilayer printed circuit board | |
JP2007048978A (en) | Semiconductor device and method for manufacturing same | |
JP2005268374A (en) | Semiconductor element, its manufacturing method, and semiconductor device | |
JP6458599B2 (en) | Terminal manufacturing method | |
JP4682844B2 (en) | Manufacturing method of joining member | |
JP6589448B2 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20071011 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080306 |
|
A977 | Report on retrieval |
Effective date: 20080327 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20090630 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090709 |