Nothing Special   »   [go: up one dir, main page]

JP2019145589A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2019145589A
JP2019145589A JP2018026364A JP2018026364A JP2019145589A JP 2019145589 A JP2019145589 A JP 2019145589A JP 2018026364 A JP2018026364 A JP 2018026364A JP 2018026364 A JP2018026364 A JP 2018026364A JP 2019145589 A JP2019145589 A JP 2019145589A
Authority
JP
Japan
Prior art keywords
gas
semiconductor device
film
manufacturing
material gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018026364A
Other languages
English (en)
Inventor
克晃 名取
Katsuaki Natori
克晃 名取
啓 若月
Satoshi Wakatsuki
啓 若月
政幸 北村
Masayuki Kitamura
政幸 北村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018026364A priority Critical patent/JP2019145589A/ja
Priority to US16/031,544 priority patent/US11139173B2/en
Publication of JP2019145589A publication Critical patent/JP2019145589A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】カバレッジに優れた膜を形成することが可能な半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法によれば、半導体装置を収容した空間内に、金属を還元する還元ガスを導入する。また、還元ガス導入後に、単体でフローしたときに前記金属をエッチングする材料ガスと材料ガスと異なる第１ガスの分圧比を予め設定し、設定された分圧比に基づき材料ガスおよび第１ガスを空間内に同時に導入することによって、半導体装置に金属を含む膜を形成する。【選択図】 図５

Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置の製造工程には、プラグまたは配線として機能する金属膜を形成する行程がある。この金属膜は、例えば、金属を含む材料ガスと、当該金属を還元する還元ガスとを用いる成膜工程によって形成できる。
特開２０１６−９８４０６号公報
上記金属膜の成膜工程では、例えば、材料ガスの圧力条件によっては、金属膜がエッチングされる現象が起こり得る。また、還元ガスに含まれる化合物の組成によっては、当該化合物の元素の一部が金属膜内に取り残される現象が起こり得る。これらの現象が発生すると、金属膜のカバレッジが悪化するおそれがある。
本発明の実施形態は、カバレッジに優れた膜を形成することが可能な半導体装置の製造方法を提供する。
本実施形態に係る半導体装置の製造方法では、半導体装置を収容した空間内に、金属を還元する還元ガスを導入する。また、還元ガス導入後に、単体でフローしたときに前記金属をエッチングする材料ガスと材料ガスと異なる第１ガスの分圧比を予め設定し、設定された分圧比に基づき材料ガスおよび第１ガスを空間内に同時に導入することによって、半導体装置に金属を含む膜を形成する。
トランジスタおよび素子分離膜の形成工程を示す断面図である。 ビアホールの形成工程を示す断面図である。 バリアメタル膜および金属膜の形成工程を示す断面図である。 金属膜を成膜する成膜装置の概略的な構成を示す図である。 金属膜の成膜工程を示す図である。 分圧比と成膜速度との関係を示すグラフである。 （ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。 積層体の形成工程を示す断面図である。 メモリホールの形成工程を示す断面図である。 メモリセルの形成工程を示す断面図である。 スリットの形成工程を示す断面図である。 ホールの形成工程を示す断面図である。 バリアメタル膜および金属膜の形成工程を示す断面図である。 絶縁膜でスリットを埋め込む工程を示す断面図である。 （ａ）、（ｂ）は、ＭｏＦ６とＳｉＨ４との組み合わせによる金属膜の堆積状態をモデル化した図である。 （ａ）、（ｂ）は、ＭｏＦ６とＳｉＨ３（ＣＨ３）との組み合わせによる金属膜の堆積状態をモデル化した図である。 還元ガスに占めるシリコン原子の含有割合と、モリブデン膜中のシリコン含有量との関係を示すグラフである。 還元ガスに占めるシリコン原子の含有割合と、モリブデン膜の成膜レートとの関係を示すグラフである。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図１〜図３は、本実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態に係る半導体装置１は、例えば、ワードライン（ＷＬ）が積層された三次元積層型半導体記憶装置に適用できる。図１〜図３には、当該半導体記憶装置のメモリセルに接続される周辺回路の一部を示す。ただし、本実施形態で説明する製造方法は、このような周辺回路の形成だけでなく、上記ワードラインの形成にも適用できる。以下、本実施形態に係る半導体装置１の製造工程について説明する。
図１に示すように、まず、トランジスタ１１および素子分離膜１２が半導体基板１０に形成される。半導体基板１０は、例えばシリコン基板を適用することができる。
トランジスタ１１は、半導体層１１ａと、拡散層１１ｂ、ゲート絶縁膜１１ｃと、ゲート電極１１ｄと、を有する。トランジスタ１１は、例えば、上述した三次元メモリのメモリセルを選択する選択トランジスタとして機能する。素子分離膜１２は、トランジスタ１１を他の素子と分離するために、ＳｉＯ２等の絶縁物を用いて形成される。
トランジスタ１１および素子分離膜１２の上には、層間絶縁膜２０が形成される。層間絶縁膜２０は、例えばＳｉＯ２を用いて形成される。層間絶縁膜２０は、多層膜であってもよい。
次に、図２に示すように、ビアホール３０が、マスクパターン及びエッチングを用いて層間絶縁膜２０に形成される。ビアホール３０は、拡散層１１ｂおよびゲート電極１１ｄに到達するように層間絶縁膜２０を貫通している。
次に、図３に示すように、バリアメタル膜３１および金属膜３２が順次にビアホール３０内に形成される。バリアメタル膜３１は、例えば、ＣＶＤ（Chemical Vapor Deposition）方式を用いて成膜される。バリアメタル膜３１は、例えばＴｉＮを用いることができる。
金属膜３２は、例えば、図４に示すＡＬＤ（Atomic Layer Deposition）方式の成膜装置４０を用いて成膜される。この成膜装置４０は、チャンバ４１と、弁４２、４３と、流量制御部４４と、を備える。
チャンバ４１は、半導体装置１を収容する。金属膜３２を形成するとき、例えば、チャンバ４１内の温度は約５００℃であり、チャンバ４１内の圧力は約１３３３Ｐａ（１０Ｔｏｒｒ）である。
弁４２は、キャリアガスとして機能する不活性ガス５０、および還元ガス５１の流路に設置されている。すなわち、不活性ガス５０および還元ガス５１は、それぞれのガスが格納された容器から流路を通してチャンバ４１に供給される。本実施形態では、不活性ガス５０および還元ガス５１は共通の流路を用いるが、別々の流路を用いてもよい。弁４３は、材料ガス５２およびエッチング抑制ガス（第１ガス）５３の流路に設けられている。すなわち、材料ガス５２およびエッチング抑制ガス５３は、材料ガス５２が格納された容器から流路を通してチャンバ４１に供給される。本実施形態では、材料ガス５２およびエッチング抑制ガス５３は共通の流路を用いるように示されているが、別々の流路を用いてもよい。流量制御部４４は、例えば材料ガス５２の流量を制御する。なお、不活性ガス５０、還元ガス５１、材料ガス５２およびエッチング抑制ガス５３のいずれかが同じ材料の場合は、流路および格納容器が共通していてもよい。
不活性ガス５０は、例えばアルゴンガスを適用できる。また、還元ガス５１は、例えば水素ガスを適用できる。さらに、金属膜３２の材料がモリブデンである場合、材料ガス５２は、例えばＭｏＣｌ５ガスを用いることができる。本実施形態において、材料ガス５２は、材料ガス５２単体でチャンバ４１内にフローしたときに、成膜レートがマイナスとなりエッチングが促進するエッチングガスである。つまり、材料ガス５２は単体でフローしたときに金属膜３２の材料（例えばモリブデン）をエッチングする。エッチング抑制ガス５３には、例えば水素ガスが用いられる。
本実施形態では、成膜装置４０が、図５に示すフロー図に基づいて金属膜３２をビアホール３０内に成膜する。以下、金属膜３２の成膜工程について説明する。
まず、弁４２を開いて不活性ガス５０をチャンバ４１内に導入する(ステップＳ１１)。このステップでは、不活性ガス５０がチャンバ４１内をパージする。
次に、不活性ガス５０を導入した状態で、還元ガス５１をチャンバ４１内に導入する(ステップＳ１２)。つまり、不活性ガス５０と還元ガス５１がチャンバ４１内に導入される。このステップでは、還元ガス５１に含まれた水素が半導体装置１の表面に吸着する。これにより、バリアメタル膜３１の表面酸化を抑制することができる。
次に、還元ガス５１の導入を停止する一方で、不活性ガス５０の導入を継続する(ステップＳ１３)。つまり、不活性ガス５０のみが導入される。これにより、チャンバ４１内を浮遊している水素がパージされる。このステップでは、チャンバ４１内の圧力を降圧することによってパージ効率を上げることができる。または、不活性ガス５０をチャンバ４１内に大量に導入し、一時的にチャンバ４１内の圧力を上昇させ、パージ効率を上げてもよい。
次に、弁４３を開いて材料ガス５２をチャンバ４１内に導入し、バリアメタル膜３１等の下地膜上に材料ガスを吸着させる（ステップＳ１４）。このとき、エッチング抑制ガス５３も材料ガス５２と同時にチャンバ４１内に導入する。このステップでは、流量制御部４４が材料ガス５２の流量を制御することによって、材料ガス５２とエッチング抑制ガス５３が最適な分圧比に制御されている。
例えば、流量制御部４４は、マスフローコントローラであり、材料ガス５２とエッチング抑制ガス５３との分圧比が最適になるように、予め設定された分圧比に基づいて材料ガス５２の分圧を制御する。例えば、流量制御部４４は、材料ガス５２の容器に設けられた温度制御機構であり、材料ガス５２とエッチング抑制ガス５３との分圧比が最適になるように、予め設定された温度に基づいて材料ガス５２の温度を制御する。本実施形態では、材料ガス５２の流量を制御することを述べたが、流量制御部４４の制御対象は、材料ガス５２に限定されず、エッチング抑制ガス５３の流量であってもよい。
なお、最適な分圧比については後述するが、材料ガス５２による金属膜３２のエッチングが促進されず、かつ、上述のステップＳ１４において成膜量が０〜０．０５ｎｍとなるような分圧比のことを指す。
図６は、分圧比と成膜速度との関係を示すグラフである。図６において、横軸は、材料ガス５２の分圧（Ｐ（ＭｏＣｌ５））とエッチング抑制ガス５３の分圧（Ｐ（Ｈ２））との比を示す。縦軸は、金属膜３２の成膜速度を示す。
図６に示すように、材料ガス５２の分圧が高い（エッチング抑制ガス５３の分圧が低い）条件では、材料ガス５２とエッチング抑制ガス５３を同時に導入した場合であっても成膜速度はマイナスとなり、材料ガス５２が、金属膜３２をエッチングする現象が起こり得る。そのため、金属膜３２を成膜することができない。
そこで、本実施形態では、材料ガス５２の分圧よりもエッチング抑制ガス５３の分圧を高く設定することによって、金属膜３２のエッチングを抑制する。例えば、材料ガス５２がＭｏＣｌ５ガスであり、エッチング抑制ガス５３が水素ガスである場合、エッチング抑制ガス５３の分圧は、材料ガス５２の分圧の１０００倍以上であることが望ましい。なお、分圧比は処理温度や圧力によって変化する。本実施形態では、成膜速度がプラスになるように、例えば、材料ガス５２の分圧を制御する。より好ましくは成膜量が０〜０．０５ｎｍとなるように分圧を制御する。例えば、成膜量が０．０５ｎｍ以上の場合、ＣＶＤ成分で成膜される膜厚（つまり、ステップＳ１４における成膜量）が大きくなり、カバレッジが悪化するおそれがある。
上記のような分圧条件のもと材料ガス５２およびエッチング抑制ガス５３を同時にチャンバ４１内に導入した後、材料ガス５２およびエッチング抑制ガス５３の導入を停止し不活性ガス５０をチャンバ４１内に導入する（ステップＳ１５）。これにより、チャンバ４１内を浮遊している物体がパージされる。
次に、還元ガス５１をチャンバ４１内に導入する（ステップＳ１６）。還元ガス５１を導入することにより、吸着した材料ガス５２が還元され、金属膜３２となる。
その後、還元ガス５１の導入を停止し、不活性ガス５０をチャンバ４１内に導入し、パージを行う（ステップＳ１７）。
その後、金属膜３２の厚さが所定の厚さに到達するまで、上記ステップＳ１２〜ステップＳ１７の動作が繰り返される。
以上説明した本実施形態によれば、材料ガス５２と同時に導入されたエッチング抑制ガス５３が、材料ガス５２による金属膜３２のエッチングを抑制するガスとして機能する。そのため、カバレッジに優れた金属膜３２を形成することが可能となる。
なお、金属膜３２の材料は、モリブデンに限定されず、例えばシリコンであってもよい。例えば、ＳｉＣｌ４ガスを材料ガス５２として用いる場合、ＳｉＣｌ４の分圧が高いと、材料ガス５２によるシリコンのエッチングが起こり得る。そこで、本実施形態と同様に、この材料ガス５２の分圧よりも高い分圧に設定されたエッチング抑制ガス５３（例えば水素ガス）を同時にチャンバ４１内に導入することによって、上記エッチングが抑制される。その結果、カバレッジに優れたシリコン膜を形成することが可能となる。
（第２実施形態）
図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。上述した第１実施形態と同様の構成には同じ符号を付し、詳細な説明を省略する。
図７（ａ）に示すように、ビアホール３０の一部が外側に湾曲する場合がある。この場合、第１実施形態で説明したステップＳ１２〜ステップＳ１７を繰り返しながら金属膜３２を形成すると、空洞(シーム)３３がビアホール３０内に発生する可能性がある。
そこで、本実施形態に係る半導体装置２では、図７（ｂ）に示すように、ビアホール３０の開口部を塞いでいる金属膜３２の一部分を材料ガス５２でエッチングする。このとき、不活性ガス５０はチャンバ４１内に導入されているが、エッチング抑制ガス５３はチャンバ４１内に導入されていない。
金属膜３２の一部をエッチングすることによって、空洞３３がビアホール３０から露出する。続いて、第１実施形態で説明したステップＳ１２〜ステップＳ１７を繰り返しながら金属膜３２を増膜する。その結果、図７（ｃ）に示すように、金属膜３２で空洞３３を埋め込むことができる。
以上説明した本実施形態では、材料ガス５２による金属のエッチング機能を利用することによって、金属膜３２で空洞３３を埋め込んでいる。そのため、成膜箇所の形状に関わらず、カバレッジに優れた膜を形成することが可能となる。
（第３実施形態）
図８〜図１４は、本実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態で説明する製造方法は、例えば、上述した三次元積層型半導体記憶装置のワードライン（ＷＬ）の形成に適用できる。ただし、この製造方法は、第１実施形態で説明した周辺回路の形成にも適用できる。以下、半導体装置３の製造工程について説明する。
まず、図８に示すように、積層体１０３が半導体基板１００上に形成される。半導体基板１００の表面には、選択トランジスタに接続された拡散層１０１が形成されている。また、半導体基板１００と積層体１０３との間には、層間絶縁膜１０２が形成されている。
積層体１０３では、絶縁層１０３ａと絶縁層１０３ｂとが交互に積層されている。絶縁層１０３ａは、例えば、ＳｉＮ層として形成される。絶縁層１０３ｂは、ＳｉＯ２層として形成される。絶縁層１０３ａおよび絶縁層１０３ｂは、例えばＣＶＤ方式により積層される。
次に、図９に示すように、メモリホール１０４が、例えばリソグラフィー法を用いて形成される。メモリホール１０４内には、メモリセルが形成される。メモリセルの形成工程では、図１０に示すように、ブロック層１０５、電荷蓄積層１０６、トンネル絶縁層１０７、チャネル層１０８、コア層１０９が順次に形成される。
本実施形態では、ブロック層１０５は、トリメチルアルミニウム（ＴＭＡ）ガスおよびオゾン（Ｏ３）ガスを用いてＡｌ２Ｏ３層として形成される。電荷蓄積層１０６は、トリジメチルアミノシラン（３ＤＭＡＳ）ガスとオゾンガスを用いてＳｉＮ層として形成される。トンネル絶縁層１０７は、ＳｉＯ２層として形成される。チャネル層１０８は、ポリシリコン層として形成される。チャネル層１０８は、拡散層１０１に電気的に接続されている。コア層１０９は、ＳｉＯ２層として形成される。
次に、図１１に示すように、リソグラフィーおよびＲＩＥ（Reactive Ion Etching）を用いてスリット１１０を形成する。スリット１１０は、メモリセルの周囲で積層体１０３を貫通する。
次に、例えば高温のリン酸溶液に半導体装置３を浸漬させることによって、絶縁層１０３ａをエッチングする。その結果、図１２に示すように、積層体１０３にはホール１１１が形成される。
次に、図１３に示すように、バリアメタル膜１１２および金属膜１１３を順次にホール１１１内に形成する。このとき、バリアメタル膜１１２および金属膜１１３の一部が、スリット１１０に残る。残った一部の膜は不要であるので、エッチングされる。最後に、図１４に示すように、ＳｉＯ２等の絶縁膜１１４がスリット１１０内に埋め込まれる。
図１３に示す工程において、バリアメタル膜１１２は、金属膜１１３に含まれた金属の拡散を防ぐための膜である。本実施形態では、バリアメタル膜１１２は、ＴｉＣｌ４ガスとＮＨ３ガスとを用いてＴｉＮ層として形成される。
金属膜１１３は、メモリセルを駆動するワードラインとして機能する。金属膜１１３は、第１実施形態で説明した成膜装置４０と同様のＡＬＤ（Atomic Layer Deposition）方式の成膜装置を用いて成膜される。以下、金属膜１１３の成膜工程について説明する。
図１５（ａ）および図１５（ｂ）は、ＭｏＦ６とＳｉＨ４との組み合わせによる金属膜の堆積状態をモデル化した図である。このモデルでは、材料ガスであるＭｏＦ６ガスと、還元ガスであるＳｉＨ４ガスとを交互に導入することによって、モリブデン（Ｍｏ）の堆積膜である金属膜１１３ａを形成する。
図１５（ａ）に示すように、ＭｏＦ６分子の体積は、ＳｉＨ４分子の体積よりも大きい。また、シリコン（Ｓｉ）原子の体積は、モリブデン原子の体積よりも小さい。そのため、図１５（ｂ）に示すように、全てのＳｉＨ４がＭｏＦ６と反応する前にシリコンがモリブデンに覆われてしまう可能性がある。その結果、金属膜１１３ａ中にシリコンが残留するので、モリブデンの抵抗率の上昇が懸念される。
そこで、ＳｉＨ４分子の一つの水素原子を、ハロゲン、アミノ基、またはアルキル基に変更すると、分子の体積が増加する。これにより、金属膜表面におけるシリコンの吸着量を減らすことが可能となる。
本実施形態では、ＳｉＨ３（ＣＨ３）ガスを還元ガスとして用いて金属膜１１３を形成する。具体的には、ＭｏＦ６ガスおよびＳｉＨ３（ＣＨ３）ガスの流量をそれぞれ１．６９×１０−２Ｐａ・ｍ３／ｓｅｃ（１００ｓｃｃｍ）とする。また、各ガスの導入は、０．１秒ずつ３００回繰り返す。また、ＭｏＦ６ガスの導入とＳｉＨ３（ＣＨ３）ガスの導入との間に、１秒間水素ガスを導入して反応空間をパージする。さらに、反応空間の圧力を約１３３．３Ｐａ（１Ｔｏｒｒ）に保持する。これらの成膜条件により、約３０ｎｍの厚さを有する金属膜１１３が形成される。
図１６（ａ）および図１６（ｂ）は、ＭｏＦ６とＳｉＨ３（ＣＨ３）との組み合わせによる金属膜の堆積状態をモデル化した図である。図１６（ａ）に示すＳｉＨ３（ＣＨ３）の分子の体積は、図１５（ａ）に示すＳｉＨ４分子の体積よりも大きい。そのため、金属膜１１３の表面に対するシリコンの吸着量が低減される。その結果、図１６（ｂ）に示すように、シリコンの残量が抑制される。よって、抵抗率の上昇を抑制することが可能となる。
なお、還元ガスに含まれる化合物は、Ｓｉ３ＣＨ３に限定されない。例えば、この化合物は、ＳｉＨ３Ｃｌ、ＳｉＨ３Ｎ（ＣＨ３）２、ＳｉＨ３Ｎ（ＣＨ３）（Ｃ２Ｈ５）、ＳｉＨ３Ｎ（Ｃ２Ｈ５）２、ＳｉＨ３Ｎ（Ｃ３Ｈ７）２、ＳｉＨ３Ｎ（Ｃ４Ｈ９）２、またはＳｉＨ３（Ｃ２Ｈ５）のいずれかであってもよい。
図１７は、還元ガスの化合物の元素数に占めるシリコン原子の含有割合と、モリブデン膜中のシリコン含有量との関係を示すグラフである。ここでは、水素は、化合物の元素数から除かれている。例えば、化合物がＳｉＨ４である場合、水素以外の元素はシリコンのみである。この場合、シリコン原子の含有割合は「１」となる。また、化合物がＳｉＨ３（ＣＨ３）である場合、水素以外の元素はシリコンおよび炭素（Ｃ）である。この場合、シリコン原子の含有割合は、「０．５」となる。
図１７に示すように、化合物に占めるシリコン原子の含有割合が低いと、モリブデン膜中のシリコン含有量が少なくなる。そのため、ＳｉＨ４分子よりも体積の大きな化合物を含む還元ガスを用いることによって、金属膜１１３の定位効率の上昇を抑制することができる。
図１８は、還元ガスの化合物の元素数に占めるシリコン原子の含有割合と、モリブデン膜の成膜レートとの関係を示すグラフである。ここでも、図１７と同様に、水素は化合物の元素数から除かれている。
図１８に示すように、化合物に占めるシリコン原子の含有割合が低くなるにつれて、モリブデン膜の成膜レートが低下する。したがって、シリコン含有量を抑制しつつ成膜レートを確保するためには、還元ガスの化合物は、シリコン原子の含有割合が「０．５」程度であることがより望ましい。
以上説明した本実施形態によれば、還元ガスが、シリコン原子と、３つの水素原子と、水素原子よりも体積の大きい分子と、を結合した化合物で構成されている。そのため、金属膜１１３に対するシリコンの吸着が抑制されるので、低抵抗の金属膜１１３を形成することができる。
なお、金属膜１１３の材料は、モリブデンに限定されず、例えばタングステンであってもよい。この場合、例えば、材料ガスであるＷＦ６ガスと、還元ガスであるＳｉＨ３Ｃｌガスとを交互に導入することによって、シリコン含有量の少ないタングステン膜を形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１〜４ 半導体装置、５０ 不活性ガス、５１ 還元ガス、５２ 材料ガス、５３ エッチング抑制ガス(第１ガス)、３２，１１３ 金属膜

Claims (10)

  1. 半導体装置を収容した空間内に、金属を還元する還元ガスを導入し、
    前記還元ガス導入後に、単体でフローしたときに前記金属をエッチングする材料ガスと前記材料ガスと異なる第１ガスの分圧比を予め設定し、前記設定された分圧比に基づき前記材料ガスおよび前記第１ガスとを前記空間内に同時に導入することによって、前記半導体装置に前記金属を含む膜を形成する、半導体装置の製造方法。
  2. 前記材料ガスおよび前記第１ガスを前記空間内に同時に導入した後に、前記空間を不活性ガスでパージし、前記パージ後に前記還元ガスを導入する、請求項１に記載の半導体装置の製造方法。
  3. 前記半導体装置のビアホール内に前記膜を形成する場合、前記ビアホールの開口部を覆う前記膜の一部分を前記材料ガスでエッチングし、
    前記エッチングの後に、前記材料ガスと前記第１ガスとを同時に導入することによって、前記膜で前記ビアホール内を埋め込む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記金属が、モリブデンであり、前記第１ガスが水素ガスである、請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記金属がモリブデンの場合、前記水素ガスの分圧が、前記材料ガスの分圧の１０００倍以上である、請求項４に記載の半導体装置の製造方法。
  6. 前記第１ガスの分圧は、前記材料ガスの分圧よりも高く設定されている、請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 前記第１ガスは、前記材料ガスのエッチングを抑制するガスとして用いられる、請求項１から６のいずれかに記載の半導体装置の製造方法。
  8. 半導体装置を収容した空間内に、金属を含む材料ガスと、前記金属を還元する還元ガスと、を交互に導入することによって、前記半導体装置に膜を形成する半導体装置の製造方法であって、
    前記還元ガスが、シリコン原子と、３つの水素原子と、前記水素原子よりも体積の大きい分子と、を結合した化合物を含む、半導体装置の製造方法。
  9. 前記化合物は、ＳｉＨ３Ｃｌ、ＳｉＨ３Ｎ（ＣＨ３）２、ＳｉＨ３Ｎ（ＣＨ３）（Ｃ２Ｈ５）、ＳｉＨ３Ｎ（Ｃ２Ｈ５）２、ＳｉＨ３Ｎ（Ｃ３Ｈ７）２、ＳｉＨ３Ｎ（Ｃ４Ｈ９）２、ＳｉＨ３（ＣＨ３）、ＳｉＨ３（Ｃ２Ｈ５）のいずれかである、請求項８に記載の半導体装置の製造方法。
  10. 前記金属が、モリブデンまたはタングステンである、請求項８または９に記載の半導体装置の製造方法。
JP2018026364A 2018-02-16 2018-02-16 半導体装置の製造方法 Pending JP2019145589A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018026364A JP2019145589A (ja) 2018-02-16 2018-02-16 半導体装置の製造方法
US16/031,544 US11139173B2 (en) 2018-02-16 2018-07-10 Production method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018026364A JP2019145589A (ja) 2018-02-16 2018-02-16 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2019145589A true JP2019145589A (ja) 2019-08-29

Family

ID=67618101

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018026364A Pending JP2019145589A (ja) 2018-02-16 2018-02-16 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US11139173B2 (ja)
JP (1) JP2019145589A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12010845B2 (en) 2020-09-14 2024-06-11 Kioxia Corporation Method for manufacturing semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7166950B2 (ja) 2019-02-07 2022-11-08 キオクシア株式会社 半導体製造装置および半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0192143B1 (en) 1985-02-09 1996-01-10 Asahi Kasei Kogyo Kabushiki Kaisha Permeable polymer membrane for desiccation of gas
US5240505A (en) * 1989-08-03 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of an apparatus for forming thin film for semiconductor device
ATE134070T1 (de) * 1989-09-26 1996-02-15 Canon Kk Verfahren zum herstellen einer abgeschiedenen schicht und verfahren zum herstellen einer halbleitervorrichtung
KR100238218B1 (ko) * 1996-11-29 2000-02-01 윤종용 반도체장치의 커패시터 제조방법
US5926737A (en) * 1997-08-19 1999-07-20 Tokyo Electron Limited Use of TiCl4 etchback process during integrated CVD-Ti/TiN wafer processing
KR100275738B1 (ko) * 1998-08-07 2000-12-15 윤종용 원자층 증착법을 이용한 박막 제조방법
US7405158B2 (en) * 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US7875556B2 (en) * 2005-05-16 2011-01-25 Air Products And Chemicals, Inc. Precursors for CVD silicon carbo-nitride and silicon nitride films
US20080099147A1 (en) * 2006-10-26 2008-05-01 Nyi Oo Myo Temperature controlled multi-gas distribution assembly
US20080119098A1 (en) * 2006-11-21 2008-05-22 Igor Palley Atomic layer deposition on fibrous materials
KR101804420B1 (ko) * 2010-06-14 2018-01-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6049395B2 (ja) 2011-12-09 2016-12-21 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
JP2016098406A (ja) 2014-11-21 2016-05-30 東京エレクトロン株式会社 モリブデン膜の成膜方法
WO2016098183A1 (ja) 2014-12-16 2016-06-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および記録媒体
US20180142345A1 (en) 2016-11-23 2018-05-24 Entegris, Inc. Low temperature molybdenum film deposition utilizing boron nucleation layers
JP6324609B1 (ja) 2017-06-21 2018-05-16 日本エア・リキード株式会社 固体材料容器およびその固体材料容器に固体材料が充填されている固体材料製品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12010845B2 (en) 2020-09-14 2024-06-11 Kioxia Corporation Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US11139173B2 (en) 2021-10-05
US20190259621A1 (en) 2019-08-22

Similar Documents

Publication Publication Date Title
JP7372247B2 (ja) 堆積方法
JP7574360B2 (ja) ３ｄ ｎａｎｄ及び他の用途のためのモリブデン充填
TWI784036B (zh) 層形成方法
KR20210148408A (ko) 루테늄으로 피처들을 충전하기 위한 방법들
KR101892344B1 (ko) 금속막의 성막 방법
US10388530B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
JP5710529B2 (ja) 半導体装置及びその製造方法
JP6125946B2 (ja) 半導体装置の製造方法、基板処理装置及びプログラム
US10066298B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
CN110678981A (zh) 3d-nand器件中用于字线分离的方法
JP2009260151A (ja) 金属ドープ層の形成方法、成膜装置及び記憶媒体
TW201530657A (zh) 薄膜形成方法及膜形成設備
KR100519376B1 (ko) 반도체 소자의 확산 방지막 형성 방법
KR20230118803A (ko) 억제제 분자를 사용한 고종횡비 구조의 증착 방법
TW202013606A (zh) 用於蝕刻期間之低介電常數溝槽保護的原子層沉積
JP2019145589A (ja) 半導体装置の製造方法
CN112510013A (zh) 半导体装置及其制造方法
JP6061385B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
KR20040053457A (ko) 반도체 소자의 제조 방법
US20130241068A1 (en) Semiconductor device and method for forming the same
US12010845B2 (en) Method for manufacturing semiconductor device
CN107794515A (zh) 通过形成基于烃的超薄膜对层进行保护的方法
CN116133367A (zh) 一种半导体薄膜形成方法、半导体结构及存储器
JP2006024667A (ja) 半導体装置の製造方法
JP2006147895A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180906