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JP2018093162A - ファン−アウト半導体パッケージ - Google Patents

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JP2018093162A JP2017113041A JP2017113041A JP2018093162A JP 2018093162 A JP2018093162 A JP 2018093162A JP 2017113041 A JP2017113041 A JP 2017113041A JP 2017113041 A JP2017113041 A JP 2017113041A JP 2018093162 A JP2018093162 A JP 2018093162A
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チャン キム、ビュン
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Yong Ho Baek
ホ ベク、ヨン
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Abstract

【課題】
半導体チップを複数含みながら、薄型化及び小型化でき、チップ間の連結距離短縮化によりノイズを最小限に抑え、低コスト及び高収率で製造可能なファン−アウト半導体パッケージを提供する。
【解決手段】
貫通孔を有する第１連結部材と、上記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面とその反対側に配置された非活性面を有する第１半導体チップが内蔵された第１パッケージと、上記第１連結部材及び上記第１パッケージの少なくとも一部を封止する封止材と、上記封止材上に配置され、上記活性面と向き合う第２連結部材と、上記第２連結部材上に配置され、第２半導体チップを含む第２パッケージと、を含み、上記第１及び第２連結部材はそれぞれ上記接続パッドと電気的に連結される再配線層を含み、上記第１及び第２パッケージは上記第２連結部材を介して電気的に連結されるファン−アウト半導体パッケージを提供する。
【選択図】図９

Description

本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関するものである。
一般に、複数の半導体チップを含むパッケージとしては、シリコンベースのインターポーザ基板を用いている。例えば、シリコンベースのインターポーザ基板上に第１半導体チップを実装し、これと並んで（ｓｉｄｅ−ｂｙ−ｓｉｄｅ）第２半導体チップを実装して、インターポーザ基板に形成した配線を電気的に連結する構造が開発された。
しかしながら、シリコンベースのインターポーザ基板には、シリコンの内部にＴＳＶを形成し、超微細回路を形成することが要求されるため価格の問題がある。また、パッケージの全体的な厚さが厚いため、小型化及び薄型化に限界が生じる。これを解決するための方法として、印刷回路基板内にシリコンブリッジを内蔵して複数の半導体チップを連結する方法などが開発されたが、工程が複雑となり収率が低下するという問題がある。
本発明の様々な目的の一つは、複数の半導体チップを含むにも拘らず、薄型化及び小型化が可能であり、チップ間の連結距離を短縮することでノイズを最小限に抑えることができ、低コスト及び高収率で製造することが可能なファン−アウト半導体パッケージを提供することにある。
本発明により提案する様々な解決手段の一つは、以下の構成を満たすファン−アウト半導体パッケージを提供することである。
例えば、本発明の一例によるファン−アウト半導体パッケージは、貫通孔を有する第１連結部材と、上記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び上記活性面の反対側に配置された非活性面を有する第１半導体チップが内蔵された第１チップパッケージと、上記第１連結部材及び上記第１チップパッケージの少なくとも一部を封止する封止材と、上記封止材上に配置され、上記活性面と向き合う第２連結部材と、上記第２連結部材上に配置され、第２半導体チップを含む第２チップパッケージと、を含み、上記第１及び第２連結部材はそれぞれ上記接続パッドと電気的に連結される再配線層を含み、上記第１及び第２チップパッケージは上記第２連結部材を介して電気的に連結される。
本発明の様々な効果の一効果は、複数の半導体チップを含むにも拘らず、薄型化及び小型化が可能であり、チップ間の連結距離を短縮することでノイズを最小限に抑えることができ、低コスト及び高収率で製造することが可能なファン−アウト半導体パッケージを提供することができることである。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの一例を概略的に示した断面図である。 図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な断面図である。 図９の第１チップパッケージの概略的な一製造例である。 図９の第１チップパッケージの概略的な一製造例である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 図９のファン−アウト半導体パッケージの概略的な一製造例である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、再配線層２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆うことができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、インターポーザ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のインターポーザ基板を用いることなく、電子機器のメインボード上に半導体チップを実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装することができる。
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。
以下では、複数の半導体チップを含むにも拘らず、薄型化及び小型化が可能であり、チップ間の連結距離を短縮することでノイズを最小限に抑えることができ、低コスト及び高収率で製造することが可能なファン−アウト半導体パッケージについて図面を参照して説明する。
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。
図１０は図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な断面図である。
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第１半導体チップ１２２が内蔵された第１チップパッケージ１２０と、第１連結部材１１０及び第１チップパッケージ１２０の少なくとも一部を封止する封止材１３０ａ、１３０ｂと、封止材１３０ａ、１３０ｂ上に配置され、活性面と向き合う第２連結部材１４０と、第２連結部材１４０上に配置され、第２半導体チップ１８１を含む第２チップパッケージ１８０と、第２連結部材１４０上に配置され、第３半導体チップ１９１を含む第３チップパッケージ１９０と、を含む。第１連結部材１１０は、接続パッド１２２Ｐと電気的に連結された再配線層１１２ａ、１１２ｂを含む。第２連結部材１４０は、接続パッド１２２Ｐと電気的に連結された再配線層１４２を含む。第１チップパッケージ１２０、第２チップパッケージ１８０、及び第３チップパッケージ１９０は、それぞれ第２連結部材１４０に含まれた再配線層１４２を介して互いに電気的に連結される。
このように、一例によるファン−アウト半導体パッケージ１００Ａは、第１チップパッケージ１２０を導入することで、まず第１半導体チップ１２２を別に再配線させることができる。また、再配線層１１２ａ、１１２ｂを有する第１連結部材１１０、及び再配線層１４２を有する第２連結部材１４０を導入することで配線をコンパクトに設計することができる。これにより、ファン−アウト半導体パッケージ１００Ａの厚さまたはサイズを最小限に抑えることができ、チップ間の連結距離を短縮させることができ、低コスト及び高収率で製造することが可能である。特に、第１半導体チップ１２２を第１チップパッケージ１２０の形態として導入することにより、第１連結部材１１０の貫通孔１１０Ｈにこれを配置する際に発生することがある封止材１３０ａ、１３０ｂの厚さ不均一を最小限に抑えることができる。また、封止材１３０ａ、１３０ｂの材質としてＡＢＦなどの絶縁材料を用いることができ、ＰＩＤ樹脂などの絶縁材料を用いた場合に比べてコストをさらに低減することができる。
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
第１連結部材１１０は、第１半導体チップ１２２の接続パッド１２２Ｐを再配線させる再配線層１１２ａ、１１２ｂを含むことで、第２連結部材１４０の再配線層１４２の層数を減少させることができる。必要に応じて、具体的な材料に応じてパッケージ１００Ａの剛性をさらに改善させることができ、封止材１３０ａ、１３０ｂの厚さ均一性を確保するなどの役割を果たすことができる。第１連結部材１１０により、一例によるファン−アウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の一部として用いられることができる。第１連結部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、第１チップパッケージ１２０が第１連結部材１１０と所定距離を隔てて離隔されるように配置される。第１チップパッケージ１２０の側面の周囲は第１連結部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形されることができ、その形態に応じて他の機能を担うことができる。
第１連結部材１１０は、絶縁層１１１と、絶縁層の下面に形成された第１再配線層１１２ａと、絶縁層の上面に形成された第２再配線層１１２ｂと、絶縁層を貫通し、第１再配線層１１２ａと第２再配線層１１２ｂを電気的に連結するビア１１３と、貫通孔１１０Ｈの壁面に配置された金属層１１５と、を含む。
絶縁層１１１の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）やアンクラッド銅張積層板（Ｕｎｃｌａｄ ＣＣＬ）などを用いてもよい。
再配線層１１２ａ、１１２ｂの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤパッド、接続端子パッドなどを含むことができる。
再配線層１１２ａ、１１２ｂの厚さは、第２連結部材１４０の再配線層１４２の厚さよりも厚ければよい。第１連結部材１１０は、第１半導体チップ１２２以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２連結部材１４０の再配線層１４２は、薄型化のために、相対的に小さく形成することができる。
ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に連結させ、その結果、第１連結部材１１０内に電気的経路を形成する。ビア１１３の形成物質としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１１３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、円筒状だけでなく、砂時計状など公知の全ての形状が適用されることができる。
金属層１１５は、付加的な構成で、第１チップパッケージ１２０から発生する熱を効果的に放出させる役割を果たすことができるとともに、第１チップパッケージ１２０から発生する電磁波を効果的に遮断することができる。金属層１１５は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。金属層１１５は、貫通孔１１０Ｈの壁面に配置され、第１チップパッケージ１２０の側面の周囲を断絶することなく囲むことができる。金属層１１５は、必要に応じてグランド（ＧＮＤ）パターンと連結されてグランド機能を担うことができる。
第１チップパッケージ１２０は、第１半導体チップ１２２と、第１半導体チップ１２２の少なくとも一部を囲む樹脂層１２３と、第１半導体チップ１２２の活性面上に配置され、接続パッド１２２Ｐと電気的に連結された配線層１２４ｂと、樹脂層１２３上に配置され、第１半導体チップ１２２の非活性面と向き合う金属層１２５と、を含む。配線層１２４ｂは、第１半導体チップ１２２の活性面上に配置された絶縁層１２４ａ上に配置され、絶縁層１２４ａを貫通するビア１２４ｃを介して接続パッド１２２Ｐと連結される。
第１半導体チップ１２２は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ、具体的には、アプリケーションプロセッサチップ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ：ＡＰ）、またはアナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであることができるが、これらに限定されるものではない。
第１半導体チップ１２２は、活性ウェハーをベースとして形成した集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができ、この場合、本体をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には様々な回路が形成されていることができる。接続パッド１２２Ｐは、第１半導体チップ１２２を他の構成要素と電気的に連結させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。本体上には接続パッド１２２Ｐを露出させるパッシベーション膜を形成することができる。パッシベーション膜は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。また、その他の絶縁膜を配置してもよい。
樹脂層１２３は絶縁物質を含む。この際、絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれらにシリカやアルミナなどの無機フィラーのような補強材を含む樹脂、具体的には、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。
絶縁層１２４ａは絶縁物質を含む。この際、絶縁物質としては、ＰＩＤ樹脂のような感光性絶縁物質を用いることができる。すなわち、絶縁層１２４ａは、感光性絶縁層であることができる。絶縁層１２４ａが多層で構成される場合、それぞれの絶縁層の物質は互いに同一であってもよく、必要に応じて互いに異なってもよい。絶縁層１２４ａが多層で構成される場合、これらが工程によって一体化され、その境界が不明確であってもよい。
配線層１２４ｂは、接続パッド１２２Ｐを１次的に再配線する。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。配線層１２４ｂは、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッドなどを含むことができる。
ビア１２４ｃは、互いに異なる層に形成された配線層１２４ｂと接続パッド１２２Ｐを電気的に連結させる。ビア１２４ｃの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１２４ｃは、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など当該技術分野において公知の全ての形状が適用されることができる。
金属層１２５は、付加的な構成で、第１半導体チップ１２２の非活性面から発生する熱をパッケージ１００Ａの下部に放出させる。また、第１半導体チップ１２２から発生する電磁波を効果的に遮断することができる。金属層１２５は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。金属層１２５は、樹脂層１２３上に配置され、第１半導体チップ１２２の非活性面を覆う。金属層１２５は、後述のフロントサイドビア１３３ｂと連結されてフロントサイド再配線層１３２ｂと電気的に連結されることができる。金属層１２５も、同様にグランド（ＧＮＤ）パターンと連結されてグランド機能を担うことができる。
封止材１３０ａ、１３０ｂは、第１連結部材１１０、第１チップパッケージ１２０などを保護することができる。封止形態は特に制限されず、第１連結部材１１０、第１チップパッケージ１２０などの少なくとも一部を囲む形態であればよい。例えば、第１封止材１３０ａは、第１連結部材及び第１チップパッケージ１２０の上側を覆うことができ、貫通孔１１０Ｈの壁面と第１チップパッケージ１２０の側面との間の空間を満たすことができる。また、第２封止材１３０ｂは、第１連結部材１１０及び第１チップパッケージ１２０の下側を覆うことができる。
封止材１３０ａ、１３０ｂは絶縁物質を含む。この際、絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれらに無機フィラーのような補強材が含まれた樹脂、具体的には、ＡＢＦなどを用いることができる。封止材１３０ａ、１３０ｂとして非感光性絶縁物質であるＡＢＦを用いる場合、バックサイドビア１３３ａまたはフロントサイドビア１３３ｂを形成する際にレーザー孔加工が可能であるため、ＰＩＤ樹脂を用いる場合に比べてコストを節減することができ、さらに流動性に優れるため厚さ均一性の確保にもより効果的であることができる。
バックサイド再配線層１３２ａは第１封止材１３０ａ上に配置する。バックサイド再配線層１３２ａは、再配線層１４２とともに接続パッド１２２Ｐを再配線することができ、第１〜第３チップパッケージ１２０、１８０、１９０を電気的に連結することができる。バックサイド再配線層１３２ａの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。バックサイド再配線層１３２ａは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
バックサイドビア１３３ａは、第１封止材１３０ａを貫通し、バックサイド再配線層１３２ａを第１チップパッケージ１２０及び第１連結部材１１０の第２再配線層１１２ｂと電気的に連結させる。バックサイドビア１３３ａは、レーザービアであってもよいため、比較的安価で形成することができる。バックサイドビア１３３ａの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。バックサイドビア１３３ａは、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状、円筒状など様々な形状が適用されることができる。
フロントサイド再配線層１３２ｂは第２封止材１３０ｂ上に配置する。フロントサイド再配線層１３２ｂの存在により、パッケージ１００Ａの下部にも電気的経路を形成することができ、外部との電気的連結も可能となる。フロントサイド再配線層１３２ｂの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。バックサイド再配線層１３２ａは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
フロントサイドビア１３３ｂは、第２封止材１３０ｂを貫通し、フロントサイド再配線層１３２ｂを第１連結部材１１０の第１再配線層１１２ａと電気的に連結させる。第１チップパッケージ１２０が金属層１２５を有する場合は、フロントサイド再配線層１３２ｂを第１チップパッケージ１２０の金属層１２５と電気的に連結させることもできる。フロントサイドビア１３３ｂは、レーザービアであってもよいため、比較的安価で形成することができる。フロントサイドビア１３３ｂの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。フロントサイドビア１３３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状、円筒状など様々な形状が適用されることができる。
第２連結部材１４０は、第１半導体チップ１２２の接続パッド１２２Ｐを再配線することができる。また、第２連結部材１４０により、第１チップパッケージ１２０、第２チップパッケージ１８０、及び第３チップパッケージ１９０が短い経路で電気的に連結されることができる。第２連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通し、再配線層１４２を連結するビア１４３と、を含む。第２連結部材１４０は、単層で形成してもよく、図面より多くの数の複数の層で設計してもよい。
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は、感光性絶縁層であってもよい。絶縁層１４１が感光性の性質を有する場合は、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であってもよい。絶縁層１４１が多層で構成される場合、それぞれの絶縁層の物質は互いに同一であってもよく、必要に応じて互いに異なってもよい。絶縁層１４１が多層で構成される場合、これらが工程によって一体化され、その境界が不明確であってもよい。
再配線層１４２は、接続パッド１２２Ｐを再配線することができる。また、第１〜第３チップパッケージ１２０、１８０、１９０を電気的に連結することができる。再配線層１４２の形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
露出している一部の再配線層１４２の表面には、必要に応じて表面処理層（不図示）をさらに形成することができる。表面処理層（不図示）は、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができるが、特に限定されるものではない。
ビア１４３は、互いに異なる層に形成された再配線層１４２、バックサイド再配線層１３２ａなどを電気的に連結させる。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状、円筒状など様々な形状が適用されることができる。
第１パッシベーション層１５０は、付加的な構成で、パッケージ１００Ａの下部を外部からの物理的損傷や化学的浸蝕などから保護するための構成である。第１パッシベーション層１５０は、フロントサイド再配線層１３２ｂの少なくとも一部を露出させる開口部を有することができる。このような開口部は、第１パッシベーション層１５０に数十〜数千個形成することができる。第１パッシベーション層１５０は、絶縁樹脂及び無機フィラーを含むが、ガラス繊維は含まなくてもよい。例えば、第１パッシベーション層１５０は、ＡＢＦであってもよいが、これに限定されるものではなく、感光性物質を含む絶縁物質、例えば、半田レジストであってもよい。
アンダーバンプ金属層１６０は、付加的な構成で、接続端子１７０の接続信頼性を向上させ、その結果、パッケージ１００Ａのボードレベル（ｂｏａｒｄ ｌｅｖｅｌ）の信頼性を改善するための付加的な構成である。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出したフロントサイド再配線層１３２ｂと連結される。アンダーバンプ金属層１６０は、第１パッシベーション層１５０の開口部に銅（Ｃｕ）などの金属を用いてメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）する方法で形成することができる。
接続端子１７０は、付加的な構成で、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための構成である。例えば、ファン−アウト半導体パッケージ１００Ａは、接続端子１７０を介して電子機器のメインボードに実装することができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、第１半導体チップ１２２の接続パッド１２２Ｐの数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。接続端子１７０が半田ボールである場合、接続端子１７０はアンダーバンプ金属層１６０の第１パッシベーション層１５０の一面上に延長されて形成された側面を覆うことができ、接続信頼性にさらに優れることができる。
接続端子１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、第１半導体チップ１２２が配置されている領域の外側に広がる再配線領域を意味する。すなわち、一例による半導体パッケージ１００Ａはファン−アウトパッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
第２パッシベーション層１５５は、付加的な構成で、パッケージ１００Ａの上部を外部からの物理的損傷や化学的浸蝕などから保護するための構成である。第２パッシベーション層１５５は、バックサイド再配線層１３２ａの少なくとも一部を露出させる開口部を有することができる。このような開口部は、第２パッシベーション層１５５に数十〜数千個形成することができる。第２パッシベーション層１５５は、絶縁樹脂及び無機フィラーを含むが、ガラス繊維は含まなくてもよい。例えば、第２パッシベーション層１５５は、ＡＢＦであってもよいが、これに限定されるものではなく、感光性物質を含む絶縁物質、例えば、半田レジストであってもよい。
第２チップパッケージ１８０及び第３チップパッケージ１９０は、それぞれ複数の第２半導体チップ１８１と複数の第３半導体チップ１９１を積層した積層パッケージであってもよい。複数の第２半導体チップ１８１及び複数の第３半導体チップ１９１は、それぞれ揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリー（例えば、Ｎａｎｄ Ｆｌａｓｈ）などのメモリ（Ｍｅｍｏｒｙ）であることができる。すなわち、第２チップパッケージ１８０及び第３チップパッケージ１９０は、それぞれＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）、ＷＩＯ（Ｗｉｄｅ Ｉ／Ｏ）などであることができるが、これらに限定されるものではない。上下に積層された複数の第２半導体チップ１８１は、第１接続部材１８２を介して連結されることができる。同様に、上下に積層された複数の第３半導体チップ１９１は、第２連結部材１９２を介して連結されることができる。第１接続部材１８２及び第２連結部材１９２は、それぞれシリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）であってもよく、または導電性物質で形成されたバンプであってもよいが、これらに限定されるものではない。第２チップパッケージ１８０及び第３チップパッケージ１９０は、それぞれ第１接続端子１８３及び第２接続端子１９３を介して、露出している第２連結部材１４０の再配線層と連結されることができる。第１接続端子１８３及び第２接続端子１９３は、それぞれ半田ボールや半田バンプであることができるが、これらに限定されるものではない。
図１１ａ及び図１１ｂは、図９の第１チップパッケージの概略的な一製造例である。
図１１ａを参照すると、まず、キャビティ１２１Ｈを有する基板１２１を用意する。基板１２１は、絶縁物質を含み、例えば、プリプレグ（Ｐｒｅｐｒｅｇ）、アンクラッド銅張積層板（Ｕｎｃｌａｄ ＣＣＬ）などであることができる。キャビティ１２１Ｈは、基板１２１を貫通し、レーザードリルや機械的ドリルなどで形成することができる。次に、基板１２１を粘着フィルム２０１に付着する。粘着フィルム２０１は、公知のテープであることができる。次に、粘着フィルム２０１の基板１２１のキャビティ１２１Ｈを介して露出した一面上に第１半導体チップ１２２を付着する。第１半導体チップ１２２は、活性面が粘着フィルム２０１に接するようにフェイス−ダウン（ｆａｃｅ−ｄｏｗｎ）の形態で付着することができる。
図１１ｂを参照すると、続いて樹脂層１２３を形成する。樹脂層１２３は、ＡＢＦなどであってもよく、樹脂層１２３の前駆体をラミネートするか、または塗布した後、硬化する方法で形成することができる。また、粘着フィルム２０１を剥離し、粘着フィルム２０１が剥離された第１半導体チップ１２２の活性面上にＰＩＤをラミネートするか、または塗布してから硬化する方法で絶縁層１２４ａを形成する。その後、フォトリソグラフィ法で絶縁層１２４ａを貫通する孔を形成する。次に、ドライフィルムなどでパターンを形成した後、めっきで孔及びパターンを満たし、シード層をエッチングする過程などにより配線層１２４ｂ及びビア１２４ｃを形成する。一連の過程を介して複数の第１チップパッケージ１２０が製造される。次に、スパッタリングなどを用いて樹脂層１２３上に金属層１２５を形成する。次に、ソーイング工程を行って複数の第１チップパッケージ１２０をソーイング（Ｓａｗｉｎｇ）する。ソーイング過程でダイシング（Ｄｉｃｉｎｇ）の幅を調節することで基板１２１を除去することができるが、後述のように、基板１２１を残すこともできる。
図１２ａ〜図１２ｄは、図９のファン−アウト半導体パッケージの概略的な一製造例である。
図１２ａを参照すると、まず、絶縁層１１１を用意する。絶縁層１１１の両面には、めっき工程などの便宜のために金属膜１１１ｃ、１１１ｄを両面に形成することができる。このような絶縁層１１１は、例えば、銅張積層板（ＣＣＬ）であってもよいが、これに限定されるものではない。次に、絶縁層１１１を貫通する貫通孔１１０Ｈを形成する。同時に、またはこれとは別に、ビア１１３のための孔を形成する。その後、ドライフィルムなどでパターンを形成した後、めっきで孔及びパターンを満たし、シード層をエッチングする過程などを介して再配線層１１２ａ、１１２ｂ、ビア１１３、及び金属層１１５を形成する。一連の過程を介して第１連結部材１１０が製造される。次に、第１連結部材１１０を粘着フィルム２０２に付着する。粘着フィルム２０２は、公知のテープであることができる。
図１２ｂを参照すると、次に、粘着フィルム２０２の第１連結部材１１０の貫通孔１１０Ｈを介して露出した一面上に、先に製造した第１チップパッケージ１２０を取り付ける。第１チップパッケージ１２０は、第１半導体チップ１２２の非活性面が粘着フィルム２０２を向くようにフェイス−アップ（ｆａｃｅ−ｕｐ）形態で付着することができる。次に、第１連結部材１１０及び第１チップパッケージ１２０の少なくとも一部を封止する第１封止材１３０ａを形成する。第１封止材１３０ａは、ＡＢＦなどであってもよく、第１封止材１３０ａの前駆体をラミネートするか、または塗布してから硬化する方法で形成することができる。ＡＢＦは樹脂の流動性が容易であるため、これを第１封止材１３０ａの材料として用いる場合、第１連結部材１１０の貫通孔１１０Ｈの壁面と第１チップパッケージ１２０の側面との間の空間を容易に満たすことができる。次に、粘着フィルム２０２を剥離する。次に、粘着フィルム２０２が剥離された第１連結部材１１０の第１再配線層１１２ａ及び第１チップパッケージ１２０の金属層１２５上に第１連結部材１１０及び第１チップパッケージ１２０の少なくとも一部を封止する第２封止材１３０ｂを形成する。第２封止材１３０ｂは、ＡＢＦなどであってもよく、第２封止材１３０ｂの前駆体をラミネートするか、塗布してから硬化する方法で形成することができる。
図１２ｃを参照すると、次に、バックサイドビア１３３ａ及びフロントサイドビア１３３ｂを形成するために、第１封止材１３０ａ及び第２封止材１３０ｂにこれらをそれぞれ貫通する孔を形成する。この際、第１封止材１３０ａ及び第２封止材１３０ｂは、非感光性絶縁物質を含むことができるため、レーザードリルや機械的ドリルを用いて孔を形成することができる。その結果、工程コストを削減することができる。その後、ドライフィルムなどで第１封止材１３０ａ及び第２封止材１３０ｂ上にそれぞれパターンを形成した後、めっきで孔及びパターンを満たし、シード層をエッチングする過程などを介してバックサイド再配線層１３２ａ、バックサイドビア１３３ａ、フロントサイド再配線層１３２ｂ、及びフロントサイドビア１３３ｂを形成する。次に、第２封止材１３０ｂ上にフロントサイド再配線層１３２ｂの少なくとも一部を露出させる開口部を有する第１パッシベーション層１５０を形成する。第１パッシベーション層１５０は、半田レジストの前駆体などをラミネートするか、塗布してから硬化する方法で形成することができる。一方、第１パッシベーション層１５０は、これとは異なって、後述の第２連結部材１４０を形成してから形成することもできる。すなわち、工程の順序は異なってもよい。
図１２ｄを参照すると、次に、第１封止材１３０ａ上に第２連結部材１４０を形成する。第２連結部材１４０は、第１封止材１３０ａ上にバックサイド再配線層１３２ａを埋め込む絶縁層１４１を形成し、フォトリソグラフィ法などを用いて絶縁層１４１にビア１４３を形成するための孔を形成し、絶縁層１４１上にドライフィルムなどを用いてパターンを形成し、めっきなどで孔及びパターンを満たす方法で再配線層１４２及びビア１４３を形成し、このような過程を繰り返す方法で形成することができる。次に、第２連結部材１４０上に第２連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部を有する第２パッシベーション層１５５を形成する。第２パッシベーション層１５５は、半田レジストの前駆体などをラミネートするか、または塗布してから硬化する方法などで形成することができる。一方、第２パッシベーション層１５５は、第２連結部材１４０を形成した後、第１パッシベーション層１５０を形成する際にともに形成することもできる。次に、事前に準備した第２チップパッケージ１８０及び第３チップパッケージ１９０を第２パッシベーション層１５５上に実装する。また、第１パッシベーション層１５０上にアンダーバンプ金属層１６０及び接続端子１７０を公知の方法を用いて形成する。一連の過程を介して上述の一例によるファン−アウト半導体パッケージ１００Ａが製造されることができる。
図１３はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、上述のファン−アウト半導体パッケージ１００Ａにおいて、第１チップパッケージ１２０がキャビティ１２１Ｈを有する基板１２１をさらに含む。すなわち、第１チップパッケージ１２０の製造過程でダイシングの幅を調節することで基板１２１を第１チップパッケージ１２０に残すことができる。この場合、反り（Ｗａｒｐａｇｅ）の制御などに有効であることができる。第１半導体チップ１２２は、キャビティ１２１Ｈに配置され、基板１２１は第１半導体チップ１２２の側面の周囲を取り囲むように残っていることができる。
説明していないその他の構成については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
図１４はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図１４を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、第１連結部材１１０が、第２封止材１３０ｂと接する第１絶縁層１１１ａと、第２封止材１３０ｂと接し、第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２Ｐと電気的に連結される。第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃは、それぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結される。
第１再配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合、第１再配線層１１２ａの厚さが原因で発生する段差を最小限に抑えることができる。第１再配線層１１２ａは、第１絶縁層１１１ａの内部にリセスされることができる。また、その結果、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面とが段差を有することができる。これにより、第１封止材１３０ａの形成物質がブリードして、第１再配線層１１２ａが汚染されることを防止することができる。
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２連結部材１４０の再配線層１４２の厚さよりも厚ければよい。第１連結部材１１０は、第１半導体チップ１２２以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。一方、第２連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
その他の構成または製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。一方、他の一例によるファン−アウト半導体パッケージ１００Ｂの特徴が、他の一例によるファン−アウト半導体パッケージ１００Ｃにも適用され得ることはいうまでもない。
図１５はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図１５を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｄは、第１連結部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１２ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２Ｐと電気的に連結される。第１連結部材１１０がより多くの数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、第２連結部材１４０をさらに簡素化することができる。これにより、第２連結部材１４０の形成過程で発生する不良による収率の低下を改善することができる。一方、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。
第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さが厚ければよい。第１絶縁層１１１ａは、基本的に剛性を維持させるために相対的に厚ければよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの数の再配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、ガラス繊維、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｃ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦフィルムまたはＰＩＤフィルムであってもよいが、これに限定されるものではない。同様の観点から、第１絶縁層１１１ａを貫通する第１ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３ビア１１３ｂ、１１３ｃより直径が大きければよい。
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第２連結部材１４０の再配線層１４２の厚さよりも厚ければよい。第１連結部材１１０は、第１半導体チップ１２２以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄも、より大きいサイズに形成することができる。一方、第２連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
その他の構成または製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。一方、他の一例によるファン−アウト半導体パッケージ１００Ｂの特徴が、他の一例によるファン−アウト半導体パッケージ１００Ｄにも適用され得ることはいうまでもない。
本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことはいうまでもない。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた「一例」または「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 再配線層
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ〜１００Ｄ ファン−アウト半導体パッケージ
１１０ 第１連結部材
１１１、１１１ａ、１１１ｂ、１１１ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 再配線層
１１３、１１３ａ、１１３ｂ、１１３ｃ ビア
１２０ 第１チップパッケージ
１２１ 基板
１２２ 第１半導体チップ
１２２Ｐ 接続パッド
１２３ 樹脂層
１２４ａ 絶縁層
１２４ｂ 配線層
１２４ｃ ビア
１２５ 金属層
１３０ａ、１３０ｂ 封止材
１４０ 第２連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１３２ａ バックサイド再配線層
１３３ａ バックサイドビア
１３２ｂ フロントサイド再配線層
１３３ｂ フロントサイドビア
１５０、１５５ パッシベーション層
１６０ アンダーバンプ金属層
１７０ 接続端子
１８０ 第２チップパッケージ
１８１ 第２半導体チップ
１８２ 第１接続部材
１８３ 第１接続端子
１９０ 第３チップパッケージ
１９１ 第３半導体チップ
１９２ 第２連結部材
１９３ 第２接続端子
２０１、２０２ 粘着フィルム

Claims (16)

  1. 貫通孔を有する第１連結部材と、
    前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面と前記活性面の反対側に配置された非活性面を有する第１半導体チップが内蔵された第１チップパッケージと、
    前記第１連結部材及び前記第１チップパッケージの少なくとも一部を封止する封止材と、
    前記封止材上に配置され、前記活性面と向き合う第２連結部材と、
    前記第２連結部材上に配置され、第２半導体チップを含む第２チップパッケージと、を含み、
    前記第１連結部材及び前記第２連結部材はそれぞれ前記第１半導体チップの接続パッドと電気的に連結される再配線層を含み、
    前記第１チップパッケージ及び前記第２チップパッケージは前記第２連結部材を介して電気的に連結される、ファン−アウト半導体パッケージ。
  2. 前記第１チップパッケージは、前記第１半導体チップと、前記第１半導体チップの少なくとも一部を囲む樹脂層と、前記第１半導体チップの活性面上に配置され、前記第１半導体チップの接続パッドと電気的に連結された配線層と、を含む、請求項１に記載のファン−アウト半導体パッケージ。
  3. 前記配線層は、前記第１半導体チップのファン−アウト領域まで拡張される、請求項２に記載のファン−アウト半導体パッケージ。
  4. 前記第１チップパッケージは、キャビティを有する基板をさらに含み、
    前記第１半導体チップは前記キャビティに配置される、請求項２または請求項３に記載のファン−アウト半導体パッケージ。
  5. 前記第１チップパッケージは、前記樹脂層上に配置され、前記第１半導体チップの非活性面と向き合う金属層をさらに含む、請求項２から請求項４の何れか一項に記載のファン−アウト半導体パッケージ。
  6. 前記封止材上に配置され、前記非活性面と向き合うフロントサイド再配線層と、
    前記封止材を貫通し、前記フロントサイド再配線層を前記金属層と電気的に連結させるフロントサイドビアと、をさらに含む、請求項５に記載のファン−アウト半導体パッケージ。
  7. 前記第１チップパッケージは、前記第１半導体チップの活性面上に配置され、前記配線層が配置される絶縁層をさらに含み、
    前記第２連結部材は、前記封止材上に配置され、前記第２連結部材の再配線層が配置される絶縁層をさらに含み、
    前記第１チップパッケージの絶縁層は感光性絶縁物質を含み、
    前記封止材は非感光性絶縁物質を含み、
    前記第２連結部材の絶縁層は感光性絶縁物質を含む、請求項２から請求項６の何れか一項に記載のファン−アウト半導体パッケージ。
  8. 前記封止材は、前記第１連結部材及び前記第１チップパッケージの上側を覆い、前記貫通孔の壁面と前記第１チップパッケージの側面との間の空間を満たす第１封止材と、前記第１連結部材及び前記第１チップパッケージの下側を覆う第２封止材と、を含む、請求項１から請求項７の何れか一項に記載のファン−アウト半導体パッケージ。
  9. 前記第１封止材上に配置されたバックサイド再配線層と、
    前記第１封止材を貫通し、前記バックサイド再配線層を前記第１チップパッケージ及び前記第１連結部材の再配線層と連結させるバックサイドビアと、をさらに含み、
    前記バックサイド再配線層は前記第２連結部材に埋め込まれる、請求項８に記載のファン−アウト半導体パッケージ。
  10. 前記第２封止材上に配置されたフロントサイド再配線層と、
    前記第２封止材を貫通し、前記フロントサイド再配線層を前記第１連結部材の再配線層と電気的に連結させるフロントサイドビアと、をさらに含む、請求項８または請求項９に記載のファン−アウト半導体パッケージ。
  11. 前記フロントサイド再配線層上に配置され、前記フロントサイド再配線層の少なくとも一部を露出させる第１開口部を有するパッシベーション層と、
    前記第１開口部上に配置されたアンダーバンプ金属層と、
    前記アンダーバンプ金属層上に配置された接続端子と、をさらに含む、請求項１０に記載のファン−アウト半導体パッケージ。
  12. 前記第２チップパッケージは、前記第２半導体チップが複数個積層された構造である、請求項１から請求項１１の何れか一項に記載のファン−アウト半導体パッケージ。
  13. 前記第１連結部材は、第１絶縁層と、前記封止材と接し、前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側の反対側上に配置された第２再配線層と、を含む、請求項１から請求項１２の何れか一項に記載のファン−アウト半導体パッケージ。
  14. 前記第１連結部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含む、請求項１３に記載のファン−アウト半導体パッケージ。
  15. 前記第１連結部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、前記第１絶縁層上に配置され、前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、を含む、請求項１から請求項１４の何れか一項に記載のファン−アウト半導体パッケージ。
  16. 前記第１連結部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含む、請求項１５に記載のファン−アウト半導体パッケージ。
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