JP2017200177A - Ｐｌｌ回路、受信装置および無線通信装置 - Google Patents

Abstract

【課題】ロック時間の高速化と低位相雑音化を両立するＰＬＬ回路を提供することにある。【解決手段】ＰＬＬ回路は、位相比較回路と、第１チャージポンプ回路と、第２チャージポンプ回路と、高速化用フィルタと、低位相雑音用フィルタと、充放電回路と、前記低位相雑音用フィルタの出力に基づいて発振する電圧制御発振器と、を備える。位相比較回路がロック状態を検出しない場合は、高速化用フィルタの出力に基づいて低位相雑音用フィルタを充放電し、位相比較回路がロック状態を検出する場合は、高速化用フィルタの出力を低位相雑音用フィルタから電気的に分離する。【選択図】図１

Description

本開示はＰＬＬ回路に関し、例えば周波数ホッピングを行う受信装置や無線通信装置に適用可能である。

無線通信器等の通信装置では周波数シンセサイザ用の位相同期ループ（Phase Locked Loop；ＰＬＬ））回路が使用されている。ＰＬＬ回路にはロック時間の高速化と低位相雑音化の両立が求められ、１つのループフィルタを高速化用と低位相雑音用の２つのフィルタとして機能するようにスイッチで切り替えて行うことが提案されている（例えば、特開平６−２７６０９０号公報（特許文献１））。

特開平６−２７６０９０号公報

特許文献１に記載されるような１つのループフィルタの機能をスイッチで切り替える方法等では、入力基準信号等を変えて周波数を変更する場合、フィルタ機能の切り替え時にＰＬＬの同期が外れて再同期までに時間がかかるため高速化が難しい。
本開示の課題はロック時間の高速化と低位相雑音化を両立するＰＬＬ回路を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、ＰＬＬ回路は、基準信号と比較信号との位相を比較して位相差に基づくパルス信号を生成する位相比較回路と、前記パルス信号に基づいた電圧を生成する第１チャージポンプ回路と、前記パルス信号に基づいた電圧を生成する第２チャージポンプ回路と、前記第１チャージポンプ回路の出力電圧から不要周波数成分を除く高速化用フィルタと、前記第２チャージポンプ回路の出力電圧から不要周波数成分を除く低位相雑音用フィルタと、前記高速化用フィルタの出力に基づいて前記低位相雑音用フィルタを充放電する充放電回路と、前記低位相雑音用フィルタの出力に基づいて発振する電圧制御発振器と、を備える。前記電圧制御発振器の出力に基づく信号を前記比較信号とする。前記位相比較回路がロック状態を検出しない場合は、前記高速化用フィルタの出力に基づいて前記低位相雑音用フィルタを充放電し、前記位相比較回路がロック状態を検出する場合は、前記高速化用フィルタの出力を前記低位相雑音用フィルタから電気的に分離する。

上記ＰＬＬ回路によれば、ロック時間の高速化と低位相雑音化を両立することができる。

実施例１に係るＰＬＬ回路を説明するためのブロック図 図１の高速化用フィルタの構成を示す回路図 図１の低位相雑音用フィルタの構成を示す回路図 図１の充放電回路の構成を示す回路図 図１の位相比較回路の動作を説明するためのタイミング図 図１のＰＬＬ回路の動作を説明するためのタイミング図 実施例１に係る受信機を説明するためのブロック図 一般的なＰＬＬ回路を説明するためのブロック図 実施例２に係るＰＬＬ回路を説明するためのブロック図 図９の高速化用フィルタの構成を示す回路図 図９の低位相雑音用フィルタの構成を示す回路図 図９の充放電回路の構成を示す回路図

まず、一般的なＰＬＬ回路について図８を用いて説明する。図８は一般的なＰＬＬ回路を示すブロック図である。ＰＬＬ回路８０において、位相比較回路８１には入力基準（リファレンス）信号（ＩＮ）が与えられ、位相比較回路８１は入力基準信号（ＩＮ）と電圧制御発振器（Voltage-Controlled Oscillator；ＶＣＯ）８４の出力信号（ＯＵＴ）とを比較して位相誤差を検出し、位相誤差信号をチャージポンプ回路８２に与える。チャージポンプ回路８２は位相誤差信号に応じた電流をループフィルタ８３に流し込むものであり、ループフィルタ８３は入力雑音や位相ジッタなどの不要周波数成分を除去して電圧制御発振器８４に与える。電圧制御発振器８４はループフィルタ８３の出力に応じた周波数の信号を発振し、出力信号（ＯＵＴ）として出力するとともに、位相比較回路８１にフィードバックする。なお、電圧制御発振器８４は入力された電圧によって出力周波数を制御することができる発振器であり、例えば可変容量ダイオードに入力電圧を加え、その静電容量の変化で発振周波数を制御する。

ＰＬＬ回路８０の動作についてより詳細に説明すると、入力基準信号（ＩＮ）と自走周波数で発振している電圧制御発振器８４の出力信号（ＯＵＴ）の一部とが位相比較回路８１によって位相比較され、位相誤差信号が出力される。この位相誤差信号はチャージポンプ回路８２によって電流に変換されてループフィルタ８３に与えられ、入力基準信号（ＩＮ）に重畳している雑音および位相ジッタ成分が除去され、電圧制御発振器８４の制御入力に与えられる。電圧制御発振器８４の出力信号（ＯＵＴ）が位相比較回路８１に与えられているため、この回路はループを構成し、入力基準信号（ＩＮ）と出力信号（ＯＵＴ）の位相が一致した時点でロック状態となる。ループフィルタ８３の帯域幅は、ロック状態におけるトラッキング時の残留雑音量と応答速度の兼ね合いによって決められる。

ところで、ＰＬＬ回路８０は入力基準信号（ＩＮ）に雑音が重畳していたり、位相ジッタが重畳していたりする場合、ループはこれらの擾乱に対しても追随するため、周波数性の雑音が発生する。これを少なくするためには、ループフィルタ８３の帯域幅を狭くする必要があるが、そうすれば過渡応答が遅くなってしまい、ループのフェーズロックに要する時間が長くなってしまうという課題がある。

ＰＬＬ回路において、ロック時間の高速化と低位相雑音化の両立化について説明する。ロック時間を高速化するためにはＰＬＬの帯域を広くすることが必要になる。ＰＬＬ帯域内の位相雑音はリファレンス信号の位相雑音に依存するため、ＰＬＬの対象となる電圧制御発振器の位相雑音に依存しない。ＰＬＬ帯域内の低位相雑音化を行うためにはリファレンス信号を低位相雑音化する必要があるが、一般的にＰＬＬの帯域が広くなるにつれて電圧制御発振器の位相雑音よりも低位相雑音にすることができなくなる。

ロック時間の高速化と低位相雑音化を両立する方法として、実施形態に係るＰＬＬ回路ではＰＬＬフィルタ（ループフィルタ）の構成により低位相雑音化する。まず、低位相雑音用のＰＬＬフィルタと、ロック時間の高速化用のＰＬＬフィルタを設ける。特許文献１に開示される技術では、入力基準信号を変えて周波数を変更する場合、２つのフィルタをスイッチで切り替えて周波数の変更を行うことになるが、フィルタの切り替え時にＰＬＬの同期が外れて再同期までに時間がかかるため高速化が難しい。一方、実施形態に係るＰＬＬ回路では、ＰＬＬフィルタをスイッチで切り替えるのでは無く、高速化用のＰＬＬフィルタにより低位相雑音用のＰＬＬフィルタを充放電する動作としている。高速化用のＰＬＬフィルタと低位相雑音用のＰＬＬフィルタが並行して動作している。充放電が完了すれば、２つ高速化用のＰＬＬフィルタの出力と低位相雑音用のＰＬＬフィルタの出力との電位差が無くなり、同期が外れることなくＰＬＬフィルタを切り替えることができる。

これにより、実施形態に係るＰＬＬ回路はロック時間の高速化と低位相雑音化とを両立させることが可能となる。また、無線設備規則により、占有帯域幅が狭い通信方式ほど低い位相雑音を要求されるが、実施形態に係るＰＬＬ回路を用いることにより、占有帯域幅が狭い通信方式においての周波数変更時間を短縮ことが可能となる。

以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

まず、実施例１に係るＰＬＬ回路の構成について図１〜４を用いて説明する。図１は実施例１に係るＰＬＬ回路を示すブロック図である。図２は図１の高速化用フィルタの構成を示す回路図である。図３は図１の低位相雑音用フィルタの構成を示す回路図である。図４は図１の充放電回路の構成を示す回路図である。

実施例１に係るＰＬＬ回路１０は、位相比較回路１１と、第１チャージポンプ回路１２ａと、第２チャージポンプ回路１２ｂと、高速化用フィルタ１３ａと、低位相雑音用フィルタ１３ｂと、電圧制御発振器（ＶＣＯ）１４と、プログラマブル分周回路１５と、充放電回路１６と、を備える。

図２に示すように、高速化用フィルタ１３ａは、一端がノードＮ１ａに接続され他端がノードＮ２ａに接続される抵抗Ｒ１ａと、一端がノードＮ２ａに接続される容量Ｃ１ａと、一端が容量Ｃ１ａの他端に接続され他端が基準電位に接続されるＲ２ａと、一端が容量Ｃ１ａの他端に接続され他端が基準電位に接続される容量Ｃ２ａとで構成される。図３に示すように、低位相雑音用フィルタ１３ｂは、一端がノードＮ１ｂに接続され他端がノードＮ２ｂに接続される抵抗Ｒ１ｂと、一端がノードＮ２ｂに接続される容量Ｃ１ｂと、一端が容量Ｃ１ｂの他端に接続され他端が基準電位に接続されるＲ２ｂと、一端が容量Ｃ１ｂの他端に接続され他端が基準電位に接続される容量Ｃ２ｂとで構成される。

図４に示すように、充放電回路１６は充電回路１６ｃと放電回路１６ｄとを並列接続して構成される。放電回路１６ｄは、入力端子（＋）が高速化用フィルタ１３ａの出力（ノードＮ２ａ）に接続されるオペアンプ１６１ｄと、一端がオペアンプ１６１ｃの出力に接続され他端がノードＮｄに接続される抵抗１６２ｄと、一端が電源に接続され他端がノードＮｄに接続されるスイッチ１６３ｄと、入力端子（＋）にノードＮｄが接続されるオペアンプ１６４ｄと、アノードがオペアンプ１６４ｄの出力に接続されカソードがオペアンプ１６４ｄの反転入力端子（−）に接続されるダイオード１６５ｄとで構成される。オペアンプ１６１ｄの出力は反転入力端子（−）に入力されボルテージフォローワを構成する。スイッチ１６３ｄは位相比較回路１１から出力されるロック検出信号（ＬＤＳ）で開閉が制御される。スイッチ１６３ｄは例えばＮチャネルＭＯＳトランジスタで構成される。

充電回路１６ｃは、入力端子（＋）が低位相雑音用フィルタ１３ｂの出力（ノードＮ２ｂ）に接続されるオペアンプ１６１ｃと、一端がオペアンプ１６１ｃの出力に接続され他端がノードＮｃに接続される抵抗１６２ｃと、一端が基準電源に接続され他端がノードＮｃに接続されるスイッチ１６３ｃと、入力端子（＋）にノードＮｃが接続されるオペアンプ１６４ｃと、カソードがオペアンプ１６４ｃの出力に接続されアノードがオペアンプ１６４ｃの反転入力端子（−）に接続されるダイオード１６５ｃとで構成される。オペアンプ１６１ｃの出力は反転入力端子（−）に入力されボルテージフォローワを構成する。スイッチ１６３ｃは位相比較回路１１から出力されるロック検出信号（ＬＤＳ）で開閉が制御される。スイッチ１６３ｃは例えばＮチャネルＭＯＳトランジスタで構成される。

次に、ＰＬＬ回路１０の動作ついて図５、６を用いて説明する。図５は図１の位相比較回路の動作を説明するためのタイミング図である。図６は図１のＰＬＬ回路の動作を説明するためのタイミング図である。

図５に示すように、位相比較回路１１にはリファレンス信号（ＲＥＲ）が与えられ、位相比較回路１１はこのリファレンス信号（ＲＥＦ）とプログラマブル分周回路１５の出力信号（ＯＰＤ）とを比較して位相誤差を検出し、位相誤差に対応するパルス信号（位相誤差信号（ＰＤＳ））生成し、第１チャージポンプ回路１２ａおよび第２チャージポンプ回路１２ｂに与える。チャージポンプ回路１２ａおよび第２チャージポンプ回路１２ｂは位相誤差信号（ＰＤＳ）に応じた電圧をそれぞれ高速化用フィルタ１３ａおよび低位相雑音用フィルタ１３ｂに印加するものである。

ＰＬＬ回路１０が同期（ロック）している場合、低位相雑音用フィルタ１３ｂは第２チャージポンプ回路１２ｂの出力電圧から入力雑音や位相ジッタなどの不要周波数成分を除去して電圧制御発振器１４に与える。電圧制御発振器１４は低位相雑音用フィルタ１３ｂの出力に応じた周波数の信号を発振し、出力信号（ＯＵＴ）として出力するとともに、プログラマブル分周回路１５を介して位相比較回路１１にフィードバックする。なお、ＰＬＬ回路１０がロックしている場合、ロック検出信号は活性化され（例えば、Ｈｉｇｈになり）、充電回路１６ｃおよび放電回路１６ｄは動作せず、高速化用フィルタ１３ａの出力は低位相雑音用フィルタ１３ｂに影響を与えない。これにより、低位相雑音化が可能となる。

ＰＬＬ回路の周波数変更を行う場合のようにレファレンス信号（ＲＥＦ）が変化したり、プログラマブル分周回路の分周比の変更により分周信号（ＯＰＤ）が変化したりして、ＰＬＬ回路１０がアンロックしている場合、ロック検出信号は非活性化され（例えば、Ｌｏｗになり）、充電回路１６ｃおよび放電回路１６ｄは動作可能になる。高速化用フィルタ１３ａは第１チャージポンプ回路１２ａの出力電圧から入力雑音や位相ジッタなどの不要周波数成分を除去して、充電回路１６ｃおよび放電回路１６ｄにより、高速化用フィルタ１３ａにより低位相雑音用フィルタ１３ｂを充放電する。図６では充電回路１６ｃにより充電する場合を示しており、高速化用フィルタ１３ａが充電回路１６ｃ介して充電することにより、ノードＮ２ｂの充電が速くなり、高速ロック化が可能になる。なお、図６の破線Ａは高速化用フィルタを用いない場合を示している。

また、上述したように、高速化用フィルタ１３ａにより低位相雑音用フィルタ１３ｂを充放電する動作としている。充放電が完了すれば、高速化用フィルタ１３ａの出力（ノードＮ２ａ）と低位相雑音用フィルタ１３ｂの出力（ノードＮ２ｂ）との電位差が無くなり、ＰＬＬが同期する。また、ＰＬＬが同期した場合にはロック検出信号（ＬＤＳ）によって充放電回路１６のダイオード１６５ｃ、１６５ｄを逆バイアスとすることで高速化用フィルタ１３ａの出力（ノードＮ２ａ）を低位相雑音用フィルタ１３ｂの出力（ノードＮ２ｂ）から電気的に分離し、低位相雑音用フィルタ１３ｂの出力のみを電圧制御発振器１４に接続させる。よって、実施例に係るＰＬＬ回路はＰＬＬが同期した状態のまま、高速化用フィルタと低位相雑音用フィルタを切り替えることができる。

次に、実施例１に係るＰＬＬ回路を用いた受信機について図７を用いて説明する。図７は実施例１に係るＰＬＬ回路を用いた受信機の構成を示すブロック図である。実施例１に係る受信機７０では、アンテナ７１から入力した信号をプリフィルタ７２およびプリアンプ７３を介してミキサ７４に入力し、ＰＬＬ回路１０の出力はアンプ７Ｂ介してミキサ７４に入力して周波数変換する。また、ミキサ７４の出力は中間フィルタ（ＩＦフィルタ）７５、ポストアンプ７６を介してミキサ７７に入力し、発振器７Ｃの出力をミキサ７７に入力してベースバンドに周波数変換する。さらに、ミキサ７７の出力はアンプ７８を介して出力される。

ＰＬＬ回路１０は発振器７９の出力をリファレンス信号（ＲＥＦ）として入力する。制御回路７ＡはＰＬＬ回路１０のプログラマブル分周回路１５の設定やリファレンスの設定（発振器７９の代わりにリファレンスにＤＤＳ（Direct Digital Synthesizer）やＰＬＬを使う場合）の制御を行う。発振器７９の周波数やプログラマブル分周回路１５の分周比を変更することにより発振周波数を変えることができる。

ＰＬＬ回路１０はロック時間の高速化および低位相雑音化が可能であるので、複数の周波数を切り換えて（周波数ホッピング）送受信する無線装置などに用いることが可能である。

実施例２に係るＰＬＬ回路の構成について図９〜１２を用いて説明する。図９は実施例２に係るＰＬＬ回路を示すブロック図である。図１０は図９の高速化用フィルタの構成を示す回路図である。図１１は図９の低位相雑音用フィルタの構成を示す回路図である。図１２は図９の充放電回路の構成を示す回路図である。

実施例２に係るＰＬＬ回路２０は、位相比較回路１１と、第１チャージポンプ回路１２ａと、第２チャージポンプ回路１２ｂと、高速化用フィルタ２３ａと、低位相雑音用フィルタ２３ｂと、電圧制御発振器（ＶＣＯ）１４と、プログラマブル分周回路１５と、充放電回路２６と、を備える。

図１０に示すように、高速化用フィルタ２３ａは、一端がノードＮ１ａに接続され他端が基準電位に接続される容量Ｃ１１ａと、一端がノードＮ１ａに接続される抵抗Ｒ１１ａと、一端が抵抗Ｒ１１ａの他端に接続され他端が基準電位に接続されるＣ１２ａと、一端がノードＮ１ａに接続され他端がノードＮ２ａに接続される抵抗Ｒ１２ａと、一端がノードＮ２ａに接続され他端が基準電位に接続される容量Ｃ１３ａとで構成される。図１１に示すように、低位相雑音用フィルタ２３ｂは、一端がノードＮ１ｂに接続され他端が基準電位に接続される容量Ｃ１１ｂと、一端がノードＮ１ｂに接続される抵抗Ｒ１１ｂと、一端が抵抗Ｒ１１ｂの他端（ノードＮ３ｂ）に接続され他端が基準電位に接続されるＣ１２ｂと、一端がノードＮ１ｂに接続され他端がノードＮ２ｂに接続される抵抗Ｒ１２ｂと、一端がノードＮ２ｂに接続され他端が基準電位に接続される容量Ｃ１３ｂとで構成される。

図１２に示すように、充放電回路２６は充電回路１６ｃと放電回路２６ｄとを並列接続して構成される。放電回路２６ｄは、入力端子（＋）が高速化用フィルタ２３ａの出力（ノードＮ２ａ）に接続されるオペアンプ１６１ｄと、一端がオペアンプ１６１ｄの出力に接続され他端がオペアンプ１６４ｄの入力端子（＋）に接続される抵抗２６２ｄと、アノードがオペアンプ１６４ｄの出力に接続されカソードがオペアンプ１６４ｄの反転入力端子（−）に接続されるダイオード１６５ｄと、一端が抵抗２６６ｄに接続され他端が基準電位に接続されるスイッチ２６３ｄと、他端がオペアンプ１６１ｄの反転入力端子（−）に接続される抵抗２６６ｄと一端がオペアンプ１６１ｄの反転入力端子（−）に接続され他端がオペアンプ１６１ｃの出力に接続される抵抗２６７ｄで構成される。スイッチ２６３ｄは位相比較回路１１から出力されるロック検出信号（ＬＤＳ）で開閉が制御される。スイッチ２６３ｄは例えばＮチャネルＭＯＳトランジスタで構成される。

充電回路１６ｃは、入力端子（＋）が低位相雑音用フィルタ１３ｂの出力（ノードＮ２ｂ）に接続されるオペアンプ１６１ｃと、一端がオペアンプ１６１ｃの出力に接続され他端がノードＮｃに接続される抵抗１６２ｃと、一端が基準電源に接続され他端がノードＮｃに接続されるスイッチ１６３ｃと、入力端子（＋）にノードＮｃが接続されるオペアンプ１６４ｃと、カソードがオペアンプ１６４ｃの出力に接続されアノードがオペアンプ１６４ｃの反転入力端子（−）に接続されるダイオード１６５ｃとで構成される。オペアンプ１６１ｃの出力は反転入力端子（−）に入力されボルテージフォローワを構成する。スイッチ１６３ｃは位相比較回路１１から出力されるロック検出信号（ＬＤＳ）で開閉が制御される。スイッチ１６３ｃは例えばＮチャネルＭＯＳトランジスタで構成される。

充放電回路２６は低位相雑音用フィルタ２３ｂを構成する容量毎に用意され、充放電回路２６の出力は低位相雑音用フィルタ２３ｂを構成する容量の基準電位と接続されていない他端（ノードＮ１ｂ、Ｎ２ｂ、Ｎ３ｂ）に接続される。本実施例では低位相雑音用フィルタ１３ｂは３つの容量（Ｃ１１ｂ、Ｃ１２ｂ、Ｃ１３ｂ）で構成されているため、３つの充放電回路を備える。

ＰＬＬ回路２０は実施例１のＰＬＬ回路１０と同様な動作を行う。ＰＬＬ回路２０の動作ついて図５、６を用いて説明する。

図５に示すように、位相比較回路１１にはリファレンス信号（ＲＥＲ）が与えられ、位相比較回路１１はこのリファレンス信号（ＲＥＦ）とプログラマブル分周回路１５の出力信号（ＯＰＤ）とを比較して位相誤差を検出し、位相誤差に対応するパルス信号（位相誤差信号（ＰＤＳ））生成し、第１チャージポンプ回路１２ａおよび第２チャージポンプ回路１２ｂに与える。チャージポンプ回路１２ａおよび第２チャージポンプ回路１２ｂは位相誤差信号（ＰＤＳ）に応じた電圧をそれぞれ高速化用フィルタ２３ａおよび低位相雑音用フィルタ２３ｂに印加するものである。

ＰＬＬ回路２０が同期（ロック）している場合、低位相雑音用フィルタ２３ｂは第２チャージポンプ回路１２ｂの出力電圧から入力雑音や位相ジッタなどの不要周波数成分を除去して電圧制御発振器１４に与える。電圧制御発振器１４は低位相雑音用フィルタ２３ｂの出力に応じた周波数の信号を発振し、出力信号（ＯＵＴ）として出力するとともに、プログラマブル分周回路１５を介して位相比較回路１１にフィードバックする。なお、ＰＬＬ回路１０がロックしている場合、ロック検出信号は活性化され（例えば、Ｈｉｇｈになり）、充電回路１６ｃおよび放電回路２６ｄは動作せず、高速化用フィルタ２３ａの出力は低位相雑音用フィルタ２３ｂに影響を与えない。これにより、低位相雑音化が可能となる。

ＰＬＬ回路の周波数変更を行う場合のようにレファレンス信号（ＲＥＦ）が変化したり、プログラマブル分周回路の分周比の変更により分周信号（ＯＰＤ）が変化したりして、ＰＬＬ回路２０がアンロックしている場合、ロック検出信号は非活性化され（例えば、Ｌｏｗになり）、充電回路１６ｃおよび放電回路２６ｄは動作可能になる。高速化用フィルタ２３ａは第１チャージポンプ回路１２ａの出力電圧から入力雑音や位相ジッタなどの不要周波数成分を除去して、充電回路１６ｃおよび放電回路２６ｄにより、高速化用フィルタ２３ａにより低位相雑音用フィルタ２３ｂを充放電する。図６では充電回路１６ｃにより充電する場合を示しており、高速化用フィルタ２３ａが充電回路１６ｃ介して充電することにより、低位相雑音用フィルタ２３ｂの充電が速くなり、高速ロック化が可能になる。なお、図６の破線Ａは高速化用フィルタを用いない場合を示している。

また、上述したように、高速化用フィルタ２３ａにより低位相雑音用フィルタ２３ｂを充放電する動作としている。充放電が完了すれば、高速化用フィルタ２３ａの出力（ノードＮ２ａ）と低位相雑音用フィルタ２３ｂの各容量Ｃ１１ｂ、Ｃ１２ｂ、Ｃ１３ｂとの電位差が無くなり、ＰＬＬが同期する。また、ＰＬＬが同期した場合にはロック検出信号（ＬＤＳ）によって充放電回路１６のダイオード１６５ｃ、１６５ｄを逆バイアスとすることで高速化用フィルタ２３ａの出力（ノードＮ２ａ）を低位相雑音用フィルタ２３ｂの各容量Ｃ１１ｂ、Ｃ１２ｂ、Ｃ１３ｂから電気的に分離し、低位相雑音用フィルタ２３ｂの出力のみを電圧制御発振器１４に接続させる。よって、実施例２に係るＰＬＬ回路はＰＬＬが同期した状態のまま、高速化用フィルタと低位相雑音用フィルタを切り替えることができる。

受信機７０は実施例１に係るＰＬＬ回路１０に代えて実施例２に係るＰＬＬ回路２０を用いることができる。

実施例１の充放電回路は実施例２のＰＬＬ回路に使用することができ、実施例２の充放電回路は実施例１のＰＬＬ回路に使用することができる。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

ＰＬＬ回路１０、２０を受信機に用いることについて上述したが、ＰＬＬ回路１０、２０は送信機に用いることができることはいうまでもない。

スイッチ１６３ｄはＮチャネルＭＯＳトランジスタで構成される例を説明したが、ＰチャネルＭＯＳトランジスタで構成するようにしてもよい。この場合、スイッチを制御する信号はスイッチ１６３ｃを制御するロック検出信号（ＬＤＳ）の反転信号を用いる。

ＰＬＬ回路１０、２０は位相比較回路１１と電圧制御発振器１４との間にプログラマブル分周回路１５を備えているが、プログラマブル分周回路１５を備えず電圧制御発振器１４の出力を位相比較回路１１に入力するようにしてもよい。

１０・・・ＰＬＬ回路
１１・・・位相比較回路
１２ａ・・・第１チャージポンプ回路
１２ｂ・・・第２チャージポンプ回路
１３ａ・・・高速化用フィルタ
１３ｂ・・・低位相雑音用フィルタ
１４・・・電圧制御発振器（ＶＣＯ）
１５・・・プログラマブル分周回路
１６・・・充放電回路
１６ｃ・・・充電回路
１６１ｃ・・・オペアンプ
１６２ｃ・・・抵抗
１６３ｃ・・・スイッチ
１６４ｃ・・・オペアンプ
１６５ｃ・・・ダイオード
１６ｄ・・・放電回路
１６１ｄ・・・オペアンプ
１６２ｄ・・・抵抗
１６３ｄ・・・スイッチ
１６４ｄ・・・オペアンプ
１６５ｄ・・・ダイオード

Claims (5)

1. 基準信号と比較信号との位相を比較して位相差に基づくパルス信号を生成する位相比較回路と、
   前記パルス信号に基づいた電圧を生成する第１チャージポンプ回路と、
   前記パルス信号に基づいた電圧を生成する第２チャージポンプ回路と、
   前記第１チャージポンプ回路の出力電圧から不要周波数成分を除く高速化用フィルタと、
   前記第２チャージポンプ回路の出力電圧から不要周波数成分を除く低位相雑音用フィルタと、
   前記高速化用フィルタの出力に基づいて前記低位相雑音用フィルタを充放電する充放電回路と、
   前記低位相雑音用フィルタの出力に基づいて発振する電圧制御発振器と、
   を備え、
   前記電圧制御発振器の出力に基づく信号を前記比較信号とし、
   前記位相比較回路がロック状態を検出しない場合は、前記高速化用フィルタの出力に基づいて前記低位相雑音用フィルタを充放電し、
   前記位相比較回路がロック状態を検出する場合は、前記高速化用フィルタの出力を前記低位相雑音用フィルタから電気的に分離する
   ＰＬＬ回路。
2. 請求項１において、
   前記充放電回路はダイオードと前記ダイオードを逆バイスする回路とを備え、
   前記位相比較回路からのロック検出信号がロック状態を示していないときは、前記高速化用フィルタの出力に基づいて前記低位相雑音用フィルタを充放電し、
   前記位相比較回路からのロック検出信号がロック状態を示しているときは、前記回路によって前記ダイオードを逆バイアスし、前記高速化用フィルタの出力を前記低位相雑音用フィルタから電気的に分離する
   ＰＬＬ回路。
3. 請求項２において、
   前記高速化用フィルタおよび前記低位相雑音用フィルタはそれぞれ抵抗と容量とで構成され、
   前記充放電回路の出力は前記低位相雑音用フィルタの容量に接続される
   ＰＬＬ回路。
4. 請求項１乃至３のいずれか１項のＰＬＬ回路と、アンテナからの受信信号と前記ＰＬＬ回路の出力とによって周波数変換する混合器と、を備える受信装置。
5. 請求項４の受信装置と送信装置とを備え、複数の周波数を切り換えて送受信する無線通信装置。

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