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JP2017163057A - 半導体記憶装置 - Google Patents

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Abstract

【課題】集積度が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板の第１方向側に設けられた第１配線と、前記第１配線の前記第１方向側に設けられた第２配線と、前記第２配線の前記第１方向側に設けられ、前記第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差する第２方向に延びる複数の第３配線と、前記第３配線の前記第１方向側に設けられた第４配線と、前記第１方向に延び、前記複数の第３配線を貫通し、一端部が前記第２配線に接続された半導体部材と、前記半導体部材と前記第３配線との間に設けられた電荷蓄積部材と、前記第１配線と前記第４配線との間に接続され、前記第２配線及び前記複数の第３配線から絶縁された導電部材と、を備える。前記第３配線は、前記導電部材の前記第２方向両側に配置されており、前記第３配線における前記導電部材の前記第２方向両側に配置された部分は、一体的に形成されている。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルが形成される。また、このような積層型の半導体記憶装置において、より一層の高集積化を図るために、メモリセルを制御する制御回路の一部を、半導体基板と積層体との間に配置することが考えられる。
特開２００７−２６６１４３号公報
実施形態の目的は、集積度が高い半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、基板と、前記基板の第１方向側に設けられた第１配線と、前記第１配線の前記第１方向側に設けられた第２配線と、前記第２配線の前記第１方向側に設けられ、前記第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差する第２方向に延びる複数の第３配線と、前記第３配線の前記第１方向側に設けられた第４配線と、前記第１方向に延び、前記複数の第３配線を貫通し、一端部が前記第２配線に接続された半導体部材と、前記半導体部材と前記第３配線との間に設けられた電荷蓄積部材と、前記第１配線と前記第４配線との間に接続され、前記第２配線及び前記複数の第３配線から絶縁された導電部材と、を備える。前記第３配線は、前記導電部材の前記第２方向両側に配置されており、前記第３配線における前記導電部材の前記第２方向両側に配置された部分は、一体的に形成されている。
第１の実施形態に係る半導体記憶装置を示す平面図である。 第１の実施形態に係る半導体記憶装置を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を示す断面図である。 第１の実施形態に係る半導体記憶装置のメモリセルを示す一部拡大断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 比較例に係る半導体記憶装置を示す平面図である。 第２の実施形態に係る半導体記憶装置を示す平面図である。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、本実施形態に係る半導体記憶装置を示す断面図である。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図である。
図４は、本実施形態に係る半導体記憶装置のメモリセルを示す一部拡大断面図である。
図２は、後述するワード線ＷＬに対して平行なＹＺ断面を示し、図３（ａ）及び（ｂ）は、後述するビット線５２に対して平行なＸＺ断面を示す。また、図３（ａ）はメモリセル領域ＲＭＣを示し、図３（ｂ）は貫通ビア領域ＲＶを示す。なお、各図は模式的なものであり、例えば構成要素の数及び寸法比は図間において必ずしも一致していない。
図１、図２、図３（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、例えばシリコンからなる半導体基板１０が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板１０の上面１０ａに対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向、すなわち上下方向を「Ｚ方向」とする。本明細書においては、Ｚ方向のうち、上面１０ａが向いている方向を「上」ともいい、その逆方向を「下」ともいうが、この区別は便宜的なものであり、重力の方向とは無関係である。
半導体基板１０の上面１０ａにおいては、メモリアレイ領域ＲＡが設定されており、メモリアレイ領域ＲＡの周囲には周辺回路領域ＲＣが設定されている。周辺回路領域ＲＣにおけるメモリアレイ領域ＲＡのＹ方向片側に位置する領域には、ロウデコーダＲＤが形成されている。ロウデコーダＲＤは、後述するメモリセルを制御する制御回路の一部である。
メモリアレイ領域ＲＡにおいては、半導体基板１０の上層部分にＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１２が選択的に設けられている。ＳＴＩ１２により、半導体基板１０の上層部分は複数の半導体領域１３に区画されている。少なくとも一部の半導体領域１３内には、ソース層１４及びドレイン層１５が形成されている。半導体基板１０上であって、ソース層１４とドレイン層１５の間の領域の直上域には、ゲート絶縁膜１６及びゲート電極１７が設けられている。これにより、半導体基板１０の上面１０ａには、複数の電界効果型のトランジスタ１８が形成されている。
半導体基板１０上には、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜６０が設けられている。層間絶縁膜６０内には、複数層、例えば３層の配線２２が設けられている。半導体基板１０と最下層の配線２２との間には、コンタクト２３が接続されている。Ｚ方向において離隔した配線２２間には、ビア２４が接続されている。トランジスタ１８、配線２２、コンタクト２３及びビア２４により、集積回路２０が形成されている。集積回路２０は、上述の制御回路の他の一部であり、例えば、センスアンプである。なお、図２、図３（ａ）及び（ｂ）に示すトランジスタ１８、配線２２、コンタクト２３及びビア２４の配置、サイズ及び接続関係は模式的なものである。
最上層の配線２２上には、埋込ソース線３１が設けられている。埋込ソース線３１は、例えば、タングステン（Ｗ）からなる下層部分とシリコン（Ｓｉ）からなる上層部分を含む２層膜である。埋込ソース線３１はＹ方向において複数の部分に分かれており、メモリセル領域ＲＭＣには配置されており、貫通ビア領域ＲＶには配置されていない。埋込ソース線３１の各部分には、集積回路２０から電位が供給される。なお、埋込ソース線３１は、後述する貫通ビア４４が貫通できる穴が開いていれば、Ｙ方向において複数の部分に分かれていなくてもよい。
埋込ソース線３１上には、積層体３２が設けられている。積層体３２においては、例えばシリコン酸化物からなる絶縁膜３３と、導電性材料からなる電極膜３４とがＺ方向に沿って交互に積層されている。
積層体３２内には、複数の絶縁板３６が設けられている。絶縁板３６は例えばシリコン酸化物からなり、その下端は埋込ソース線３１に接している。絶縁板３６の形状はＹＺ平面に沿って拡がる板状である。絶縁板３６により、積層体３２はＸ方向において複数の部分に分断されており、各電極膜３４の形状はＹ方向に延びる配線状となっている。
Ｘ方向において隣り合う絶縁板３６間には、Ｙ方向に延びる絶縁部材３７が設けられている。絶縁部材３７は、例えば、Ｘ方向において隣り合う絶縁板３６間の中央に位置している。絶縁部材３７は、積層体３２の上部内に配置されており、上から１層以上の電極膜３４をＸ方向に沿ってそれぞれ２本に分断している。この分断された電極膜３４が上部選択ゲート線ＳＧＤとして機能する。図１は、絶縁部材３７が上から３層の電極膜３４を分断する例を示している。図３（ａ）及び（ｂ）は、絶縁部材３７が上から１層の電極膜３４を分断する例を示している。
メモリアレイ領域ＲＡには、正階段領域ＲＳＲ、ピラー配置領域ＲＰ、ダミー階段領域ＲＳＤが設けられており、Ｙ方向に沿ってこの順に配列されている。すなわち、ピラー配置領域ＲＰのＹ方向両側に、正階段領域ＲＳＲ及びダミー階段領域ＲＳＤが配置されている。後述するように、積層体３２は、正階段領域ＲＳＲ及びダミー階段領域ＲＳＤにおいて、階段状に加工されている。
ピラー配置領域ＲＰにおいては、積層体３２内に、Ｚ方向に延びるシリコンピラー４１が設けられている。シリコンピラー４１はポリシリコンからなり、その形状は下端部が閉塞した円筒形である。シリコンピラー４１の下端は埋込ソース線３１に接続され、上端は積層体３２の上面に到達している。シリコンピラー４１の側面上には、メモリ膜４２が設けられている。
ピラー配置領域ＲＰには、メモリセル領域ＲＭＣ、貫通ビア領域ＲＶ、メモリセル領域ＲＭＣが設けられており、Ｙ方向に沿ってこの順に配列されている。すなわち、Ｙ方向において離隔した２ヶ所のメモリセル領域ＲＭＣ間に、貫通ビア領域ＲＶが配置されている。
メモリセル領域ＲＭＣにおいては、Ｚ方向から見て、絶縁膜３６と絶縁部材３７との間に、シリコンピラー４１が複数列、例えば４列に沿って周期的に配列されている。各列はＹ方向に延び、隣り合う列間では、Ｙ方向におけるシリコンピラー４１の位置が半周期分ずれている。各シリコンピラー４１上にはプラグ５１が設けられており、その上にはＸ方向に延びるビット線５２が設けられている。これにより、シリコンピラー４１はプラグ５１を介してビット線５２に接続されている。なお、図１においては、積層体３２よりも上方に配置された構成要素は、図示していない。
貫通ビア領域ＲＶにおいては、Ｚ方向に延び、積層体３２を貫通する貫通ビア４４が設けられている。貫通ビア４４においては、例えばタングステンからなる本体部の側面上及び下面上に、チタン窒化物からなるバリアメタル層が形成されている。貫通ビア４４の上端は積層体３２の上面に達し、下端は集積回路２０における最上層の配線２２に接続されている。貫通ビア４４は、例えば、ピラー配置領域ＲＰにおけるＹ方向中央部に配置されている。
貫通ビア４４の側面上には、例えばシリコン酸化物からなる絶縁膜４５が設けられている。貫通ビア４４は、絶縁膜４５によって、電極膜３４から絶縁されている。絶縁膜４５の厚さは、電極膜３４と貫通ビア４４との間で必要な耐圧を実現できるような厚さとされている。また、貫通ビア４４は、埋込ソース線３１の部分間を通過しており、埋込ソース線３１からも離隔され、絶縁されている。
貫通ビア４４は、絶縁部材３７を分断するように配置されている。換言すれば、貫通ビア４４のＹ方向両側にそれぞれ絶縁部材３７が設けられており、貫通ビア４４はこれらの絶縁部材３７の間に配置されている。より具体的には、各絶縁部材３７は、貫通ビア４４及び絶縁膜４５によって、正階段領域ＲＳＲ側の部分３７ａと、ダミー階段領域ＲＳＤ側の部分３７ｂとに分けられていて、貫通ビア４４は部分３７ａと部分３７ｂとの間に配置されている。従って、貫通ビア４４は、絶縁部材３７によってＸ方向に分断された最上段の２本の電極膜３４の間に配置されている。例えば、貫通ビア４４のＺ方向に延びる中心軸４４ｃは、絶縁部材３７間の領域内を通過し、絶縁部材３７のＹ方向に延びる中心軸３７ｃは貫通ビア４４内を通過する。Ｚ方向から見て、貫通ビア４４は電極膜３４内に進入しているものの、電極膜３４を分断はしていない。このため、全ての電極膜３４は、貫通ビア４４のＹ方向両側に配置されている。そして、各電極膜３４における貫通ビア４４のＹ方向両側に配置された部分は、１枚の電極膜として一体的に形成されている。
貫通ビア４４の上方には、中間配線５４、プラグ５５、中間配線５６及びプラグ５７が設けられている。Ｚ方向における中間配線５６の位置は、ビット線５２の位置と同じである。プラグ５７上には、半導体記憶装置１の全域にわたって、上層配線６１が設けられている。そして、貫通ビア４４は、中間配線５４、プラグ５５、中間配線５６及びプラグ５７を介して、１本の上層配線６１に接続されている。従って、１本の上層配線６１は、貫通ビア４４を介して集積回路２０の配線２２に接続されている。この配線２２は、トランジスタ１８のソース層１４、ドレイン層１５又はゲート電極１７に接続されている。このようにして、集積回路２０には、上層配線６１及び貫通ビア４４を介して、電源電位又は信号電位が印加される。
貫通ビア領域ＲＶにもシリコンピラー４１は設けられてもよいが、貫通ビア４４及び絶縁膜４５が設けられた領域及びその周辺には設けられていない。このため、貫通ビア領域ＲＶにおけるシリコンピラー４１の列数は、メモリセル領域ＲＭＣにおけるシリコンピラー４１の列数よりも少ない。また、貫通ビア領域ＲＶに設けられたシリコンピラー４１の上方には、プラグ５１及びビット線５２は設けられていない。
メモリアレイ領域ＲＡの正階段領域ＲＳＲ及びダミー階段領域ＲＳＤにおいては、積層体３２の形状が電極膜３４毎にステップ３９が形成された階段状となっている。なお、図１において各ステップ３９に記載した数字は、そのステップ３９を形成する電極膜３４を上から数えた並び順を示す。正階段領域ＳＲＳにおいては、各ステップ３９の直上域にはコンタクト５９が設けられており、各ステップ３９を形成する電極膜３４に接続されている。電極膜３４は、正階段領域ＳＲＳに設けられたコンタクト５９を介して、ロウデコーダＲＤに接続されている。一方、ダミー階段領域ＲＳＤにおいては、各電極膜３４に接続されたコンタクトは設けられていない。
埋込ソース線３１、積層体３２、プラグ５１、ビット線５２、中間配線５４、プラグ５５、中間配線５６、プラグ５７、コンタクト５９及び上層配線６１は、層間絶縁膜６０内に埋め込まれている。
図４に示すように、円筒形のシリコンピラー４１内には、例えばシリコン酸化物からなるコア部材７１が設けられている。なお、シリコンピラー４１が円柱形であり、コア部材７１は設けられていなくてもよい。シリコンピラー４１の側面上には、トンネル絶縁膜７２が設けられている。トンネル絶縁膜７２の形状は円筒形である。トンネル絶縁膜７２は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えばシリコン酸化物により形成されている。
トンネル絶縁膜７２の側面上には、電荷蓄積膜７３が設けられている。電荷蓄積膜７３の形状は円筒形である。電荷蓄積膜７３は電荷を蓄積する能力がある膜であり、例えばシリコン窒化物により形成されている。なお、電荷蓄積膜７３はポリシリコン等の導電性材料により形成されていてもよい。この場合、電荷蓄積膜７３は、Ｚ方向において電極膜３４毎に分断されている。電荷蓄積膜７３の側面上には、低誘電率層７４が設けられている。低誘電率層７４は、例えばシリコン酸化物により形成されている。
一方、電極膜３４の上面上、下面上及びシリコンピラー４１に向いた側面上には、高誘電率層７５が設けられている。高誘電率層７５は、比誘電率がシリコン酸化物の比誘電率よりも高い材料によって形成されており、例えば、アルミニウム酸化物（ＡｌＯ）により形成されている。低誘電率層７４及び高誘電率層７５により、ブロック絶縁膜７６が形成されている。ブロック絶縁膜７６は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。トンネル絶縁膜７２、電荷蓄積膜７３及びブロック絶縁膜７６により、メモリ膜４２が形成されている。
電極膜３４においては、例えばタングステンからなる本体部３４ａと、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層３４ｂが設けられている。バリアメタル層３４ｂは、本体部３４ａの上面上、下面上及びシリコンピラー４１に向いた側面上に設けられている。
メモリセル領域ＲＭＣにおいては、シリコンピラー４１が埋込ソース線３１とビット線５２との間に接続されている。そして、積層体３２における上から１又は複数段の電極膜３４、すなわち、絶縁板３６及び絶縁部材３７によってラインアンドスペース状に分断された電極膜３４は、上部選択ゲート線ＳＧＤとして機能し、上部選択ゲート線ＳＧＤとシリコンピラー４１との交差部分毎に、上部選択ゲートトランジスタＳＴＤが構成される。
また、絶縁板３６によって分断され、絶縁部材３７によっては分断されていない電極膜３４のうち、下から１又は複数段の電極膜３４は、下部選択ゲート線ＳＧＳとして機能し、下部選択ゲート線ＳＧＳとシリコンピラー４１との交差部分毎に、下部選択ゲートトランジスタＳＴＳが構成される。下部選択ゲート線ＳＧＳ及び上部選択ゲート線ＳＧＤ以外の電極膜３４はワード線ＷＬとして機能し、ワード線ＷＬとシリコンピラー４１との交差部分毎に、メモリセルＭＣが構成される。
これにより、各シリコンピラー４１に沿って複数のメモリセルＭＣが直列に接続され、その両端には下部選択トランジスタＳＴＳ及び上部選択トランジスタＳＴＤが接続されて、ＮＡＮＤストリングが形成されている。一方、貫通ビア領域ＲＶに設けられたシリコンピラー４１は、ビット線５２には接続されていないため、ＮＡＮＤストリングは形成されない。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）及び（ｂ）〜図１０（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、図５（ａ）及び（ｂ）に示すように、通常の方法により、半導体基板１０の表面にトランジスタ１８を形成し、半導体基板１０上に、コンタクト２３、配線２２及びビア２４等を形成し、層間絶縁膜８０で埋め込む。これにより、集積回路２０が形成される。次に、例えばタングステンからなる下層部分及びアモルファスシリコンからなる上層部分を積層させて、層間絶縁膜８０上に埋込ソース線３１を形成する。
次に、例えばシリコン酸化物（ＳｉＯ）からなる絶縁膜３３と、例えばシリコン窒化物（ＳｉＮ）からなる犠牲膜８１を交互に積層して、積層体３２を形成する。次に、積層体３２のＹ方向両端部を階段状に加工し、犠牲膜８１毎にステップ３９を形成する。次に、積層体３２を埋め込むように層間絶縁膜８２を形成し、上面を平坦化する。
次に、図６（ａ）及び（ｂ）に示すように、層間絶縁膜８２、上から１又は複数層の犠牲膜８１、及び、上から１又は複数層の絶縁膜３３を選択的に除去することにより、Ｙ方向に延びるトレンチ８３を形成する。次に、トレンチ８３内に例えばシリコン酸化物を埋め込んで、絶縁部材３７を形成する。絶縁部材３７は、上から１又は複数層の犠牲膜８１を分断する。図６（ｂ）では、最上層の犠牲膜８１を分断する例を示している。
次に、図７（ａ）及び（ｂ）に示すように、絶縁部材３７（図６（ｂ）参照）をＹ方向において分断するように、層間絶縁膜８２及び積層体３２を貫通し、埋込ソース線３１の部分間を通過し、集積回路２０の最上層の配線２２に到達するビアホール８５を形成する。次に、全面にシリコン酸化物を堆積させることにより、絶縁膜４５を形成する。絶縁膜４５はビアホール８５の内面上にも形成される。
次に、図８（ａ）及び（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施すことにより、絶縁膜４５におけるビアホール８５の底面上に形成された部分を除去する。これにより、ビアホール８５の底面に配線２２が露出する。
次に、図９（ａ）及び（ｂ）に示すように、例えばチタン窒化物を堆積させて、ビアホール８５の内面上にバリアメタル層（図示せず）を形成し、例えばタングステンを堆積させて、ビアホール８５内に本体部（図示せず）を埋め込む。次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施すことにより、層間絶縁膜８２上に形成されたタングステン及びチタン窒化物を除去する。これにより、ビアホール８５内に貫通ビア４４が形成される。
次に、図１０（ａ）及び（ｂ）に示すように、層間絶縁膜８２上に、メモリホールＭＨ（図４参照）の高さを調節するための層間絶縁膜８６を形成する。
次に、図４に示すように、層間絶縁膜８６、８２及び８０並びに積層体３２（図１０（ａ）及び（ｂ）参照）を貫くように、Ｚ方向に延びるメモリホールＭＨを形成する。次に、メモリホールＭＨの内面を酸化することにより、シリコン酸化物からなる低誘電率層７４を形成する。次に、メモリホールＭＨ内であって低誘電率層７４の表面上に、電荷蓄積膜７３、トンネル絶縁膜７２、シリコンピラー４１及びコア部材７１をこの順に形成する。
次に、図１、図２、図３（ａ）及び（ｂ）並びに図４に示すように、層間絶縁膜８６、８２及び８０（図１０（ａ）及び（ｂ）参照）並びに積層体３２に、Ｙ方向に延びるスリットＳＴを形成する。次に、スリットＳＴを介してウェットエッチングを施すことにより、犠牲膜８１を除去する。これにより、絶縁膜３３間にスペース８７が形成される。
次に、スリットＳＴを介して、アルミニウム酸化物を堆積させることにより、スペース８７の内面上に高誘電率層７５を形成する。低誘電率層７４及び高誘電率層７５により、ブロック絶縁膜７６が形成される。次に、スリットＳＴを介してチタン窒化物を堆積させることにより、高誘電率層７５の表面上にバリアメタル層３４ｂを形成する。次に、スリットＳＴを介してタングステンを埋め込むことにより、スペース８７内に本体部３４ａを形成する。バリアメタル層３４ｂ及び本体部３４ａにより、電極膜３４が形成される。次に、スリットＳＴ内にシリコン酸化物を埋め込んで、絶縁板３６を形成する。
次に、積層体３２の周囲に、層間絶縁膜８６、８２及び８０を貫通し、集積回路２０に到達するコンタクト（図示せず）を形成する。なお、このコンタクトは貫通ビア４４と同時に形成してもよい。次に、正階段領域ＲＳＲに、積層体３２のステップ３９に到達するコンタクト５９を形成する。次に、層間絶縁膜８６上に更に層間絶縁膜を形成し、プラグ５１、ビット線５２、中間配線５４、プラグ５５、中間配線５６及びプラグ５７等を形成する。次に、上層配線６１を形成し、プラグ５７、中間配線５６、プラグ５５及び中間配線５４を介して貫通ビア４４に接続する。層間絶縁膜８０、８２及び８６は、層間絶縁膜６０の一部となる。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、半導体基板１０と積層体３２の間に集積回路２０を設けているため、周辺回路領域ＲＣの面積を低減することができ、半導体記憶装置１のチップ面積を低減することができる。この結果、メモリセルの集積度が向上する。また、積層体３２を貫く貫通ビア４４を設けているため、積層体３２の直下に設けられた集積回路２０に対して、積層体３２の上方から電源電位又は信号電位を供給することができる。このとき、貫通ビア４４と上述の積層体３２の周囲に設けたコンタクトを併用することにより、集積回路２０の任意の位置に電源電位又は信号電位を供給することが容易になり、集積回路２０のレイアウトの自由度が向上する。また、ピラー配置領域ＲＰに加えて、ダミー階段領域ＲＳＤにも貫通ビア４４を形成してもよい。これにより、集積回路２０のレイアウトの自由度が、より一層向上する。
積層体３２の下方に集積回路２０を設ける場合、配線材料としてタングステン等の耐熱性が高い材料を使うことが好ましいが、一般に、耐熱性が高い材料は電気抵抗率が高い。このため、積層体３２の周囲のみにコンタクトを設けて上層配線から電源電位等を供給しようとすると、コンタクトから集積回路２０の中央部分までの距離が長くなり、集積回路２０の動作が遅くなってしまう。本実施形態においては、積層体３２を貫通するように貫通ビア４４を設けているため、貫通ビア４４を介して集積回路２０の中央部分に所定の電位を直接供給することができ、集積回路２０の動作速度を向上させることができる。
本実施形態においては、電極膜３４を分断しないように貫通ビア４４を形成している。これにより、分断された電極膜３４同士を接続するための構成が不要となり、メモリセルの集積度が向上する。この効果については、後述する比較例でも説明する。
また、本実施形態においては、絶縁部材３７を分断する位置に貫通ビア４４を配置している。絶縁部材３７は、上部選択ゲート線ＳＧＤを分断するためのものであり、絶縁部材３７の直下域は、元々メモリセルが形成されないデッドスペースである。このため、貫通ビア４４を絶縁部材３７に介在するように形成することにより、デッドスペースを有効に利用することができ、貫通ビア４４を設けることによるメモリセルの集積度の低下を抑制することができる。
更に、本実施形態においては、貫通ビア４４の側面上に絶縁膜４５を設けている。これにより、貫通ビア４４を電極膜３４から小さい面積で確実に絶縁することができる。これによっても、メモリセルの集積度を向上させることができる。
更にまた、本実施形態においては、図７（ａ）及び（ｂ）に示す工程において、シリコン酸化物からなる絶縁膜３３及びシリコン窒化物からなる犠牲膜８１をエッチングして、ビアホール８５を形成している。そして、その後、犠牲膜８１を電極膜３４に置換している。このため、タングステン等の金属材料からなる電極膜３４を形成した後にビアホール８５を形成する場合と比較して、エッチングが容易である。
更にまた、本実施形態においては、貫通ビア４４を、犠牲膜８１を分断せず、スリットＳＴの形成領域にも介在しないように形成している。このため、スリットＳＴを介した犠牲膜８１の除去を貫通ビア４４が阻害することがなく、犠牲膜８１を除去した後の電極膜３４の埋め込みを妨害することもない。
更にまた、本実施形態においては、貫通ビア領域ＲＶにもメモリホールＭＨを形成し、シリコンピラー４１を形成している。これにより、スリットＳＴを介して犠牲膜８１を除去したときに、メモリセル領域ＲＭＣと同様に、貫通ビア領域ＲＶにおいてもシリコンピラー４１が支柱となり、絶縁膜３３が撓むことを抑制できる。
なお、本実施形態においては、貫通ビア４４を絶縁部材３７を分断するように形成する例を示したが、これには限定されず、貫通ビア４４が電極膜３４を分断しないように形成すれば、絶縁部材３７から離隔した位置に貫通ビア４４を配置してもよい。また、本実施形態においては、ロウデコーダＲＤはメモリアレイ領域ＲＡのＹ方向片側に設けられている例を示したが、Ｙ方向両側に設けられていてもよい。この場合は、ダミー階段領域ＲＳＤにもコンタクトが設けられていてもよく、各電極膜３４は、Ｙ方向両側に設けられたロウデコーダＲＤのうち、いずれか一方に接続されていてもよい。
次に、比較例について説明する。
図１１は、本比較例に係る半導体記憶装置を示す断面図である。
図１１に示すように、本比較例に係る半導体記憶装置１０１においては、絶縁膜３３及び電極膜３４が交互に積層された積層体を形成した後、上層配線６１を集積回路２０の配線２２に接続するための導電部材１４４を形成している。この場合、シリコン酸化物からなる絶縁膜３３と金属材料からなる電極膜３４を同時にエッチングすることは困難であるため、電極膜３４を分断し、シリコン酸化物で埋めた後、導電部材１４４を形成することになる。従って、電極膜３４はＹ方向において分断されてしまう。
しかしながら、ロウデコーダＲＤは積層体３２のＹ方向片側のみに設けられているため、電極膜３４全体をロウデコーダＲＤに接続するためには、電極膜３４における分断された部分同士を、上部配線を介して接続する必要がある。Ｚ方向に積層された複数の電極膜３４を上部配線に引き出すためには、積層体３２を階段状に加工する必要があり、そのための面積が必要となる。この結果、半導体記憶装置１０１においては、メモリセルが形成されない領域が多くなり、集積度が低くなる。
これに対して、本実施形態においては、貫通ビア４４により電極膜３４を分断していないため、電極膜３４における分断された部分同士を接続する上部配線が不要であり、この上部配線まで電極膜３４を引き出すために積層体３２を階段状に加工する必要もない。このため、チップ面積が小さく、集積度が高い。
（第２の実施形態）
次に、第２の実施形態について説明する。
図１２は、本実施形態に係る半導体記憶装置を示す平面図である。
図１２に示すように、本実施形態に係る半導体記憶装置２においては、各絶縁部材３７に沿って、複数本の貫通ビア４４が設けられている。各絶縁部材３７について、複数本の貫通ビア４４は例えば周期的に配列されている。図１２に示すように、Ｚ方向から見て、貫通ビア４４は例えば千鳥状に配列されていてもよい。各貫通ビア４４の周囲には、絶縁膜４５が設けられている。なお、貫通ビア４４は、シャント配線（図示せず）の近傍に配置されていてもよく、ピラー配置領域ＲＰと正階段領域ＲＳＲ又はダミー階段領域ＲＳＤとの間の領域に配置されていてもよい。貫通ビア４４の配列は上述の例には限定されないが、ピラー配置領域ＲＰ内で最適化されていることが好ましい。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
以上説明した実施形態によれば、集積度が高い半導体記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２：半導体記憶装置、１０：半導体基板、１０ａ：上面、１２：ＳＴＩ、１３：半導体領域、１４：ソース層、１５：ドレイン層、１６：ゲート絶縁膜、１７：ゲート電極、１８：トランジスタ、２０：集積回路、２２：配線、２３：コンタクト、２４：ビア、３１：埋込ソース線、３２：積層体、３３：絶縁膜、３４：電極膜、３４ａ：本体部、３４ｂ：バリアメタル層、３６：絶縁板、３７：絶縁部材、３７ａ、３７ｂ：部分、３７ｃ：中心軸、３９：ステップ、４１：シリコンピラー、４２：メモリ膜、４４：貫通ビア、４４ｃ：中心軸、５１：プラグ、５２：ビット線、５４：中間配線、５５：プラグ、５６：中間配線、５７：プラグ、５９：コンタクト、６０：層間絶縁膜、６１：上層配線、７１：コア部材、７２：トンネル絶縁膜、７３：電荷蓄積膜、７４：低誘電率層、７５：高誘電率層、７６：ブロック絶縁膜、８０：層間絶縁膜、８１：犠牲膜、８２：層間絶縁膜、８３：トレンチ、８５：ビアホール、８６：層間絶縁膜、８７：スペース、１０１：半導体記憶装置、１４４：導電部材、ＭＣ：メモリセル、ＲＡ：メモリアレイ領域、ＲＣ：周辺回路領域、ＲＤ：ロウデコーダ、ＲＭＣ：メモリセル領域、ＲＰ：ピラー配置領域、ＲＳＤ：ダミー階段領域、ＲＳＲ：正階段領域、ＲＶ：貫通ビア領域、ＳＧＤ：上部選択ゲート線、ＳＧＳ：下部選択ゲート線、ＳＴＤ：上部選択ゲートトランジスタ、ＳＴＳ：下部選択ゲートトランジスタ、ＷＬ：ワード線

Claims (5)

  1. 基板と、
    前記基板の第１方向側に設けられた第１配線と、
    前記第１配線の前記第１方向側に設けられた第２配線と、
    前記第２配線の前記第１方向側に設けられ、前記第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差する第２方向に延びる複数の第３配線と、
    前記第３配線の前記第１方向側に設けられた第４配線と、
    前記第１方向に延び、前記複数の第３配線を貫通し、一端部が前記第２配線に接続された半導体部材と、
    前記複数の第３配線の一つと前記半導体部材との間に設けられた電荷蓄積部材と、
    前記第１配線と前記第４配線との間に接続され、前記第２配線及び前記複数の第３配線から絶縁された導電部材と、
    を備え、
    前記第３配線は、前記導電部材の前記第２方向両側に配置されており、前記第３配線における前記導電部材の前記第２方向両側に配置された部分は、一体的に形成されている半導体記憶装置。
  2. 前記第３配線と前記第４配線との間に設けられ、前記第２方向に延び、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向において相互に離隔した２本の第５配線をさらに備え、
    前記導電部材は、前記２本の第５配線の間に配置された請求項１記載の半導体記憶装置。
  3. 前記２本の第５配線の間に設けられ、前記第２方向に延び、前記第２方向において相互に離隔した２本の絶縁部材をさらに備え、
    前記導電部材は、前記２本の絶縁部材の間に配置された請求項２記載の半導体記憶装置。
  4. 前記基板の表面にはトランジスタが形成されており、
    前記第１配線は前記トランジスタのソース、ドレイン又はゲートに接続されている請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記半導体部材と各前記第３配線との間にはメモリセルが形成されており、
    前記第１配線及び前記トランジスタは、前記メモリセルを制御する制御回路の一部である請求項４記載の半導体記憶装置。
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