JP2017161936A - 表示装置のラッチ回路、表示装置及び電子機器 - Google Patents

Abstract

【課題】 レイアウトの変更によりノイズ耐性や小型化等を改善できる表示装置のラッチ回路、表示装置及び電子機器を提供する。【解決手段】 表示パネル１０の一ライン上に存在するＭ（２以上の整数）画素の各画素をＮ（２以上の整数）ビットのデータに基づいて駆動するためにＭ画素分のデータを画素毎に時分割で出力するラッチ回路６１は、列方向Ｙに沿ってＮ個が配列され、行方向Ｘに沿ってＭ個が配列され、各々が１ビットのデータをラッチするＭ×Ｎ個の１ビットラッチ回路６１Ａを有する。１ビットラッチ回路が、Ｎビットのうちのいずれか１ビットデータを各行毎に異なるタイミングでラッチするデータラッチ単位回路６１Ｂと、データラッチ単位回路からのデータを各行で同時にラッチするラインラッチ単位回路６１Ｃと、ラインラッチ単位回路からのデータをいずれか一列を選択するイネーブル信号ＥＮＢに基づいて出力する出力イネーブル素子６１Ｄと、を含む。【選択図】 図５

Description

本発明は、表示装置のラッチ回路、表示装置及び電子機器等に関する。

例えば液晶や有機ＥＬ素子等の電気光学素子をマトリクス配置したマトリクス型表示装置では、シリアルインターフェースを介して順次送られてくるデータを、例えばシフトレジスターからのシフトクロックに従って、データラッチ回路にてラッチする。データラッチ回路には、表示パネルの一ライン分のデータがラッチされる。データラッチ回路に一ライン分の全データがラッチされたら、データラッチ回路からの一ライン分データを水平同期信号に基づいて同時にラインラッチ回路にてラッチする。こうして、表示パネルの一ラインデータを取得している（例えば特許文献１の図６〜図８）。

特開２００４−３３４１０５号公報

先ず、一ライン分データを順次ラッチするデータラッチ回路と、一ライン分のデータを同時にラッチするラインラッチ回路とを分けて配置した従来のレイアウトでは、両ラッチ回路を結ぶ配線が長くなり、ノイズ影響を受け易いという課題がある。

近年、例えばシリコン基板上に液晶層が形成されるＬＣＯＳパネルやＳｉ−ＯＬＥＤ（有機発光ダイオード）パネル等の表示パネルには、ラッチ回路を内蔵するドライバーを搭載することができる。この場合、表示パネルに形成される表示画素の画素ピッチを考慮して、ラッチ回路は形成される。一画素の幅内に、その一画素に供給されるデータをラッチするラッチ素子を配置して、配線し易くするためである。

しかし、例えば電子ビューファインダー（ＥＶＦ）やヘッドマウンテンディスプレイ（ＨＭＤ）等に使用される超小型の表示パネルでは、画素ピッチが例えば２．５μｍと小さくなる。

また、一画素の階調ビット数が多くなるほど、データラッチ回路とラインラッチ回路とを接続する配線数が増える。それにより、ラッチ回路の専有面積が増大する。

以上のような理由により、表示パネルの一画素の幅内に、その一画素に供給されるデータをラッチするラッチ素子を配置することが困難になるという新たな課題もある。

本発明の幾つかの態様は、データラッチ回路とラインラッチ回路のレイアウトを変更することで、上述した課題を解決することができる表示装置のラッチ回路、表示装置及び電子機器を提供することを目的とする。

（１）本発明の一態様は、表示パネルの一ライン上に存在するＭ（Ｍは２以上の整数）画素の各画素をＮ（Ｎは２以上の整数）ビットのデータに基づいて駆動するためにＭ画素分のデータを画素毎に時分割で出力する表示装置の、ラッチ回路において、
列方向に沿ってＮ個が配列され、行方向に沿ってＭ個が配列され、各々が１ビットのデータをラッチするＭ×Ｎ個の１ビットラッチ回路を有し、
前記Ｍ×Ｎ個の１ビットラッチ回路の各々が、前記Ｎビットのうちのいずれか１ビットデータを各行毎に異なるタイミングでラッチするデータラッチ単位回路と、前記データラッチ単位回路からのデータを各行で同時にラッチするラインラッチ単位回路と、前記ラインラッチ単位回路からのデータを、いずれか一列を選択するイネーブル信号に基づいて出力する出力イネーブル素子と、を含む表示装置のラッチ回路に関する。

本発明の一態様によれば、Ｍ列×Ｎ行に配置される計Ｍ×Ｎ個の１ビットラッチ回路の各々が、データラッチ単位回路とラインラッチ単位回路とを含んでいる。こうして、データラッチ単位回路とラインラッチ単位回路とを近接配置することができるので、両ラッチ単位回路間の配線を最短とすることができる。よって、データラッチ単位回路の出力のノイズ耐性が高まる。それにより、例えばラインラッチ直前にデータラッチ単位回路の出力がノイズの影響を受けて、誤データがラインラッチされることを防止できる。ラインラッチ単位回路の出力配線が長くなっても、ラインラッチ後のデータは次のラインラッチ時まで安定しているので、悪影響はない。

本発明の一態様ではさらに、一画素を駆動するためのＮビットのデータは、一列Ｎ個の１ビットラッチ回路に保持される。また、Ｍ画素分の各Ｎビットデータは、Ｍ列の各列Ｎ個の１ビットラッチ回路に保持される。そして１ビットラッチ回路は、Ｍ列のいずれか一列を選択するイネーブル信号に基づいて、Ｍ画素分のデータを画素毎に時分割で出力することができる。

（２）本発明の一態様では、前記Ｍ×Ｎ個の１ビットラッチ回路の各々では、前記データラッチ単位回路と前記ラインラッチ単位回路とを前記列方向に沿って配置することができる。

データラッチ単位回路とラインラッチ単位回路とが列方向に沿って配置されることで、一列Ｎ個の１ビットラッチ回路の幅を小さくすることができる。

（３）本発明の一態様では、前記Ｍ×Ｎ個の１ビットラッチ回路の各々では、前記データラッチ単位回路と前記ラインラッチ単位回路とを前記行方向に沿って配置することができる。

こうしても、データラッチ単位回路とラインラッチ単位回路とが近接配置されるので、両ラッチ単位回路間の配線を最短とすることができる。

（４）本発明の一態様では、１本の出力線が前記行に沿って配置されたＭ個の１ビットラッチ回路に共用され、列方向に沿って配列されたＮ個の１ビットラッチ回路からの計Ｎ本の出力線を、前記列方向に沿って、前記Ｍ×Ｎ個の１ビットラッチ回路が形成される領域の上層に配することができる。

こうして、Ｍ×Ｎ個の１ビットラッチ回路に対してＮ本の出力線で済むので、Ｎ本の出力線はＭ×Ｎ個の１ビットラッチ回路が形成される領域の上層にてスペースに余裕をもって配列させることができる。それにより、一列Ｎ個の１ビット回路の行方向の配列ピッチを表示パネルの一画素の配列ピッチと同等以下に設定することができる。

（５）本発明の一態様では、前記列方向の一端に、前記データラッチ単位回路に供給される第１ラッチ信号を整形する第１バッファー回路をさらに有し、前記第１バッファー回路からの出力線が、前記列方向に沿って、前記Ｍ×Ｎ個の１ビットラッチ回路が形成される領域の上層に配置することができる。

こうして、列方向にて離れた位置にある各ビットのデータラッチ単位回路に、第１バッファー回路により整形された第１ラッチ信号を供給できる。しかも、第１バッファー回路からの出力線は、Ｍ×Ｎ個の１ビットラッチ回路が形成される領域の上層にてスペースに余裕をもって配列させることができる。

（６）本発明の一態様では、前記列方向の一端に、前記ラインラッチ単位回路に供給される第２ラッチ信号を整形する第２バッファー回路をさらに有し、前記第２バッファー回路からの出力線が、前記列方向に沿って、前記Ｍ×Ｎ個の１ビットラッチ回路が形成される領域の上層に配置することができる。

こうして、列方向にて離れた位置にある各ビットのラインラッチ単位回路に、第２バッファー回路により整形された第２ラッチ信号を供給できる。しかも、第２バッファー回路からの出力線は、Ｍ×Ｎ個の１ビットラッチ回路が形成される領域の上層にてスペースに余裕をもって配列させることができる。

（７）本発明の他の態様は、上述した（１）〜（６）に記載のラッチ回路を含む表示装置を定義している。この表示装置は、画素に液晶若しくは有機ＥＬ等の電気光学素子を有するマトリクス型表示装置である。

（８）本発明の他の態様では、前記ラッチ回路が前記表示パネル上に搭載され、前記Ｍ×Ｎ個の１ビットラッチ回路の前記行方向での配列ピッチを、前記画素の前記行方向での配列ピッチ以下とすることができる。

こうして、表示パネルの行方向の幅を小型化でき、しかも表示パネル上にてラッチ回路から画素にデータを供給する配線レイアウトが容易となる。

（９）本発明のさらに他の態様は、上述した表示装置を含む電子機器を定義している。この電子機器として、例えば電子ビューファインダー（ＥＶＦ）やヘッドマウントディスプレー（ＨＭＤ）等を挙げることができる。

本発明の表示装置の一例を示す図である。 図１に示す画素回路の回路図である。 図１に示すデマルチプレクサ回路の一部を示す回路図である。 図１に示すデータ線駆動回路中のラッチ回路の一部を示すレイアウト図である。 図４に示すラッチ回路のＲブロック内の一ビットラッチ回路のレイアウトを模式的に示す図である。 図５に対する比較例のレイアウトを模式的に示す図である。 図４に示すラッチ回路のＲブロック内に配置される３個×６ビット回路を示す図である。 １ビットラッチ回路を構成するデータラッチ単位回路、ラインラッチ単位回路及び出力イネーブル素子の一例を示す回路図である。 電子機器の一例であるディジタルスチルカメラを示す図である。 電子機器の他の一例であるオーバーヘッド・ディスプレイの外観図である。 オーバーヘッド・ディスプレイの表示装置及び光学系を示す図である。 図４に示すラッチ回路のＲブロック内の一ビットラッチ回路の他のレイアウトを模式的に示す図である。 図４に示すラッチ回路のＲブロック内の一ビットラッチ回路のさらに他のレイアウトを模式的に示す図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示装置（電気光学装置）

図１は、本実施形態の表示装置（電気光学装置）１０を示している。表示装置１０は、半導体基板例えばシリコン基板１上に走査線駆動回路２０、デマルチプレクサ４０、レベルシフト回路３０、データ線駆動回路６０及び表示部１００を形成している。

表示部１００には、行方向（横方向）Ｘに沿って複数の走査線１２が配置され、列方向（縦方向）Ｙに沿って複数のデータ線１４が配置されている。複数の走査線１２及び複数のデータ線１４の各１本に接続される複数の画素回路１１０がマトリクス状に配置されている。

本実施形態では、１本の走査線１２に沿って連続する３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、青（Ｂ）の画素に対応し、これら３画素がカラー画像の１ドットを表現する。

画素回路１１０の一例について説明する。ｉ行目の画素回路１１０は、図２に示すように、Ｐ型トランジスター１２１〜１２５と、ＯＬＥＤ１３０と、保持容量１３２とを含む。画素回路１１０には、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）が供給される。

駆動トランジスター１２１は、ソースが給電線１１６に接続され、ドレインはトランジスター１２４を介してＯＬＥＤ１３０に接続され、ＯＬＥＤ１３０に流れる電流を制御する。データ線電位（階調電位）を書き込むトランジスター１２２は、ゲートが走査線１２に接続され、ドレイン／ソースの一方がデータ線１４に接続され、他方がトランジスター１２１のゲートに接続されている。保持容量１３２はトランジスター１２１のゲート線と給電線１１６との間に接続され、トランジスター１２１のソース・ゲート間の電圧を保持する。給電線１１６には、電源の高電位Ｖｅｌが給電される。ＯＬＥＤの１３０のカソードは共通電極とされ、電源の低電位Ｖｃｔに設定される。

トランジスター１２３は、ゲートに制御信号Ｇｃｍｐ（ｉ）が入力され、制御信号Ｇｃｍｐ（ｉ）に従ってトランジスター１２１のゲート・ドレイン間をショートさせる。それにより、トランジスター１２１はダイオード接続となる。その結果、保持容量１３２にトランジスター１２１のしきい値電圧が保持される。この期間は、トランジスター１２１のしきい値のばらつきを補償する補償期間と称される。よって、トランジスター１２２がオンされている間であって、補償期間の終了後が、トランジスター１２１のゲート及び保持容量１３２にデータ電位が書き込まれる書込み期間となる。

ＯＬＥＤ１３０の点灯制御トランジスター１２４は、ゲートに制御信号Ｇｅｌ（ｉ）が入力され、トランジスター１２１のドレインとＯＬＥＤ１３０のアノードとの間をオン／オフする。リセットトランジスター１２５は、ゲートに制御信号Ｇｏｒｓｔ（ｉ）が入力され、制御信号Ｇｏｒｓｔ（ｉ）に従ってＯＬＥＤ１３０のアノードに、給電線１６の電位であるリセット電位Ｖｏｒｓｔを供給する。このリセット電位Ｖｏｒｓｔと共通電位Ｖｃｔとの差がＯＬＥＤ１３０の発光しきい値を下回るように設定される。

図１に示す走査線駆動回路２０は、ｉ行目の走査線１２に走査信号Ｇｗｒ（ｉ）を供給する。図１にて列方向Ｙに沿って延びるデータ線１４と給電線１６との間に誘電体を配置することで保持容量５０が形成される。レベルシフト回路３０は、データ線駆動回路６０及びデマルチプレクサ４０を介して供給されるデータ信号（階調レベル）に応じて、例えば保持容量５０とレベルシフト回路３０内の保持容量とを用いて容量分割方式にて、トランジスター１２１のしきい値電圧よりもレベルシフトさせてデータ線１４に供給する。この容量分割方式は例えば特願２０１１−２２８８８５号に記載されているので説明を省略する。なお、本実施形態では必ずしも容量分割駆動方式を用いなくても良い。

デマルチプレクサ４０の一例を図３に示す。図３は、図１の表示部１００の一ライン（ｉ行）上にあるＭ（例えばＭ＝１８）×３（ＲＧＢ）画素（３×Ｍ＝５４画素）に、ＲＧＢ毎に時分割でデータ電位を切り換え出力するデマルチプレクサブロック４１を示している。図３に示すデマルチプレクサブロック４１が、（行方向Ｘの全画素数）÷５４に相当する個数だけ設けられる。デマルチプレクサ４０の入力端子ＶＲ（１）には、データ線駆動回路６０から１８個のＲ画素のためのデータ電位が時分割で入力される。入力端子ＶＧ（１），ＶＢ（１）にも同様に、データ線駆動回路６０から１８個のＲ画素、Ｂ画素のためのデータ電位がそれぞれ時分割で入力される。入力端子ＶＲ（１），ＶＧ（１），ＶＢ（１）と５４本のデータ線との間には５４個のスイッチ（トランスファーゲート）３４が設けられている。５４個のスイッチ３４は、セレクト信号ＳＥＬ（１）〜ＳＥＬ（１８）により３個ずつ同時に順次オンされる。つまり、セレクト信号ＳＥＬ（１）がアクティブであると、一ドットを構成する３画素（ＲＧＢ）のデータ電位が同時に書き込まれる。

２．ラッチ回路を含むデータ線駆動回路
データ線駆動回路６０を機能ブロックで表すと、図１に示すように、シフトレジスターと、シフトレジスターからのクロックに従って順次データをラッチするデータラッチ回路と、データラッチ回路からのデータを同時にラッチするラインラッチ回路と、ラインラッチ回路からのデータをデジタル−アナログ変換して、階調電圧として出力するデジタル−アナログ変換回路とを含んでいる。

本実施形態は、データ線駆動回路６０のうちのデータラッチ回路とラインラッチ回路のレイアウトに特徴を有している。なお、データ線駆動回路６０は半導体基板例えばシリコン基板上に多層膜を積層して形成される。図４以降にラッチ回路のレイアウトを示す。図４は、図３に示すデマルチプレクサ４０の一部に供給される５４画素分のＮビット（例えばＮ＝１０ビット）階調データを１ビットデジタル信号としてラッチするラッチ回路中の一ブロック６１を示している。

本実施形態では、Ｎ＝１０ビットとしたとき、列方向Ｙに沿ってＮ個のラッチブロック６１−１〜６１−Ｎ（６１−１０）が設けられている。各ラッチブロック６１−１〜６１−Ｎの各々は、Ｍ（Ｍ＝１８）×３（ＲＧＢ）＝５４ビットの信号をラッチする能力がある。Ｎ＝１０ビットのデータを＜Ｄ９：Ｄ０＞とすると、ラッチブロック６１−１は例えば最下位ビットＤ０をラッチし、ラッチブロック６１−１０は最上位ビットＤ９をラッチする。また、各ラッチブロック６１−１〜６１−Ｎの各々は、入力データを順次データラッチする機能と、全データをラインラッチする機能とを併せ持つ。この点については後述する。

各ラッチブロック６１−１〜６１−Ｎの各々からは、イネーブル信号ＥＮＢ＜１７：０＞により選択されて、１８×３（ＲＧＢ）画素のうちの１×３（ＲＧＢ）画素毎に、各１ビットの階調データが出力される。各ラッチブロック６１−１〜６１−Ｎの各々からビットデータ出力線は、列方向Ｙにて下流のラッチブロックの上を通って配線される。よって、ラッチブロック６１の全出力線はＮビット×３（ＲＧＢ）であり、Ｒ＜９：０＞，Ｇ＜９：０＞，Ｂ＜９：０＞が同時に出力とされる。

図４に示すように、列方向Ｙの一端（上流端）には、クロックＣＫ１〜ＣＫ３（第１ラッチ信号）を整形して出力する第１バッファー回路６２を有する。第１バッファー回路６２は、クロックＣＫ１〜ＣＫ３を生成するシフトレジスターを含むことができる。第１バッファー回路６２からクロックＣＫ１〜ＣＫ３を出力する出力線が、各ラッチブロック６１−１〜６１−Ｎの上層に配置され、クロックＣＫ１〜ＣＫ３が各ラッチブロック６１−１〜６１−Ｎに供給される。

図４に示すように、列方向の一端（上流端）に、外部入力されるラッチ信号（第２ラッチ信号）ＬＴを整形する第２バッファー回路６３をさらに有することができる。なお、第１，第２バッファー回路６２，６３の列方向Ｙの位置は逆であっても良い。第２バッファー回路６３は、外部入力されるイネーブル信号ＥＮＢ＜１７：０＞とリセット信号ＲＳＴとを整形することができる。第２バッファー回路６３からラッチ信号ＬＴ、イネーブル信号ＥＮＢ＜１７：０＞及びリセット信号ＲＳＴを出力する出力線が、各ラッチブロック６１−１〜６１−Ｎの上層に配置され、クロックＣＫ１〜ＣＫ３が各ラッチブロック６１−１〜６１−Ｎに供給される。

図５に示すように、各ラッチブロック６１−１〜６１−Ｎの各々は、１ビットのデータをラッチする１ビットラッチ回路６１Ａの集合体である。図５に示すように、ラッチ回路６１のＲブロックでは、１ビットラッチ回路６１Ａが、列方向Ｙに沿ってＮ（Ｎ＝１０）個が配列され、行方向Ｘに沿ってＭ（Ｍ＝１８）個が配列され、計Ｍ×Ｎ（＝１８０）個の１ビットラッチ回路６１Ａを有する。Ｇブロック及びＢブロックの各々にも、Ｍ×Ｎ（＝１８０）個の１ビットラッチ回路６１Ａが同様にして配置される。

Ｍ×Ｎ個の１ビットラッチ回路６１Ａの各々は、Ｎビットのうちのいずれか１ビットデータを各行毎に異なるタイミングでラッチするデータラッチ単位回路６１Ｂと、データラッチ単位回路６１Ｂからのデータを各行で同時にラッチするラインラッチ単位回路６１Ｃとを含む。図５では、データラッチ単位回路６１Ｂにハッチングが付されることで、ラインラッチ単位回路６１Ｃと区別して示されている。このように、１ビットラッチ回路６１Ａは、例えば列方向Ｘにて隣接するデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとで構成することができる。

図６は、図５のレイアウトに対する比較例を示している。通常は、図１のデータ駆動回路６０中に示す機能ブロックと同様に、図６では列方向Ｘの上流にデータラッチ回６５が、列方向Ｘの下流にラインラッチ回路６６が配置される。その場合、図５と同様にしてＲブロック内のデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃのレイアウトを示したものが図６である。図６では、最下位ビットＤ０をデータラッチするデータラッチ単位回路６１Ｂが配置された行６１−１Ｂと、その最下位ビットＤ０をラインラッチするライン単位回路６１Ｃの行６１−１Ｃとは列方向にて離れている。つまり同一ビットデータをラッチするデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとの間には、列方向にて他の９ビットのデータをデータラッチするデータラッチ回路６１Ｂが配置されている。

図５の本実施形態と図６の比較例とを比較すると、次のことが言える。先ず、図５の本実施形態では、１ビットラッチ回路６１Ａは、例えば列方向Ｘにて隣接するデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとで構成することができる、よって、データラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとは短い配線で接続できる。よって、列方向Ｘに沿って配置される１０個のデータラッチ単位回路６１Ｂでのラッチタイミングが異なっていても、データラッチ単位回路６１Ｂからのデータは短い配線を介してラインラッチ単位回路６１Ｃに入力されるので、他のビットデータによるノイズの影響を受けにくい。よって、ラインラッチ単位回路６１Ｃに誤データがラッチされる虞は少ない。この点、図６では、データラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとは長い配線で接続しなければならない。よって、図６ではデータラッチ単位回路６１Ｂからのデータは長い配線を経由することで、他のビットデータによるノイズの影響を受け易い。このため、図６ではラインラッチ単位回路６１Ｃに誤データがラッチされ易い。なお、図５ではラインラッチ単位回路６１Ｃでラインラッチされたデータは、図４に示すように下位データほど長い配線を経由して出力される。しかし、ラインラッチは同時に実施され、ラインラッチ後のデータは安定するので、長配線による悪影響はない。

次に、図４及び図５ではイネーブル信号ＥＮＢ＜１７：０＞により１８回に時分割してデータを転送しているので、出力線の本数はＲＧＢの各ブロックでＮ本ずつ、図４に示すＲＧＢの３ブロックでＮビット×３（ＲＧＢ）＝３Ｎ（Ｎ＝１０で３０本である。図６において、１８回に時分割せずにデータを転送させようとすると、図６に示す配線領域６７にて行方向Ｘに沿って配列される出力線の本数は、Ｍ（Ｍ＝１８）×Ｎ（Ｎ＝１０）＝１８０本となる。こうなると、配線領域６７にて行方向Ｘに沿って配列される出力線のライン＆スペースにより占有されるＸ方向の長さが、ラッチ単位回路６１Ｂ，６１ＣをＸ方向に密に配列したＸ方向長さよりも長くなる。

ここで、図１に示す画素回路１１０のＸ方向の配列ピッチを２．５μｍとすると、画素回路１１０のＸ方向の幅も２．５μｍとなる。図５のレイアウトであれば、ラッチ単位回路６１Ｂ，６１ＣのＸ方向の配列ピッチを２．５μｍ以下に設定できる。しかし、図６のレイアウトでは、出力線の形成領域の面積によりラッチ単位回路６１Ｂ，６１ＣのＸ方向の配列ピッチが決定され、２．５μｍ以下にすることはできない。

図７は、図４に示すラッチ回路のＲブロックを、例えば３個の６画素ラッチ回路７１，７２，７３で構成した例を示す。６画素ラッチ回路７１では、図４の第１バッファー回路６２からの第１クロックＣＫ１（第１ラッチ信号）に同期して、６画素分のデータＩＮ＜６：１＞が順次データラッチされる。６画素ラッチ回路７２では、図４の第１バッファー回路６２からの第２クロックＣＫ２（第１ラッチ信号）に同期して、６画素ラッチ回路７１とは異なるタイミンクで６画素分のデータＩＮ＜６：１＞が順次データラッチされる。
６画素ラッチ回路７３では、図４の第１バッファー回路６２からの第３クロックＣＫ３（第１ラッチ信号）に同期して、６画素ラッチ回路７１，７２とは異なるタイミンクで６画素分のデータＩＮ＜６：１＞が順次データラッチされる。

そして、３つの６画素ラッチ回路７１〜７３では、図４の第２のバッファー回路６３からのラッチ信号ＬＴ（第２のラッチタイミング信号）に同期して、１８画素分のＲデータが同時にラインラッチとされる。その後、イネーブル信号ＥＮＢ＜１７：０＞により１８画素毎に時分割されて、一画素Ｎ（Ｎ＝１０）ビットのＲデータが出力される。

図８は、データラッチ単位回路６１Ｂ、ラインラッチ単位回路６１Ｃ及び出力イネーブル素子６１Ｄの一例を示す。データラッチ単位回路６１Ｂでは、反転リセット信号ＸＲＳＴがＨｉｇｈであるとき、クロックＣＫに同期して、１ビットデータＩＮがトランスファーゲートＴＧ１を介して、データ保持回路ＦＦ１に保持される。ラインラッチ単位回路６１Ｃでは、反転リセット信号ＸＲＳＴがＨｉｇｈであるとき、ラッチ信号ＬＴに同期して、保持回路ＦＦ１からの出力である１ビットデータＩＮが、トランスファーゲートＴＧ２を介して、データ保持回路ＦＦ２に保持される。出力イネーブル素子６１Ｄでは、イネーブル信号ＥＮＢがＨｉｇｈである時に、データ保持回路ＦＦ２からの１ビットデータがトランスファーゲートＴＧ３を介して出力される。反転リセット信号ＸＲＳＴがＬｏｗになると、データ保持回路ＦＦ１，ＦＦ２はリセットされる。

図８からも明らかなように、データラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとを結ぶ配線６１Ｅは短くできるので、上述したノイズによる悪影響を低減できる。

３．電子機器
図９は、このディジタルスチルカメラ２００の構成を示す斜視図であるが、外部機器との接続についても簡易的に示すものである。ディジタルスチルカメラ２００のケース２０２の背面には、上述した有機ＥＬを用いた表示装置１０が適用される表示装置２０４が設けられる。表示装置２０４は、ＣＣＤ（Charge Coupled Device）による撮像信号に基づいて、表示を行う構成となっている。このため、表示装置２０４は、被写体を表示する電子ビューファインダとして機能する。ケース２０２の観察側（図においては裏面側）には、光学レンズやＣＣＤなどを含んだ受光ユニット２０６が設けられている。

ここで、撮影者が表示装置２０４に表示された被写体像を確認して、シャッタボタン２０８を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板２１０のメモリに転送・格納される。

このディジタルスチルカメラ２００には、ケース２０２の側面に、ビデオ信号出力端子２１２と、データ通信用の入出力端子２１４とが設けられている。ビデオ信号出力端子２１２にはテレビモニタ２３０が、データ通信用の入出力端子２１４にはパーソナルコンピュータ４４０が、それぞれ必要に応じて接続される。さらに、所定の操作によって、回路基板２１０のメモリに格納された撮像信号が、テレビモニタ２３０や、パーソナルコンピュータ２４０に出力される。

図１０及び図１１は、ヘッドマウント・ディスプレイ３００を示している。ヘッドマウント・ディスプレイ３００は、眼鏡と同様にテンプル３１０、ブリッジ３２０、レンズ３０１Ｌ，３０１Ｒを有する。ブリッジ３２０の内側には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。これら表示装置１０Ｌ，１０Ｒとして、図１に示す表示装置１０を適用できる。

表示装置１０Ｌ，１０Ｒに表示される画像は、光学レンズ３０２Ｌ，３０２Ｒ及びハーフミラー３０３Ｌ，３０３Ｒを介して両眼に入射される。視差を伴い左眼、右眼用画像とすることで、３Ｄ表示が可能である。なお、ハーフミラー３０３Ｌ，３０３ｒは外光を透過するので、装着者の視野を妨げない。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より、その異なる用語に置き換えることができる。またラッチ回路、表示装置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

例えば、１ビットラッチ回路６１Ａを構成するデータラッチ単位回路６１Ｂ及びラインラッチ単位回路６１Ｃは、図５に示すように列方向Ｘにて隣接させるものに限らない。図１２及び図１３に示すように、データラッチ単位回路６１Ｂ及びラインラッチ単位回路６１Ｃは、行方向Ｘにて隣接させても良い。この場合、１ビットラッチ回路６１Ａの列方向Ｘでの配列ピッチは、図５よりも大きくなるが、その点以外は図５と同様の効果を奏することができる。

１ 表示パネル、１０ 表示装置、１２ 走査線、１４ データ線、６０ データ線駆動回路、６１ ラッチ回路、６１Ａ １ビットラッチ回路、６１Ｂ データラッチ単位回路、６１Ｃ ラインラッチ単位回路、６１Ｄ 出力イネーブル素子、６２ 第１のバッファー回路、６３ 第２のバッファー回路、１００ 表示部、１１０ 画素回路、２００，３００ 電子機器、ＣＫ１〜ＣＫ３ 第１のラッチ信号、ＥＮＢ イネーブル信号、ＬＴ第２ラッチ信号、Ｎ 一画素のビット数、Ｍ 同時にラインラッチされる画素数、Ｘ 行方向、Ｙ 列方向

Ｍ×Ｎ個の１ビットラッチ回路６１Ａの各々は、Ｎビットのうちのいずれか１ビットデータを各行毎に異なるタイミングでラッチするデータラッチ単位回路６１Ｂと、データラッチ単位回路６１Ｂからのデータを各行で同時にラッチするラインラッチ単位回路６１Ｃとを含む。図５では、データラッチ単位回路６１Ｂにハッチングが付されることで、ラインラッチ単位回路６１Ｃと区別して示されている。このように、１ビットラッチ回路６１Ａは、例えば列方向Ｙにて隣接するデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとで構成することができる。

図６は、図５のレイアウトに対する比較例を示している。通常は、図１のデータ駆動回路６０中に示す機能ブロックと同様に、図６では列方向Ｙの上流にデータラッチ回６５が、列方向Ｙの下流にラインラッチ回路６６が配置される。その場合、図５と同様にしてＲブロック内のデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃのレイアウトを示したものが図６である。図６では、最下位ビットＤ０をデータラッチするデータラッチ単位回路６１Ｂが配置された行６１−１Ｂと、その最下位ビットＤ０をラインラッチするライン単位回路６１Ｃの行６１−１Ｃとは列方向にて離れている。つまり同一ビットデータをラッチするデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとの間には、列方向にて他の９ビットのデータをデータラッチするデータラッチ単位回路６１Ｂが配置されている。

図５の本実施形態と図６の比較例とを比較すると、次のことが言える。先ず、図５の本実施形態では、１ビットラッチ回路６１Ａは、例えば列方向Ｙにて隣接するデータラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとで構成することができる、よって、データラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとは短い配線で接続できる。よって、列方向Ｙに沿って配置される１０個のデータラッチ単位回路６１Ｂでのラッチタイミングが異なっていても、データラッチ単位回路６１Ｂからのデータは短い配線を介してラインラッチ単位回路６１Ｃに入力されるので、他のビットデータによるノイズの影響を受けにくい。よって、ラインラッチ単位回路６１Ｃに誤データがラッチされる虞は少ない。この点、図６では、データラッチ単位回路６１Ｂとラインラッチ単位回路６１Ｃとは長い配線で接続しなければならない。よって、図６ではデータラッチ単位回路６１Ｂからのデータは長い配線を経由することで、他のビットデータによるノイズの影響を受け易い。このため、図６ではラインラッチ単位回路６１Ｃに誤データがラッチされ易い。なお、図５ではラインラッチ単位回路６１Ｃでラインラッチされたデータは、図４に示すように下位データほど長い配線を経由して出力される。しかし、ラインラッチは同時に実施され、ラインラッチ後のデータは安定するので、長配線による悪影響はない。

Claims (9)

1. 表示パネルの一ライン上に存在するＭ（Ｍは２以上の整数）画素の各画素をＮ（Ｎは２以上の整数）ビットのデータに基づいて駆動するためにＭ画素分のデータを画素毎に時分割で出力する表示装置の、ラッチ回路において、
   列方向に沿ってＮ個が配列され、行方向に沿ってＭ個が配列され、各々が１ビットのデータをラッチするＭ×Ｎ個の１ビットラッチ回路を有し、
   前記Ｍ×Ｎ個の１ビットラッチ回路の各々が、前記Ｎビットのうちのいずれか１ビットデータを各行毎に異なるタイミングでラッチするデータラッチ単位回路と、前記データラッチ単位回路からのデータを各行で同時にラッチするラインラッチ単位回路と、前記ラインラッチ単位回路からのデータを、いずれか一列を選択するイネーブル信号に基づいて出力する出力イネーブル素子と、を含むことを特徴とする表示装置のラッチ回路。
2. 請求項１において、
   前記Ｍ×Ｎ個の１ビットラッチ回路の各々では、前記データラッチ単位回路と前記ラインラッチ単位回路とが前記列方向に沿って配置されていることを特徴とする表示装置のラッチ回路。
3. 請求項１において、
   前記Ｍ×Ｎ個の１ビットラッチ回路の各々では、前記データラッチ単位回路と前記ラインラッチ単位回路とが前記行方向に沿って配置されていることを特徴とする表示装置のラッチ回路。
4. 請求項１乃至３のいずれかにおいて、
   １本の出力線が前記行に沿って配置されたＭ個の１ビットラッチ回路に共用され、列方向に沿って配列されたＮ個の１ビットラッチ回路からの計Ｎ本の出力線が、前記前記列方向に沿って、前記Ｍ×Ｎ個の１ビットラッチ回路が形成される領域の上層に配置されていることを特徴とする表示装置のラッチ回路。
5. 請求項４において、
   前記列方向の一端に、前記データラッチ単位回路に供給される第１ラッチ信号を整形する第１バッファー回路をさらに有し、前記第１バッファー回路からの出力線が、前記列方向に沿って、前記Ｍ×Ｎ個の１ビットラッチ回路が形成される領域の上層に配置されていることを特徴とする表示装置のラッチ回路。
6. 請求項４または５において、
   前記列方向の一端に、前記ラインラッチ単位回路に供給される第２ラッチ信号を整形する第２バッファー回路をさらに有し、前記第２バッファー回路からの出力線が、前記列方向に沿って、前記Ｎ個の１ビットラッチ回路が形成される領域の上層に配置されていることを特徴とする表示装置のラッチ回路。
7. 請求項１乃至６のいずれかに記載のラッチ回路を含むことを特徴とする表示装置。
8. 請求項７において、
   前記ラッチ回路が前記表示パネル上に搭載され、前記Ｍ×Ｎ個の１ビットラッチ回路の前記行方向での配列ピッチが、前記画素の前記行方向での配列ピッチ以下であることを特徴とする表示装置。
9. 請求項７または８に記載の表示装置を含むことを特徴とする電子機器。

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