JP2000036749A - Ｄ／ａ変換回路および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 面積の小さいＤ／Ａ変換回路を提供する。 【解決手段】 入力されるｎ（ｎ＝ｘ＋ｙ）ビットのデ
ジタル信号を階調電圧に変換し、出力するＤ／Ａ変換回
路であって、ｎビットのうち上位ｘビットによって２^x
通りの階調電圧が選択され、前記選択された階調電圧か
ら２^y 通りの階調電圧を作り出し、下位ｙビットによっ
てそのうちの一つを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】

【０００２】本発明は、Ｄ／Ａ変換（デジタル／アナロ
グ変換）回路に関する。特に、半導体装置の駆動回路に
用いられるＤ／Ａ変換回路に関する。

【０００３】

【従来の技術】

【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型半導体表示装置（特にアク
ティブマトリクス型液晶表示装置）の需要が高まってき
たことによる。

【０００５】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれＴＦＴが配置され、各画素電極に出入りする
電荷をＴＦＴのスイッチング機能により制御するもので
ある。

【０００６】その中でも、表示装置の高精細化、高画質
化に伴い、高速駆動が可能なデジタル駆動方式のアクテ
ィブマトリクス型液晶表示装置が注目されてきている。

【０００７】従来のデジタル駆動方式のアクティブマト
リクス型液晶表示装置を図１４に示す。従来のデジタル
駆動方式のアクティブマトリクス型液晶表示装置は、図
１４に示すようにソース信号線側シフトレジスタ１４０
１、デジタルデコーダのアドレス線（ａ〜ｄ）１４０
２、ラッチ回路（ＬＡＴ１）１４０３、ラッチ回路（Ｌ
ＡＴ２）１４０４、ラッチパルス線１４０５、Ｄ／Ａ変
換回路１４０６、階調電圧線１４０７、ソース信号線１
４０８、ゲイト信号線側シフトレジスタ１４０９、ゲイ
ト信号線（走査線）１４１０、および画素ＴＦＴ１４１
１などによって構成されている。ここでは、４ビットの
デジタル駆動方式のアクティブマトリクス型液晶表示装
置を例にとっている。なお、ラッチ回路（ＬＡＴ１およ
びＬＡＴ２）は、４個のラッチ回路が便宜上一まとめに
示されている。

【０００８】デジタルデコーダのアドレス線（ａ〜ｄ）
１４０２に供給されるデジタル信号（デジタル階調信
号）が、ソース信号線側シフトレジスタからのタイミン
グ信号によりＬＡＴ１群に順次書き込まれる。

【０００９】ＬＡＴ１群に対するデジタル信号の書き込
みが一通り終了するまでの時間は、１ライン期間と呼ば
れる。すなわち、一番左側のＬＡＴ１に対してデジタル
デコーダからのデジタル信号の書き込みが開始される時
点から、一番右側のＬＡＴ１に対してデジタルデコーダ
からのデジタル信号の書き込みが終了する時点までの時
間間隔が１ライン期間である。

【００１０】ＬＡＴ１群に対するデジタル信号の書き込
みが終了した後、ラッチ１群に書き込まれたデジタル信
号は、シフトレジスタの動作タイミングに合わせて、ラ
ッチパルス線にラッチパルスが流れた時にＬＡＴ２群に
一斉に送出され、書き込まれる。

【００１１】デジタル信号をＬＡＴ２群に送出し終えた
ＬＡＴ１群には、ソース信号線側シフトレジスタからの
信号により、再びデジタルデコーダに供給されるデジタ
ル信号の書き込みが順次行なわれる。

【００１２】この２順目の１ライン期間中には、２順目
の１ライン期間の開始に合わせてＬＡＴ２群に送出され
たデジタル信号に応じた電圧がソース信号線に供給され
る。ここで例に挙げている駆動回路は、デジタル信号の
階調電圧への変換を、Ｄ／Ａ変換回路によって１６本の
階調電圧のうちの一つを選択することによって実行して
いる。

【００１３】選択された階調電圧は、１ライン期間の間
対応するソース信号線に供給される。ゲイト信号線側シ
フトレジスタからの走査信号によって対応するＴＦＴの
スイッチングが行われ、液晶分子が駆動される。

【００１４】上述した動作を走査線の数だけ繰り返すこ
とによって１画面（１フレーム）が形成される。一般
に、アクティブマトリクス型液晶表示装置装置では、１
秒間に６０フレームの画像の書き換えが行われている。

【００１５】

【発明が解決しようとする課題】

【００１６】ここで、上述したデジタル駆動回路に用い
られている従来のＤ／Ａ変換回路を説明する。図１５を
参照する。

【００１７】従来の４ビットのＤ／Ａ変換回路は、複数
のスイッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ
０〜Ｖ１５）を備えている。ＬＡＴ２群から供給される
４ビットのデジタル信号によって複数のスイッチ（ｓｗ
０〜ｓｗ１５）のうち１つが選択され、選択されたスイ
ッチに接続されている階調電圧線からソース信号線１４
０７に電圧が供給される仕組みになっている。

【００１８】このようなＤ／Ａ変換回路が、１本のソー
ス信号線に対して１つ備えられている。

【００１９】ここで説明している従来の４ビットのＤ／
Ａ変換回路の場合、スイッチの数は１６個であり、階調
電圧線の数は１６本である。実際のアクティブマトリク
ス型液晶表示装置においては、スイッチの面積は大き
く、駆動回路全体の面積が大きくなってしまう。

【００２０】ここで、従来用いられている４ビットのＤ
／Ａ変換回路の別の例を取りあげてみる。図１６を参照
する。図１６に示されている４ビットのＤ／Ａ変換回路
は、先に説明した４ビットのＤ／Ａ変換回路と同じよう
に、ＬＡＴ２群から供給される４ビットのデジタル信号
によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１
つが選択され、選択されたスイッチに接続されている階
調電圧線からソース信号線に電圧が供給される仕組みに
なっている。

【００２１】図１６に示されるＤ／Ａ変換回路は、階調
電圧線の本数は、５本（Ｖ０〜Ｖ４）であり、先に説明
した図１５に示されるような４ビットのＤ／Ａ変換回路
よりも少ない。しかし、スイッチの数は１６個である。
よって、駆動回路全体の面積の縮小を図ることはできな
い。

【００２２】ここでは、４ビットのデジタル信号を扱う
Ｄ／Ａ変換回路について説明しているが、ビット数が増
えると、スイッチの数は指数関数的に増加していく。つ
まり、ｎビットのデジタル信号を扱う従来のＤ／Ａ変換
回路においては、２ⁿ 個のスイッチが必要となってしま
う。したがって、駆動回路の面積が大きくなってしま
う。

【００２３】上述したような駆動回路の面積が大きいこ
とが、半導体表示装置、特にアクティブマトリクス型液
晶表示装置の小型化の妨げの原因の一つとなっている。

【００２４】また、半導体表示装置の高精細化のために
は、画素数の増加、つまりはソース信号線の増加が必要
となってくる。しかし、上述したように、ソース信号線
が増加すると、Ｄ／Ａ変換回路の数も増加することにな
り、駆動回路の面積は増大し、このことが高精細化への
妨げの原因の一つとなっている。

【００２５】上述した理由により、面積の小さいＤ／Ａ
変換回路が切望されている。

【００２６】そこで、本発明は上述した問題を鑑みてな
されたものであり、面積の小さいＤ／Ａ変換回路を提供
することを目的とする。

【００２７】

【課題を解決するための手段】

【００２８】本発明のある実施形態によると、入力され
るｎビット（ｎは２以上の自然数）のデジタル信号に対
応する階調電圧が出力線に供給されるＤ／Ａ変換回路で
あって、前記ｎビットのデジタル信号を上位ｘビットと
下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自
然数）、前記ｎビットのデジタル信号の上位ｘビットに
よって（２^x ＋１）本の階調電圧線のうち隣り合う２本
の階調電圧線が選択され、選択された前記隣り合う２本
の階調電圧線の階調電圧から、２^y 通りの階調電圧が作
り出され、前記ｎビットのデジタル信号の下位ｙビット
によって、前記２^y 通りの階調電圧のうち対応する階調
電圧が出力線に供給されることを特徴とするＤ／Ａ変換
回路が提供される。このことによって上記目的が達成さ
れる。

【００２９】前記Ｄ／Ａ変換回路は、薄膜トランジスタ
を用いて絶縁基板上に形成されてもよい。

【００３０】また、本発明のある実施形態によると、入
力されるｎビット（ｎは２以上の自然数）のデジタル信
号に対応する階調電圧が出力線に供給されるＤ／Ａ変換
回路であって、前記ｎビットのデジタル信号を上位ｘビ
ットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは
共に自然数）、前記ｎビットのデジタル信号の上位ｘビ
ットによって（２^x ＋１）本の階調電圧線のうち、第１
〜第（２^x ＋１）の階調電圧線に向かってより高い電圧
が供給されている第ｚおよび第（ｚ＋１）の階調電圧線
が選択され（１≦ｚ≦２^x ；ｚは自然数）、選択された
前記第ｚおよび第（ｚ＋１）の階調電圧線の階調電圧か
ら、２^y 通りの階調電圧が作り出され、前記ｎビットの
デジタル信号の下位ｙビットによって、前記２^y 通りの
階調電圧のうち対応する階調電圧が出力線に供給される
ことを特徴とするＤ／Ａ変換回路が提供される。このこ
とによって上記目的が達成される。

【００３１】前記Ｄ／Ａ変換回路は、薄膜トランジスタ
を用いて絶縁基板上に形成されてもよい。

【００３２】また、本発明のある実施形態によると、マ
トリクス状に配置された複数のＴＦＴと、前記複数のＴ
ＦＴを駆動するソース信号線側駆動回路とゲイト信号線
側駆動回路と、を備えた半導体装置であって、前期ソー
ス信号線側駆動回路は、入力されるｎビット（ｎは２以
上の自然数）のデジタル信号に対応する階調電圧が出力
線に供給されるＤ／Ａ変換回路を備えており、前記ｎビ
ットのデジタル信号を上位ｘビットと下位ｙビットとに
分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビ
ットのデジタル信号の上位ｘビットによって（２^x ＋
１）本の階調電圧線のうち隣り合う２本の階調電圧線が
選択され、選択された前記隣り合う２本の階調電圧線の
階調電圧から、２^y 通りの階調電圧が作り出され、前記
ｎビットのデジタル信号の下位ｙビットによって、前記
２^y 通りの階調電圧のうち対応する階調電圧が出力線に
供給されることを特徴とする半導体装置が提供される。
このことによって上記目的が達成される。

【００３３】また、本発明のある実施形態によると、マ
トリクス状に配置された複数のＴＦＴと、前記複数のＴ
ＦＴを駆動するソース信号線側駆動回路とゲイト信号線
側駆動回路と、を備えた半導体装置であって、前記ソー
ス信号線側駆動回路は、入力されるｎビット（ｎは２以
上の自然数）のデジタル信号に対応する階調電圧が出力
線に供給されるＤ／Ａ変換回路を備えた駆動回路を有す
る半導体装置であって、前記ｎビットのデジタル信号を
上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；
ｘ、ｙは共に自然数）、前記ｎビットのデジタル信号の
上位ｘビットによって（２^x ＋１）本の階調電圧線のう
ち、第１〜第（２^x ＋１）の階調電圧線に向かってより
高い電圧が供給されている第ｚおよび第（ｚ＋１）の階
調電圧線が選択され（１≦ｚ≦２^x ；ｚは自然数）、選
択された前記第ｚおよび第（ｚ＋１）の階調電圧線の階
調電圧から、２^y 通りの階調電圧が作り出され、前記ｎ
ビットのデジタル信号の下位ｙビットによって、前記２
^y 通りの階調電圧のうち対応する階調電圧が出力線に供
給されることを特徴とする半導体装置が提供される。こ
のことによって上記目的が達成される。

【００３４】また、本発明のある実施形態によると、複
数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号
線側駆動回路とゲイト信号線側駆動回路と、を備えた半
導体装置であって、前記ソース信号線側駆動回路は、入
力されるｎビット（ｎは２以上の自然数）のデジタル信
号に対応する階調電圧が出力線に供給されるＤ／Ａ変換
回路を備えた駆動回路を有する半導体装置であって、前
記ｎビットのデジタル信号を上位ｘビットと下位ｙビッ
トとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前
記ｎビットのデジタル信号の上位ｘビットによって（２
^x ＋１）本の階調電圧線のうち、第１〜第（２^x ＋１）
の階調電圧線に向かってより高い電圧が供給されている
第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦
ｚ≦２^x ；ｚは自然数）、選択された前記第ｚおよび第
（ｚ＋１）の階調電圧線の階調電圧から、２^y 通りの階
調電圧が作り出され、前記ｎビットのデジタル信号の下
位ｙビットによって、前記２^y 通りの階調電圧のうち対
応する階調電圧が出力線に供給されることを特徴とする
半導体装置が提供される。このことによって上記目的が
達成される。

【００３５】前記複数のＴＦＴと、前記ソース信号線側
駆動回路と、前記ゲイト信号線側駆動回路とは、薄膜ト
ランジスタを用いて絶縁基板上に一体形成されてもよ
い。

【００３６】ここで、以下の実施例をもって本発明のＤ
／Ａ変換回路の詳細について説明する。ただし、以下の
実施例に記載されているＤ／Ａ変換回路は、本発明のあ
る実施形態であり、本発明のＤ／Ａ変換回路は、これら
に限定されるわけではない。

【００３７】

【実施例】

【００３８】（実施例１）

【００３９】本実施例では、本発明のＤ／Ａ変換回路の
ある実施形態について説明する。本実施例では、画素数
が、横８００×縦６００であるアクティブマトリクス型
液晶表示装置を用いて、そのソース信号線側駆動回路に
備えられたデジタル信号をアナログ階調信号（階調電
圧）に変換するＤ／Ａ変換回路の詳細について説明す
る。

【００４０】また、本実施例では４ビットのデジタル信
号を処理するＤ／Ａ変換回路を例にとって説明するが、
本発明のＤ／Ａ変換回路は、これに限定されるわけでは
なく、２ビット以上のデジタル信号を処理するＤ／Ａ変
換回路が実現される。

【００４１】まず、図１及び図２９を参照する。図１及
び図２９には本実施例のアクティブマトリクス型液晶表
示装置の概略構成図が示されている。本実施例のアクテ
ィブマトリクス型液晶表示装置は、第１のソース信号線
側シフトレジスタ１０１、デジタルデコーダのアドレス
線（ａ、ｂ）１０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡ
Ｔ１, ７９９）１０３、ラッチ回路（ＬＡＴ２, ０〜Ｌ
ＡＴ２, ７９９）１０４、ラッチパルス線１０５、第１
のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜７９９）１０
６、階調電圧線（Ｖ０〜Ｖ４）１０７、第１の出力線１
０８、第２のソース信号線側シフトレジスタ１０９、デ
ジタルデコーダのアドレス線（ｃ、ｄ）１１０、ラッチ
回路（ＬＡＴ３, ０〜ＬＡＴ３, ７９９）１１１、ラッ
チ回路（ＬＡＴ４, ０〜ＬＡＴ４, ７９９）１１２、ラ
ッチパルス線１１３、第２のＤ／Ａ変換回路（２ｎｄ−
Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４、第２の
出力線１１５、ゲイト信号線側駆動回路としてゲイト信
号線側シフトレジスタ１１６、ソース信号線１１７、ゲ
イト信号線（走査線）１１８、および画素ＴＦＴ１１９
などによって構成されている。

【００４２】まお、図１及び図２９では省略してある
が、その他バッファやアナログスイッチなどが適時設け
られる。

【００４３】外部から供給される４ビットのデジタル信
号のうち、上位２ビットのデジタル信号がアドレス線１
０２のａおよびｂに供給され、下位２ビットのデジタル
信号がアドレス線１１０のｃおよびｄに供給されるよう
になっている。

【００４４】５本の階調電圧線（Ｖ０〜Ｖ４）１０７に
は、Ｖ０〜Ｖ４間に印加される電圧を抵抗分割すること
によって、異なる電圧が供給されるようになっている。
また、最も高い電圧がＶ４に印加されており、最も低い
電圧がＶ０に印加されている。

【００４５】ここで、最も低い電圧が供給される階調電
圧線を第１の階調電圧線とし、最も高い電圧が供給され
る階調電圧線を第５の階調電圧線とする。よって、５本
の階調電圧線は、第１〜第５の階調電圧線に向かってよ
り高い電圧が供給されていることがわかる。

【００４６】第１のソース線側シフトレジスタ１０１
は、ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９にラッ
チ信号（タイミング信号）を順次供給する。ラッチ回路
ＬＡＴ１, ０〜ＬＡＴ１, ７９９は、第１のソース線側
シフトレジスタから供給されるラッチ信号により、アド
レス線１０２のａおよびｂからデジタル信号を順次取り
込み、保持する。

【００４７】ラッチ回路ＬＡＴ１, ７９９へのデジタル
信号の取り込みが終了した瞬間に、ラッチパルス線１０
５にラッチ信号が供給され、ＬＡＴ２, ０〜ＬＡＴ２,
７９９の全てのラッチ回路に、ＬＡＴ１, ０〜ＬＡＴ
１, ７９９からデジタル信号が同時に取り込まれ、保持
される。ＬＡＴ２, ０〜ＬＡＴ２, ７９９に取り込まれ
たデジタル信号は、１ライン期間の間、第１のＤ／Ａ変
換回路１０６に送出される。

【００４８】ここで、１つのラッチ回路（ＬＡＴ１, ０
およびＬＡＴ２, ０）の回路図を図２に示す。ラッチ回
路（ＬＡＴ１, ０）およびラッチ回路（ＬＡＴ２, ０）
は、それぞれ同じ回路から成っている。

【００４９】ＬＡＴ１, ０は、クロックドインバータ２
０１、２０３、２０４および２０６、ならびにインバー
タ２０２および２０５から成り、 アドレス線１０２のａ
およびｂよりデジタル信号を取り込み、保持する。クロ
ックドインバータ２０１、２０３、２０４および２０６
のスイッチングには、第１のソース信号線側シフトレジ
スタ１０１からのラッチ信号（ｌａｔ１, ０）およびそ
の反転信号（反転ｌａｔ１,0）が使用される。

【００５０】ＬＡＴ２, ０は、クロックドインバータ２
０７、２０９、２１０および２１２、ならびにインバー
タ２０８および２１１から成り、 ＬＡＴ１,0からデジタ
ル信号を取り込み、保持する。クロックドインバータ２
０７、２０９、２１０および２１２のスイッチングに
は、ラッチパルス線１０５からのラッチ信号（ｌａｔ
２）およびその反転信号（反転ｌａｔ２）が使用され
る。ＬＡＴ２, ０は、第１のＤ／Ａ変換回路にデジタル
信号を送出する。

【００５１】なお、アドレス線１０２のａおよびｂに供
給されるデジタル信号が２段のラッチ回路を経て第１の
Ｄ／Ａ変換回路１０６に供給されることから、本実施例
では、説明の便宜上、第１のＤ／Ａ変換回路に接続され
る信号線をａおよびｂと呼んでいる。

【００５２】第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ,
０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６には、ＬＡＴ２,
０〜ＬＡＴ２, ７９９から２ビットのデジタル信号がそ
れぞれ供給される。第１のＤ／Ａ変換回路（１ｓｔ−Ｄ
／Ａ, ０〜１ｓｔ−Ｄ／Ａ,７９９）１０６は、供給さ
れる２ビットのデジタル信号をアナログ信号（階調電
圧）に変換し、第１の出力線１０８（１０８−１および
１０８−２）を通じて第２のＤ／Ａ変換回路（２ｎｄ−
Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４に供給す
る。

【００５３】第１のソース線側シフトレジスタ１０１が
ＬＡＴ１, ０〜７９９へラッチ信号を順次送出するタイ
ミングに同期して、第２のソース線側シフトレジスタ１
０９は、ＬＡＴ３, ０〜７９９へラッチ信号を順次送出
する。つまり、第１のソース信号線側シフトレジスタが
ＬＡＴ１, ０にラッチ信号を送出するタイミングと、第
２のソース信号線側シフトレジスタがＬＡＴ３, ０にラ
ッチ信号を送出するタイミングとは同じである。また、
第１のソース信号線側シフトレジスタがＬＡＴ１, １に
ラッチ信号を送出するタイミングと、第２のソース信号
線側シフトレジスタがＬＡＴ３, １にラッチ信号を送出
するタイミングとも同じである。

【００５４】第２のソース信号線側シフトレジスタ１０
９からのラッチ信号によって、ＬＡＴ３, ０〜ＬＡＴ
３. ７９９は、アドレス線１１０のｃおよびｄから２ビ
ットのデジタル信号を順次取り込み、保持する。ラッチ
回路ＬＡＴ３, ７９９へデジタル信号の取り込みが終了
した瞬間に、ラッチパルス線１１３にラッチ信号が供給
され、ＬＡＴ４, ０〜ＬＡＴ４, ７９９の全てのラッチ
回路がＬＡＴ３, ０〜ＬＡＴ３, ７９９からデジタル信
号を同時に取り込み、保持する。ＬＡＴ４, ０〜ＬＡＴ
４, ７９９に取り込まれたデジタル信号は、第２のＤ／
Ａ変換回路１１４に送出される。

【００５５】第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ,
０〜２ｎｄ−Ｄ／Ａ, ７９９）は、第１のＤ／Ａ変換回
路の出力線１０８から供給される階調電圧と、供給され
る２ビットのデジタル信号とに基づき、ソース信号線に
つながる第２の出力線１１５へ階調電圧を供給する。

【００５６】第２の出力線１１５へ供給される階調電圧
は、バッファ（図示せず）などを通してソース信号線１
１７に供給される。ゲイト信号線側シフトレジスタ１１
６からの走査信号に応じて、対応するゲイト信号線１１
８に接続されている画素ＴＦＴ１１９がＯＮとなり、階
調電圧が液晶分子に印加される。

【００５７】このようにして、選択された走査線に接続
されている全ての画素ＴＦＴが一度にＯＮとなり、液晶
分子が駆動される。そして、全ての走査線が順次選択さ
れ、１フレームの画像が形成される。本実施例では、１
秒間に６０フレームの画像の形成を行う。

【００５８】ここで、本実施例の第１のＤ／Ａ変換回路
１０６および第２のＤ／Ａ変換回路１１４について、図
３および図４を用いて詳しく説明する。

【００５９】図３を参照する。図３は、第１のＤ／Ａ変
換回路１０６および第２のＤ／Ａ変換回路１１４の概略
図である。まず、図３を用いて第１のＤ／Ａ変換回路１
０６および第２のＤ／Ａ変換回路１１４の動作を説明す
る。

【００６０】第１のＤ／Ａ変換回路１０６は、４つの内
部スイッチ（ｓｗＡ１〜ｓｗＡ４）を含むスイッチ回路
ｓｗＡと、４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）
を含むスイッチ回路ｓｗＢと、階調電圧線１０７（Ｖ０
〜Ｖ４）とによって構成される。第２のＤ／Ａ変換回路
１１４は、４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）
を含むスイッチ回路ｓｗＣと、４つの抵抗（Ｒ１〜Ｒ
４）とによって構成される。なお、ここでは、配線自体
が有する固有抵抗は便宜上考慮していない。

【００６１】本実施例においては、ｓｗＡ４はＶ４に接
続されている。ｓｗＡ３およびｓｗＢ４はＶ３に接続さ
れている。ｓｗＡ２およびｓｗＢ３はＶ２に接続されて
いる。ｓｗＡ１およびｓｗＢ２はＶ１に接続されてい
る。また、ｓｗＢ１はＶ０に接続されている。

【００６２】第１のＤ／Ａ変換回路１０６においては、
ラッチ回路を経てアドレス線ａおよびｂから供給される
２ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御
する。ラッチ回路を経てアドレス線ａおよびｂから供給
されるデジタル信号に応じて、ｓｗＡの４つの内部スイ
ッチ（ｓｗＡ１〜ｓｗＡ４）のうち、いずれか一つのス
イッチだけが閉じるように設計されており、同時に２以
上のスイッチが閉じることはない。また、アドレス線ａ
およびｂから供給されるデジタル信号に応じて、ｓｗＢ
の４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）のうち、
いずれか一つのスイッチだけが閉じるように設計されて
おり、 これらも同時に２以上のスイッチが閉じることは
ない。さらに、ｓｗＡの４つの内部スイッチ（ｓｗＡ１
〜ｓｗＡ４）とｓｗＢの４つの内部スイッチ（ｓｗＢ１
〜ｓｗＢ４）とが閉じるタイミングには、次のような関
係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が
閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３
が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時
はｓｗＢ４が閉じるように設計されている。従って、ｓ
ｗＡとｓｗＢとによって、常に隣り合う２本の階調電圧
線が選択されることになる。このようにして、いかなる
２ビットのデジタル信号が入力された場合でも、ｓｗＡ
とｓｗＢとによって２つの隣り合う階調電圧線が選択さ
れ、階調電圧が第１の出力線１０８（１０８−１および
１０８−２）に供給される。ここで、ｓｗＡの４つの内
部スイッチによって選択される第１の出力線を、第１の
出力線（Ｈ）１０８−１と呼ぶことにし、ｓｗＢの４つ
の内部スイッチによって選択される第１の出力線を、第
１の出力線（Ｌ）１０８−２と呼ぶことにする。

【００６３】第２のＤ／Ａ変換回路１１４においては、
ラッチ回路を経てアドレス線ｃおよびｄから供給される
２ビットのデジタル信号が、ｓｗＣを制御する。ラッチ
回路を経てアドレス線ｃおよびｄから供給されるデジタ
ル信号に応じて、ｓｗＣの４つの内部スイッチ（ｓｗＣ
１〜ｓｗＣ４）のうち、いずれか一つのスイッチだけが
閉じるように設計されている。第１の出力線（Ｈ）１０
８−１と第１の出力線（Ｌ）１０８−２とに供給されて
いる階調電圧が第２のＤ／Ａ変換回路１１４に印加され
る。第１の出力線（Ｈ）１０８−１と第１の出力線
（Ｌ）１０８−２とは、４つの直列に接続された抵抗
（Ｒ１〜Ｒ４）によって接続されている。第１の出力線
（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とに
供給されている階調電圧から、第２のＤ／Ａ変換回路の
４つの抵抗（Ｒ１〜Ｒ４）によって異なる４つの階調電
圧が作られる。よって、ｓｗＣの４つの内部スイッチ
（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッ
チが閉じると、対応する階調電圧が第２の出力線１１５
に供給される。第２の出力線１１５へ供給される階調電
圧は、バッファ（図示せず）などを通してソース信号線
１１７に供給される。

【００６４】次に、図４を用いて、本実施例の第１のＤ
／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４
の回路構成について説明する。ただし、図４に示される
回路構成は、第１のＤ／Ａ変換回路および第２のＤ／Ａ
変換回路を実現するための一実施形態にすぎず、これに
限定されるわけではない。

【００６５】図４に示されるように本実施例の第１のＤ
／Ａ変換回路１０６は、１６個のＮチャネル型ＴＦＴ
（Tr4,1 、Tr4,2 、Tr3,1 、Tr3,2 、Tr3,5 、Tr3,6 、
Tr2,1、Tr2,2 、Tr2,5 、Tr2,6 、Tr1,1 、Tr1,2 、Tr
1,5 、Tr1,6 、Tr0,1 、およびTr0,2 ）と、１６個のＰ
チャネル型ＴＦＴ（Tr4,3 、Tr4,4 、Tr3,3 、Tr3,4 、
Tr3,7 、Tr3,8 、Tr2,3 、Tr2,4 、Tr2,7 、Tr2,8 、Tr
1,3 、Tr1,4 、Tr1,7 、Tr1,8 、Tr0,3 、およびTr0,4
）と、５本の階調電圧線（Ｖ０〜Ｖ４）とを含んでい
る。

【００６６】５本の階調電圧線（Ｖ０〜Ｖ４）１０７に
おいては、最も高い電圧がＶ４に印加されており、最も
低い電圧がＶ０に印加されている。

【００６７】５本の階調電圧線（Ｖ０〜Ｖ４）１０７に
は、独立して電圧が供給されても良い。ただし、この場
合においても、最も高い電圧がＶ４に印加され、最も低
い電圧がＶ０に印加されるようにする必要がある。

【００６８】階調電圧線Ｖ４に注目すると、２個のＮチ
ャネル型ＴＦＴ（Tr4,1 およびTr4,2 ）が直列に接続さ
れた回路と、２個のＰチャネル型ＴＦＴ（Tr4,3 および
Tr4,4 ）が直列に接続された回路とが直列に接続されて
おり、前記２つの回路が直列に接続されてできた回路の
両端が階調電圧線Ｖ４に並列に接続されている。また、
アドレス線ａおよびｂからのデジタル信号が、ラッチ回
路を経て第１のＤ／Ａ変換回路に供給されることから、
ここでは、説明の便宜上、ラッチ回路から供給される信
号線をａおよびｂとし、これらの反転信号（反転ａおよ
び反転ｂ）を考える。信号線ａ、ｂ、反転ａおよび反転
ｂは、それぞれTr4,1 、Tr4,2 、Tr4,3、Tr4,4 のゲイ
ト電極に接続されている。これらの信号線ａ、ｂ、反転
ａ、および反転ｂに供給されるデジタル信号によって、
Tr4,1 、Tr4,2 、Tr4,3 、Tr4,4のスイッチングが制御
され、これら全てのＴＦＴがＯＮとなった時、階調電圧
線Ｖ４に供給される電圧が第１の出力線（Ｈ）１０８−
１に供給される。

【００６９】次に階調電圧線Ｖ３に注目すると、２個の
Ｎチャネル型ＴＦＴ（Tr3,1 およびTr3,2 ）が直列に接
続された回路と、２個のＰチャネル型ＴＦＴ（Tr3,3 お
よびTr3,4 ）が直列に接続された回路とが直列に接続さ
れており、前記２つの回路が直列に接続されてできた回
路の両端が階調電圧線Ｖ３に並列に接続されている。ま
た、ラッチ回路からの信号線ａ、ｂ、反転ａ、および反
転ｂは、それぞれTr3,1 、Tr3,4 、Tr3,3 、Tr3,2 のゲ
イト電極に接続されている。これらの信号線ａ、ｂ、反
転ａ、および反転ｂに供給されるデジタル信号によっ
て、Tr3,1 、Tr3,2 、Tr3,3 、Tr3,4 のスイッチングが
制御され、これら全てのＴＦＴがＯＮとなった時、階調
電圧線Ｖ３に供給される電圧が第１の出力線（Ｈ）１０
８−１に供給される。

【００７０】また階調電圧線Ｖ３においては、２個のＮ
チャネル型ＴＦＴ（Tr3,5 およびTr3,6 ）が直列に接続
された回路と、２個のＰチャネル型ＴＦＴ（Tr3,7 およ
びTr3,8 ）が直列に接続された回路とが直列に接続され
ており、前記２つの回路が直列に接続されてできた回路
の両端が階調電圧線Ｖ３にさらに並列に接続されてい
る。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよ
び反転ｂは、それぞれTr3,5 、Tr3,6 、Tr3,7 、Tr3,8
のゲイト電極に接続されている。これら全てのＴＦＴが
ＯＮとなった時、階調電圧線Ｖ３に供給される電圧が第
１の出力線（Ｌ）１０８−２に供給される。

【００７１】次に階調電圧線Ｖ２に注目すると、２個の
Ｎチャネル型ＴＦＴ（Tr2,1 およびTr2,2 ）が直列に接
続された回路と、２個のＰチャネル型ＴＦＴ（Tr2,3 お
よびTr2,4 ）が直列に接続された回路とが直列に接続さ
れており、前記２つの回路が直列に接続されてできた回
路の両端が階調電圧線Ｖ２に並列に接続されている。ま
た、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転
ｂは、それぞれTr2,3、Tr2,2 、Tr2,1 、Tr2,4 のゲイ
ト電極に接続されている。これら全てのＴＦＴがＯＮと
なった時、階調電圧線Ｖ２に供給される電圧が第１の出
力線（Ｈ）１０８−１に供給される。

【００７２】また階調電圧線Ｖ２においては、２個のＮ
チャネル型ＴＦＴ（Tr2,5 およびTr2,6 ）が直列に接続
された回路と、２個のＰチャネル型ＴＦＴ（Tr2,7 およ
びTr2,8 ）が直列に接続された回路とが直列に接続され
ており、前記２つの回路が直列に接続されてできた回路
の両端が階調電圧線Ｖ２にさらに並列に接続されてい
る。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよ
び反転ｂは、それぞれTr2,5 、Tr2,8 、Tr2,7 、Tr2,6
のゲイト電極に接続されている。これら全てのＴＦＴが
ＯＮとなった時、階調電圧線Ｖ２に供給される電圧が第
１の出力線（Ｌ）１０８−２に供給される。

【００７３】階調電圧線Ｖ１においても、上述したよう
な構成の回路が並列に接続されている。そして、ラッチ
回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それ
ぞれTr1,3 、Tr1,4 、Tr1,1 、Tr1,2 のゲイト電極に接
続されている。これら全てのＴＦＴがＯＮとなった時、
階調電圧線Ｖ１に供給される電圧が第１の出力線（Ｈ）
１０８−１に供給される。また、ラッチ回路からの信号
線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr1,7 、Tr
1,6 、Tr1,5 、Tr1,８のゲイト電極に接続されている。
これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ１
に供給される電圧が第１の出力線（Ｌ）１０８−２に供
給される。

【００７４】階調電圧線Ｖ０においても、上述したよう
な構成の回路が並列に接続されている。そして、ラッチ
回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それ
ぞれTr0,3 、Tr0,4 、Tr0,1 、Tr0,2 のゲイト電極に接
続されている。これら全てのＴＦＴがＯＮとなった時、
階調電圧線Ｖ０に供給される電圧が第１の出力線（Ｌ）
１０８−２に供給される。

【００７５】以下の表１に、信号線ａ、ｂ、反転ａおよ
び反転ｂに供給されるデジタル信号の組合わせによる、
第１の出力線（Ｈ）１０８−１および（Ｌ）１０８−２
に出力される階調電圧線の組合わせを示す。

【００７６】

【表１】

【００７７】信号線ａ、ｂ、反転ａおよび反転ｂに入力
されるデジタル信号によって、隣り合う２本の階調電圧
線が選択され、第１の出力線（Ｈ）１０８−１および第
１の出力線（Ｌ）１０８−２に供給されることが表1 に
示されている。

【００７８】一方、第２のＤ／Ａ変換回路１１４は、８
個のＮチャネルＴＦＴ（Tr5,1 、Tr5,2 、Tr6,1 、Tr6,
2 、Tr7,1 、Tr7,2 、Tr8,1 、Tr8,2 ）と８個のＰチャ
ネルＴＦＴ（Tr5,3 、Tr5,4 、Tr6,3 、Tr6,4 、Tr7,3
、Tr7,4 、Tr8,3 、Tr8,4 ）と４つの抵抗（Ｒ１〜Ｒ
４）とを含んでいる。

【００７９】第２のＤ／Ａ変換回路１１４においては、
第１のＤ／Ａ変換回路１０６の第１の出力線（Ｈ）１０
８−１と第１の出力線（Ｌ）１０８−２とが４つの直列
に接続された抵抗（Ｒ１〜Ｒ４）によって接続されてい
る。このような構成によって、第２のＤ／Ａ変換回路１
１４は、４つの異なる電圧を作り出している。

【００８０】抵抗Ｒ１と抵抗Ｒ２との接続点に注目する
と、２個のＮチャネル型ＴＦＴ（Tr8,1 およびTr8,2 ）
が直列に接続された回路と、２個のＰチャネル型ＴＦＴ
（Tr8,3 およびTr8,4 ）が直列に接続された回路とが直
列に接続されており、前記２つの回路が直列に接続され
てできた回路の両端が抵抗Ｒ１とＲ２との接続点に接続
されている。また、アドレス線ｃおよびｄからのデジタ
ル信号が、ラッチ回路を経て第２のＤ／Ａ変換回路に供
給されることから、ここでは、説明の便宜上、ラッチ回
路から供給される信号線をｃおよびｄとし、これらの反
転信号（反転ｃおよび反転ｄ）を考える。

【００８１】また、ラッチ回路からの信号線ｃ、ｄ、反
転ｃおよび反転ｄは、それぞれTr8,1 、Tr8,２、Tr8,3
、Tr8,4 のゲイト電極に接続されている。これら全て
のＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８
−１に供給される電圧から抵抗Ｒ１で電圧降下する分だ
けを引いた電圧が第２の出力線１１５に供給される。言
い換えると、第２の出力線１１５に供給される電圧は、
第１の出力線（Ｌ）１０８−２に供給される電圧に抵抗
（Ｒ２＋Ｒ３＋Ｒ４）で電圧降下する分だけをたした電
圧となる。従って、 第２の出力線に供給される電圧は、
出力先の画素ＴＦＴの電位にかかわらず一定に保たれ
る。

【００８２】次に、抵抗Ｒ２とＲ３との接続点に注目す
ると、２個のＮチャネル型ＴＦＴ（Tr7,1 およびTr7,2
）が直列に接続された回路と、２個のＰチャネル型Ｔ
ＦＴ（Tr7,3 およびTr7,4 ）が直列に接続された回路と
が直列に接続されており、前記２つの回路が直列に接続
されてできた回路の両端が抵抗Ｒ２とＲ３との接続点に
接続されている。また、ラッチ回路からの信号線ｃ、
ｄ、反転ｃおよび反転ｄは、それぞれTr7,1 、Tr7,4 、
Tr7,3 、Tr7,2 のゲイト電極に接続されている。これら
全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１
０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２）で電
圧降下する分だけを引いた電圧が第２の出力線１１５に
供給される。言い換えると、第２の出力線１１５に供給
される電圧は、第１の出力線（Ｌ）１０８−２に供給さ
れる電圧に抵抗（Ｒ３＋Ｒ４）で電圧降下する分だけを
たした電圧となる。従って、 この場合も、第２の出力線
に供給される電圧は、出力先の画素ＴＦＴの電位にかか
わらず一定に保たれる。

【００８３】次に、抵抗Ｒ３とＲ４との接続点に注目す
ると、２個のＮチャネル型ＴＦＴ（Tr6,1 およびTr６,
2）が直列に接続された回路と、２個のＰチャネル型Ｔ
ＦＴ（Tr6,3 およびTr6,4 ）が直列に接続された回路と
が直列に接続されており、前記２つの回路が直列に接続
されてできた回路の両端が抵抗Ｒ３とＲ４との接続点に
接続されている。また、ラッチ回路からの信号線ｃ、
ｄ、反転ｃおよび反転ｄは、それぞれTr6,4 、Tr6,2 、
Tr6,1 、Tr6,3 のゲイト電極に接続されている。これら
全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１
０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２＋Ｒ
３）で電圧降下する分だけを引いた電圧が第２の出力線
１１５に供給される。言い換えると、第２の出力線１１
５に供給される電圧は、第１の出力線（Ｌ）１０８−２
に供給される電圧に抵抗Ｒ４で電圧降下する分だけをた
した電圧となる。従って、 この場合も、第２の出力線に
供給される電圧は、出力先の画素ＴＦＴの電位にかかわ
らず一定に保たれる。

【００８４】次に、抵抗Ｒ４と第１の出力線（Ｌ）１０
８−２との接続点に注目すると、２個のＮチャネル型Ｔ
ＦＴ（Tr5,1 およびTr5,2 ）が直列に接続された回路
と、２個のＰチャネル型ＴＦＴ（Tr5,3 およびTr5,4 ）
が直列に接続された回路とが直列に接続されており、前
記２つの回路が直列に接続されてできた回路の両端が抵
抗Ｒ４と第１の出力線（Ｌ）１０８−２との接続点に接
続されている。また、ラッチ回路からの信号線ｃ、ｄ、
反転ｃおよび反転ｄは、それぞれTr5,4 、Tr5,3、Tr5,2
、Tr5,1 のゲイト電極に接続されている。これら全て
のＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８
−１に供給される電圧から抵抗（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ
４）で電圧降下する分だけを引いた電圧が第２の出力線
１１５に供給される。言い換えると、第２の出力線１１
５に供給される電圧は、第１の出力線（Ｌ）１０８−２
に供給される電圧となる。従って、 この場合も、第２の
出力線に供給される電圧は、出力先の画素ＴＦＴの電位
にかかわらず一定に保たれる。

【００８５】なお、第１のＤ／Ａ変換回路１０６の第１
の出力線（Ｈ）１０８−１と（Ｌ）１０８−２とから出
力される階調電圧線の組み合わせによって、第２のＤ／
Ａ変換回路１１４に流れる電流は変化する。そこで、第
２のＤ／Ａ変換回路１１４に流れる電流を表２にＩ₁ 〜
Ｉ₄ のように定義する。

【００８６】

【表２】

【００８７】ここで、以下の表３に、信号線ａ、ｂ、
ｃ、ｄ、反転ａ、反転ｂ、反転ｃおよび反転ｄに供給さ
れるデジタル信号の組み合わせによる、最終的に第２出
力線１１５に出力される電圧を示す。

【００８８】

【表３】

【００８９】信号線ａ、ｂ、ｃ、ｄ、反転ａ、反転ｂ、
反転ｃおよび反転ｄに入力されるデジタル信号によっ
て、１６通りの異なる電圧が第２の出力線１１５に出力
されることが表３に示されている。

【００９０】よって、本実施例では、４ビットのデジタ
ル信号のうち上位２ビットのデジタル信号によって４通
りの階調電圧を選択することができ、下位４ビットによ
って選択された階調電圧から更に４通りの階調電圧を出
力することができる。よって、４（上位２ビット）×４
（下位２ビット）＝１６通りの階調電圧を任意に選択す
ることができる。

【００９１】また、本実施例のＤ／Ａ変換回路は、図３
からも理解されるように、階調電圧線の本数が５本であ
り、 しかもスイッチの数が１２個である。これは、従来
のＤ／Ａ変換回路と比較して、面積が小さくて済み、駆
動回路全体の小型化を実現することができる。さらに、
Ｄ／Ａ変換回路の小型化が図れることより、アクティブ
マトリクス液晶表示装置の高精細化をも実現することが
できる。

【００９２】また、本実施例のＤ／Ａ変換回路は、上述
したように、画素ＴＦＴの電位が変化しても第２のＤ／
Ａ変換回路の第２の出力線から供給される電圧は常に安
定しているので、安定した電圧を画素ＴＦＴに供給する
ことができる。

【００９３】なお、本実施例では、４ビットのデジタル
信号を上位２ビットと下位２ビットとに分割し、それぞ
れがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制
御するようにしたが、４ビットのデジタル信号の分割は
これに限定されるわけではない。

【００９４】例えば、 上位３ビットをｓｗＡおよびｓｗ
Ｂのスイッチングに使用し、下位１ビットをｓｗＣのス
イッチングに使用することもできる。この場合、ｓｗＡ
およびｓｗＢの内部スイッチの数は、それぞれ８個とな
り（ｓｗＡ１〜ｓｗＡ８、ｓｗＢ１〜ｓｗＢ８）、階調
電圧線の本数は９本（Ｖ０〜Ｖ８）となる。また、ｓｗ
Ｃの内部スイッチの数は２個（ｓｗＣ１およびｓｗＣ
２）となり、抵抗の数は２個（Ｒ１およびＲ２）とな
る。ｓｗＡに３ビットのデジタル信号が入力され、ｓｗ
Ａの８個の内部スイッチのうち１つが閉じ、１つの階調
電圧線が選択され、その電圧が第１の出力線（Ｈ）に供
給される。また、ｓｗＢに３ビットのデジタル信号が入
力され、ｓｗＢの８個の内部スイッチのうち１つが閉
じ、１つの階調電圧線が選択され、その電圧が第１の出
力線（Ｌ）に供給される。ｓｗＣには１ビットのデジタ
ル信号が入力され、ｓｗＣの２個の内部スイッチのうち
１つが閉じ、対応する階調電圧が第２の出力線に供給さ
れる。第２の出力線へ供給される階調電圧は、バッファ
などを通してソース信号線に供給される。

【００９５】また、本実施例では、４ビットのデジタル
信号を扱うＤ／Ａ変換回路について説明したが、本発明
によると、ｎビット（ｎは２以上の自然数）のデジタル
信号を扱うＤ／Ａ変換回路が実現され得る。この場合、
ｎビットのデジタル信号を、上位ｘビットと下位ｙビッ
トとに分割して捉えることができる（ｘ＋ｙ＝ｎ）。こ
の場合、ｓｗＡの内部スイッチの数は２^x 個（ｓｗＡ１
〜ｓｗＡ２^x ）となり、ｓｗＢの内部スイッチの数も同
じく２^x 個（ｓｗＢ１〜ｓｗＢ２^x ）となる。また、階
調電圧線の本数は（２^x ＋１）本となる。さらに、ｓｗ
Ｃの内部スイッチの数は２^y 個（ｓｗＣ１〜ｓｗＣ
２^y ）となり、抵抗の数も２^y 個（Ｒ１〜Ｒ２^y ）とな
る。

【００９６】ここで、（２^x ＋１）本の階調電圧線にお
いて、最も低い電圧が印加されている階調電圧線を第１
の階調電圧線とし、最も高い電圧が印加されている階調
電圧線を第（２^x ＋１）の階調電圧線とすることができ
る。この場合、 第１〜第（２ ^x ＋１）の階調電圧線に向
かってより高い電圧が供給されていることになる。

【００９７】ｎビットのデジタル信号の上位ｘビットに
よって（２^x ＋１）本の階調電圧線のうち、第ｚおよび
第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２^x ；
ｚは自然数）、第１の出力線（Ｈ）および（Ｌ）にそれ
らの階調電圧が出力されるとすると、 選択された第ｚと
第（ｚ＋１）との階調電圧線に供給されている階調電圧
から、第２のＤ／Ａ変換回路の２^y 個の抵抗（Ｒ１〜Ｒ
２^y ）によって異なる２^y の階調電圧が作られる。そし
て、ｎビットのデジタル信号の下位ｙビットによって、
２^y の電圧のうち対応する電圧が選択され、第２の出力
線に供給される。

【００９８】また、上述したように、ｎビットのデジタ
ル信号を上位ｘビットと下位ｙビットとに分割して用い
た場合、選択され得る階調電圧の数は、２^x （上位ｘビ
ット）×２^y （下位ｙビット）＝２^(x+y) ＝２ⁿ とな
り、この場合も、階調電圧の数を減少させることはな
い。

【００９９】ここで、本実施例のＤ／Ａ変換回路を備え
たアクティブマトリクス型液晶表示装置の製造方法につ
いて以下に述べることにする。なお、以下の製造方法
は、本発明の一実施例にすぎず、他の製造方法によって
も本発明のＤ／Ａ変換回路が実現され得る。

【０１００】ここでは、絶縁表面を有する基板上に複数
のＴＦＴを形成し、画素マトリクス回路、上述したＤ／
Ａ変換回路を備えた駆動回路、およびロジック回路等を
モノリシックに構成する例を図１０〜図１３に示す。な
お、本実施例では、画素マトリクス回路の１つの画素
と、他の回路（Ｄ／Ａ変換回路を備えた駆動回路、ロジ
ック回路等）の基本回路であるＣＭＯＳ回路とが同時に
形成される様子を示す。また、本実施例では、Ｐチャネ
ル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲ
イト電極を備えている場合について、その作製工程を説
明するが、ダブルゲイト型やトリプルゲイト型のような
複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路を
も同様に作製することができる。

【０１０１】図１０を参照する。まず、絶縁表面を有す
る基板として石英基板１００１を準備する。石英基板の
代わりに熱酸化膜を形成したシリコン基板を用いること
もできる。また、石英基板上に一旦非晶質珪素膜を形成
し、それを完全に熱酸化して絶縁膜とする様な方法をと
っても良い。さらに、絶縁膜として窒化珪素膜を形成し
た石英基板、セラミックス基板またはシリコン基板を用
いても良い。

【０１０２】１００２は非晶質珪素膜であり、最終的な
膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５
ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節す
る。なお、成膜に際して膜中の不純物濃度の管理を徹底
的に行うことは重要である。

【０１０３】本実施例の場合、非晶質珪素膜１００２中
では結晶化を阻害する不純物であるＣ（炭素）およびＮ
（窒素）の濃度はいずれも５×１０¹⁸ａｔｏｍｓ／ｃｍ
³ 未満（代表的には５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以
下、好ましくは２×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下）、
Ｏ（酸素）は１．５×１０¹⁹ａｔｏｍｓ／ｃｍ³ 未満
（代表的には１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下、好ま
しくは５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下）となる様に
管理する。なぜならば各不純物がこれ以上の濃度で存在
すると、後の結晶化の際に悪影響を及ぼし、結晶化後の
膜質を低下させる原因となるからである。本明細書中に
おいて膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量
２次イオン分析）の測定結果における最小値で定義され
る。

【０１０４】上記構成を得るため、本実施例で用いる減
圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成
膜室の清浄化を図っておくことが望ましい。ドライクリ
ーニングは、２００〜４００℃程度に加熱した炉内に１
００〜３００ｓｃｃｍのＣｌＦ₃ （フッ化塩素）ガスを
流し、熱分解によって生成したフッ素によって成膜室の
クリーニングを行えば良い。

【０１０５】なお、本出願人の知見によれば炉内温度３
００℃とし、ＣｌＦ₃ （フッ化塩素）ガスの流量を３０
０ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素
を主成分する）を４時間で完全に除去することができ
る。

【０１０６】また、非晶質珪素膜１００２中の水素濃度
も非常に重要なパラメータであり、水素含有量を低く抑
えた方が結晶性の良い膜が得られる様である。そのた
め、非晶質珪素膜１００２の成膜は減圧熱ＣＶＤ法であ
ることが好ましい。なお、成膜条件を最適化することで
プラズマＣＶＤ法を用いることも可能である。

【０１０７】次に、非晶質珪素膜１００２の結晶化工程
を行う。結晶化の手段としては特開平７−１３０６５２
号公報記載の技術を用いる。同公報の実施例１および実
施例２のどちらの手段でも良いが、本実施例では、同広
報の実施例２に記載した技術内容（特開平８−７８３２
９号公報に詳しい）を利用するのが好ましい。

【０１０８】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜１
００３を形成する。マスク絶縁膜１００３は触媒元素を
添加するために複数箇所の開口部を有している。この開
口部の位置によって結晶領域の位置を決定することがで
きる。

【０１０９】そして、非晶質珪素膜の結晶化を助長する
触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピ
ンコート法により塗布し、Ｎｉ含有層１００４を形成す
る。なお、触媒元素としてはニッケル以外にも、コバル
ト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマ
ニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａ
ｕ）等を用いることができる（図１０（Ａ））。

【０１１０】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。

【０１１１】次に、触媒元素の添加工程が終了したら、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜７００
℃（代表的には５５０〜６５０℃）の温度で４〜２４時
間の加熱処理を加えて非晶質珪素膜１００２の結晶化を
行う。本実施例では窒素雰囲気で５７０℃で１４時間の
加熱処理を行う。

【０１１２】この時、非晶質珪素膜１００２の結晶化は
ニッケルを添加した領域１００５および１００６で発生
した核から優先的に進行し、基板１００１の基板面に対
してほぼ平行に成長した結晶領域１００７および１００
８が形成される。この結晶領域１００７および１００８
を横成長領域と呼ぶ。横成長領域は比較的揃った状態で
個々の結晶が集合しているため、全体的な結晶性に優れ
るという利点がある（図１０（Ｂ））。

【０１１３】なお、上述の特開平７−１３０６５２号公
報の実施例１に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。

【０１１４】結晶化のための加熱処理が終了したら、マ
スク絶縁膜１００３を除去してパターニングを行い、横
成長領域１００７および１００８でなる島状半導体層
（活性層）１００９、１０１０、および１０１１を形成
する（図１０（Ｃ））。

【０１１５】ここで１００９はＣＭＯＳ回路を構成する
Ｎチャネル型ＴＦＴの活性層、１０１０はＣＭＯＳ回路
を構成するＰチャネル型ＴＦＴの活性層、１０１１は画
素マトリクス回路を構成するＮチャネル型ＴＦＴ（画素
ＴＦＴ）の活性層である。

【０１１６】活性層１００９、１０１０、および１０１
１を形成したら、その上に珪素を含む絶縁膜でなるゲイ
ト絶縁膜１０１２を成膜する（図１０（Ｃ））。

【０１１７】そして、次に図１０（Ｄ）に示す様に触媒
元素（ニッケル）を除去または低減するための加熱処理
（触媒元素のゲッタリングプロセス）を行う。この加熱
処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン
元素による金属元素のゲッタリング効果を利用するもの
である。

【０１１８】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を７００℃を超
える温度で行なうことが好ましい。この温度以下では処
理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。

【０１１９】そのため本実施例ではこの加熱処理を７０
０℃を超える温度で行い、好ましくは８００〜１０００
℃（代表的には９５０℃）とし、処理時間は０．１〜６
ｈｒ、代表的には０．５〜１ｈｒとする。

【０１２０】なお、本実施例では酸素雰囲気中に対して
塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、９
５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃
度を上記濃度以上とすると、活性層１００９、１０１
０、および１０１１の表面に膜厚程度の凹凸が生じてし
まうため好ましくない。

【０１２１】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、
ＢＣｌ₂ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることができ
る。

【０１２２】この工程においては活性層１００９、１０
１０、および１０１１中のニッケルが塩素の作用により
ゲッタリングされ、揮発性の塩化ニッケルとなって大気
中へ離脱して除去されると考えられる。そして、この工
程により活性層１００９、１０１０、および１０１１中
のニッケルの濃度は５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下
にまで低減される。

【０１２３】なお、５×１０¹⁷ａｔｏｍｓ／ｃｍ³ とい
う値はＳＩＭＳ（質量二次イオン分析）の検出下限であ
る。本出願人が試作したＴＦＴを解析した結果、１×１
０¹⁸ａｔｏｍｓ／ｃｍ³ 以下（好ましくは５×１０¹⁷ａ
ｔｏｍｓ／ｃｍ³ 以下）ではＴＦＴ特性に対するニッケ
ルの影響は確認されなかった。ただし、本明細書中にお
ける不純物濃度は、ＳＩＭＳ分析の測定結果の最小値で
もって定義される。

【０１２４】また、上記加熱処理により活性層１００
９、１０１０、および１０１１とゲイト絶縁膜１０１２
との界面では熱酸化反応が進行し、熱酸化膜の分だけゲ
イト絶縁膜１０１２の膜厚は増加する。この様にして熱
酸化膜を形成すると、非常に界面準位の少ない半導体／
絶縁膜界面を得ることができる。また、活性層端部にお
ける熱酸化膜の形成不良（エッジシニング）を防ぐ効果
もある。

【０１２５】また、触媒元素のゲッタリングプロセス
を、マスク絶縁膜１００３を除去した後、活性層をパタ
ーンニングする前に行なってもよい。また、触媒元素の
ゲッタリングプロセスを、活性層をパターンニングした
後に行なってもよい。また、いずれのゲッタリングプロ
セスを組み合わせて行なってもよい。

【０１２６】なお、触媒元素のゲッタリングプロセス
を、Ｐ（リン）を用いることによって行うこともでき
る。このリンによるゲッタリングプロセスを上述したゲ
ッタリングプロセスに組み合わせても良い。また、リン
によるゲッタリングプロセスのみを用いても良い。

【０１２７】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で９５０℃で１時間程
度の加熱処理を行なうことで、ゲイト絶縁膜１０１２の
膜質の向上を図ることも有効である。

【０１２８】なお、ＳＩＭＳ分析により活性層１００
９、１０１０、および１０１１中にはゲッタリング処理
に使用したハロゲン元素が、１×１０¹⁵ａｔｏｍｓ／ｃ
ｍ³ 〜１×１０²⁰ａｔｏｍｓ／ｃｍ³ の濃度で残存する
ことも確認されている。また、その際、活性層１００
９、１０１０、および１０１１と加熱処理によって形成
される熱酸化膜との間に前述のハロゲン元素が高濃度に
分布することがＳＩＭＳ分析によって確かめられてい
る。

【０１２９】また、他の元素についてもＳＩＭＳ分析を
行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒
素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０¹⁸ａ
ｔｏｍｓ／ｃｍ³ 未満（典型的には１×１０¹⁸ａｔｏｍ
ｓ／ｃｍ³ 以下）であることが確認された。

【０１３０】次に、図示しないアルミニウムを主成分と
する金属膜を成膜し、パターニングすることによって後
のゲイト電極の原型１０１３、１０１４、および１０１
５を形成する。本実施例では２ｗｔ％のスカンジウムを
含有したアルミニウム膜を用いる（図１１（Ａ））。

【０１３１】なお、このアルミニウムを主成分とする金
属膜のかわりに、ゲイト電極に不純物が添加された多結
晶珪素膜を用いてもよい。

【０１３２】次に、特開平７−１３５３１８号公報記載
の技術により多孔性の陽極酸化膜１０１６、１０１７、
および１０１８、無孔性の陽極酸化膜１０１９、１０２
０、および１０２１、ゲイト電極１０２２、１０２３、
および１０２４を形成する（図１１（Ｂ））。

【０１３３】こうして図１１（Ｂ）の状態が得られた
ら、次にゲイト電極１０２２、１０２３、および１０２
４、多孔性の陽極酸化膜１０１６、１０１７、および１
０１８をマスクとしてゲイト絶縁膜１０１２をエッチン
グする。そして、多孔性の陽極酸化膜１０１６、１０１
７、および１０１８を除去して図１１（Ｃ）の状態を得
る。なお、図１１（Ｃ）において１０２５、１０２６、
および１０２７で示されるのは加工後のゲイト絶縁膜で
ある。

【０１３４】次に、一導電性を付与する不純物元素の添
加工程を行う。不純物元素としてはＮチャネル型ならば
Ｐ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロ
ン）またはＧａ（ガリウム）を用いれば良い。

【０１３５】本実施例では、Ｎチャネル型およびＰチャ
ネル型のＴＦＴを形成するための不純物添加をそれぞれ
２回の工程に分けて行う。

【０１３６】最初に、Ｎチャネル型のＴＦＴを形成する
ための不純物添加を行う。まず、１回目の不純物添加
（本実施例ではＰ（リン）を用いる）を高加速電圧８０
ｋｅＶ程度で行い、 ｎ^- 領域を形成する。このｎ^- 領域
は、Ｐイオン濃度が１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 〜１
×１０¹⁹ａｔｏｍｓ／ｃｍ³ となるように調節する。

【０１３７】さらに、２回目の不純物添加を低加速電圧
１０ｋe Ｖ程度で行い、ｎ⁺ 領域を形成する。この時
は、 加速電圧が低いので、ゲイト絶縁膜がマスクとして
機能する。また、このｎ⁺ 領域は、シート抵抗が５００
Ω以下（好ましくは３００Ω以下）となるように調節す
る。

【０１３８】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮチャネル型ＴＦＴのソース領域１０２８、ドレイン
領域１０２９、低濃度不純物領域１０３０、チャネル形
成領域１０３１が形成される。また、画素ＴＦＴを構成
するＮチャネル型ＴＦＴのソース領域１０３２、ドレイ
ン領域１０３３、低濃度不純物領域１０３４、チャネル
形成領域１０３５が確定する（図１１（Ｄ））。

【０１３９】なお、図１１（Ｄ）に示す状態ではＣＭＯ
Ｓ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチ
ャネル型ＴＦＴの活性層と同じ構成となっている。

【０１４０】次に、図１２（Ａ）に示すように、Ｎチャ
ネル型ＴＦＴを覆ってレジストマスク１０３６を設け、
Ｐ型を付与する不純物イオン（本実施例ではボロンを用
いる）の添加を行う。

【０１４１】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎチャネル型をＰチャネル型に反
転させる必要があるため、前述のＰイオンの添加濃度の
数倍程度の濃度のＢ（ボロン）イオンを添加する。

【０１４２】こうしてＣＭＯＳ回路を構成するＰチャネ
ル型ＴＦＴのソース領域１０３７、ドレイン領域１０３
８、低濃度不純物領域１０３９、チャネル形成領域１０
４０が形成される（図１２（Ａ））。

【０１４３】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物イオンの活性化を行う。そ
れと同時に添加工程で受けた活性層の損傷も修復され
る。

【０１４４】次に、層間絶縁膜１０４１として酸化珪素
膜と窒化珪素膜との積層膜を形成し、コンタクトホール
を形成した後、ソース電極１０４２、１０４３、および
１０４４、ドレイン電極１０４５、１０４６を形成して
図１２（Ｂ）に示す状態を得る。なお、層間絶縁膜１０
４１として有機性樹脂膜を用いることもできる。

【０１４５】図１２（Ｂ）に示す状態が得られたら、有
機性樹脂膜からなる第１の層間絶縁膜１０４７を０．５
〜３μｍの厚さに形成する。有機性樹脂膜としては、ポ
リイミド、アクリル、ポリイミドアミド等が用いられ
る。有機性樹脂膜の利点は、成膜方法が簡単である点、
容易に膜厚を厚くできる点、比誘電率が低いので寄生容
量を低減できる点、平坦性に優れている点などが挙げら
れる。なお、上述した以外の有機性樹脂膜を用いること
もできる。

【０１４６】次に、第１の層間絶縁膜１０４７上に遮光
性を有する膜でなるブラックマスク１０４８を１００ｎ
ｍの厚さに形成する。なお、本実施例では、ブラックマ
スク１０４８としてチタン膜を用いるが、黒色顔料を含
む樹脂膜等を用いることもできる。

【０１４７】なお、ブラックマスク１０４８にチタン膜
を用いる場合には、 駆動回路や他の周辺回路部の配線の
一部をチタンによって形成することができる。このチタ
ンの配線は、ブラックマスク１０４８の形成時に、同時
に形成され得る。

【０１４８】ブラックマスク１０４８を形成したら、第
２の層間絶縁膜１０４９として酸化珪素膜、窒化珪素
膜、有機性樹脂膜のいずれかまたはそれらの積層膜を
０．１〜０．３μｍの厚さに形成する。そして層間絶縁
膜１０４７および層間絶縁膜１０４９にコンタクトホー
ルを形成し、画素電極１０５０を１２０ｎｍの厚さに形
成する。本実施例の構成によると、ブラックマスク１０
４８と画素電極１０５０とが重畳する領域で補助容量が
形成されている（図１２（Ｃ））。なお、本実施例は透
過型のアクティブマトリクス液晶表示装置の例であるた
め画素電極１０５０を構成する導電膜としてＩＴＯ等の
透明導電膜を用いる。

【０１４９】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を作製することができる。

【０１５０】次に、図１３に示すように、上記の工程に
よって作製されたアクティブマトリクス基板をもとに、
アクティブマトリクス型液晶表示装置を作製する工程を
説明する。

【０１５１】図１２（Ｃ）の状態のアクティブマトリク
ス基板に配向膜１０５１を形成する。本実施例では、配
向膜１０５１には、ポリイミドを用いた。次に、対向基
板を用意する。対向基板は、ガラス基板１０５２、透明
導電膜１０５３、配向膜１０５４とで構成される。

【０１５２】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０１５３】次に、 上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶材料１０５５を注
入し、封止剤（図示せず）によって完全に封止する。よ
って、図１３に示すような透過型のアクティブマトリク
ス型液晶表示装置が完成する。

【０１５４】なお本実施例では、液晶パネルがＴＮ（ツ
イストネマチック）モードによって表示を行うようにし
た。そのため、１対の偏光板（図示せず）がクロスニコ
ル（１対の偏光板が、それぞれの偏光軸を直交させるよ
うな状態）で、液晶パネルを挟持するように配置され
た。

【０１５５】よって、本実施例では、液晶表示装置に電
圧が印加されていないとき白表示となる、いわゆるノー
マリホワイトモードで表示を行うことが理解される。

【０１５６】なお、本実施例の液晶パネルは、ＦＰＣを
取り付ける端面のみアクティブマトリクス基板が外部に
出ており、残りの３つの端面は揃っている。

【０１５７】上述した製造方法によって、本実施例のＤ
／Ａ変換回路は、アクティブマトリクス液晶表示装置の
他の駆動回路、他の周辺装置と共に、石英基板やガラス
基板などの絶縁基板上に一体形成され得ることが理解さ
れる。また、本実施例のＤ／Ａ変換回路のそれぞれの階
調電圧線に接続される２個のＰチャネル型ＴＦＴと２個
のＮチャネル型ＴＦＴとは、同一半導体層上に形成され
ても良い。あるいは、２個の独立したＰチャネル型ＴＦ
Ｔと２個の独立したＮチャネル型ＴＦＴとがコンタクト
を介して金属配線などによって接続されるようにしても
良い。しかし、前者の場合の方がよりＤ／Ａ変換回路の
小面積化が図れるので好ましい。

【０１５８】ここで、本実施例の作製方法によって作製
され半導体薄膜について説明する。上述した本実施例の
作製方法によると、非晶質珪素膜を結晶化させて、連続
粒界結晶シリコン（いわゆるContinuous Grain Silico
n：ＣＧＳ）と呼ばれる結晶シリコン膜を得ることがで
きる。

【０１５９】本実施例の作製方法によって得られた半導
体薄膜の横成長領域は棒状または偏平棒状結晶の集合体
からなる特異な結晶構造を示す。以下にその特徴につい
て示す。

【０１６０】〔横成長領域の結晶構造に関する知見〕

【０１６１】上記実施例の作製工程に従って形成した横
成長領域は、微視的に見れば複数の棒状（または偏平棒
状）結晶が互いに概略平行に特定方向への規則性をもっ
て並んだ結晶構造を有する。このことはＴＥＭ（透過型
電子顕微鏡法）による観察で容易に確認することができ
る。

【０１６２】また、本発明者らは上述した本実施例の作
製方法によって得られた半導体薄膜の結晶粒界をＨＲ−
ＴＥＭ（高分解能透過型電子顕微鏡法）で詳細に観察し
た（図２４）。ただし、本明細書中において結晶粒界と
は、断りがない限り異なる棒状結晶同士が接した境界に
形成される粒界を指すものと定義する。従って、例えば
別々の横成長領域がぶつかりあって形成される様なマク
ロな意味あいでの粒界とは区別して考える。

【０１６３】ところで前述のＨＲ−ＴＥＭ（高分解能透
過型電子顕微鏡法）とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。同手法を用いること
で結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒
界における原子同士の結合状態を推測することができ
る。

【０１６４】本出願人らが得たＴＥＭ写真（図２４）で
は異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接し
た状態が明瞭に観察された。また、この時、二つの結晶
粒は結晶軸に多少のずれが含まれているものの概略｛１
１０｝配向であることが電子線回折により確認されてい
る。

【０１６５】ところで、前述の様なＴＥＭ写真による格
子縞観察では｛１１０｝面内に｛１１１｝面に対応する
格子縞が観察された。なお、｛１１１｝面に対応する格
子縞とは、その格子縞に沿って結晶粒を切断した場合に
断面に｛１１１｝面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞
間の距離により確認できる。

【０１６６】この時、本出願人らは上述した本実施例の
作製方法によって得られた半導体薄膜のＴＥＭ写真を詳
細に観察した結果、非常に興味深い知見を得た。写真に
見える異なる二つの結晶粒ではどちらにも｛１１１｝面
に対応する格子縞が見えていた。そして、互いの格子縞
が明らかに平行に走っているのが観察されたのである。

【０１６７】さらに、結晶粒界の存在と関係なく、結晶
粒界を横切る様にして異なる二つの結晶粒の格子縞が繋
がっていた。即ち、結晶粒界を横切る様にして観測され
る格子縞の殆どが、異なる結晶粒の格子縞であるにも拘
らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であった。

【０１６８】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。

【０１６９】なお、図２５に、本発明者らはリファレン
スとして従来の多結晶珪素膜（いわゆる高温ポリシリコ
ン膜）についても電子線回折およびＨＲ−ＴＥＭ観察に
よる解析を行った。その結果、異なる二つの結晶粒にお
いて互いの格子縞は全くバラバラに走っており、結晶粒
界で整合性よく連続する様な接合は殆どなかった。即
ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠
陥が多いことが判明した。

【０１７０】本出願人らは、本願発明のアクティブマト
リクス型液晶表示装置の液晶パネルに利用する半導体薄
膜の様に格子縞が整合性良く対応した場合の原子の結合
状態を整合結合と呼び、その時の結合手を整合結合手と
呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様
に格子縞が整合性良く対応しない場合の原子の結合状態
を不整合結合と呼び、その時の結合手を不整合結合手
（又は不対結合手）と呼ぶ。

【０１７１】本願発明で利用する半導体薄膜は結晶粒界
における整合性が極めて優れているため、上述の不整合
結合手が極めて少ない。本発明者らが任意の複数の結晶
粒界について調べた結果、全体の結合手に対する不整合
結合手の存在割合は10％以下（好ましくは５％以下、さ
らに好ましくは３％以下）であった。即ち、全体の結合
手の90％以上（好ましくは95％以上、さらに好ましくは
97％以上）が整合結合手によって構成されているのであ
る。

【０１７２】また、本実施例の作製工程に従って作製し
た横成長領域を電子線回折で観察した結果を図２６
（ａ）に示す。なお、図２６（ｂ）は比較のために観察
した従来のポリシリコン膜（高温ポリシリコン膜と呼ば
れるもの）の電子線回折パターンである。

【０１７３】図２６（ａ）、（ｂ）に示す電子線回折パ
ターンは電子線の照射エリアの径が4.25μｍであり、十
分に広い領域の情報を拾っている。ここで示している写
真は任意の複数箇所を調べた結果の代表的な回折パター
ンである。

【０１７４】図２６（ａ）の場合、〈１１０〉入射に対
応する回折スポット（回折斑点）が比較的きれいに現れ
ており、電子線の照射エリア内では殆ど全ての結晶粒が
｛１１０｝配向していることが確認できる。一方、図２
６（ｂ）に示す従来の高温ポリシリコン膜の場合、回折
スポットには明瞭な規則性が見られず、｛１１０｝面以
外の面方位の結晶粒が不規則に混在することが判明し
た。

【０１７５】この様に、結晶粒界を有する半導体薄膜で
ありながら、｛１１０｝配向に特有の規則性を有する電
子線回折パターンを示す点が本願発明で利用する半導体
薄膜の特徴であり、電子線回折パターンを比較すれば従
来の半導体薄膜との違いは明白である。

【０１７６】以上の様に、本実施例の作製工程で作製さ
れた半導体薄膜は従来の半導体薄膜とは全く異なる結晶
構造（正確には結晶粒界の構造）を有する半導体薄膜で
あった。本出願人らは本願発明で利用する半導体薄膜に
ついて解析した結果を特願平9-55633 号、同9-165216
号、同9-212428号でも説明している。

【０１７７】また、上述の様な本願発明で利用する半導
体薄膜の結晶粒界は、90％以上が整合結合手によって構
成されているため、キャリアの移動を阻害する障壁（バ
リア）としては機能は殆どない。即ち、本願発明で利用
する半導体薄膜は実質的に結晶粒界が存在しないとも言
える。

【０１７８】従来の半導体薄膜では結晶粒界がキャリア
の移動を妨げる障壁として機能していたのだが、本願発
明で利用する半導体薄膜ではその様な結晶粒界が実質的
に存在しないので高いキャリア移動度が実現される。そ
のため、本願発明で利用する半導体薄膜を用いて作製し
たＴＦＴの電気特性は非常に優れた値を示す。この事に
ついては以下に示す。

【０１７９】〔ＴＦＴの電気特性に関する知見〕

【０１８０】本願発明で利用する半導体薄膜は実質的に
単結晶と見なせる（実質的に結晶粒界が存在しない）た
め、それを活性層とするＴＦＴは単結晶シリコンを用い
たＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者ら
が試作したＴＦＴからは次に示す様なデータが得られて
いる。

【０１８１】（１）ＴＦＴのスイッチング性能（オン／
オフ動作の切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル
型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV
/decade ）と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μ_FE）が、Ｎチャネル型ＴＦＴで200 〜650cm²/Vs
（代表的には250 〜300cm²/Vs ）、Ｐチャネル型ＴＦＴ
で100 〜300cm²/Vs （代表的には150 〜200cm²/Vs ）と
大きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１８２】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。

【０１８３】なお、ＣＧＳを形成するにあたって前述し
た結晶化温度以上の温度（７００〜１１００℃）でのア
ニール工程は、結晶粒内の欠陥低減に関して重要な役割
を果たしている。そのことについて以下に説明する。

【０１８４】図２７（ａ）は、前述の結晶化工程までを
終了した時点での結晶シリコン膜を２５万倍に拡大した
ＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコ
ントラストの差に起因して現れる）に矢印で示されるよ
うなジグザグ上に見える欠陥が確認される。

【０１８５】このような欠陥としては主としてシリコン
結晶格子面の原子の積み重ね順序が食い違っている積層
欠陥であるが、転位などの場合もある。図２７（ａ）は
｛１１１｝面に平行な欠陥面を有する積層欠陥と思われ
る。そのことは、ジグザグ状に見える欠陥が約７０°の
角度をなして折れ曲がっていることからも確認できる。

【０１８６】一方、図２７（ｂ）に示すように、同倍率
で見た本発明に用いた結晶シリコン膜は、結晶粒内には
ほとんど積層欠陥や転位などに起因する欠陥が見られ
ず、非常に結晶性が高いことが確認できる。この傾向は
膜面全体について言えることであり、欠陥数をゼロにす
ることは現状では困難であるものの、実質的にはゼロと
見なせる程度にまで低減することができる。

【０１８７】即ち、本発明のアクティブマトリクス型液
晶表示装置の液晶パネルに用いた結晶シリコン膜は、結
晶粒内の欠陥がほとんど無視し得る程度にまで低減さ
れ、且つ、結晶粒界が高い連続性によってキャリア移動
の障壁になりえないため、単結晶または実質的に単結晶
と見なせる。

【０１８８】このように図２７（ａ）と（ｂ）との写真
が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等
の連続性を有しているが、結晶粒内の欠陥数には大きな
差がある。図２７（ｂ）に示した結晶シリコン膜が図２
７（ａ）に示した結晶シリコン膜よりも遥かに高い電気
特性を示す理由はこの欠陥数の差による所が大きい。

【０１８９】以上のことから、ＣＧＳを作製するにあた
って、触媒元素のゲッタリングプロセスは必要不可欠な
工程であることが判る。本発明者らは、この工程によっ
て起こる現象について次のようなモデルを考えている。

【０１９０】まず、図２７（ａ）に示す状態では結晶粒
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。

【０１９１】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されるとSi
-Ni 結合は切れる。そのため、シリコンの余った結合手
は、すぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。

【０１９２】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、ニッケルとの結合が切れて、未結合手が多く発生す
るためのシリコンの再結合がスムーズに行われると推測
できる。

【０１９３】また、本発明者らは結晶化温度以上の温度
（７００〜１１００℃）で加熱処理を行うことで結晶シ
リコン膜とその下地との間が固着し、密着性が高まるこ
とで欠陥が消滅するというモデルも考えている。

【０１９４】こうして得られた結晶シリコン膜（図２７
（ｂ））は、単に結晶化をおこなっただけの結晶シリコ
ン膜（図２７（ａ）と比較して格段に結晶粒内の欠陥数
が少ないという特徴を有している。この欠陥数の差は電
子スピン共鳴分析（ElectronSpin Resonance ：ＥＳ
Ｒ）によってスピン密度の差となって現れる。現状では
本発明に用いた結晶シリコン膜のスピン密度は少なくと
も１×１０¹⁸個／ｃｍ³以下（代表的には５×１０¹⁷個
／ｃｍ³ 以下）である。

【０１９５】以上のような結晶構造および特徴を有する
本発明に用いた結晶シリコン膜を、連続粒界結晶シリコ
ン（Continuous Grain Silicon：ＣＧＳ）と呼んでい
る。

【０１９６】（実施例２）

【０１９７】本実施例では、本発明のＤ／Ａ変換回路の
別の実施形態について説明する。なお、本実施例では８
ビットのＤ／Ａ変換回路を例にとって説明するが、本発
明はこれに限定されるわけではなく、２ビット以上の信
号を扱うＤ／Ａ変換回路が実現される。

【０１９８】また、本実施例においては、画素数が、横
１９２０×縦１０８０である液晶表示装置の駆動回路に
備えられたＤ／Ａ変換回路を例にとって説明する。

【０１９９】図５を参照する。図５には本実施例の液晶
表示装置の概略構成図が示されている。本実施例の液晶
表示装置は、第１のソース信号線側シフトレジスタ５０
１、デジタルデコーダのアドレス線（ａ、ｂ、ｃ、ｄ）
５０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, １９１
９）５０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２,１
９１９）５０４、ラッチパルス線５０５、スイッチング
回路５０６、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ,
０〜１ｓｔ−Ｄ／Ａ, ４７９）５０７、階調電圧線（Ｖ
０〜Ｖ１６）５０８、第１のＤ／Ａ変換回路の第１の出
力線５０９（５０９−１および５０９−２）、第２のソ
ース信号線側シフトレジスタ５１０、デジタルデコーダ
のアドレス線（ｅ、ｆ、ｇ、ｈ）５１１、ラッチ回路
（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）５１２、ラッチ
回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）５１３、ラ
ッチパルス線５１４、スイッチング回路５１５、第２の
Ｄ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／
Ａ, ４７９）５１６、第２のＤ／Ａ変換回路の第２の出
力線５１７、スイッチング回路５１８、ゲイト信号線側
シフトレジスタ５１９、ソース信号線５２０、ゲイト信
号線（走査線）５２１、および画素ＴＦＴ５２２などに
よって構成されている。

【０２００】外部から供給される８ビットのデジタル信
号のうち、上位４ビットのデジタル信号がアドレス線
ａ、ｂ、ｃおよびｄに供給され、下位４ビットのデジタ
ル信号がアドレス線ｅ、ｆ、ｇおよびｈに供給されるよ
うになっている。

【０２０１】１７本の階調電圧線（Ｖ０〜Ｖ１６）５０
８には、Ｖ０〜Ｖ１６間に印加される電圧を抵抗分割す
ることによって、それぞれ異なる電圧が供給されるよう
になっている。また、Ｖ１６の方がＶ０よりも高い電圧
がに印加されている。つまり、本実施例においても、実
施例１と同様にＶ１６、Ｖ１５、………、Ｖ１、Ｖ０の
順に高い電圧が印加されている。

【０２０２】第１のソース信号線側シフトレジスタ５０
１が、ラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １
９１９）にラッチ信号を順次供給し、ラッチ信号が入力
されるタイミングでラッチ回路５０３がアドレス線５０
２（ａ、ｂ、ｃ、ｄ）からデジタル信号が取り込まれ、
保持されるむステップ、およびラッチ回路５０４（ＬＡ
２, ０〜ＬＡＴ２, １９１９）にラッチ信号が入力さ
れ、ラッチ回路５０３からデジタル信号が取り込まれ、
保持されるステップは、実施例１に従うのでここでは省
略する。

【０２０３】ラッチ回路５０４（ＬＡＴ２, ０〜ＬＡＴ
２, １９１９）に取り込み、保持された４ビットのデジ
タル信号は、スイッチング回路５０６に入力される。本
実施例では、第１のＤ／Ａ変換回路５０１および第２の
Ｄ／Ａ変換回路５１０がソース信号線４本に１つの割合
で備わっている。そのため、スイッチング回路５０６に
よる、ラッチ回路の選択が必要となっている。実際に
は、それぞれのラッチ回路は、４分の１ライン期間づつ
選択されることになる。なお、スイッチング回路５０６
の機能の詳細については、本出願人による特願平９−２
８６０９８号の実施例１に記載されているので参照され
たい。

【０２０４】本実施例では、４本のソース信号線に対し
て１組のＤ／Ａ変換回路（第１のＤ／Ａ変換回路および
第２のＤ／Ａ変換回路）が備わっているので、４つのラ
ッチ回路ＬＡＴ２, ０〜３においては、それぞれ１ライ
ン期間の４分の１の期間ずつだけ、スイッチング回路５
０６によって選択され、 第１のＤ／Ａ変換回路（１ｓｔ
−Ｄ／Ａ, ０）に４ビットのデジタル信号を供給する。

【０２０５】４ビットのデジタル信号は、第１のＤ／Ａ
変換回路５０７によって、階調電圧に変換され、第２の
Ｄ／Ａ変換回路５１６に供給される。

【０２０６】第２のソース線側シフトレジスタ５１０
が、ラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９
１９）にラッチ信号を順次供給し、ラッチ信号が入力さ
れるタイミングでアドレス線５１１（ｅ、ｆ、ｇ、ｈ）
からデジタル信号を取り込み、保持するステップは、お
よびラッチ回路５１３（ＬＡＴ４, ０〜ＬＡＴ４, １９
１９）にラッチ信号が入力され、ラッチ回路５１２から
デジタル信号が取り込まれ、保持されるステップは、実
施例１に従うのでここでは省略する。なお、本実施例に
おいても、第１のソース信号線側シフトレジスタがラッ
チ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）に
ラッチ信号を送出するタイミングと、第２のソース信号
線側シフトレジスタがラッチ回路５１２（ＬＡＴ３, ０
〜ＬＡＴ３, １９１９）にラッチ信号を送出するタイミ
ングとは同じである。

【０２０７】ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １
９１９）に取り込み、保持された４ビットのデジタル信
号は、スイッチング回路５１５に入力される。ここで
も、スイッチング回路５０６による、ラッチ回路の選択
が必要となっている。ここでも、ラッチ回路は、４分の
１ライン期間づつ選択される。こうして、第２のＤ／Ａ
変換回路５１６には、ラッチ回路から４ビットのデジタ
ル信号が順次取り込まれる。

【０２０８】第２のＤ／Ａ変換回路５１６は、入力され
るデジタル信号に応じた階調電圧を出力線５１７に供給
する。

【０２０９】ここで、本実施例の第１および第２のＤ／
Ａ変換回路について説明する。図６を参照する。図６
は、第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変
換回路５１６の概略図である。まず、図６を用いて第１
のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５
１６の動作を説明する。

【０２１０】第１のＤ／Ａ変換回路５０７は、１６個の
スイッチ（ｓｗＡ１〜ｓｗＡ１６）を含むスイッチ回路
ｓｗＡと、１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）
を含むスイッチ回路ｓｗＢと、１７本の階調電圧線（Ｖ
０〜Ｖ１６）とによって構成される。第２のＤ／Ａ変換
回路５１６は、１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１
６）を含むスイッチ回路ｓｗＣと、１６個の抵抗（Ｒ１
〜Ｒ１６）とによって構成される。なお、ここでは、配
線自体が有する固有抵抗については便宜上考慮していな
い。

【０２１１】第１のＤ／Ａ変換回路５０７において、ス
イッチング回路５０６によって選択されたラッチ回路を
経てアドレス線ａ、ｂ、ｃおよびｄから供給される４ビ
ットのデジタル信号が、ｓｗＡおよびｓｗＢを制御す
る。ｓｗＡの１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１
６）において、ラッチ回路を経てアドレス線ａ、ｂ、ｃ
およびｄから供給されるデジタル信階調号に応じて、い
ずれか一つのスイッチだけが閉じるようになっており、
同時に２以上のスイッチが閉じることはない。また、ｓ
ｗＢの１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）にお
いても、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよび
ｄから供給されるデジタル信号に応じて、いずれか一つ
のスイッチだけが閉じるようになっており、 同時に２以
上のスイッチが閉じることはない。さらに、ｓｗＡの４
つのスイッチとｓｗＢの４つのスイッチとが閉じるタイ
ミングには、次のような関係がある。すなわち、ｓｗＡ
１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時は
ｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉
じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように
設計されている。他のスイッチに関しても、ｓｗＡｎと
ｓｗＢｎと（１≦ｎ≦１６；ｎは自然数）が同時に閉じ
るようになっている。従って、ｓｗＡとｓｗＢとによっ
て、常に２つの隣り合う階調電圧線が選択されることに
なる。このようにして、ｓｗＡとｓｗＢとによって２つ
の隣り合う階調電圧線が選択され、第１の出力線（Ｈ）
５０９−１と第１の出力線（Ｌ）５０９−２とに供給さ
れる。

【０２１２】第２のＤ／Ａ変換回路５１６において、ラ
ッチ回路を経てアドレス線ｅ、ｆ、ｇおよびｈから供給
される４ビットのデジタル信号が、ｓｗＣを制御する。
ｓｗＣの１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）に
おいて、アドレス線ｅ、ｆ、ｇおよびｈから供給される
デジタル信号に応じて、いずれか一つのスイッチだけが
閉じるようになっている。

【０２１３】第１の出力線（Ｈ）５０９−１に供給され
ている階調電圧と、第１の出力線（Ｌ）５０９−２に供
給されている階調電圧から、１６個の抵抗（Ｒ１〜Ｒ１
６）によって１６の異なる階調電圧が作られる。ｓｗＣ
の１６個のスイッチのうち、いずれか一つのスイッチが
閉じ、対応する階調電圧が第２の出力線５１７に供給さ
れる。第２の出力線５１７へ供給される階調電圧は、バ
ッファ（図示せず）などを通してソース信号線５２０に
供給される。

【０２１４】よって、本実施例では、８ビットのデジタ
ル信号のうち上位４ビットによって１６通りの階調電圧
を選択することができ、下位４ビットによって選択され
た階調電圧から更に１６通りの階調電圧を出力すること
ができる。よって、１６（上位４ビット）×１６（下位
４ビット）＝２５６通りの階調電圧を選択することがで
きる。

【０２１５】図７および図８には、本実施例の第１のＤ
／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６
の回路構成の１例が挙げられている。

【０２１６】次に図９を参照する。図９には、図７およ
び図８に示されている本実施例のＤ／Ａ変換回路の回路
パターンの一部（図７に示されている第１のＤ／Ａ変換
回路の回路５０７パターンの一部）が示されている。図
９において、９０１〜９０５は、Ｎ型の不純物が添加さ
れた半導体活性層である。９０６〜９１０は、Ｐ型の不
純物が添加された半導体活性層である。９１１〜９１４
はゲイト電極配線であり、本実施例では２ｗｔ％のＳｃ
（スカンジウム）を含有したＡｌ（アルミニウム）が用
いられている。９１５〜９１７および９１８〜９３１は
第２配線であり、本実施例ではＡｌが用いられている。
９３２および９３３は第３配線である。代表的に９３４
で示されているような黒く塗りつぶされている部分は、
ゲイト電極と第２配線と、あるいは第２配線と第３配線
との接続（コンタクト）をとっている部分である。

【０２１７】なお、図中で同じ模様の配線は、それぞれ
同じ配線層にあるものとする。また、図中で破線によっ
て示されている部分は、上部の配線によって隠れている
下部の配線を示す。

【０２１８】なお、９１５は階調電圧線Ｖ１６であり、
９１６は階調電圧線Ｖ１５であり、９１７は階調電圧線
Ｖ１４である。

【０２１９】本実施例では、この第３配線は、液晶表示
装置のアクティブマトリクス基板側のＢＭ（ブラックマ
スク）層を形成する時に同時に形成されているが、別の
配線層を用いて形成されても良い。その場合、用いられ
る材料（Ａｌ、Ｔｉ等）によってその線幅や膜厚を変え
ることが望ましい。例えば、 第３配線の材料にＴｉを用
いた場合、ＴｉはＡｌと比較して抵抗率が高いので、線
幅を太くしたり、膜厚を厚くしたりすることが望まし
い。また、第３配線に、例えばＡｌとＴｉといったよう
な２種類以上の金属の積層構造を用いても良い。

【０２２０】ここで、本実施例のＤ／Ａ変換回路を従来
のＤ／Ａ変換回路と比較してみる。本実施例の８ビット
のＤ／Ａ変換回路は、図６からも理解されるように、階
調電圧線の本数が１７本であり、しかもスイッチの数が
４８個である。従来の８ビットのＤ／Ａ変換回路は、階
調電圧数が２５６あるいは１７であり、スイッチの数も
２５６個である。したがって、従来のＤ／Ａ変換回路と
比較して、スイッチの数を極端に減少させることがで
き、面積が小さくて済み、駆動回路全体の小型化を実現
することができる。さらに、Ｄ／Ａ変換回路の小型化が
図れることより、アクティブマトリクス液晶表示装置の
高精細化をも実現することができる。

【０２２１】なお、本実施例では、８ビットのデジタル
信号を上位４ビットと下位４ビットとに分割し、それぞ
れがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制
御するようにしたが、８ビットのデジタル信号の分割は
これに限定されるわけではない。たとえば、８ビットの
デジタル信号を上位６ビットと下位２ビットとに分割
し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッ
チングを制御するようにすることもできる。

【０２２２】また、本実施例のＤ／Ａ変換回路において
も、画素ＴＦＴの電位が変化しても第２のＤ／Ａ変換回
路の第２の出力線から供給される電圧は常に安定してい
るので、安定した電圧を画素ＴＦＴに供給することがで
きる。

【０２２３】なお、本実施例のＤ／Ａ変換回路も、液晶
表示装置の他の駆動回路、他の周辺装置と共に、石英基
板やガラス基板などの絶縁基板上に一体形成され得る。
本発明のＤ／Ａ変換回路は、実施例１の製造方法によっ
て作成され得る。また、他の製造方法によっても作成さ
れ得る。

【０２２４】また、本実施例のＤ／Ａ変換回路のそれぞ
れの階調電圧線に接続される４個のＰチャネル型ＴＦＴ
と４個のＮチャネル型ＴＦＴとは、同一半導体層上に形
成されているが、４個の独立したＰチャネル型ＴＦＴと
４個の独立したＮチャネル型ＴＦＴとがコンタクトを介
して金属配線などによって接続されるようにしても良
い。しかし、前者の場合の方がよりＤ／Ａ変換回路の小
面積化が図れるので好ましい。

【０２２５】ここで図２１に、本実施例のアクティブマ
トリクス型液晶表示装置の写真を示す。図２１（Ａ）に
よると、良好なチェックパターンの表示が行われている
ことがわかる。また図２１（Ｂ）によると、良好な２５
６の階調表示が行なわれていることがわかる。

【０２２６】図２２および図２３は、本実施例のＤ／Ａ
変換回路を動作させ、データを測定した時のオシロスコ
ープ図である。

【０２２７】図２２は、本実施例の第１のＤ／Ａ変換回
路に供給される階調電圧線Ｖ０〜Ｖ１６（図６参照）の
電圧データを示している。階調電圧線Ｖ０〜Ｖ１６の１
７通りの安定した電圧が供給されていることがわかる。

【０２２８】図２３は、本実施例の第２のＤ／Ａ変換回
路の第２の出力線に出力される電圧データを示してい
る。下位４ビットのでデジタル信号によって１６通りの
安定した電圧が第２の出力線に出力されていることがわ
かる。なお、出力信号に見られるグリッチは、ＤＥ信号
によるものであり、ソース信号線のアナログデータ信号
のチャージには影響はない。

【０２２９】（実施例３）

【０２３０】本実施例では、実施例１に記載されている
スイッチ回路の具体的な回路構成の一例について説明す
る。本実施例では、４ビットのデジタルビデオデータを
扱うアクティブマトリクス型液晶表示装置の主用部のブ
ロック図を示すことにする。シフトレジスタ回路、ラッ
チ回路、Ｄ／Ａ変換回路等については実施例１を参照す
ることができる。なお、本実施例で説明するスイッチ回
路は、実施例２で述べたアクティブマトリクス型液晶表
示装置にも用いられ得る。

【０２３１】図１７を参照する。図１７には、本実施例
のアクティブマトリクス型液晶表示装置の主要部のブロ
ック図が示されている。実施例１と記載が異なる点は、
ソース信号線側駆動回路が、画素マトリクス回路を挟ん
で上下に用いられていること、ゲイト信号線側駆動回路
が画素マトリクス回路を挟んで左右に用いられているこ
と、ソース信号線側駆動回路にレベルシフタ回路が用い
られていること、デジタルビデオデータ分割回路が設け
られていること等がある。また、レベルシフタ回路は必
要に応じて用いればよく、必ずしも用いなくても良い。

【０２３２】本実施例のアクティブマトリクス型液晶表
示装置は、ソース信号線側駆動回路Ａ１７０１、ソース
信号線側駆動回路Ａ１７０２、ゲイト信号線側駆動回路
Ａ１７１２、ソース信号線側駆動回路Ａ１７１５、画素
マトリクス回路１７１６、およびデジタルビデオデータ
分割回路１７１０を有している。

【０２３３】ソース信号線側駆動回路Ａ１７０１は、シ
フトレジスタ回路１７０２、バッファ回路１７０２、ラ
ッチ回路（１）１７０４、ラッチ回路（２）１７０５、
セレクタ（スイッチ）回路（１）１７０８、レベルシフ
タ回路１７０７、Ｄ／Ａ変換回路１７０８、セレクタ
（スイッチ）回路（２）１７０９を備えている。ソース
信号線側駆動回路Ａ１０１は、奇数番目のソース信号線
に映像信号（階調電圧信号）を供給する。なお、本実施
例では、上記実施例１で説明したスイッチ回路に相当す
る回路をセレクタ回路と呼ぶことにする。説明の都合
上、第１および第２のＤ／Ａ変換回路をＤ／Ａ変換回路
１７０８としてひとまとめに記載している。

【０２３４】ソース信号線側駆動回路において、ラッチ
回路（２）１７０５までの動作については、実施例１あ
るいは実施例２を参照することができる。

【０２３５】セレクタ回路（１）１７０６で選択され
た、ラッチ回路から４ビットのデジタルビデオデータの
うち上位２ビットのデジタルビデオデータがレベルシフ
タ１７０７に供給される。レベルシフタ１７０７によっ
てデジタルビデオデータの電圧レベルは上げられ、Ｄ／
Ａ変換回路１７０８の第１のＤ／Ａ変換回路に供給す
る。Ｄ／Ａ変換回路１７０８は、２ビットのデジタルビ
デオデータをアナログ信号（階調電圧）に変換し、第２
のＤ／Ａ変換回路に供給する。第２のＤ／Ａ変換回路
は、４ビットのデジタルビデオデータの下位２ビットの
デジタルビデオデータによって第１のＤ／Ａ変換回路よ
り供給される階調電圧よりさらに階調電圧を選択し、セ
レクタ回路（２）１７０９に供給する。セレクタ回路
（２）１７０９によって選択されるソース信号線に順次
供給される。ソース信号線に供給されるアナログ信号
は、ソース信号線に接続されている画素マトリクス回路
の画素ＴＦＴのソース領域に供給される。この一連の動
作は、実施例１を参照されたい。

【０２３６】１７１１はソース信号線側駆動回路Ｂであ
り、構成はソース信号線側駆動回路Ａ１７０１と同じで
ある。ソース信号線側駆動回路Ｂ１７１１は、偶数番目
のソース信号線に映像信号を供給する。

【０２３７】１７１５はゲイト信号線側駆動回路Ｂであ
り、ゲイト信号線側駆動回路Ａ１７１２と同じ構成をと
る。本実施例では、このようにゲイト信号線側駆動回路
を画素マトリクス回路１７１６の両端に設け、両方のゲ
イト信号線側駆動回路を動作させることによって、片方
が動作しない場合にも表示不良を引き起こすことが無
い。

【０２３８】１７１０はデジタルビデオデータ分割回路
である。デジタルビデオデータ分割回路１７１０は、外
部から入力されるデジタルビデオデータの周波数を１／
ｍに落とすための回路である。デジタルビデオデータを
分割することにより、駆動回路の動作に必要な信号の周
波数も1 ／ｍに落とすことができる。なおデジタルビデ
オデータ分割回路を画素マトリクス回路や他の駆動回路
と同じ基板上に一体形成することは、本出願人による特
許出願である特願平９−３５６２３８号に開示されてい
る。前記特許出願には、デジタルビデオデータ分割回路
の動作の説明が詳細になされており、本実施例のデジタ
ルビデオデータ分割回路の動作を理解する上で参考にさ
れたい。

【０２３９】ここで、本実施例のセレクタ回路（１）１
７０６およびセレクタ回路（２）１７０９の構成ならび
に動作について説明する。セレクタ回路の基本概念は、
実施例１で説明したスイッチ回路と同じである。本実施
例では、ソース信号線４本毎に一つのセレクタ回路
（１）およびセレクタ回路（２）が用いられている。よ
って、ソース信号線側駆動回路（Ａ）には、２４０個の
セレクタ回路（１）および２４０個のセレクタ回路
（２）が用いられており、ソース信号線側駆動回路
（Ｂ）には、２４０個のセレクタ回路（１）および２４
０個のセレクタ回路（２）が用いられている。

【０２４０】図１８を参照する。図１８には、説明の便
宜上、ソース信号線側駆動回路（Ａ）の最も左のセレク
タ回路（１）のみが示されている。実際のソース信号線
側駆動回路には、このセレクタ回路が２４０個用いられ
ている。

【０２４１】本実施例のセレクタ回路（１）の一つは、
図１８に示されるように、８個の３入力ＮＡＮＤ回路
と、２個の４入力ＮＡＮＤ回路と、２個のインバータを
有している。本実施例のセレクタ回路（１）１５０６に
は、ラッチ回路（２）１５０５からの信号が入力され、
ラッチ回路（２）１５０５からの信号線Ｌ０, ０、Ｌ
０, １、Ｌ１, ０、Ｌ１, １、．．．、Ｌ１９１９,
０、Ｌ１９１９, １のうち、信号線Ｌ０, ０、Ｌ０,
１、Ｌ１, ０、Ｌ１, １、Ｌ２, ０、Ｌ２, １、Ｌ３,
０、Ｌ３, １が図１６に示されるセレクタ回路（１）に
接続されている。Ｌａ,ｂという記載は、左からａ番目
のソース信号線に供給されるデジタルビデオデータのｂ
ビット目の信号が供給されることを意味する。また、セ
レクタ回路（１）には、信号線ＳＳ１およびＳＳ２から
タイミング信号が入力される。セレクタ回路（１）から
の信号は、レベルシフタ１５０７に入力され、その後Ｄ
／Ａ変換回路１５０８に入力される。

【０２４２】ここで、図１９を参照する。図１９には、
セレクタ回路（２）が示されている。図１９には、説明
の便宜上、最も左のセレクタ回路（２）が示されてい
る。実際のソース信号線側駆動回路には、このセレクタ
回路が２４０個用いられている。

【０２４３】本実施例のセレクタ回路（２）は、図１９
に示されるように、３個のＰチャネル型ＴＦＴと３個の
Ｎチャネル型ＴＦＴとを有するアナログスイッチ４個
と、３個のインバータを有している。セレクタ回路
（２）には、Ｄ／Ａ変換回路１７０８によってアナログ
信号に変換されたアナログ映像信号（階調電圧）が入力
される。

【０２４４】図２０には、セレクタ回路（１）１７０６
入力される２ビットのデジタルビデオデータおよびセレ
クタ回路（１）１７０６ならびにセレクタ回路（１）１
７０９に入力されるタイミング信号のタイミングチャー
トが示されている。ＬＳはラッチ信号であり、１ライン
期間（horizontal scanning period）の開始時に、ラッ
チ回路（２）に供給される信号である。ｂｉｔ−０およ
びｂｉｔ−１は、ラッチ回路（２）から出力されるデジ
タル画像信号の０ビット目、１ビット目のデータをそれ
ぞれ示す。なお、ここでは、図１６に示されるセレクタ
回路（１）に接続されているラッチ回路（２）からの信
号線Ｌ０, １およびＬ０, ０にはそれぞれ、Ａ１および
Ａ０というデジタル信号が供給され、信号線Ｌ１, １お
よびＬ１, ０にはそれぞれ、Ｂ１およびＢ０というデジ
タル信号が供給され、信号線Ｌ２, １およびＬ２, ０に
はそれぞれ、Ｃ１およびＣ０というデジタル信号が供給
され、信号線Ｌ３, １およびＬ３, ０にはそれぞれ、Ｄ
１およびＤ０というデジタル信号が供給されるとする。

【０２４５】セレクタ回路（１）において、ＳＳ１およ
びＳＳ２に供給されるタイミング信号に基づいて、ｂｉ
ｔ−１およびｂｉｔ−０に出力される信号が選択され
る。つまり、最初の（１／４）ライン期間には、ｂｉｔ
−１にはＡ１が出力され、かつｂｉｔ−０にはＡ０が出
力される。次の（１／４）ライン期間には、ｂｉｔ−１
にはＢ１が出力され、かつｂｉｔ- ０にはＢ０が出力さ
れる。次の（１／４）ライン期間には、ｂｉｔ−１には
Ｃ１が出力され、かつｂｉｔ−０にはＣ０が出力され
る。そして、最後の（１／４）ライン期間には、ｂｉｔ
−１にはＤ１が出力され、かつｂｉｔ−０にはＤ０が出
力される。このように、（１／４）ライン期間づつラッ
チ回路（２）からのデータがレベルシフタ回路に供給さ
れることになる。

【０２４６】Ｄ／Ａ変換回路から供給されるアナログ映
像信号は、セレクタ回路（２）によって選択され、ソー
ス信号線に供給される。この場合も、（１／４）ライン
期間ずつ対応するソース信号線にアナログ映像信号が供
給されるが、デコードイネイブル信号（ＤＥ）によって
アナログ信号の電圧が完全に確定している間だけ、ソー
ス信号線にアナログ映像信号が供給されることになる。

【０２４７】なお、本実施例では、４ビットのデジタル
ビデオデータを扱ったが、４ビット以上のデジタルビデ
オデータを扱うこともできる。

【０２４８】また、本実施例では、ソース信号線４本に
一つＤ／Ａ変換回路を設けるため、スイッチ回路を用
い、Ｄ／Ａ変換回路の数を従来の４分の１としたが、、
Ｄ／Ａ変換回路の数をこれ以外の数にする事も出来る。
たとえば、ソース信号線８本につき１つのＤ／Ａ変換回
路を割り当てた場合、本実施例のアクティブマトリクス
型液晶表示装置ではＤ／Ａ変換回路の数は２４０個とな
り、駆動回路のさらなる面積縮小が実現される。このよ
うに、何本のソース信号線につき１つのＤ／Ａ変換回路
を割り当てるかは、本実施例に限定されるものではな
い。

【０２４９】上記実施例では、代表的に実施例１あるい
は２に示された本発明のＤ／Ａ変換回路を液晶表示装置
の駆動回路に用いる例を説明した。この場合、液晶表示
装置に用いられる表示方法としては、ネマチック液晶を
用いたＴＮモードや電界制御複屈折を利用したモード、
液晶と高分子との混合層、いわゆる高分子分散モードな
どにも用いることができる。なお、上記実施例では、透
過型のアクティブマトリクス型液晶表示装置の駆動回路
に本発明のＤ／Ａ変換回路を用いる場合について説明し
たが、本発明のＤ／Ａ変換回路は、反射型のアクティブ
マトリクス型液晶表示装置の駆動回路にも用いられ得
る。

【０２５０】さらに、代表的に実施例１あるいは２に示
された本発明のＤ／Ａ変換回路を備えたデジタル駆動方
式の駆動回路は、上述したように画素ＴＦＴの線順次走
査を行い、その画素数は今後のＡＴＶ（Ａｄｖａｎｃｅ
ｄ ＴＶ）に対応できる程莫大である。よって、応答速
度の速い無しきい値反強誘電性液晶を用いたアクティブ
マトリクス型液晶表示装置に用いると、さらにその効果
を発揮する。

【０２５１】また、代表的に実施例１あるいは２に示さ
れた本発明のＤ／Ａ変換回路を、印加電圧に応答して光
学的特性が変調され得るその他のいかなる表示媒体を備
えた表示装置の駆動回路に用いてもよい。例えば、エレ
クトロルミネセンス素子などを用いた表示装置の駆動回
路に用いても良い。

【０２５２】また、代表的に実施例１あるいは２に示さ
れた本発明のＤ／Ａ変換回路を、イメージセンサなどの
半導体装置の駆動回路に用いることもできる。この場
合、イメージセンサの受光部と、受光部で電気信号に変
換された映像を表示する画像表示部とが一体形成された
イメージセンサにも適応させることができる。また、イ
メージセンサは、ラインセンサあるいはエリアセンサの
どちらにでも適応可能である。

【０２５３】（実施例４）本実施例では、本発明を用い
た様々な電子機器について説明する。なお、本実施例に
挙げる電子機器とは、本発明のＤ/Ａ変換回路を搭載し
た製品と定義する。

【０２５４】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図２８に示す。これらの電
子機器には、上述の実施例１〜３の本発明のＤ/Ａ変換
回路を用いた表示装置を用いることができる。

【０２５５】図２８（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本発明のＤ/Ａ変換回路は音声出力部
２００２、音声入力部２００３、表示装置２００４等に
適用することができる。

【０２５６】図２８（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６、で構成される。本発明のＤ/Ａ変換回路は表示装
置２１０２、音声入力部２１０３、受像部２１０６に適
用することができる。

【０２５７】図２８（Ｃ）はモバイルコンピューター
（モービルコンピューター）であり、本体２２０１、カ
メラ部２２０２、受像部２２０３、操作スイッチ２２０
４、表示装置２２０５で構成される。本発明のＤ/Ａ変
換回路は受像部２２０３、表示装置２２０５等に適用で
きる。

【０２５８】図２８（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明のＤ/Ａ変換回路は表示
装置２３０２に適用することができる。

【０２５９】図２８（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッター２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７、で構成される。本
発明のＤ/Ａ変換回路は表示装置２４０３に適用するこ
とができる。

【０２６０】図２８（Ｆ）はフロンと型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明のＤ/Ａ変換回路は表示装置２５０３に適用
することができる。

【０２６１】以上の様に、本発明のＤ/Ａ変換回路の適
用範囲は極めて広く、あらゆる分野の電子機器に適用す
ることが可能である。また、他にも電光掲示板、宣伝広
告用ディスプレイなどにも活用することができる。

【０２６２】

【発明の効果】

【０２６３】本発明によると、スイッチの少ないＤ／Ａ
変換回路が実現できる。また、デジタル信号のビット数
が大きくなるに従って、スイッチの数を従来と比較して
極端に減少させることができる。よって、大画面、高精
細な半導体表示装置における、大きなビット数のデジタ
ル信号を扱うＤ／Ａ変換回路でさえも、小面積で実現で
きる。

【図面の簡単な説明】

【図１】 本発明のＤ／Ａ変換回路を備えたアクティブ
マトリクス型液晶表示装置の概略構成図である。

【図２】 ラッチ回路の回路図である。

【図３】 本発明のＤ／Ａ変換回路の構成図である。

【図４】 本発明のＤ／Ａ変換回路の回路例である。

【図５】 本発明のＤ／Ａ変換回路を備えたアクティブ
マトリクス型液晶表示装置の構成図である。

【図６】 本発明のＤ／Ａ変換回路の構成図である。

【図７】 本発明のＤ／Ａ変換回路の回路例である。

【図８】 本発明のＤ／Ａ変換回路の回路例である。

【図９】 本発明のＤ／Ａ変換回路の回路パターン図で
ある。

【図１０】 本発明のＤ／Ａ変換回路を備えた液晶表示
装置の一製造方法を示す図である。

【図１１】 本発明のＤ／Ａ変換回路を備えた液晶表示
装置の一製造方法を示す図である。

【図１２】 本発明のＤ／Ａ変換回路を備えた液晶表示
装置の一製造方法を示す図である。

【図１３】 本発明のＤ／Ａ変換回路を備えた液晶表示
装置の一実施例である。

【図１４】 従来のデジタル駆動方式の液晶表示装置の
構成図である。

【図１５】 従来のデジタル駆動方式の液晶表示装置に
用いられているＤ／Ａ変換回路である。

【図１６】 従来のデジタル駆動方式の液晶表示装置に
用いられているＤ／Ａ変換回路である。

【図１７】 本発明のある実施形態による半導体表示装
置のブロック図である。

【図１８】 本発明のある実施形態によるセレクタ回路
（スイッチ回路）の回路構成図である。

【図１９】 本発明のある実施形態によるセレクタ回路
（スイッチ回路）の回路構成図である。

【図２０】 本発明のある実施形態によるセレクタ回路
のタイミングチャートである。

【図２１】 本発明のある実施形態によるアクティブマ
トリクス型液晶表示装置の写真図である。

【図２２】 本発明のある実施形態によるＤ／Ａ変換回
路の出力信号のオシロスコープ図である。

【図２３】 本発明のある実施形態によるＤ／Ａ変換回
路の出力信号のオシロスコープ図である。

【図２４】 ＣＧＳのＴＥＭ写真図である。

【図２５】 高温ポリシリコンのＴＥＭ写真図である。

【図２６】 ＣＧＳおよび高温ポリシリコンの電子線回
折パターンを示す写真図である。

【図２７】 ＣＧＳおよび高温ポリシリコンのＴＥＭ写
真図である。

【図２８】 本願発明を用いた様々な電子機器の図

【図２９】 本発明のＤ／Ａ変換回路を備えたアクティ
ブマトリクス型液晶表示装置の概略構成図である。

【符号の説明】

１０６ 第１のＤ／Ａ変換回路 １０７ 階調電圧線 １０８−１ 第１の出力線（Ｈ） １０８−２ 第１の出力線（Ｌ） １１４ 第２のＤ／Ａ変換回路 １１５ 第２の出力線

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力されるｎビット（ｎは２以上の自然
   数）のデジタル信号に対応する階調電圧が出力線に供給
   されるＤ／Ａ変換回路であって、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
   ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、 前記ｎビットのデジタル信号の上位ｘビットによって
   （２^x ＋１）本の階調電圧線のうち隣り合う２本の階調
   電圧線が選択され、 選択された前記隣り合う２本の階調電圧線の階調電圧か
   ら、２^y 通りの階調電圧が作り出され、 前記ｎビットのデジタル信号の下位ｙビットによって、
   前記２^y 通りの階調電圧のうち対応する階調電圧が出
   力線に供給されることを特徴とするＤ／Ａ変換回路。
2. 【請求項２】 前記Ｄ／Ａ変換回路は、薄膜トランジス
   タを用いて絶縁基板上に形成される請求項１に記載のＤ
   ／Ａ変換回路。
3. 【請求項３】 入力されるｎビット（ｎは２以上の自然
   数）のデジタル信号に対応する階調電圧が出力線に供給
   されるＤ／Ａ変換回路であって、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
   ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
   前記ｎビットのデジタル信号の上位ｘビットによって
   （２^x ＋１）本の階調電圧線のうち、第１〜第（２^x ＋
   １）の階調電圧線に向かってより高い電圧が供給されて
   いる第ｚおよび第（ｚ＋１）の階調電圧線が選択され
   （１≦ｚ≦２^x；ｚは自然数）、 選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
   階調電圧から、２^y 通りの階調電圧が作り出され、 前記ｎビットのデジタル信号の下位ｙビットによって、
   前記２^y 通りの階調電圧のうち対応する階調電圧が出
   力線に供給されることを特徴とするＤ／Ａ変換回路。
4. 【請求項４】 前記Ｄ／Ａ変換回路は、薄膜トランジス
   タを用いて絶縁基板上に形成される請求項３に記載のＤ
   ／Ａ変換回路。
5. 【請求項５】 マトリクス状に配置された複数のＴＦＴ
   と、 前記複数のＴＦＴを駆動するソース信号線側駆動回路と
   ゲイト信号線側駆動回路と、を備えた半導体装置であっ
   て、 前期ソース信号線側駆動回路は、入力されるｎビット
   （ｎは２以上の自然数）のデジタル信号に対応する階調
   電圧が出力線に供給されるＤ／Ａ変換回路を備えてお
   り、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
   ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、 前記ｎビットのデジタル信号の上位ｘビットによって
   （２^x ＋１）本の階調電圧線のうち隣り合う２本の階調
   電圧線が選択され、 選択された前記隣り合う２本の階調電圧線の階調電圧か
   ら、２^y 通りの階調電圧が作り出され、 前記ｎビットのデジタル信号の下位ｙビットによって、
   前記２^y 通りの階調電圧のうち対応する階調電圧が出力
   線に供給されることを特徴とする半導体装置。
6. 【請求項６】 マトリクス状に配置された複数のＴＦＴ
   と、 前記複数のＴＦＴを駆動するソース信号線側駆動回路と
   ゲイト信号線側駆動回路と、を備えた半導体装置であっ
   て、 前記ソース信号線側駆動回路は、入力されるｎビット
   （ｎは２以上の自然数）のデジタル信号に対応する階調
   電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動
   回路を有する半導体装置であって、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
   ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
   前記ｎビットのデジタル信号の上位ｘビットによって
   （２^x ＋１）本の階調電圧線のうち、第１〜第（２^x＋
   １）の階調電圧線に向かってより高い電圧が供給されて
   いる第ｚおよび第（ｚ＋１）の階調電圧線が選択され
   （１≦ｚ≦２^x；ｚは自然数）、 選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
   階調電圧から、２^y 通りの階調電圧が作り出され、 前記ｎビットのデジタル信号の下位ｙビットによって、
   前記２^y 通りの階調電圧のうち対応する階調電圧が出力
   線に供給されることを特徴とする半導体装置。
7. 【請求項７】 複数のＴＦＴと、 前記複数のＴＦＴを駆動するソース信号線側駆動回路と
   ゲイト信号線側駆動回路と、を備えた半導体装置であっ
   て、 前記ソース信号線側駆動回路は、入力されるｎビット
   （ｎは２以上の自然数）のデジタル信号に対応する階調
   電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動
   回路を有する半導体装置であって、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
   ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
   前記ｎビットのデジタル信号の上位ｘビットによって
   （２^x ＋１）本の階調電圧線のうち、第１〜第（２^x ＋
   １）の階調電圧線に向かってより高い電圧が供給されて
   いる第ｚおよび第（ｚ＋１）の階調電圧線が選択され
   （１≦ｚ≦２^x；ｚは自然数）、 選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
   階調電圧から、２^y通りの階調電圧が作り出され、 前記ｎビットのデジタル信号の下位ｙビットによって、
   前記２^y 通りの階調電圧のうち対応する階調電圧が出力
   線に供給されることを特徴とする半導体装置。
8. 【請求項８】 前記複数のＴＦＴと、前記ソース信号線
   側駆動回路と、前記ゲイト信号線側駆動回路とは、薄膜
   トランジスタを用いて絶縁基板上に一体形成される請求
   項５乃至７のいずれか一つに記載の半導体装置。
9. 【請求項９】 前記半導体装置のＢＭ層は、前記ソース
   信号線側駆動回路または前記ゲイト信号線側駆動回路の
   第３配線として用いられる請求項８に記載の半導体装
   置。
10. 【請求項１０】 前記半導体装置のＢＭ層には、Ａｌ膜
    あるいはＡｌおよびＴｉの積層膜が用いられることを特
    徴とする請求項９に記載の半導体装置。