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JP2016503241A - パッケージ貫通インタコネクト付き半導体デバイスアセンブリ並びに関連するシステム、デバイス、及び方法 - Google Patents

パッケージ貫通インタコネクト付き半導体デバイスアセンブリ並びに関連するシステム、デバイス、及び方法 Download PDF

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JP2016503241A
JP2016503241A JP2015552818A JP2015552818A JP2016503241A JP 2016503241 A JP2016503241 A JP 2016503241A JP 2015552818 A JP2015552818 A JP 2015552818A JP 2015552818 A JP2015552818 A JP 2015552818A JP 2016503241 A JP2016503241 A JP 2016503241A
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JP
Japan
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semiconductor device
interconnect
active surface
encapsulant
semiconductor
Prior art date
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Pending
Application number
JP2015552818A
Other languages
English (en)
Inventor
ユ，チャン
オー． ボルケン，トッド
オー． ボルケン，トッド
Original Assignee
マイクロン テクノロジー， インク．
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク．, マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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Abstract

半導体デバイスの作成方法を本明細書に開示する。特定の実施形態に従って構成された方法は、半導体デバイスの活性面と該活性面から離れて突き出る少なくとも１つのインタコネクトを封止材がスペーサ材から分離するように、封止材上にスペーサ材を形成することを含む。方法は、インタコネクトの少なくとも一部が封止材を通ってスペーサ材の中へ延伸するように、封止材をモールディングすることを更に含む。インタコネクトは、半導体デバイスの電気的接触を与えるために半導体デバイスの活性面と実質的に同一平面である接触面を含み得る。【選択図】図３Ｉ

Description

本技術は、半導体デバイスパッケージのケーシングを通って延伸するパッケージ貫通インタコネクトの形成に関する。特に、本技術のいくつかの実施形態は、そうしたインタコネクトを半導体デバイスパッケージのアセンブリに形成することに関する。
例えば、メモリチップ及びマイクロプロセッサチップ等のパッケージ化された半導体デバイスには、典型的には、基板に実装されて保護カバー内に入れられた半導体デバイスが挙げられる。デバイスは、例えば、メモリセル、プロセッサ回路、及びインタコネクト回路等の機能的フューチャを含む。デバイスは、典型的には、機能的フューチャに電気的に結合された接着パッドをも含む。接着パッドは、半導体デバイスをバス、回路、及び／又は他の半導体デバイスに接続するために、保護カバー外へ延伸するピン又はその他の種類の端子に結合される。
パッケージ化された半導体デバイスが小型電子製品内で占める表面積を削減するための従来の１つの手法は、パッケージ化されたあるデバイスを、同一構造を有するパッケージ化された別のデバイス上に積み重ねることである。例えば、図１に示されるように、従来の半導体デバイスアセンブリ１０は、同一の２つのパッケージ化されたデバイス１２（上部のパッケージ化されたデバイス１２ａ及び下部のパッケージ化されたデバイス１２ｂ）を含み、それらは、はんだボールで、相互に接続され、プリント回路基板（ＰＣＢ）１４に接続される。パッケージ化された各デバイス１２は、支持ＰＣＢ２０に実装されて封止材２２に入れられた半導体ダイ１８を含み得る。各ダイ１８は、支持ＰＣＢ２０内部の回路と共に支持ＰＣＢ２０の対応する接着パッド２４ａと接続するダイ接着パッド（図示せず）を有する。はんだボール１６は、上部のパッケージ１２ａの接着パッド２４ａを下部のパッケージ１２ｂの接着パッド２４ｂに接続する。更なるはんだボール１６は、下部のパッケージ１２ｂをＰＣＢ１４の対応する接着パッド２４ｂに接続する。
図１の従来の配置に伴う欠点は、接着パッド２４ａ及び２４ｂがアセンブリ１０の設置面積全体に寄与することである。具体的には、接着パッド２４ａ及び２４ｂはＰＣＢ１４及び支持ＰＣＢ２０の外周部分を占める。したがって、より少ない表面積を占める改善された半導体デバイスアセンブリの必要性が残っている。
本技術の多くの側面は、以下の図面を参照することでより理解し得る。図面中の構成要素は正確な縮尺では必ずしもない。むしろ、本技術の原理を明確に説明することに力点が置かれている。
従来技術に従った半導体デバイスアセンブリの部分的な断面側面図である。 本技術の選択された実施形態に従って構成された半導体デバイスアセンブリの部分的な分解断面側面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従ったパッケージ貫通インタコネクトの作成方法における選択されたステップでの半導体デバイスを説明する部分断面図である。 本技術の選択された実施形態に従って構成された半導体デバイスアセンブリの製造方法のフロー図である。 本技術の実施形態に従った半導体デバイスを組み込むシステムを説明するブロック図である。
半導体デバイスパッケージのケーシングを延伸するパッケージ貫通インタコネクトの形成方法のいくつかの実施形態の具体的詳細を、関連する方法、デバイス、システムと共に本明細書に記述する。用語「半導体デバイス」は、概して、半導体材料を含む固体デバイスを指す。半導体デバイスの例としては、とりわけ、論理デバイス、メモリデバイス、及びダイオード等が挙げられる。また、用語「半導体デバイス」は、完成したデバイス、又は完成したデバイスになる前の様々な処理段階でのアセンブリ若しくはその他の構造物を指す。用語「基板」は、用いられる文脈次第で、ウエハレベルの基板又は単一化されたダイレベルの基板を指す。本明細書に記述される方法の適切なステップをウエハレベル又はダイレベルで実施し得ることは、当業者であれば認識するであろう。また、本明細書で開示される構造物は、文脈が他のものを示さない限り、従来の半導体製造技術を用いて形成され得る。材料は、例えば、化学蒸着、物理蒸着、原子層堆積、スピンコーティング、及び／又はその他の適切な技術を用いて堆積され得る。同様に、材料は、例えば、プラズマエッチング、ウェットエッチング、化学機械研磨、又はその他の適切な技術を用いて除去され得る。
用語「半導体デバイスパッケージ」は、積み重ねられるか或いは共通のパッケージに組み込まれる半導体デバイスのアセンブリを指す。半導体パッケージは、半導体デバイスのアセンブリを部分的又は完全に封止するハウジングを含み得る。用語「半導体デバイスアセンブリ」は、半導体デバイスのアセンブリを指し得る。この用語は、半導体デバイスのアセンブリ及び該半導体デバイスのアセンブリに結合される支持基板をも指す。支持基板は、プリント回路基板（ＰＣＢ）や、半導体デバイスのアセンブリを支え半導体デバイスアセンブリへの電気的接続を提供するその他の適切な基板を含む。技術が更なる実施形態を有してもよく、図２−図５を参照しながら以下に記述する実施形態のいくつかの細部なしに技術を履行してもよいことも、当業者であれば理解するであろう。
図２は、本技術の選択された実施形態に従って構成された半導体デバイスアセンブリ１００を説明する。デバイスアセンブリは、（第１〜第３のパッケージ化されたデバイス１０２ａ−１０２ｃとして示される）半導体デバイスパッケージ１０２を含み、それらは、（図２にはんだボール１０６として示される）インタコネクト１０６により、相互に接続され、キャリア基板１０４に接続される。各デバイスパッケージ１０２は、（第１の半導体ダイ１０８a及び第２の半導体ダイ１０８ｂとして個々に識別される）複数の半導体ダイ１０８を含み得、それらは、例えば、エポキシ、ダイ付着テープ、及び／又はその他の適切な粘着材等の粘着材１１２を通じて、相互に付着され、パッケージ支持基板１１０に付着される。個々のデバイスパッケージ１０２は、第１の半導体ダイ１０８ａの第１の接着パッド１２４ａに結合され支持基板１１０の基板接着パッド１２４ｃに結合された第１のワイヤボンド１２３ａと、第２の半導体ダイ１０８ｂの第２の接着パッド１２４ｂに電気的に結合され他の基板接着パッド１２４ｃに電気的に結合された第２のワイヤボンド１２３ｂとをも含む。基板接着パッド１２４ｃは、支持基板１１０の内部回路１２５を通じて外部接続パッド１２４ｄに電気的に結合する。個々のデバイスパッケージ１０２は、半導体ダイ１０８と第１及び第２のワイヤボンド１２３ａ及び１２３ｂとを封止するケーシング１２６を含み得る。ケーシング１２６は、例えば、プラスチック材、エポキシ化合物、又はその他の適切な誘電材料等の封止材を含む。
個々のデバイスパッケージ１０２は、第１の半導体ダイ１０８ａの活性面１３２における第３の接着パッド１３０と、第３の接着パッド１３０に電気的に結合されたパッケージ貫通インタコネクト１２５とを更に含む。個々のインタコネクト１２８は、ケーシング１２６を通って延伸し、ケーシング１２６の外面１３４を越えてオフセット高ｔ１分延伸する第１の部分１２８ａを有する。インタコネクトの第２の部分１２８ｂは、ケーシング１２６の外面１３４と、第１の半導体ダイ１０８ａにおける個々の第３の接着パッド１３０との間を延伸する。再分配ネットワーク（図示せず）及び電気的接続のその他の適切なネットワークは、第１の半導体ダイ１０８ａの第１の接着パッド１２４ａに第３の接着パッド１３０を結合し得る。
デバイスパッケージ１０２間のはんだボール１０６は、支持基板１１０の外部接着パッド１２４ｄとパッケージ貫通インタコネクト１２８の第１の部分１２８ａとの電気的結合を与える。はんだボール１０６とパッケージ貫通インタコネクト１２８の第１の部分１２８ａとは、デバイスパッケージ１０２間のパッケージ間隔ｓ１を定める。また、はんだボール１０６とパッケージ貫通インタコネクト１２８の第１の部分１２８ａとは、機械的支持を与え得る。いくつかの実施形態では、パッケージ間隔ｓ１は、支持基板１１０の外部接着パッド１２４ｄとパッケージ貫通インタコネクト１２８の第１の部分１２８ａとの間のリフローはんだ付けにより削減される。
本技術の様々な実施形態では、パッケージ化された半導体デバイス１０２は、例えば、図１に示されるアセンブリ等の従来の半導体デバイスアセンブリと比較して、削減された設置面積を有する半導体デバイスアセンブリを提供する。具体的には、半導体デバイスアセンブリ１００は、外周のはんだボールを必要とせず、むしろ、パッケージ貫通インタコネクト１２８は、半導体デバイスパッケージ１０２を定める外周に対して内周側にある（例えば、パッケージ貫通インタコネクト１２８は、第１のダイ１０８ａの外周領域の完全に内側で第１のダイ１０８ａから直接離れて延伸する）。したがって、半導体デバイスアセンブリ１００は、半導体デバイスパッケージ１０２の平面形状（planform shape）と同様又は同一である平面形状を持ち得る。また、パッケージ間隔ｓ１は、半導体デバイスアセンブリ１００の全体の突出高の一因にほとんどならない。
パッケージ貫通インタコネクトが様々な半導体デバイスアセンブリ及び／又は半導体デバイスパッケージに組み込まれ得ることは、当業者であれば認識するであろう。したがって、半導体デバイスアセンブリ１００及び／又は半導体デバイスパッケージ１０２は、図２に示したフィーチャや構造に加えて又は代えてフィーチャや構造を含み得る。例えば、第１及び第２のワイヤボンド１２３ａ及び１２３ｂは、デバイスパッケージ１０２のダイ１０８間を延伸するインタコネクトに置き換えられ得る。そうした構造では、１つ以上のダイ１０８は、ダイ１０８を通って延伸しダイ１０８間及び／又はダイと支持基板１１０との間のインタコネクト（図示せず）に電気的に結合される基板貫通ビア（例えば、シリコンビア）を含み得る。いくつかの実施形態では、しかしながら、第１及び第２のワイヤボンド１２３ａ及び１２３ｂは、基板貫通ビア及びダイ間インタコネクトと比較して製造がより安価でより単純であり得る。また、いくつかの実施形態では、半導体デバイスアセンブリ１００及び／又は半導体デバイスパッケージ１０２のある一定のフィーチャ及び構造物は省略し得る。例えば、半導体デバイスパッケージ１０２は、半導体ダイ１０８の一側面（例えば、ダイ１０８の左側面又はダイ１０８の右側面）にのみ位置するワイヤボンドを含み得る。
図３Ａ−図３Ｊは、本技術の選択された実施形態に従ったパッケージ貫通インタコネクト又はその他のコネクタの作成方法における各種段階での半導体デバイス２４０の一部を説明する部分断面図である。図３Ａにまず言及すると、半導体デバイス２４０は、基板２４２（例えば、シリコンウエハ）と、基板２４２に形成されダイシングレーン２４４により互いが切り離される複数の第１の半導体ダイ１０８ａとを含む。第１の半導体ダイ１０８は、black-end-of line（ＢＥＯＬ）金属堆積過程又はその他の適切な金属化過程により形成された活性面１３２に第１の接着パッド１２４ａを有する。第１の接着パッド１２４ａは、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）、様々な合金、又はその他の適切な導電材料を含み得る。
第１の接着パッド１２４ａの少なくとも一部は、導電性インタコネクト及び配線を通って第１の半導体ダイ１０８ａの内部回路２４６に電気的に結合され得る。いくつかの実施形態では、１つ以上の第１の接着パッド１２４ａは、内部回路２４６から電気的に絶縁され得る。例えば、図３Ａに示されるように、最も左の接着パッド１２４ａは、（個々の半導体ダイ１０８ａの最も左の接着パッド１２４ａに結合した破線で示されるように）内部回路に結合されるが、最も右の接着パッド１２４ａは内部回路に結合されない。
図３Ｂは、再分配ネットワーク２４８が活性面１３２に形成され、第１の半導体ダイ１０８ａが基板２４２（図３Ａ）から単一化された後の半導体デバイス２４０のただ１つの第１のダイ１０８ａを示す。しかしながら、半導体デバイス２４０が他の半導体デバイスと同時に製造され得ることは、当業者であれば分かるであろう。再分配ネットワーク２４８は、パッシベーション材２５０上に形成され得、第３の接着パッド１３０と、導電トレース（図３に図示せず）と、第３の接着パッド１３０を第１の接着パッド１２４ａと電気的に接続するためのその他のフィーチャとを含み得る。いくつかの実施形態では、再分配ネットワーク２４８は、個々の第１の接着パッド１２４ａを任意に互いに相互接続し得る（図示せず）。再分配ネットワーク２４８のパッシベーション材２５０は、ポリイミド又はその他の適切な誘電材料を含み得る。また、パッシベーション材２５０は、パッシベーション材２５０を介して第１の接着パッド１２４ａを露光するために、パターニングされ得る。第３の接着パッド１３０はパッシベーション材２５０上に直接堆積され得る。導電トレースは、シード材を堆積し該シード材料上に導電材料をめっきすることで、第１の接着パッド１２４ａに接着され得る。いくつかの実施形態では、第３の接着パッド１３０は、再分配ネットワーク２４８の導電トレースの形成に用いられる同じ段階の間に形成され得る。或いは、第３の接着パッド１３０は、別個の段階で形成され得る。第３の接着パッド１３０及び導電トレースはＣｕ、Ｎｉ、チタン（Ｔｉ）、様々な合金、又はその他の適切な材料を含み得る。
図３Ｃは、図３Ｂに示される段階と同じ段階における、第１の接着パッド１２４ａ、第３の接着パッド１３０、及び再分配ネットワーク２４８の導電トレース２５２の可能なレイアウトを示す、半導体デバイス２４０の上面図である。第１の接着パッド１２４ａは、第１の表面積Ａ１及び第１のピッチＰ１を有し、それらは、適切なランディング面を提供し、ワイヤボンディング又はその他の電気的接続を形成するための間隔を提供する。具体的には、表面積Ａ１及び第１のピッチＰ１は、第１の接着パッド１２４ａに接続されたワイヤボンド（図示せず）の電気的短絡が阻止されるように、第１の接着パッド１２４ａを互いに離して配置するために選択され得る。第３の接着パッド１３０は、第１の接着パッド１２４ａの第１の表面積Ａ１と同じである第２の表面積Ａ２（図示せず）を有し得、又は第２の表面積Ａ２は、第１の表面積Ａ１よりも狭い若しくは広くてもよい。同様に、第３の接着パッド１３０は、第１の接着パッド１２４ａの第１のピッチＰ１と概ね同じ、又は短い若しくは長い第２のピッチＰ２を有し得る。いくつかの実施形態では、（例えば、ワイヤボンドの場所を提供する際の第１の接着パッド１２４ａとは違って）パッケージ貫通インタコネクト１２８（図２）にはワイヤボンドのためのランディング面が要求されないので、第３の接着パッド１３０のより狭い表面積Ａ２及び／又はより短い第２のピッチＰ２が実現され得る。例えば、いくつかの実施形態では、個々の半導体デバイスパッケージ１０２間のはんだボール１０６（図２）の代わりに、異方性導電材料が用いられ得る。また、いくつかの実施形態では、第３の接着パッド１３０のいくつか又は全ては、例えば、円形、楕円形、三角形、又はその他の適切な形状等、インタコネクト１２８の形状を定めるために選択される形状を有し得る。例えば、図３Ｃは、第３の接着パッド１３０の方形に代わる形状であり得る破線の円形２３０を示す。
図３Ｄは、パッケージ貫通インタコネクト１２８を第３の接着パッド１３０上に形成した後の半導体デバイス２４０を示す。個々のインタコネクト１２８は、ピラー、スタンドオフな構造物、又は第１の半導体ダイ１０８ａの表面１３２から離れて突き出る別の適切な導電性フィーチャであり得る。いくつかの実施形態では、パッケージ貫通インタコネクト１２８及び第３の接着パッド１３０は、同じ材料を含み得、且つ／又は同じ過程の間に形成され得る。個々のインタコネクト１２８及び接着パッド１３０は、ある実施形態ではそれ自体が等質構造であり得る。個々のインタコネクト１２８及び個々の接着パッド１３０は共に、パッシベーション材の再分配ネットワーク２４８の表面２５２（又は表面１３２）上から突出高ｔ２を有し、それは、ケーシング１２６（図２）の封止材を貫通するために選択される。突出高ｔ２は、第１の接着パッド１２４ａに形成され第１のダイ１０８ａから離れて突き出るワイヤボンドのアーチの高さを越えて、個々のインタコネクトが延伸するようにも選択され得る。いくつかの実施形態では、突出高ｔ２は５０μｍよりも大きい。その他の実施形態では、突出高ｔ２は１００μｍよりも大きい。
個々のインタコネクト１２８は、接触面２５４と、接触面２５４に対して直角である側壁２５６とを含む。接触面２５４は、他の半導体デバイス又は導電性フィーチャとのはんだ接続のための適切な表面を提供するために、概ね平面であり得る。また、接触面２５４は、第１の半導体ダイ１０８ａの活性面１３２及び／又はパッシベーション材２５０の外面２５２と同一平面であり得る。接触面２５４は、個々の第３の接触パッド１３０の第２の表面積Ａ２（図３Ｃ）により定められる表面積（図３Ｄでは見えず）を有し得る。
図３Ｄに示されるように、個々のインタコネクト１２８の側壁２５６は、モールド過程中のマイクロボイドの形成を阻止するために実質的に垂直又は真直ぐであり得る。例えば、曲がっている側壁又はくり抜かれた領域を形成する側壁は、封止材で塞がれない局所的な空洞部分又は隙間を作り出し得る。また、くり抜かれた領域は、個々のインタコネクト１２８と第３の接着パッド１３０との間の接触面のサイズを制限し得る。流動の封止材は、それ故、特に、高圧及び／又は高流量のモールド過程中に、くり抜かれた領域（及び小さな接触面）を有するインタコネクトを接着パッドから抜け出させる。ある実施形態では、個々のインタコネクトは、側壁２５６及び第３の接着パッド１３０により定められる長方形を有する（図３Ｃ）。しかしながら、インタコネクト１２８は、例えば、図３Ｄの差込図２５９ａ及び２５９ｂに夫々示されるような円筒形２５７ａ又は切頭の円錐形２５７ｂ等の、真直ぐな側壁により定められたその他の形状をも有し得る。例えば、円筒形２５７ａは、円形又は楕円形の接着パッド上に金属を電気めっきすることにより形成されてもよい。これに加えて又は代えて、切頭の円錐形は、無電解めっき過程で用いられるパターンマスク（例えば、フォトレジストマスク又はハードマスク）の側壁により定められてもよい。
パッケージ貫通インタコネクト１２８は、金属又はその他の導電材料を第３の接着パッド１３０上に堆積させることにより形成され得る。堆積材料及び技術は、例えば、Ａｕ、Ｃｕ、又はその他の適切な導電材料のめっき等の、周知の様々な材料及び技術の何れも含み得る。いくつかの実施形態では、インタコネクトは、材料の交互の層を堆積又はめっきすることにより形成され得る。一般的には、めっき金属は、個々の第３の接着パッド１３０との強い接着を与え得る。対照的に、はんだ堆積物（例えば、はんだボール）は、機械的及び熱的応力に起因するはんだ接合障害の影響を非常に受け得る。それ故、電気めっきされた金属には、モールディング段階の間、はんだと比べて元の状態を維持する可能性が高いことが期待される。また、再分配ネットワーク２４８のパッシベーション材２５０には、パッケージ貫通インタコネクト１２８及び第３の接着パッド１３０の温度的及び圧力的耐性をも向上し得ることが期待される。例えば、接着された金属及びシリコン基板には、熱膨張率（ＣＴＥ）に大きな差があり得る。それ故、パッシベーション材２５０には、高温処理の間に剥離する可能性を削減する絶縁緩衝材を与え得ることが期待される。
図３Ｅ及び図３Ｆを共に参照すると、第１及び第２の半導体ダイ１０８ａ及び１０８ｂを支持基板１１０に付着した後の半導体デバイス２４０が示されている。図３Ｅに示されるように、第２の半導体ダイ１０８ｂは、粘着材１１２を通じて支持基板１１０に付着される。第２の半導体ダイ１０８ｂの第２の接着パッド１２４ｂは、第２のワイヤボンド１２３ｂで、支持基板１１０の基板接着パッド１２４ｃにワイヤボンディングされる。第２の半導体ダイ１０８ｂは、再分配ネットワークが任意的には省略され得ることを除くが図３Ａ及び図３Ｂを参照しながら前述した処理と同様の処理を用いて形成され得る。図３Ｆに示されるように、第１の半導体第２ダイ１０８ａは、粘着材１１２を通じて第２の半導体第２ダイ１０８ｂに付着される。第１の接着パッド１２４ａは、第１のワイヤボンド１２３ａで、支持基板１１０の支持接着パッド１２４ｃにワイヤボンディングされる。
図３Ｇは、モールディング装置２６０のモールドキャビティ２５８に半導体デバイス２４０を受け入れた後の半導体デバイス２４０を示す。モールディング装置２６０は、上部のモールディング板２６２及び下部のモールディング板２６４を有する。上部のモールディング板２６２は、モールディング面２６６に一時的に、半永久的に、又は恒久的に付着され得るスペーサ材２６８で少なくとも部分的に覆われるモールディング面２６６を含む。下部のモールディング材２６４は、モールディング段階の間、上部のモールディング板２６２の下に半導体デバイス２４０を位置付け及び／又は保持するためのクランプ（図示せず）又はその他の適切な構造物を含む。
明確にする目的で、モールディング装置２６０のその他のフィーチャは省略されている。例えば、モールディング装置２６０は、モールドキャビティ２５８中へ封止材を供給するための吐出ポンプ及び注入ポート、モールディング段階の間にモールドキャビティ２５８から余分な封止材を除去するための排出路、封止材を硬化させるための発熱素子、並びにモールドの形状及びパターンを成形、硬化、確定するためのその他の構成要素を含み得る。図示された実施形態では、モールディング装置２６０は、支持基板１１０により搭載された多数の半導体デバイスを同時にモールディングし得る。しかしながら、他の実施形態では、半導体デバイスは別々にモールディングされ得る。また、いくつかの実施形態では、下部のモールディング板２６４及び／又は上部のモールディング板２６２は、封止材にフィーチャ又は陥凹をモールディングするためのパターンを含み得る。多くの異なる種類のモールディング板及び装置が本開示の様々な実施形態で採用され得ることは、当業者であれば認識するであろう。適切なモールディング装置及び設備は、数例挙げれば、日本国京都のTowa Corp.、日本国福岡のAsahi Engineering Co., Ltd.、及びオランダ国、ダイフェンのBE Semiconductor Industries N.V. (Besi)から入手可能である。
図３Ｈは、封止材２７０がモールドキャビティ２５８に流れるモールディング段階中の半導体デバイス２４０を示す。モールディング装置２６０の上部及び下部のモールディング板２６２及び２６４は、封止材を拡散するために封止材２７０を圧縮する。上部及び下部のモールディング板２６２及び２６４の少なくとも１つは、矢印Ｆで示されるように封止材２７０の一部を追い出すために圧迫され得る。余分な封止材は、オーバフローチャンバ（図示せず）内に捕らえられ得る。いくつかの実施形態では、封止材２７０の粘着性を低下させ、モールドキャビティ２５８内の流体流速及び圧力を増加させるために、封止材２７０は、室温よりも高い温度に加熱され得る。
図３Ｉは、図３Ｈのモールディング段階後に生じるモールディング段階中の半導体デバイス２４０を示す。モールディング装置２６０の上部及び下部の板２６２及び２６４は、矢印Ｇで示されるように封止材２７０の更なる部分を追い払うために、互いにより近くに移動させられている。図示のように、パッケージ貫通インタコネクト１２８の第１の部分１２８ａ（図２も参照）は露出される。具体的には、個々のインタコネクト１２８の第１の部分１２８ａが封止材の外面２７２を越えて突き出るように、インタコネクト１２８の第１の部分１２８ａは、封止材２７０を通ってスペーサ材２６８中へ運ばれている。図３Ｉのモールディング段階の圧縮では、封止材２７０が半導体デバイス２４０を十分に覆うが個々のインタコネクト１２８の接触面２５４を覆わない適切な圧力が加えられ得る。
スペーサ材２６８は、フィルム、ラミネート、又は上部のモールディング板２６２のモールディング面２６６から封止材２７０を分離するための適切な可とう性材料であり得る。スペーサ材２６８は、ある一定のプロセス化学及び温度範囲に耐えるように設計され得る。また、パッケージ貫通インタコネクト１２８が、スペーサ材２６８により十分吸収されるが上部のモールディング板２６２のモールディング面２６６に接触したり損傷しないように、スペーサ材２６８は、刺されることに対する耐久性を有し得る。また、図３Ｄを参照しながら前述したように、パッケージ貫通インタコネクト１２８は、スペーサ材に穴を開けることなくインタコネクト１２８がスペーサ材２６８により容易に吸収されるように成形され得る。例えば、インタコネクト１２８の接触面２５４は、スペーサ材２６８を超える圧力を均一に分散し得る。ある実施形態では、スペーサ材２６８は、例えば、polytetrafluoroethylene（ＰＴＦＥ）フィルム等のモールド切り離しのフィルムであり得る。モールド切り離しのフィルムは、上部のモールディング板２６２のモールディング面２６６を保護し、封止材及びその他の混入物との直接接触を阻止する使い捨てフィルムであり得る。
いくつかの実施形態では、スペーサ材２６８は、上部のモールディング板２６２のモールディング面２６６よりも、むしろ封止材２７０の表面上に初めに形成され得る。例えば、スペーサ材２６８は、上部及び下部のモールディング板２６２及び２６４を圧縮する前に、封止材２７０の外面２７２上に形成され得る。また、他の実施形態では、スペーサ材２６８は、上部のモールディング材２６２のモールディング面２６６からより容易に離れるが半導体デバイス２４０を包み込む封止材に付着したままの材料であり得る。そうした構造では、スペーサ材２６８は、後続の処理の間、パッケージ貫通インタコネクト１２８の露出した第１の部分１２８ａを保護し得る。スペーサ材２６８は、インタコネクト１２８の露出した部分１２８ａに電気的接触を形成する前に除去され得る。
図３Ｊは、封止材２７０の硬化及び／又は冷却並びに個々の半導体デバイス２４０の単一化によってケーシング１２６を形成した後の半導体デバイス２４０を示す。単一化は、刃の、のこぎりの、又はレーザのカッティング過程と、半導体デバイス２４０を他のデバイスから分離するためのその他の適切な過程とを含み得る。単一化された半導体デバイス２４０の製造は、例えば、デバイスの試験及び組み立て等の他の製造段階に続き得る。例えば、図２の半導体デバイスアセンブリ１００への半導体デバイス２４０の組み込みを含む段階等の後続する段階において、パッケージ貫通インタコネクト１２８の接触面２５４にはんだ融剤が塗布され得る。
図４は、本技術の選択された実施形態に従って構成される半導体デバイスアセンブリの製造方法２８０のフロー図である。方法２８０は、例えば、図３Ａ−図３Ｊを参照しながら上述した何れかの過程を用いて実行され得る。方法２８０は、半導体デバイスと該半導体デバイスに付着されたフィーチャとを第１の材料で少なくとも部分的に封止することを含む（ブロック２８２）。ブロック２８２は、例えば、半導体デバイス２４０及びインタコネクト１２８を覆う封止剤２７０を示す図３Ｈのモールディング段階に対応してもよい。そうした実施形態では、第１の材料には封止材２７０が含まれ得、フィーチャには個々のインタコネクト１２８のめっきされた材料が含まれ得る。
方法２８０は、第１の材料の外面を覆う第２の材料を形成することを更に含む（ブロック２８４）。ブロック２８４は、例えば、モールディング装置２６０のモールドキャビティ中のスペーサ材２６８と、封止材２７０の外面２７２上に形成されたスペーサ材２６８と（図３Ｈ）を示す図３Ｇ及び図３Ｈに対応してもよい。そうした実施形態では、第２の材料にはスペーサ材２６８が含まれ得る。
方法２８０は、フィーチャが第１の材料を通って延伸するように、第２の材料をフィーチャの少なくとも一部に接触させることを更に含む（ブロック２８６）。ブロック２８６は、例えば、封止材２７０を通ってスペーサ材２６８の中へ圧迫されている個々のインタコネクト１２８を示す図３Ｉに対応してもよい。例えば、個々のインタコネクト１２８の第１の部分１２８ａ（図２）とスペーサ材２６８を接触させるために、上部のモールディング板２６０は半導体デバイス２４０に近づき得る。これに加えて又は代えて、個々のインタコネクト１２８が封止材２７０を通って圧迫されスペーサ材２６８に接触するように、半導体デバイス２４０は上部のモールディング板２６４に近づき得る。例えば、下部のモールディング板２６６及び別の適切な機械的構造物（例えば、プレス又は機械的な万力）は、半導体デバイス２４０を上部の面２６４に近づけ得る。
図２−図３Ｊを参照しながら上述したフィーチャを有する何れか１つの半導体デバイスは、より大きな及び／又はより多くの無数の複合システム、図５に概略的に示されるシステム３９０の代表例の何れかに組み込まれ得る。システム３９０は、プロセッサ３９２、メモリ３９４（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュ、及び／又はその他のメモリデバイス）、入出力デバイス３９６、並びに／又はその他のサブシステム若しくは構成要素３９８を含み得る。図２−図３Ｊを参照しながら上述した半導体アセンブリ、デバイス、及びデバイスパッケージは、図５に示される何れかの要素に含まれ得る。もたらされるシステム３９０は、多種多様な計算、処理、保存、検出、画像化、及び／又はその他の機能の内の適切な何れかを実行するよう構成され得る。したがって、システム３９０の代表例としては、限定されないが、例えば、デスクトップコンピュータ、ラップトップコンピュータ、インターネット家電、携帯装置（例えば、パームトップコンピュータ、ウェアラブルコンピュータ、携帯電話、携帯情報端末、音楽プレーヤ等）、タブレット、マルチプロセッサシステム、プロセッサベース若しくはプログラム可能な家庭用電化製品、ネットワークコンピュータ、及びマイクロコンピュータ等の、コンピュータ及び／又はその他のデータプロセッサが挙げられる。システム３９０の更なる代表例としては、照明、カメラ、車両等が挙げられる。これら及びその他の例に関して、システム３９０は、単一のユニットに収納され得、又は、例えば、通信ネットワークを介して相互に接続された複数のユニットに分配され得る。システム３９０の構成要素は、それ故、ローカル及び／若しくはリモートの記憶保存デバイス、並びに多種多様な適切なコンピュータ読み取り可能媒体の何れかを含み得る。
本開示は、網羅的であることや、本技術が本明細書に開示された正確な形式に限定されることを意図しない。当業者であれば認識するように、本明細書には説明目的で具体的な実施形態が開示されるが、本技術から逸脱することなく様々な同等な変更が可能である。場合によっては、本技術の実施形態の記述を不必要に不明瞭になることを避けるために、周知の構造物及び機能は詳細に図示又は説明されていない。方法のステップは本明細書では特定の順序で示されてもよいが、別の実施形態では異なる順序でステップが実行されてもよい。同様に、特定の実施形態の文脈で開示された本技術のある側面は、他の実施形態において組合せ又は除外され得る。また、本技術のある実施形態に関連する利点は、それらの実施形態の文脈で開示されてもよいが、他の実施形態もそうした利点を示し得、そうした利点又は本技術の範囲に含まれる本明細書に開示のその他の利点を全ての実施形態が示す必要は必ずしもない。したがって、開示及び関連する技術は、本明細書に明確に図示又は記述されないその他の実施形態を包含し得る。
本開示を通して、単数形の用語「１つ」（“a”、“an”、及び“the”）は、明確に文脈が示さない限り複数の指示対象を含む。同様に、単語「又は」「若しくは」（“or”）は、２つ以上の項目のリストに関して他の項目から排他的なただ１つの項目のみを指すことに特に制限されていないならば、そうしたリストにおける“or”の使用は、（ａ）リスト中の任意の１つの項目、（ｂ）リスト中の全ての項目、又は（ｃ）リスト中の項目の任意の組み合わせを含むものとして解釈される。また、用語「含む」（“comprising”）は、任意のより多くの同一のフィーチャ及び／又は更なる種類の他のフィーチャが除外されないように、少なくとも引用されたフィーチャを含む意味に全体を通して用いられる。例えば、「上部」（“upper”）、「下部」（“lower”）、「前」（“front”）、「後ろ」（“back”）、「垂直」（“vertical”）、及び「水平」（“horizontal”）等の方向指示用語は、様々な要素間の関係を表し且つ明らかにするために本明細書では用いられてよい。そうした用語は絶対的な方向を示さないと理解すべきである。本明細書での言及“one embodiment”、“an embodiment”、又は同様の記述は、当該実施形態に関連して記述された特定のフィーチャ、構造物、工程、又は特徴が本技術の少なくとも１つの実施形態に含まれ得ることを意味する。したがって、本明細書でのそうした言い回し又は記述の出現は、全てが同じ実施形態を指している訳では必ずしもない。また、様々な特定のフィーチャ、構造物、工程、又は特徴は、１つ以上の実施形態において任意の適切な方法で組み合わされてもよい。
個々のデバイスパッケージ１０２は、第１の半導体ダイ１０８ａの活性面１３２における第３の接着パッド１３０と、第３の接着パッド１３０に電気的に結合されたパッケージ貫通インタコネクト１２８とを更に含む。個々のインタコネクト１２８は、ケーシング１２６を通って延伸し、ケーシング１２６の外面１３４を越えてオフセット高ｔ１分延伸する第１の部分１２８ａを有する。インタコネクトの第２の部分１２８ｂは、ケーシング１２６の外面１３４と、第１の半導体ダイ１０８ａにおける個々の第３の接着パッド１３０との間を延伸する。再分配ネットワーク（図示せず）及び電気的接続のその他の適切なネットワークは、第１の半導体ダイ１０８ａの第１の接着パッド１２４ａに第３の接着パッド１３０を結合し得る。
図３Ｄは、パッケージ貫通インタコネクト１２８を第３の接着パッド１３０上に形成した後の半導体デバイス２４０を示す。個々のインタコネクト１２８は、ピラー、スタンドオフな構造物、又は第１の半導体ダイ１０８ａの表面１３２から離れて突き出る別の適切な導電性フィーチャであり得る。いくつかの実施形態では、パッケージ貫通インタコネクト１２８及び第３の接着パッド１３０は、同じ材料を含み得、且つ／又は同じ過程の間に形成され得る。個々のインタコネクト１２８及び接着パッド１３０は、ある実施形態ではそれ自体が等質構造であり得る。個々のインタコネクト１２８及び個々の接着パッド１３０は共に、再分配ネットワーク２４８のパッシベーション材２５０の表面２５２（又は表面１３２）上から突出高ｔ２を有し、それは、ケーシング１２６（図２）の封止材を貫通するために選択される。突出高ｔ２は、第１の接着パッド１２４ａに形成され第１のダイ１０８ａから離れて突き出るワイヤボンドのアーチの高さを越えて、個々のインタコネクトが延伸するようにも選択され得る。いくつかの実施形態では、突出高ｔ２は５０μｍよりも大きい。その他の実施形態では、突出高ｔ２は１００μｍよりも大きい。
図３Ｅ及び図３Ｆを共に参照すると、第１及び第２の半導体ダイ１０８ａ及び１０８ｂを支持基板１１０に付着した後の半導体デバイス２４０が示されている。図３Ｅに示されるように、第２の半導体ダイ１０８ｂは、粘着材１１２を通じて支持基板１１０に付着される。第２の半導体ダイ１０８ｂの第２の接着パッド１２４ｂは、第２のワイヤボンド１２３ｂで、支持基板１１０の基板接着パッド１２４ｃにワイヤボンディングされる。第２の半導体ダイ１０８ｂは、再分配ネットワークが任意的には省略され得ることを除くが図３Ａ及び図３Ｂを参照しながら前述した処理と同様の処理を用いて形成され得る。図３Ｆに示されるように、第１の半導体ダイ１０８ａは、粘着材１１２を通じて第２の半導体ダイ１０８ｂに付着される。第１の接着パッド１２４ａは、第１のワイヤボンド１２３ａで、支持基板１１０の支持接着パッド１２４ｃにワイヤボンディングされる。

Claims (34)

  1. 半導体デバイスアセンブリの製造方法であって、
    半導体デバイスの活性面と前記活性面から離れて突き出る少なくとも１つのインタコネクトとからスペーサ材を分離する封止材の上に前記スペーサ材を形成し、
    前記半導体デバイスの前記活性面と実質的に同一平面である概ね平な表面を含む前記インタコネクトの少なくとも一部が前記封止材を通って前記スペーサ材の中へ延伸するように前記封止材をモールディングすること
    を含む方法。
  2. 前記半導体デバイスの前記活性面と前記封止材との間にパッシベーション材を形成することを更に含み、
    前記インタコネクトを形成することは、
    前記パッシベーション材の上に接着パッドを形成し、
    前記接着パッド上で導電材料をめっきすることを含む、
    請求項１に記載の方法。
  3. 前記接着パッド上で前記導電材料をめっきすることは、前記スペーサ材と前記パッシベーション材との間の前記封止材の厚さよりも大きい突出高を有する導電性ピラーを形成することを含む、請求項２に記載の方法。
  4. 前記接着パッドと前記接着パッドに結合される少なくとも１つの導電トレースとを含む再分配ネットワークを前記パッシベーション材の上に形成し、
    前記再分配ネットワークの前記導電トレースを介して前記接着パッドに電気的に結合されるワイヤボンドを形成すること
    を更に含む、請求項２に記載の方法。
  5. 前記半導体デバイスの前記活性面は接着パッドを含み、前記方法は、前記接着パッド上に導電材料を電気めっきすることにより前記インタコネクトを形成することを更に含む、請求項１に記載の方法。
  6. 前記封止材をモールディングすることは、前記封止材で前記半導体デバイスを少なくとも部分的に封止するケーシングを形成することを含む、請求項１に記載の方法。
  7. 前記半導体デバイスは、前記半導体デバイスの前記活性面を含む活性面を有する第１の半導体ダイを含み、前記方法は、
    第２の半導体ダイを支持基板に付着し、
    前記第１の半導体ダイを前記第２の半導体ダイに付着し、
    前記第１の半導体ダイの前記活性面における１つ以上の第１の接着パッドを前記支持基板における１つ以上の第２の接着パッドにワイヤボンディングすること
    を更に含む、請求項１に記載の方法。
  8. 前記半導体デバイス及び前記封止材は、第１の半導体デバイスパッケージの少なくとも一部を形成し、前記方法は、
    前記封止材を通って延伸する前記インタコネクトの前記一部を介して前記第１のデバイスパッケージに電気的に結合される接触を含む第２の半導体デバイスパッケージを前記第１の半導体デバイスパッケージに付着すること
    を更に含む、請求項１に記載の方法。
  9. 前記封止材を通って延伸する前記インタコネクトの前記一部は、第１のインタコネクトを含み、前記第２の半導体デバイスパッケージを前記第１の半導体デバイスパッケージに付着することは、前記第１の半導体デバイスパッケージにより定められる平面形状内に合わせられた第２のインタコネクトを前記第１のインタコネクトに形成することを含む、請求項８に記載の方法。
  10. 前記第２の半導体デバイスパッケージを前記第１の半導体デバイスパッケージに付着することは、前記封止材を通って延伸する前記インタコネクトの前記一部にはんだボールを形成することを含む、請求項８に記載の方法。
  11. 前記第１の半導体デバイスパッケージの前記半導体デバイスの前記活性面に再分配ネットワークを形成することを更に含み、前記インタコネクトは、前記第２の半導体デバイスを前記再分配ネットワークと電気的に結合する、請求項８に記載の方法。
  12. 前記第１の半導体デバイスパッケージの前記半導体デバイスは、前記半導体デバイスの前記活性面を含む活性面を有する半導体ダイを含み、前記方法は、
    前記第２の半導体デバイスと前記第１の半導体デバイスパッケージの前記半導体ダイとの間に電気的結合を与えることなく前記第２の半導体デバイスを再分配ネットワークに電気的に結合する前記インタコネクトを含む前記再分配ネットワークを前記第１の半導体デバイスパッケージの前記半導体ダイの前記活性面に形成すること
    を更に含む、請求項８に記載の方法。
  13. 半導体デバイスパッケージの製造方法であって、
    接触面と前記接触面に対して直角であり半導体デバイスの活性面から距離的に離れて突き出る真直ぐな側壁とを含む導電性フィーチャを前記半導体デバイスの前記活性面に含む前記半導体デバイスをモールドキャビティに受け入れ、
    前記モールドキャビティのモールディング面と前記半導体デバイスの前記活性面との間にスペーサを堆積し、
    前記モールドキャビティに封止材を流し、
    前記導電性フィーチャの少なくとも一部と前記スペーサを結合するために前記モールディング面と前記半導体デバイスの前記活性面とを互いに近づけること
    を含む方法。
  14. 前記封止材を流すことは、前記封止材を前記モールドキャビティに注入することを含む、請求項１３に記載の方法。
  15. 前記スペーサを堆積することは、前記モールドキャビティの前記モールディング面上にスペーサ材を堆積することを含む、請求項１３に記載の方法。
  16. 前記スペーサを堆積することは、前記モールドの前記モールディング面上にスペーサ材をラミネートすることを含む、請求項１３に記載の方法。
  17. 前記封止材は、前記モールドキャビティの前記モールディング面と前記半導体デバイスの前記活性面との間にあり、前記スペーサを堆積することは、前記封止材の活性面上にスペーサ材を堆積することを含む、請求項１３に記載の方法。
  18. 前記モールディング面と前記半導体デバイスの前記活性面とを互いに近づけ圧迫することは、モールディング装置の板と前記半導体デバイスの前記活性面とを互いに近づけ圧迫することを含む、請求項１３に記載の方法。
  19. 半導体デバイスアセンブリの製造方法であって、
    半導体デバイスと、前記半導体デバイスに第１の材料で付着され、めっきされた材料を含むフィーチャとを少なくとも部分的に封止し、
    前記第１の材料の外面を覆う第２の材料を形成し、
    前記第２の材料を前記フィーチャの少なくとも一部と接触すること
    を含む方法。
  20. 前記第２の材料を前記フィーチャの前記一部と接触することは、前記第１の材料を通って前記フィーチャの前記一部を圧迫し、前記フィーチャの前記一部を前記第２の材料中に貫通させることを含む、請求項１９に記載の方法。
  21. 前記半導体デバイスと、前記フィーチャと、前記第１の材料の少なくとも一部とを含む半導体デバイスパッケージを形成し、
    前記フィーチャを介して前記半導体デバイスパッケージとの電気接触を形成すること
    を更に含む、請求項１９に記載の方法。
  22. 前記半導体ダイの表面に導電性のスタンドオフな構造物を形成することを含む１つ以上の過程によって前記フィーチャを形成することを更に含む、請求項１９に記載の方法。
  23. 外面を含む封止材と、
    前記封止材内に少なくとも部分的に包まれ、活性面を有する半導体デバイスと、
    前記半導体デバイスの前記活性面に電気的に接続される接触面を含む少なくとも一部が前記封止材の前記外面を越えて延伸し、前記半導体デバイスの前記活性面に付着される少なくとも１つのインタコネクトと
    を含む半導体デバイスアセンブリ。
  24. 前記封止材の前記外面と前記インタコネクトの前記一部の前記接触面とを覆うスペーサ材を更に含む、請求項２３に記載の半導体デバイスアセンブリ。
  25. 前記半導体デバイスの前記活性面における接着パッドを更に含み、
    前記インタコネクトは、前記接着パッドに付着される導電性ピラーを含む
    請求項２３に記載の半導体デバイスアセンブリ。
  26. 前記導電性ピラーは実質的に真直ぐな側壁を有する、請求項２５に記載の半導体デバイスアセンブリ。
  27. 前記導電性ピラーは円筒形である、請求項２５に記載の半導体デバイスアセンブリ。
  28. 前記導電性ピラーは切頭の円錐形である、請求項２５に記載の半導体デバイスアセンブリ。
  29. 前記半導体デバイスの前記活性面に再分配ネットワークを更に含み、再分配ネットワークは前記接着パッドに電気的に結合され、少なくとも１つのワイヤボンドが再分配ネットワークに電気的に結合される、請求項２５に記載の半導体デバイスアセンブリ。
  30. 前記半導体デバイスの前記活性面は第１の活性面を更に含み、前記半導体デバイスは前記半導体デバイスの前記第１の活性面を含む第２の活性面を有する半導体ダイを更に含み、前記半導体デバイスアセンブリは、
    支持基板と、
    前記半導体ダイの前記第２の活性面を前記支持基板における接着パッドに結合する少なくとも１つのワイヤボンドと
    を更に含む、請求項２５に記載の半導体デバイスアセンブリ。
  31. 前記半導体ダイは第１の半導体ダイを更に含み、前記半導体デバイスアセンブリは前記第１の半導体ダイと前記支持基板との間の第２の半導体ダイを更に含む、請求項３０に記載の半導体デバイスアセンブリ。
  32. 前記半導体ダイ及び前記封止材は第１の半導体デバイスパッケージの少なくとも一部を形成し、前記半導体デバイスアセンブリは前記第１の半導体デバイスパッケージに付着される第２の半導体デバイスパッケージを更に含み、前記第２の半導体デバイスパッケージは前記封止材の前記第１の表面を越えて延伸する前記インタコネクトの前記一部を介して前記第１のデバイスパッケージに電気的に結合される、請求項３０に記載の半導体デバイスアセンブリ。
  33. 前記封止材の前記第１の表面を越えて延伸する前記インタコネクトの前記一部は第１のインタコネクトを含み、前記半導体デバイスアセンブリは前記第１の半導体デバイスパッケージにより定められる平面形状と合う第２のインタコネクトを更に含む、請求項３２に記載の半導体デバイスアセンブリ。
  34. 前記第１及び第２の半導体デバイスパッケージと前記封止材の前記第１の表面を越えて延伸する前記インタコネクトの前記一部との間のはんだボールを更に含む、請求項３２に記載の方法。
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