Nothing Special   »   [go: up one dir, main page]

JP2016171196A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2016171196A
JP2016171196A JP2015049736A JP2015049736A JP2016171196A JP 2016171196 A JP2016171196 A JP 2016171196A JP 2015049736 A JP2015049736 A JP 2015049736A JP 2015049736 A JP2015049736 A JP 2015049736A JP 2016171196 A JP2016171196 A JP 2016171196A
Authority
JP
Japan
Prior art keywords
temperature
nitride semiconductor
semiconductor layer
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015049736A
Other languages
English (en)
Inventor
直治 杉山
Naoji Sugiyama
直治 杉山
康裕 磯部
Yasuhiro Isobe
康裕 磯部
洪 洪
Hung Hung
洪 洪
啓 吉岡
Akira Yoshioka
啓 吉岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015049736A priority Critical patent/JP2016171196A/ja
Priority to US14/842,191 priority patent/US9543146B2/en
Publication of JP2016171196A publication Critical patent/JP2016171196A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】 応力に起因したそりを低減する。【解決手段】 半導体装置１の製造方法は、第１窒化物半導体層１１−１に引張り応力を印加するようにして、基板上に第１窒化物半導体層１１−１を形成する工程と、第１窒化物半導体層１１−１と同じ材料からなる第２窒化物半導体層１１−２を格子緩和させるようにして、第１窒化物半導体層１１−１上に第２窒化物半導体層１１−２を形成する工程と、第２窒化物半導体層１１−２と同じ材料からなる第３窒化物半導体層１１−３に圧縮応力を印加するようにして、第２窒化物半導体層１１−２上に第３窒化物半導体層１１−３を形成する工程と、第１窒化物半導体層１１−１と異なる材料からなる第４窒化物半導体層１２に圧縮応力を印加するようにして、第３窒化物半導体層１１−３上に第４窒化物半導体層１２を形成する工程とを含む。【選択図】 図４

Description

本発明の実施形態は、半導体装置の製造方法に係り、特に、化合物半導体を用いた半導体装置の製造方法に関する。
窒化物半導体を用いた電子デバイスは、高速電子デバイスやパワーデバイスに利用されている。また、窒化物半導体を用いた半導体発光素子である発光ダイオード（ＬＥＤ）は、表示装置や照明などに利用されている。
このような窒化物半導体素子を、量産性に優れるシリコン（Ｓｉ）基板上に形成すると、格子定数または熱膨張係数の違いに起因した欠陥やクラックなどが発生しやすい。シリコン基板上に高品質な結晶を作製する技術が望まれている。
特表２００７−５２８５８７号公報
実施形態は、応力に起因したそりを低減することが可能な半導体装置の製造方法を提供する。
実施形態に係る半導体装置の製造方法は、第１窒化物半導体層に引張り応力を印加するようにして、基板上に前記第１窒化物半導体層を形成する工程と、前記第１窒化物半導体層と同じ材料からなる第２窒化物半導体層を格子緩和させるようにして、前記第１窒化物半導体層上に前記第２窒化物半導体層を形成する工程と、前記第２窒化物半導体層と同じ材料からなる第３窒化物半導体層に圧縮応力を印加するようにして、前記第２窒化物半導体層上に前記第３窒化物半導体層を形成する工程と、前記第１窒化物半導体層と異なる材料からなる第４窒化物半導体層に圧縮応力を印加するようにして、前記第３窒化物半導体層上に前記第４窒化物半導体層を形成する工程とを具備する。
実施形態に係る半導体装置の製造方法は、第１温度を用いて、基板上に第１窒化物半導体層を形成する工程と、前記第１窒化物半導体層を形成する工程の後に、前記第１温度より低い第２温度に降温する工程と、前記第２温度を用いて、前記第１窒化物半導体層上に、前記第１窒化物半導体層と同じ材料からなる第２窒化物半導体層を形成する工程と、前記第２窒化物半導体層を形成する工程の後に、前記第１温度より高い第３温度に昇温する工程と、前記第３温度を用いて、前記第２窒化物半導体層上に、前記第１窒化物半導体層と同じ材料からなる第３窒化物半導体層を形成する工程と、前記第３窒化物半導体層上に、前記第１窒化物半導体層と異なる材料からなる第４窒化物半導体層を形成する工程とを具備する。
基板のそりを説明する模式図。 基板のそりを説明する模式図。 基板のそりを説明する模式図。 第１実施形態に係る半導体装置の製造方法を説明する図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 半導体装置の断面図。 比較例に係る半導体装置の製造方法を説明する図。 比較例に係る半導体装置の製造方法を説明する図。 Ｓｉ基板、ＡｌＮ層、及びＧａＮ層の結晶構造を説明する模式図。 第２実施形態に係る半導体装置の製造方法を説明する図。 Ｘ線回折法による結晶性評価を説明する図。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
本実施形態で使用する用語の定義について説明する。
（そりの定義と測定方法の説明）
そりの大きさに関しては以下のような定義がある。下に凸のそりのある基板を平坦な面に置いた場合、凸の頂点が平坦面に接し基板周囲が浮いた状態になる（図１）。この時、基板周囲が平坦面から浮いている（離れている）大きさ（長さ）を負（−）のそり量と定義する。一方、上に凸のそりのある基板の場合、基板周囲が平坦面に接し、中央部が浮いた状態になる（図２）。この時、中央部が平坦面から浮いている距離を正（＋）のそり量と定義する。
この定義では、同じ内部応力によりそりが生じている場合でも、取り扱う基板の大きさ（径）により、そりの大きさが異なってくるので、議論をする際に基板のサイズを固定する必要がある。一般的に、基板サイズ（径）が２倍になるとそり量は４倍になる。また、＋／−の定義も場合によって異なるので、都度定義を確認する必要がある。以下の議論では、仮想的に基板サイズを固定したうえで、基板上に成膜した膜中に圧縮応力が加わり、上に凸になった場合を＋のそりとし、基板上に成膜した膜中に引張り応力が加わり、下に凸になった場合を−のそりとし、その大きさの変化を議論している。
そり量の定義のもう一つの方法として曲率半径による指標がある（図３）。応力の印加によりそりが生じている基板のそり形状が球面状になっていると仮定し、球体の中心からの半径を指標として表記する方法である。この方法では成長膜に加わっている内部応力が同じであれば、基板の径に関係なく曲率半径は同じになる。しかし、そり形状が球面から外れている場合は適応が難しくなる。
これらの、そりの大きさはレーザー光をスキャンしてその反射光の測定から計測することが可能である。
以下の実施形態は、化合物半導体の一種である窒化物半導体を用いた半導体装置に係る。実施形態に係る半導体装置は、半導体発光素子、半導体受光素子、及び電子デバイスなどを含む。半導体発光素子は、発光ダイオード（ＬＥＤ）、及びレーザーダイオード（ＬＤ）などを含む。半導体受光素子は、フォトダイオード（ＰＤ）などを含む。電子デバイスは、電界効果トランジスタ（ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、及びショットキーバリアダイオード（ＳＢＤ）などを含む。
［第１実施形態］
図面を参照しながら、第１実施形態に係る半導体装置１の製造方法について説明する。図４は、第１実施形態に係る半導体装置１の製造方法を説明する図である。図４には、製造工程において使用する温度、及び半導体装置１のそりを示す。図４に示したそりＲ０は、基準の状態（概略そりが無い状態）であり、例えば、室温（例えば、製造工程における過熱処理前の周囲温度）における基板自身のそりに対応する。基準Ｒ０より下側の領域は、引張り応力により下に凸のそりが発生している状態であり、基準Ｒ０より上側の領域は、圧縮応力により上に凸のそりが発生している状態である。
以下に説明する成膜工程は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いたエピタキシャル成長により行われる。具体的には、ウェハステージに基板を載置した状態で、これらをリアクター（成膜炉）内に導入する。そして、ウェハステージを過熱して基板の温度を制御しながら、成膜用の原料ガスをリアクター内に供給する。このようにして、基板上に所望の膜を形成する。図４に示した温度は、成膜する際の成長温度（成膜温度）であり、具体的には、過熱処理による基板の温度である。
まず、図５に示すように、基板１０を準備する。基板１０は、（１１１）面を主面とするシリコン（Ｓｉ）基板から構成される。基板１０としては、サファイア（Ａｌ２Ｏ３）、炭化シリコン（ＳｉＣ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、又はガリウム砒素（ＧａＡｓ）などを用いても良い。また、基板１０として、絶縁層を含む基板を用いることもできる。例えば、基板１０としては、ＳＯＩ（Silicon On Insulator）基板を用いることができる。基板１０は、エピタキシャル層を成長させることができる単結晶層を表面に有する基板であれば良く、上記列挙したものに限られない。
窒化ガリウム（ＧａＮ）以外の結晶材料からなる基板上に、ＧａＮ及び窒化アルミニウム（ＡｌＮ）などの窒化物半導体結晶層を積層する場合、窒化物半導体結晶と基板材料との間に熱膨張係数差があるため、成膜に伴う昇温及び降温の工程で応力ひずみが印加され、基板にそりが発生する。そりが大きい場合は、特に引張りひずみが加わった側にクラックが発生し、さらに基板全体が割れてしまうことがある。クラックが軽微な場合でも基板のそりが大きい場合は、リソグラフィーなどの半導体製造工程でトラブルが生じ、信頼性の高い素子を高い収率で形成することが不可能になる場合もある。特に基板としてＳｉを用いた場合は、等価的な格子定数がＧａＮと比べて大きいことに起因してＧａＮ薄膜結晶層に引張りひずみが印加されるだけでなく、ＧａＮの熱膨張係数がＳｉのそれと比べて２倍程度と大きいことから、１０００℃以上での成膜工程が終了した後の降温過程でさらに大きな引張り応力が加わる（大きな下に凸のそりが発生する）ことが問題となる。
この問題を回避するために、ＧａＮ結晶層よりわずかに格子定数の小さいＡｌＮ結晶層をＧａＮ成長層の下地層として用い、積層するＧａＮ層に圧縮ひずみを内包させておき、降温時の引張り応力に対抗する手法が使われている。この方法により、ＡｌＮ下地層上にＧａＮ層を積層した場合、成膜時にはＧａＮ層側に圧縮応力が印加されることで上に凸のそりが生じ、この時に蓄積される応力の大きさが大きければ、成膜工程終了後の降温過程で生ずる圧縮応力に対抗することが可能となり、相殺して圧縮応力を残存させて上に凸のそりを維持することが可能となる。
従来、Ｓｉ基板上にＧａＮ層を積層する場合は、ＧａとＡｌとのメルトバック反応を抑制するためにＡｌＮ層を挿入する構造が採用されており、ＡｌＮ結晶層によるＧａＮ結晶層の応力制御はこの構造が採用できて整合性が良いと考えられている。しかしながら、Ｓｉ基板上に積層したＡｌＮ結晶層はＳｉ結晶との等価的な格子定数差に起因して、引張り応力を受けている場合があり、その上に積層するＧａＮ層に十分な圧縮応力を印加できない場合がある。ＧａＮ層に十分な圧縮応力を印加するためには、下地として用いるＡｌＮ結晶層として、極力引張り応力が残存せず、できれば圧縮応力を内包した結晶を用いることが望ましい。本実施形態では、成膜中のＧａＮ層に極力大きな圧縮応力を印加するための成膜プロセスを、下地ＡｌＮ層の残留応力の制御の観点で解決する。以下、（１１１）面を主面に有するＳｉ基板上に、Ｃ軸配向の六方晶をそれぞれが有するＡｌＮ層、ＧａＮ層を積層する場合を例に説明する。
基板１０上への成膜は、以下の手順で行われる。
前処理として、基板１０をリアクター内に導入する前に、基板１０の薬液洗浄を行う。具体的には、硫酸、塩酸、又は過酸化水素水などの薬液を用いて、基板１０の表面に付着した、有機物などの汚染物を除去する。基板１０の表面の清浄度が高い場合はこの洗浄工程は省略しても良い。さらに、弗酸などの溶液を用いて、基板１０の上面（主面）に形成された自然酸化膜を除去する。この洗浄工程は、成膜工程直前に１０００℃程度の高温クリーニングを行うことで省略することも可能である。
続いて、基板１０をリアクター内に導入した後、温度Ｔ０に昇温して、成膜の前処理を行う。温度Ｔ０は、例えば９５０℃以上かつ１１００℃以下である。この時、リアクター内の雰囲気は窒素及び／又は水素からなり、水分などの不純物を極力低減した条件が望ましい。この前処理により、基板１０の表面の自然酸化膜が除去される。
続いて、ＭＯＣＶＤ法を用いて、基板１０上にバッファ層１１を形成する。バッファ層１１は、窒化物半導体から構成され、本実施形態では、窒化アルミニウム（ＡｌＮ）から構成される。窒化アルミニウム（ＡｌＮ）は、基板１０としてのシリコン（Ｓｉ）よりも、等価的な格子間隔（以下、格子定数とする）が小さい。また、窒化アルミニウム（ＡｌＮ）は、シリコン（Ｓｉ）より熱膨張係数が大きい。
ＡｌＮの成膜には、アルミニウム（Ａｌ）の原料ガス、及び窒素の原料ガスが用いられる。アルミニウム（Ａｌ）の原料としては、例えば、トリメチルアルミニウム（Tri-Methyl-Aluminum：ＴＭＡ、Ａｌ（ＣＨ３）３）が用いられる。窒素の原料としては、例えば、アンモニア（ＮＨ３）が用いられる。
バッファ層は、バッファ層上に形成される窒化物半導体層の格子定数と、基板の格子定数との相違によって生じる歪みを緩和するとともに、バッファ層上に形成される窒化物半導体層の結晶性を制御する機能を有する。また、バッファ層は、バッファ層上に形成される窒化物半導体層に含まれる元素（例えばガリウム（Ｇａ））と、基板の元素（例えばシリコン（Ｓｉ））とが化学的に反応するのを抑制する機能を有する。
バッファ層としてのＡｌＮ層１１は、以下のように形成される。図４に示すように、ステップＳ１において、温度Ｔ１を用いて、第１ＡｌＮ層１１−１を形成する。温度Ｔ１は、例えば５００℃以上かつ９００℃以下である。また、この時、第１ＡｌＮ層１１−１の厚さは、１０ｎｍ以上かつ２００ｎｍ以下であることが望ましい。ステップＳ１では、第１ＡｌＮ層１１−１は、シリコン基板１０より格子定数が小さいため、第１ＡｌＮ層１１−１には、格子定数差に起因して引張り応力が生じる。
続いて、ステップＳ２において、基板１０を温度Ｔ２（＜Ｔ１）まで降温する。そして、温度Ｔ２を用いて、第２ＡｌＮ層１１−２を形成する。温度Ｔ２は、例えば３００℃以上かつ６５０℃以下である。あるいは、温度Ｔ２は、温度Ｔ１に対して４５℃以上かつ２２７℃以下の範囲で低い温度である。降温工程では、例えば、ＩＩＩ族原料（例えばＴＭＡ）の供給を停止し、Ｖ族原料（例えばＮＨ３）のみ供給を継続して、成膜を停止する。また、降温工程において、ＩＩＩ族原料及びＶ族原料の供給を継続して、成膜を進めても良い。
ステップＳ２では、降温時に第１ＡｌＮ層１１−１が基板より大きく熱収縮する。これにより、第１ＡｌＮ層１１−１には、大きな引張り応力が印加される。上述したＴ１とＴ２との温度差により、第１ＡｌＮ層１１−１に０．０１％以上かつ０．０５％以下の引張りひずみが生ずる。初期の長さがＬ０の試料に応力を印加した後で、その長さがＬ１となった場合のひずみεは、「ε＝（Ｌ１−Ｌ０）／Ｌ０＝λ／Ｌ０」で表される。λは、変化量である。
その結果、第１ＡｌＮ層１１−１にはクラックあるいは転位が発生する。クラックの発生確率は、第１ＡｌＮ層１１−１の厚さが厚いほど、あるいはＴ１とＴ２との温度差が大きいほど増大する。この状態で第２ＡｌＮ層１１−２を形成する。第２ＡｌＮ層１１−２の厚さは、２０ｎｍ以上かつ２００ｎｍ以下であることが望ましい。第１ＡｌＮ層１１−１の厚さは、第２ＡｌＮ層１１−２の厚さより薄いことが望ましい。第１ＡｌＮ層１１−１と第２ＡｌＮ層１１−２との合計膜厚は、２５０ｎｍ以下であることが望ましい。合計膜厚が厚いと、Ｓｉ基板にクラックなどの欠陥が発生するリスクがある。
また、この時、第２ＡｌＮ層１１−２にも大きな引張り応力が印加されるが、大きな引張り応力（引張りひずみ）に起因して新たにクラックが発生することもある。第２ＡｌＮ層１１−２は、降温時に生じたクラック、あるいは第２ＡｌＮ層１１−２形成時に発生したクラックを埋め込むように成長するため、緻密な層となる。さらに、ステップＳ２では、転位などの発生により引張り応力を緩和させながらＡｌＮ層が成長するため、第２ＡｌＮ層１１−２の引張り応力は緩和される。この時、引張り応力の緩和は、クラックの発生によっても生ずる。
本実施形態においては、このステップＳ２で、格子に蓄積されている引張り応力を緩和させることが最も重要である。また、クラックの発生による引張り応力の緩和と、転位の導入による引張り応力の緩和とでは、転位の導入による緩和の方がその後の工程に対して有利である。これを実現するためには、ステップＳ２の降温時に、大きな引張り応力を蓄積させながら、クラックを発生させず、第２ＡｌＮ層１１−２の成膜時に転位の導入による引張り応力の緩和を促進することが望ましい。具体的には、第１ＡｌＮ層１１−１の厚さを薄くして、降温時の温度差（Ｔ１とＴ２との温度差）を大きくすることが望ましい。より具体的には、第１ＡｌＮ層１１−１の厚さを１０ｎｍ以上かつ５０ｎｍ以下とし、降温時の温度差を１１４℃以上かつ２２７℃以下とすることが望ましい。この時の第１ＡｌＮ層１１−１に印加される引張りひずみは０．０２５％以上かつ０．０５％以下である。
続いて、ステップＳ３において、基板１０を温度Ｔ３（＞Ｔ１）まで昇温する。温度Ｔ３は、例えば７５０℃以上かつ１０５０℃以下である。Ｔ２とＴ３との温度差（昇温時の温度差）は、Ｔ１とＴ２との温度差（降温時の温度差）より大きく設定される。また、Ｔ２とＴ３との温度差は、９１℃以上かつ３４０℃以下とすることが望ましい。昇温工程では、例えば、ＩＩＩ族原料（例えばＴＭＡ）の供給を停止し、Ｖ族原料（例えばＮＨ３）のみ供給を継続して、成膜を停止する。また、昇温工程において、ＩＩＩ族原料及びＶ族原料の供給を継続して、成膜を進めても良い。
ステップＳ３では、昇温時にＡｌＮ層１１−１、１１−２が熱膨張するため、ＡｌＮ層１１−１、１１−２には、圧縮応力が生じる。この時、上述の温度上昇で第２ＡｌＮ層１１−２には０．０２％以上かつ０．０７５％以下の圧縮ひずみが印加される。ステップＳ２において、緻密でかつ引張り応力が緩和された結晶を有する第２ＡｌＮ層１１−２を形成しているため、ステップＳ３では、第２ＡｌＮ層１１−２に大きな圧縮応力を生じさせることができる。
続いて、ステップＳ４において、温度Ｔ３を用いて、第３ＡｌＮ層１１−３を形成する。第３ＡｌＮ層１１−３は、高温（温度Ｔ３）で形成されるため、第３ＡｌＮ層１１−３には継続して圧縮応力が印加される。また、ステップＳ４では、成膜温度が高いため、良質な結晶膜を得ることができる。ステップＳ４における、第３ＡｌＮ層１１−３の厚さは、５０ｎｍ以上かつ３００ｎｍ以下であることが望ましい。また、ＡｌＮ層１１−１〜１１−３の厚さの合計は、２００ｎｍ以上かつ５００ｎｍ以下であることが望ましい。
このようにして、基板１０上にＡｌＮ層１１（ＡｌＮ層１１−１〜１１−３）が形成される。本実施形態の製造工程を用いることで、ＡｌＮ層１１には、大きな圧縮応力が蓄積される。さらに、本実施形態におけるＡｌＮ層の格子間隔は、印加された圧縮応力に起因して、等価温度のＡｌＮ結晶と比べて、面内方向で小さい値となる。
続いて、図６に示すように、ステップＳ５において、ＭＯＣＶＤ法を用いて、ＡｌＮ層１１上に、窒化物半導体層１２を形成する。また、窒化物半導体層１２は、温度Ｔ３を用いて形成される。本実施形態では、窒化物半導体層１２は、窒化ガリウム（ＧａＮ）から構成される。窒化ガリウム（ＧａＮ）は、バッファ層１１としての窒化アルミニウム（ＡｌＮ）より格子定数が大きい。
ＧａＮの成膜には、ガリウム（Ｇａ）の原料ガス、及び窒素（Ｎ）の原料ガスが用いられる。ガリウム（Ｇａ）の原料としては、例えば、トリメチルガリウム（Tri-Methyl-Gallium：ＴＭＧ、Ｇａ（ＣＨ３）３）が用いられる。窒素（Ｎ）の原料としては、例えば、アンモニア（ＮＨ３）が用いられる。
ステップＳ５では、大きな圧縮応力が生じたＡｌＮ層１１上に、ＡｌＮ層１１より格子定数の大きなＧａＮ層１２がエピタキシャル成長するため、図４に示すように、ＧａＮ層１２には、より大きな圧縮応力を蓄積できる。
その後、ＧａＮ層１２の成膜が終了し、基板１０が室温まで降温される。この時、ＧａＮ層１２は熱収縮するが、ＧａＮ層１２の圧縮応力の蓄積が大きいため、降温後もＧａＮ層１２は、引張り応力が加わらず、圧縮応力が保持される。これにより、半導体装置１のそりは、上に凸の状態で維持されるため、そりに起因してＧａＮ層１２が劣化、すなわち、ＧａＮ層１２にクラックが発生したり、ＧａＮ層１２が部分的に割れたりするのを抑制できる。
（半導体装置１の構成例）
なお、実際には、窒化物半導体層１２上に所望の層を積層して半導体装置１を製造する。本実施形態では、半導体装置１として、ＨＥＭＴを例に挙げて説明する。図７は、半導体装置１の断面図である。窒化物半導体層１２は、チャネル（電流経路）が形成されるチャネル層として機能する。
窒化物半導体層１２上には、バリア層１３が形成される。バリア層１３は、チャネル層１２よりバンドギャップが大きい窒化物半導体から構成される。本実施形態では、バリア層１３は、例えばＡｌＧａＮから構成される。
バリア層１３上には、互いに離間してソース電極１４及びドレイン電極１５が設けられる。さらに、バリア層１３上かつソース電極１４及びドレイン電極１５間には、ソース電極１４及びドレイン電極１５に離間してゲート電極１６が設けられる。
ゲート電極１６とバリア層１３とは、ショットキー接合している。すなわち、ゲート電極１６は、バリア層１３とショットキー接合する材料を含むように構成される。図７に示した半導体装置１は、ショットキー障壁型ＨＥＭＴである。ゲート電極１６としては、例えば、Ａｕ／Ｎｉの積層構造が用いられる。“／”の左側が上層、右側が下層を表している。なお、半導体装置１は、ショットキー障壁型ＨＥＭＴに限定されず、バリア層１３とゲート電極１６との間にゲート絶縁膜を介在させたＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴであっても良い。
ソース電極１４とバリア層１３の下部に形成される二次元電子ガス層とは、オーミック接触している。同様に、ドレイン電極１５とバリア層１３の下部に形成される二次元電子ガス層とは、オーミック接触している。すなわち、ソース電極１４及びドレイン電極１５の各々は、バリア層１３とオーミック接触する材料を含むように構成される。ソース電極１４及びドレイン電極１５としては、例えば、Ａｌ／Ｔｉの積層構造が用いられる。
（比較例）
図８は、比較例に係る半導体装置の製造方法を説明する図である。比較例においても、ＭＯＣＶＤ法を用いて、ＡｌＮ層及びＧａＮ層が形成される。
温度Ｔ１を用いて、ＡｌＮ層を形成する。温度Ｔ１は、例えば５００℃以上かつ９００℃以下である。ＡｌＮ層は、シリコン基板より格子定数が小さいため、ＡｌＮ層には、格子定数差に起因して引張り応力が生じる。
比較例の製造工程では、ＡｌＮ層には、大きな圧縮応力を蓄積することができない。比較例におけるＡｌＮ層の格子間隔は、等価温度のＡｌＮ結晶と比べて、それほど小さい値になっていない。
続いて、温度Ｔ３を用いて、ＡｌＮ層上に、ＧａＮ層を形成する。温度Ｔ３は、例えば７５０℃以上かつ１０５０℃以下である。ステップＳ１３では、引張り応力が残存したＡｌＮ層上に、ＡｌＮ層より格子定数の大きなＧａＮ層がエピタキシャル成長するため、ＧａＮ層に生ずる圧縮応力をそれほど大きくできない。
その後、ＧａＮ層の成膜が終了し、基板が室温まで降温される。この時、ＧａＮ層の圧縮応力の蓄積が大きくないため、降温後にＧａＮ層の圧縮応力が保持されない場合がある。さらに、最終的に大きな引張り応力が残留することがあり、ＧａＮ層にクラックが発生してしまう。
図９は、他の比較例に係る半導体装置の製造方法を説明する図である。図９の比較例は、１種類の温度Ｔ３を用いてＡｌＮ層を形成している。
図９に示すように、ＡｌＮ層の成膜時にわずかに圧縮応力が蓄積するが、降温した後には、最終的に引張り応力が残留する。
（効果）
半導体装置のそりを低減するためには、成膜時にＧａＮ層により大きな圧縮応力を蓄積する必要がある。また、ＧａＮ層の成膜前に、格子間隔の小さいＡｌＮ層を用意することが望ましい。しかし、シリコン基板上に形成されるＡｌＮ層には、引張り応力が印加されていて、格子間隔が広がっている場合がある。その場合、ＡｌＮ結晶よりわずかに格子間隔の大きなＧａＮ層に大きな圧縮応力が印加できない。
第１実施形態では、例えばＭＯＣＶＤ法を用いて、シリコン基板１０上に、バッファ層として第１窒化物半導体層（ＡｌＮ層）１１、第２窒化物半導体層（ＧａＮ層）１２をこの順に形成する。ＡｌＮ層１１を形成する工程では、温度Ｔ１を用いて、第１ＡｌＮ層１１−１を形成し、続いて、温度Ｔ２（＜Ｔ１）を用いて、第２ＡｌＮ層１１−２を形成する。この時、ＡｌＮ層には、引張り応力が印加され、さらに成膜を続けることで、より良質（緻密）でかつ引張り応力が緩和された第２ＡｌＮ層１１−２が形成される。続いて、基板１０を温度Ｔ３（＞Ｔ１）まで昇温した後、第３ＡｌＮ層１１−３を形成する。その後、温度Ｔ３を用いて、ＡｌＮ層１１より格子定数の大きいＧａＮ層１２を形成する。
図１０は、Ｓｉ基板１０、ＡｌＮ層１１、及びＧａＮ層１２の結晶構造を説明する模式図である。図１０（ａ）に示すように、Ｓｉ基板１０の格子定数、ＡｌＮ層１１の格子定数、及びＧａＮ層１２の格子定数には、「Ｓｉ＞ＧａＮ＞ＡｌＮ」の関係がある。
本実施形態の製造方法を用いることで、図１０（ｂ）の積層構造が得られる。Ｓｉ基板１０上に形成されたＡｌＮ層１１は、引張り応力により格子が乱れているＡｌＮ（ＡｌＮ１１−１、１１−２に対応）と、格子緩和したＡｌＮ（ＡｌＮ１１−３に対応）とから構成される。そして、ＡｌＮ層１１上には、ＡｌＮに格子整合して圧縮応力が加わったＧａＮ層１２が形成される。
従って第１実施形態によれば、ＧａＮ層１２により大きな圧縮応力を蓄積できるため、降温後もＧａＮ層１２の圧縮応力が保持される。これにより、半導体装置１のそりを低減できる。
また、ＧａＮ層１２にクラック及び転位が発生するのを抑制できるため、結晶品質の優れたＧａＮ層１２を得ることができる。この結果、半導体装置１の性能を向上させることができる。
［第２実施形態］
第２実施形態は、ＡｌＮ層１１に含まれる第３ＡｌＮ層１１−３を、第１実施形態に比べて、より高温で成長させる。そして、ＡｌＮ層１１に生じる圧縮応力をより大きくするようにしている。
図１１は、第２実施形態に係る半導体装置１の製造方法を説明する図である。図１１におけるステップＳ２までの製造工程は、図４におけるステップＳ２までの製造工程と同じである。半導体装置１の製造方法を説明する断面図は、図５と同じである。
ステップＳ３において、基板１０を温度Ｔ４まで昇温する。温度Ｔ４は、例えば７５０℃以上かつ１１００℃以下である。温度Ｔ４は、成膜前の前処理温度Ｔ０と同じであっても良い。また、温度Ｔ４は、温度Ｔ０以下であることが望ましい。
ステップＳ３では、第１実施形態に比べて、温度Ｔ３より高い温度Ｔ４まで昇温している。よって、ステップＳ３の昇温時にＡｌＮ層１１−１、１１−２がより大きく熱膨張するため、ＡｌＮ層１１−１、１１−２にはより大きな圧縮応力が生じる。さらに、ステップＳ２において、緻密でかつ引張り応力が緩和された結晶を有する第２ＡｌＮ層１１−２を形成しているため、ステップＳ３では、第２ＡｌＮ層１１−２に大きな圧縮応力を生じさせることができる。
続いて、ステップＳ４において、温度Ｔ４を用いて、第３ＡｌＮ層１１−３を形成する。このようにして、基板１０上にＡｌＮ層１１が形成される。第３ＡｌＮ層１１−３は、高温（温度Ｔ４）で形成されるため、第３ＡｌＮ層１１−３には圧縮応力が生じる。また、ステップＳ４では、成膜温度が高いため、良質な結晶膜を得ることができる。
続いて、ステップＳ５において、温度Ｔ５（＜Ｔ４）を用いて、ＡｌＮ層１１上に、ＧａＮ層１２を形成する。温度Ｔ５は、温度Ｔ３と同じ範囲に設定される。また、温度Ｔ５は、温度Ｔ０以下であることが望ましい。ステップＳ５では、大きな圧縮応力が生じたＡｌＮ層１１上に、ＡｌＮ層１１より格子定数の大きなＧａＮ層１２がエピタキシャル成長するため、ＧａＮ層１２には、より大きな圧縮応力を蓄積できる。その後の製造工程は、第１実施形態と同じである。
以上詳述したように第２実施形態では、ＡｌＮ層１１に含まれる第３ＡｌＮ層１１−３を、温度Ｔ４（＞Ｔ５）を用いて形成している。これにより、ＡｌＮ層１１により大きな圧縮応力を蓄積することができる。この結果、第１実施形態に比べて、半導体装置１のそりをより低減できる。また、結晶品質のよいＡｌＮ層１１を形成することができる。その他の効果は、第１実施形態と同じである。
［第３実施形態］
第３実施形態は、Ｓｉ基板上にＡｌＮ層１１のみを成膜した汎用基板（ＡｌＮテンプレート基板）の構成例である。このＡｌＮテンプレート基板は、汎用的にGaN on Si構造を作成する下地基板として利用できる。ＡｌＮ層１１に生じる圧縮応力は、その上に積層するＧａＮ層に加わる圧縮応力をより大きくなるように設計される。第３実施形態に係る半導体装置（ＡｌＮテンプレート基板）１の断面図は、図５と同じである。
第３実施形態に係る半導体装置１の製造方法は、第１及び第２実施形態で説明した前処理からステップＳ４までの製造工程と同様である。ステップＳ４終了後に降温し、基板をリアクターから取り出す。この時、ＡｌＮ層が熱収縮するため、それまで蓄積されていた圧縮応力が弱まる。その結果、上に凸に大きく反っていた基板は平坦に近づき、条件によってはわずかに下に凸になる。この基板は、GaN on Si構造を形成するための汎用的なテンプレート基板として用いることができる。
一般にＬＥＤ構造などを成膜するためのＭＯＣＶＤ装置では、炉内の圧力は、１００Torr前後に設定されるが、この条件ではＡｌ原料であるトリメチルアルミニウム（ＴＭＡ）が副次反応を起こし、成長に寄与しなくなることがある。このため、ＴＭＡの供給量を上げることができず、成長速度を高くすることが難しい。炉内の圧力を１Torr程度にまで下げたＡｌＮ成膜の専用炉を使えば、効率よくＡｌＮテンプレート基板を作製することが可能となる。また、ＡｌＮ成膜の専用炉であれば、炉内にＧａ原料（Ｇａ原子）が混入しないため、ＡｌＮ層形成前にＳｉ基板上でＧａとＳｉとが反応をするメルトバックエッチングを抑制でき、より品質の高いＡｌＮテンプレート基板が形成できる。
本実施形態により作製したＡｌＮテンプレート基板を再びＭＯＣＶＤ装置に導入し、第１実施形態のステップＳ５以降を継続するために温度Ｔ３まで昇温した場合、ＡｌＮ層の熱膨張に起因して大きな圧縮応力が発生するため、基板は大きく上に凸の状態となる。続いて、ステップＳ５の工程でＧａＮを積層した場合、第１実施形態と同様に、より大きな圧縮応力を蓄積させることが可能となる。
一方で、比較例と同様の方法でＡｌＮテンプレート基板を作製した場合は、ＡｌＮ層形成後に降温し炉外に取り出した際に、ＡｌＮ層の圧縮応力が残らず、引張り応力が加わるため、基板は下に凸のそりが発生する。さらに、この基板を再びＭＯＣＶＤ装置に導入し、ステップＳ１３以降を継続した場合もＧａＮ層に大きな圧縮応力を印加することはできない。
Ｓｉ基板上にＡｌＮ層を積層してＡｌＮテンプレート基板を作製する場合、成膜温度３００℃程度以下のスパッタ法などを用いれば、成膜後の降温時の温度差が小さく、ＡｌＮ層に大きな引張り応力を発生させずにテンプレート基板を作製できる。しかし、ＡｌＮ層を低温のみで成膜した場合、結晶品質が劣るという課題が残る。
一方で、本実施形態により作製したＡｌＮテンプレート基板では、ＡｌＮ層の内部引張り応力と結晶性との要求を両立させることが可能となる。例えば、Ｃ軸（（０００１）方向）配向した厚さ５００ｎｍ以下のＡｌＮ層が（１１１）Ｓｉ基板上に積層された構造で、ウェハサイズ（直径）２００ｍｍ換算で、そり量１５μｍ以下の下に凸になる引張り応力状態で、ＡｌＮ層の結晶性として、結晶性の指標とされるＸ線回折の半値幅が（０００２）面のＡｌＮ層で１２００秒以下の結晶層を得ることが可能となる。特にそりの問題はウェハサイズが大きくなった際に大きな問題となるため、具体的にはウェハサイズ２００ｍｍ径以上で本実施形態が特に有効となる。
（Ｘ線回折法を用いた結晶性評価）
成長層の結晶性評価にＸ線回折法を用いることができる。得られた成長層の結晶品質を評価する指標としてＸ線回折ピークの半値幅を用いることが一般的である。波長が一定に揃ったＸ線を格子面間隔ｄの結晶試料に照射した際に結晶格子の配列の並行性に従って、Ｘ線の波長λに対して、
λ＝２ｄ・sinθ
の関係で角度θの方向に回折ピークが観察される（図１２）。
この時、結晶格子配列の並行性が完全であれば回折角度は一定値となるが、配列に乱れがある場合は回折角度に広がり（半値幅）が生ずる。すなわち、半値幅の大きさを配列の乱れの指標として用いることが可能となる。ここでは、結晶のなかでどの格子配列に対して回折を行うのかを指定する必要がある。六方晶系の窒化物半導体結晶では、通常簡便には（０００２）面を指定するが、それ以外の面も含めて総合的に評価する場合もある。
結晶の品質を評価する他の手法として転位密度を計測する手法もある。転位は結晶内で応力によって格子の位置が本来の位置からずれ、それが伝搬した場合に出現する。これは透過式電子顕微鏡などの手法で観察することが可能である。また、格子位置がずれ、それが伝搬している場合は格子配列の乱れを伴うため、転位密度は上述のＸ線半値幅と強い相関がある。
本実施形態では、ＭＯＣＶＤ法を用いて成膜する工程について説明しているが、これに限定されるものではない。その他の成膜方法として、ＲＦ−ＭＢＥ法（アンモニア原料を高周波源で分解して供給する分子線エピタキシー法をベースとした成膜手法）などを用いることも可能である。
本明細書において「窒化物半導体」とは、ＩｎｘＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）なる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。また、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…基板、１１…窒化物半導体層（ＡｌＮ層）、１２…窒化物半導体層（ＧａＮ層）、１３…バリア層、１４…ソース電極、１５…ドレイン電極、１６…ゲート電極

Claims (15)

  1. 第１窒化物半導体層に引張り応力を印加するようにして、基板上に前記第１窒化物半導体層を形成する工程と、
    前記第１窒化物半導体層と同じ材料からなる第２窒化物半導体層を格子緩和させるようにして、前記第１窒化物半導体層上に前記第２窒化物半導体層を形成する工程と、
    前記第２窒化物半導体層と同じ材料からなる第３窒化物半導体層に圧縮応力を印加するようにして、前記第２窒化物半導体層上に前記第３窒化物半導体層を形成する工程と、
    前記第１窒化物半導体層と異なる材料からなる第４窒化物半導体層に圧縮応力を印加するようにして、前記第３窒化物半導体層上に前記第４窒化物半導体層を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 第１温度を用いて、基板上に第１窒化物半導体層を形成する工程と、
    前記第１窒化物半導体層を形成する工程の後に、前記第１温度より低い第２温度に降温する工程と、
    前記第２温度を用いて、前記第１窒化物半導体層上に、前記第１窒化物半導体層と同じ材料からなる第２窒化物半導体層を形成する工程と、
    前記第２窒化物半導体層を形成する工程の後に、前記第１温度より高い第３温度に昇温する工程と、
    前記第３温度を用いて、前記第２窒化物半導体層上に、前記第１窒化物半導体層と同じ材料からなる第３窒化物半導体層を形成する工程と、
    前記第３窒化物半導体層上に、前記第１窒化物半導体層と異なる材料からなる第４窒化物半導体層を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  3. 前記第４窒化物半導体層の形成工程は、前記第３温度を用いて行われることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第４窒化物半導体層の形成工程は、前記第１温度より高くかつ前記第３温度より低い第４温度を用いて行われることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第２温度と前記第３温度との差は、前記第１温度と前記第２温度との差より大きいことを特徴とする請求項２乃至４のいずれかに記載の半導体装置の製造方法。
  6. 前記第１温度は、５００℃以上かつ９００℃以下であり、
    前記第２温度は、３００℃以上かつ６５０℃以下であり、
    前記第３温度は、７５０℃以上かつ１０５０℃以下であることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  7. 前記第１温度は、５００℃以上かつ９００℃以下であり、
    前記第２温度は、３００℃以上かつ６５０℃以下であり、
    前記第３温度は、７５０℃以上かつ１１００℃以下であり、
    前記第４温度は、７５０℃以上かつ１０５０℃以下であることを特徴とする請求項４に記載の半導体装置の製造方法。
  8. 前記第１温度と前記第２温度との差は、４５℃以上かつ２２７℃以下であることを特徴とする請求項２乃至７のいずれかに記載の半導体装置の製造方法。
  9. 前記第２温度と前記第３温度との差は、９１℃以上かつ３４０℃以下であることを特徴とする請求項２乃至８のいずれかに記載の半導体装置の製造方法。
  10. 前記降温工程において、前記第１窒化物半導体層には、０．０１％以上かつ０．０５％以下の引張りひずみが印加され、
    前記昇温工程において、前記第２窒化物半導体層には、０．０２％以上かつ０．０７５％以下の圧縮ひずみが印加されることを特徴とする請求項２乃至９のいずれかに記載の半導体装置の製造方法。
  11. 前記第１窒化物半導体層の厚さは、１０ｎｍ以上かつ２００ｎｍ以下であり、
    前記第２窒化物半導体層の厚さは、２０ｎｍ以上かつ２００ｎｍ以下であり、
    前記第３窒化物半導体層の厚さは、５０ｎｍ以上かつ３００ｎｍ以下であることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
  12. 前記第１窒化物半導体層の厚さは、前記第２窒化物半導体層の厚さより薄いこと特徴とする請求項１乃至１１のいずれかに記載の半導体装置の製造方法。
  13. 前記第４窒化物半導体層の格子定数は、前記第１窒化物半導体層の格子定数より大きいことを特徴とする請求項１乃至１２のいずれかに記載の半導体装置の製造方法。
  14. 前記基板は、シリコン基板からなり、
    前記第１窒化物半導体層は、窒化アルミニウムからなり、
    前記第４窒化物半導体層は、窒化ガリウムからなることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置の製造方法。
  15. 前記第１乃至第４窒化物半導体層の形成工程は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて行われることを特徴とする請求項１乃至１４のいずれかに記載の半導体装置の製造方法。
JP2015049736A 2015-03-12 2015-03-12 半導体装置の製造方法 Pending JP2016171196A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015049736A JP2016171196A (ja) 2015-03-12 2015-03-12 半導体装置の製造方法
US14/842,191 US9543146B2 (en) 2015-03-12 2015-09-01 Manufacturing method of semiconductor device that includes forming plural nitride semiconductor layers of identical material

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015049736A JP2016171196A (ja) 2015-03-12 2015-03-12 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2016171196A true JP2016171196A (ja) 2016-09-23

Family

ID=56886810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015049736A Pending JP2016171196A (ja) 2015-03-12 2015-03-12 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9543146B2 (ja)
JP (1) JP2016171196A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021054699A (ja) * 2019-09-24 2021-04-08 株式会社サイオクス 窒化物半導体積層構造、窒化物半導体発光素子および窒化物半導体積層構造の製造方法
CN113571580A (zh) * 2021-09-23 2021-10-29 深圳市时代速信科技有限公司 一种hemt器件及其制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529561B2 (en) * 2015-12-28 2020-01-07 Texas Instruments Incorporated Method of fabricating non-etch gas cooled epitaxial stack for group IIIA-N devices
US10700218B2 (en) * 2017-11-07 2020-06-30 Arizona Board Of Regents On Behalf Of Arizona State University High-voltage aluminum nitride (AIN) schottky-barrier diodes
CN109545909B (zh) * 2018-09-28 2021-01-12 华灿光电（浙江）有限公司 一种氮化镓基发光二极管外延片的生长方法
JP7491683B2 (ja) * 2019-11-22 2024-05-28 住友化学株式会社 Ｉｉｉ族窒化物積層基板および半導体発光素子
JP6761916B1 (ja) * 2019-11-29 2020-09-30 Ｊｘ金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3569807B2 (ja) * 2002-01-21 2004-09-29 松下電器産業株式会社 窒化物半導体素子の製造方法
KR100531178B1 (ko) 2003-07-08 2005-11-28 재단법인서울대학교산학협력재단 중간 질화물 반도체 에피층의 금속상 전환을 이용한질화물 반도체 에피층 성장 방법
KR100661709B1 (ko) * 2004-12-23 2006-12-26 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
JP5005266B2 (ja) 2006-03-02 2012-08-22 日本碍子株式会社 ＡｌＮ結晶の作製方法およびＡｌＮ厚膜
JP5079361B2 (ja) * 2007-03-23 2012-11-21 日本碍子株式会社 ＡｌＧａＮ結晶層の形成方法
US20120104360A1 (en) * 2010-10-29 2012-05-03 The Regents Of The University Of California Strain compensated short-period superlattices on semipolar or nonpolar gan for defect reduction and stress engineering
JP5127978B1 (ja) 2011-09-08 2013-01-23 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP5117609B1 (ja) * 2011-10-11 2013-01-16 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法
US9831382B2 (en) * 2011-12-03 2017-11-28 Sensor Electronic Technology, Inc. Epitaxy technique for growing semiconductor compounds
JP5768027B2 (ja) * 2012-09-20 2015-08-26 株式会社東芝 窒化物半導体層の形成方法
JP5460831B1 (ja) * 2012-11-22 2014-04-02 株式会社東芝 半導体発光素子
WO2016109616A1 (en) * 2014-12-30 2016-07-07 Sensor Electronic Technology, Inc. Strain-control heterostructure growth

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021054699A (ja) * 2019-09-24 2021-04-08 株式会社サイオクス 窒化物半導体積層構造、窒化物半導体発光素子および窒化物半導体積層構造の製造方法
JP7424841B2 (ja) 2019-09-24 2024-01-30 住友化学株式会社 窒化物半導体積層構造、窒化物半導体発光素子および窒化物半導体積層構造の製造方法
CN113571580A (zh) * 2021-09-23 2021-10-29 深圳市时代速信科技有限公司 一种hemt器件及其制备方法

Also Published As

Publication number Publication date
US9543146B2 (en) 2017-01-10
US20160268130A1 (en) 2016-09-15

Similar Documents

Publication Publication Date Title
JP5383974B2 (ja) 半導体基板および半導体装置
JP2016171196A (ja) 半導体装置の製造方法
US8785943B2 (en) Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
JP5552923B2 (ja) 半導体装置およびその製造方法
WO2011055774A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP6484328B2 (ja) バッファ層スタック上にｉｉｉ−ｖ族の活性半導体層を備える半導体構造および半導体構造を製造するための方法
JP5163045B2 (ja) エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法
JP2009231561A (ja) 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法
JP6592524B2 (ja) ＳｉＣ層を備えた化合物半導体基板
JP6141627B2 (ja) シリコン基板上にＧａＮ層を形成する方法およびＧａＮ基板
JPWO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
JP2012015305A (ja) 半導体装置の製造方法
US8546813B2 (en) Semiconductor substrate and semiconductor device
KR20150007952A (ko) 반도체장치의 제조방법
JP6239017B2 (ja) 窒化物半導体基板
JP2013145782A (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
WO2015115126A1 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP2016154221A (ja) 半導体基板および半導体装置
US9355841B2 (en) Manufacturing method of high electron mobility transistor
JP6205497B2 (ja) 窒化物半導体の製造方法
JP6484489B2 (ja) 窒化物半導体エピタキシャルウェハおよびその製造方法
JP2014192246A (ja) 半導体基板およびそれを用いた半導体素子
US20220384580A1 (en) Iii-n semiconductor structure and method of manufacturing same
US8779437B2 (en) Wafer, crystal growth method, and semiconductor device
JP6437083B2 (ja) 半導体ウェーハ及び半導体素子