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JP2016051870A - パッケージ基板及びパッケージ基板の製造方法 - Google Patents

パッケージ基板及びパッケージ基板の製造方法 Download PDF

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JP2016051870A JP2014177849A JP2014177849A JP2016051870A JP 2016051870 A JP2016051870 A JP 2016051870A JP 2014177849 A JP2014177849 A JP 2014177849A JP 2014177849 A JP2014177849 A JP 2014177849A JP 2016051870 A JP2016051870 A JP 2016051870A
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Yasushi Inagaki
靖 稲垣
修 太長根
Osamu Oonagane
修 太長根
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Abstract

【課題】電子部品間の信号伝送速度を高くする、反りが生じ難いパッケージ基板及びパッケージ基板の製造方法を提供する。
【解決手段】最外の層間樹脂絶縁層１５０Ｆｂと内層の層間樹脂絶縁層１５０Ｆａとの間に電子部品間のデータ伝送のための専用の配線層１５８Ｆａを設け、電子部品間の信号伝送速度を高くする。パッケージ基板の中央側のデータ伝送のための専用の第２導体回路の外周側にスタックビア導体１６０ＦＴを設けるので、配線層１５８Ｆａ中の導体が偏在せず、パッケージ基板に反りが生じ難い。
【選択図】図１

Description

本発明は、複数の電子部品を搭載するパッケージ基板、及び、そのパッケージ基板の製造方法に関する。
特許文献１はマルチチップモジュール基板を開示している。特許文献１の図１によれば、１つの基板に２つのＬＳＩが搭載されている。そして、２つのＬＳＩは複数の配線層で接続されている。特許文献１の図１では、複数の配線層は異なる絶縁層内に描かれている。
特開平６−５３３４９号公報
特許文献１はマルチチップモジュール基板を開示している。そして、特許文献１の図１や１４段落に開示されているように、特許文献１の図１に示されているマルチチップモジュール基板は、４層の配線層を有している。そして、特許文献１の図１によれば、全４層が２つのＬＳＩを結ぶ配線を有していると思われる。
ＬＳＩは電源ラインやグランドラインを一般的に有している。従って、特許文献１のＬＳＩも電源ラインやグランドラインを有していると考えられる。つまり、特許文献１の図１に示されているマルチチップモジュール基板は、ＬＳＩの電源ラインやグランドラインに繋がっている電源配線やグランド配線を有していると考えられる。特許文献１の図１に示されている４層の配線層の内、少なくとも１つの配線層は、２つのＬＳＩを結ぶ配線と電源配線またはグランド配線を共に有していると考えられる。そのため、特許文献１のマルチチップモジュール基板では、電子部品間の伝送速度を高くすることは難しいと推察される。
本発明の目的は、電子部品間の信号伝送速度を高くすることができ、反りが生じ難いパッケージ基板、該パッケージ基板の製造方法を提供することである。
本発明に係るパッケージ基板は、第１面と前記第１面と反対側の第２面とを有する最外の層間樹脂絶縁層と、
前記最外の層間樹脂絶縁層の前記第１面に形成されていて、第１電子部品を搭載するための複数の第１パッドで形成されている第１パッド群と第２電子部品を搭載するための複数の第２パッドで形成されている第２パッド群とを含む最外の導体層と、前記最外の層間樹脂絶縁層の前記第２面の下に形成されていて、複数の第１導体回路を含む第１導体層と、前記最外の層間樹脂絶縁層の前記第２面と前記第１導体層の下に形成されている内層の層間樹脂絶縁層と、前記内層の層間樹脂絶縁層の下に形成されている第２導体層と、前記最外の層間樹脂絶縁層を貫通し前記第１導体層と前記第１パッドを接続している第１ビア導体と、前記最外の層間樹脂絶縁層を貫通し前記第１導体層と前記第２パッドを接続している第２ビア導体と、前記最外の層間樹脂絶縁層を貫通する第１ビア導体又は第２ビア導体の直下に配置された前記内層の層間樹脂絶縁層を貫通する第３ビア導体と、を有する。そして、前記第１ビア導体又は前記第２ビア導体と前記第３ビア導体はスタックビアで形成されていて、前記第１導体層内の全ての前記第１導体回路は前記第１パッド群内の１つの前記第１パッドと前記第２パッド群内の１つの前記第２パッドを接続している。
本発明に係るパッケージ基板の製造方法は、層間樹脂絶縁層と導体層とビア導体を有する中間基板を準備することと、第１面と前記第１面と反対側の第２面を有すると共に、前記第１面上に銅付樹脂層を形成することと、前記銅箔と前記内層の層間樹脂絶縁層に前記下層の導体層に至る開口をレーザで形成することと、前記銅箔をエッチングで除去することと、前記内層の層間樹脂絶縁層の前記第１面の表面及び前記開口内にシード層を形成することと、前記シード層上に所定パターンのめっきレジストを形成することと、前記めっきレジストの非形成部に電解めっき膜を形成することで、前記開口内に内層の層間樹脂絶縁層を貫通するビア導体を形成すると共に、電子部品間のデータ伝送のための配線を形成することと、めっきレジストを除去すると共に、前記電解めっき膜から露出するシード層を除去することと、前記専用の配線層と前記内層の層間樹脂絶縁層の前記第１面上に最外の層間樹脂絶縁層を形成することと、前記最外の層間樹脂絶縁層上に第１電子部品を搭載するための第１パッドと、第２電子部品を搭載するための第２パッドと、を含む最外の導体層を形成することと、前記最外の層間樹脂絶縁層を貫通し前記第１パッドと前記専用の配線層を接続する第１ビア導体を形成することと、前記最外の層間樹脂絶縁層を貫通し前記第２パッドと前記専用の配線層を接続する第２ビア導体を形成することと、ことを含む。そして、前記第1ビア導体又は前記第2ビア導体と前記内層の層間樹脂絶縁層を貫通するビア導体はスタックビアで形成されていて、前記第１導体層内の全ての前記第１導体回路は前記第１パッド群内の１つの前記第１パッドと前記第２パッド群内の１つの前記第２パッドを接続している。
本発明の第１実施形態に係るパッケージ基板の断面図。 第１実施形態に係るパッケージ基板の応用例の断面図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 第１実施形態のパッケージ基板の製造方法を示す工程図。 図７（Ａ）はパッド群を示す平面図であり、図７（Ｂ）は応用例の平面図である。 図８（Ａ）は第１実施形態の第１導体層の平面図であり、図８（Ｂ）は第１実施形態の改変例の第１導体層の平面図である。 第２実施形態に係るパッケージ基板の断面図。 スタックビアの模式図。
[第１実施形態]
図７（Ａ）は、本発明の第１実施形態に係るパッケージ基板の実装面を示している。図７（Ｂ）は、実施形態の応用例の平面図を示していて、実施形態のパッケージ基板に電子部品が実装されている。
図７（Ａ）に示されるようにパッケージ基板の実装面の中心部にロジックＩＣ等の第１電子部品を搭載するための実装領域７７Ｌが形成されている。実装領域７７Ｌに第１電子部品を搭載するための第１パッド７３Ｆｆが格子状に形成されている。複数の第１パッド７３Ｆｆで第１パッド群が形成されている。第１パッド上に第１電子部品を実装するための半田バンプが形成される。実装領域７７Ｌの外にメモリなどの第２電子部品を搭載するための実装領域７７Ｍが形成される。図７（Ａ）では、実装領域７７Ｌの周りに実装領域７７Ｍが４箇所形成されている。各実装領域７７Ｍに第２電子部品を搭載するための第２パッド７３Ｆｓが格子状に形成されている。複数の第２パッドで第２パッド群が形成されている。第２パッド上に第２電子部品を実装するための半田バンプが形成される。図７（Ｂ）では、実装領域７７Ｌの半田バンプにロジックＩＣ１１０Ｌが実装され、実装領域７７Ｍの半田バンプにメモリ１１０Ｍが実装されている。
図７（Ａ）に示されている線分Ｚ１−Ｚ１間の実施形態のパッケージ基板の断面が図１に示されている。図７（Ｂ）に示されている線分Ｚ２−Ｚ２間の実施形態の応用例の断面が図２に示されている。第１パッド７３Ｆｆ上に第１電子部品１１０Ｌを実装するための半田バンプ７６Ｆｆが形成される。第２パッド７３Ｆｓ上に第２電子部品１１０Ｍを実装するための半田バンプ７６Ｆｓが形成される。第２パッド７３Ｆｓ中で最外列に配置される第２パッド７３Ｆｓｅは、電源又はグランド用である。
図１に示されるように、実施形態のパッケージ基板は、電子部品を搭載するためのパッドを含む最外の導体層１５８Ｆｂを有する。さらに、パッケージ基板は、最外の導体層１５８Ｆｂを支える最外の層間樹脂絶縁層１５０Ｆｂを有している。最外の層間樹脂絶縁層１５０Ｆｂは、上側の第１面と下側の第２面とを備える。
実施形態では、最外の層間樹脂絶縁層１５０Ｆｂに第１パッド７３Ｆｆと接続する第１ビア導体１６０Ｆｂｆと第２パッド７３Ｆｓと接続する第２ビア導体１６０Ｆｂｓが形成されている。第１ビア導体１６０Ｆｂｆは第１パッド１パッド７３Ｆｆの直下に形成されていることが好ましい。第２ビア導体１６０Ｆｂｓは第２パッド７３Ｆｓの直下に形成されていることが好ましい。
最外の層間樹脂絶縁層１５０Ｆｂの下に複数の第１導体回路を含む第１導体層１５８Ｆａが形成されている。第１導体回路により第１パッドと第２パッドは接続される。つまり、第１電子部品と第２電子部品間の信号などのやり取りは第１導体層を介して行われる。全ての第１導体回路は第１パッドと第２パッドを接続している。第１導体回路と同一面に形成されている導体回路は全て第１導体層に含まれる。第１導体層は第１電子部品と第２電子部品間の信号のやり取りを行うための専用の配線層である。第１導体層は、第１電子部品と第２電子部品間の信号のやり取りを行うための導体回路（信号線）以外の導体回路を有していない。第１導体層は第１電子部品と第２電子部品間のデータ伝送のための専用の配線層として機能する。
一般的に、１つの信号線（１つの第１導体回路）で１ビットのデータが送られる。そして、パソコンなどの電子機器で扱われる命令やデータは１バイト（８ビット）で構成されている。各信号線で幅や厚みが異なると、信号線間で伝送速度などの電気特性が異なる。そのため、バイト単位の信号の伝送時間に差が生じると推察される。信号が適切に処理されないことや処理時間が長くなることが予想される。１バイト内のビット間で伝送時間に差が生じると予想される。また、信号線の幅や厚みのバラツキで伝送速度の遅い信号線が存在すると考えられる。その信号線に起因して処理が遅くなると予想される。
実施形態は専用の配線層を有する。そのため、信号線を含む導体層（専用の配線層）が形成されるとき、信号線の幅や厚みに合わせて製造条件などが設定される。従って、実施形態によれば、信号線の幅や厚みのバラツキが小さくなる。各信号線の伝送速度がほぼ同じになる。信号が適切に処理される。情報量が多くても処理が遅くならない。
電子部品の機能により、実施形態のパッケージ基板内に、専用の配線層を複数の層に形成することができる。しかしながら、専用の配線層が複数形成されると、信号線の厚みの差や幅の差が大きくなると予想される。従って、電子部品間の伝送時間のバラツキを小さくするため、専用の配線層は１層であることが好ましい。但し、専用の配線層が異なる層に形成されても、各層はデータ伝送用の配線だけを有するため、伝送時間の差は小さい。１つの導体層は２つの層間樹脂絶縁層に挟まれている全ての導体回路を含む。但し、例えば、ダミー導体など信号や電力を伝送しない回路は導体回路に含まれない。
最外の層間樹脂絶縁層と第１導体層（専用の配線層）の下に内層の層間樹脂絶縁層１５０Ｆａが形成されている。最外の層間樹脂絶縁層と第１導体層（専用の配線層）は内層の層間樹脂絶縁層により支えられている。図１では、内層の層間樹脂絶縁層と最外の層間樹脂絶縁層に挟まれている導体回路は全て第１導体回路である。専用の配線層と内層の層間樹脂絶縁層の直上に最外の層間樹脂絶縁層が形成されていることが好ましい。電子部品と専用の配線層間の距離が短くなる。
内層の層間樹脂絶縁層１５０Ｆａの下に複数の第２導体回路を含む第２導体層５８Ｆが形成されている。電子部品への電源の供給などは第２導体層を介して行われる。そのため、第１パッドや第２パッドは第２導体層と繋がっているパッドを含んでいる。第２導体層と繋がっているパッドと第２導体層はスタックビア導体１６０ＦＴを介して接続される。スタックビア導体１６０ＦＴでは、最外の層間樹脂絶縁層１５０Ｆｂを貫通するビア導体１６０Ｆｂが、内層の層間樹脂絶縁層１５０Ｆａを貫通するビア導体（第３ビア導体）１６０Ｆａ上に配置されて成る。即ち、図１０（Ａ）、図１０（Ｂ）中に示されるように、スタックビア導体では第３ビア導体のランド１６０ＦａＬの中に第１ビア導体（又は第２ビア導体）のボトム１６０ＦｂＢが完全に接続している。図１０（Ｃ）中に示されるように第３ビア導体のランド１６０ＦａＬから第１ビア導体（又は第２ビア導体）のボトム１６０ＦｂＢの一部が外れている場合にはスタックビア導体とされない。実施形態では、スタックビアを介して最外の導体層１５８Ｆｂと第２導体層５８Ｆが接続されるため、最外の層間樹脂絶縁層と内層の層間樹脂絶縁層との２層を貫通するスキップビア導体を設けるのと比較して、ビア底に樹脂残渣が残らず、接続信頼性を高めることができる。主として電源の供給を行うビア導体１６０Ｆｂが、ビア導体１６０Ｆａの直上に形成されるスタックビア構成であるため、電源路が短縮され、大電流の短時間での電送が可能となる。
第１電子部品１１０Ｌと第２電子部品１１０Ｍとを接続して主としてデータの伝送を行う第１導体回路はパッケージ基板の中央側に集まっている。これに対して、第１電子部品１１０Ｌ、第２電子部品１１０Ｍへの電源の供給を主として行うスタックビア導体１６０ＦＴはパッケージ基板の外周側に多く配置される。第１導体層１５８Ｆａ中の第１導体回路はパッケージ基板の中央側に集まるが、スタックビア導体１６０ＦＴを構成するビア導体１６０Ｆａのビアランド１６０ＦａＬが、該第１導体層１５８Ｆａ中で外周側に点在することになる。即ち、第１導体層が中央部に集中せず、全体に分散する。このため、高剛性の導体が全体に分散するので、パッケージ基板の反りが抑制される。図７（Ａ）が参照され上述されたように第２パッド７３Ｆｓ中で最外列に配置される第２パッド７３Ｆｓｅは、電源又はグランド用である。該最外列の第２パッドに接続するメモリの端子の最外列は電源かグランドのみである。最外列にあることで、第１導体層の最外部にスタックビア用のランドができ反りを抑制することができる。ここで、最外列とはＩＣから逆方向側の列であり、パッケージ基板の外周側である。外周一周スタックビアで接続するので第１導体層にランドが出来る。それにより、反りを抑制することができる。なお、メモリ内側にもスタックビアは存在している。
第１導体層１５８Ｆａが専用の配線層なので、内層の層間樹脂絶縁層を貫通するビア導体はスタックビア導体の一部を構成するビア導体１６０Ｆａ以外に存在しない。そのため、第１導体層内に第１導体回路を形成するためのエリアが増える。多くの第１導体回路が第１導体層に形成される。高機能な電子部品を実施形態のパッケージ基板に搭載することができる。専用の配線層が単一の層に形成される。データの伝送速度が早くなる。
信号線（第１導体回路）はストリップライン、もしくは、マイクロストリップラインであることが望ましい。信号線がストリップラインの場合、信号線は最外の導体層と第２導体層で挟まれる。
実施形態のパッケージ基板は、専用の配線層と専用の配線層上に形成されている最外の層間樹脂絶縁層と最外の層間樹脂絶縁層上に形成されていて複数の電子部品を搭載するためのパッドを含む最外の導体層と最外の層間樹脂絶縁層を貫通しパッドと専用の配線層を接続しているビア導体を有している。パッドは第１電子部品を搭載するための第１パッドと第２電子部品を搭載するための第２パッドを有する。更に、第１パッドは専用の配線に繋がる第１パッドと専用の配線層以外の導体層に繋がる第１パッドを有する。また、第２パッドは、専用の配線層に繋がる第２パッドと専用の配線層以外に繋がる第２パッドを有する。専用の配線層以外に繋がるパッドはスタックビア導体に繋がっている。専用の配線層に繋がる第１パッドと専用の配線層内の信号線と専用の配線層に繋がる第２パッドで回路は閉じられている。
実施形態のパッケージ基板は、導体層を有するコア基板を有してもよい。その場合、内層の層間樹脂絶縁層はコア基板上に形成され、コア基板の導体層が第２導体層に相当する。さらに、実施形態のパッケージ基板は、コア基板と内層の層間樹脂絶縁層の間にビルドアップ層を有しても良い。コア基板上の層間樹脂絶縁層５０Ｆと内層の層間樹脂絶縁層１５０Ｆａで挟まれている導体層５８Ｆが第２導体層である。ビルドアップ層は層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。コア基板を有するパッケージ基板やその製造方法は、例えば、ＪＰ２００７２２７５１２Ａに示されている。
実施形態のパッケージ基板は、コアレス基板であっても良い。コアレス基板は、層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。コアレス基板やその製造方法は、例えば、ＪＰ２００５２３６２４４Ａに示されている。導体層の内の少なくとも１つの導体層は専用の配線層である。コアレス基板の各層間樹脂絶縁層の厚みが３０μｍから６０μｍである。
図１に示されるパッケージ基板１０は、ＪＰ２００７２２７５１２Ａと同様なコア基板３０を有する。コア基板３０は、第１面（Ｆ）とその第１面と反対側の第２面（Ｓ）とを有する絶縁基板２０ｚを有している。絶縁基板２０ｚの第１面Ｆ上に導体層３４Ｆが形成されていて、第２面Ｓ上に導体層３４Ｓが形成されている。絶縁基板２０ｚは、複数の貫通孔３１を有しており、貫通孔３１の内部に導体層３４Ｆと導体層３４Ｓを接続するスルーホール導体３６が形成されている。スルーホール導体用の貫通孔３１の形状はＪＰ２００７２２７５１２Ａと同様な砂時計形状である。
コア基板３０の第１面Ｆ上に第１ビルドアップ層５５Ｆが形成されている。コア基板の第１面と絶縁基板の第１面は同じ面である。第１ビルドアップ層５５Ｆは、コア基板３０上に形成されている層間樹脂絶縁層（上側の層間樹脂絶縁層）５０Ｆと、その層間樹脂絶縁層５０Ｆ上の第２導体層５８Ｆと、層間樹脂絶縁層５０Ｆを貫通し、第２導体層５８Ｆと導体層３４Ｆとを接続するビア導体６０Ｆとを有する。
第１ビルドアップ層は、さらに層間樹脂絶縁層５０Ｆと第２導体層５８Ｆ上に形成されている内層の層間樹脂絶縁層１５０Ｆａと、内層の層間樹脂絶縁層１５０Ｆａ上に形成されている第１導体層１５８Ｆａとを有する。第１導体層は専用の配線層である。内層の層間樹脂絶縁層１５０Ｆａを貫通するビア導体１６０Ｆａが設けられている。
第１ビルドアップ層は、さらに、内層の層間樹脂絶縁層１５０Ｆａ及び第１導体層１５８Ｆａ上形成されている最上の層間樹脂絶縁層（最外の層間樹脂絶縁層）１５０Ｆｂと、最上の層間樹脂絶縁層１５０Ｆｂ上に形成されている最上の導体層（最外の導体層）１５８Ｆｂと、最上の層間樹脂絶縁層を貫通し最上の導体層と第１導体層を接続するビア導体（最上のビア導体）１６０Ｆｂとを有する。内層の層間樹脂絶縁層１５０Ｆａを貫通する全てのビア導体１６０Ｆａの直上にビア導体１６０Ｆｂが配置されている。ビア導体１６０Ｆａと直上のビア導体１６０Ｆｂは、最上の層間樹脂絶縁層と内層の層間樹脂絶縁層を貫通し最上の導体層と第２導体層を接続するスタックビア導体１６０ＦＴを構成する。最上の導体層は第１電子部品を搭載するための第１パッド７３Ｆｆと第２電子部品を搭載するための第２パッド７３Ｆｓを含む。最上のビア導体は第１パッドと第１導体層を接続する第１ビア導体（最上の第１ビア導体）１６０Ｆｂｆと第２パッドと第１導体層を接続する第２ビア導体（最上の第２ビア導体）１６０Ｆｂｓを有する。スタックビア導体は第１パッドと第２導体層を接続する第１スタックビア導体１６０ＦＴｆと第２パッドと第２導体層を接続する第２スタックビア導体１６０ＦＴｓを有している。
専用の配線層が複数形成されている場合、専用の配線層は第１ビルドアップ層にのみ形成されていることが好ましい。
コア基板３０の第２面Ｓ上に第２ビルドアップ層５５Ｓが形成されている。第２ビルドアップ層５５Ｓは、層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。第１ビルドアップ層と第２ビルドアップ層はコア基板を挟んで対称に形成されていることが好ましい。
第１ビルドアップ層５５Ｆ上に開口７１Ｆを有するソルダーレジスト層７０Ｆが形成され、第２ビルドアップ層５５Ｓ上に開口７１Ｓを有するソルダーレジスト層７０Ｓが形成されている。第１ビルドアップ層５５Ｆ上のソルダーレジスト層７０Ｆの開口７１Ｆにより第１パッド７３Ｆｆや第２パッド７３Ｆｓが露出する。第１パッド７３Ｆｆ上に（第１半田バンプ）半田バンプ７６Ｆｆが形成され、第２パッド７３Ｆｓ上に半田バンプ（第２半田バンプ）７６Ｆｓが形成される。第１半田バンプの融点と第２半田バンプの融点は異なることが好ましい。実装歩留まりや接続信頼性が向上する。また、電子部品の交換が容易となる。第２ビルドアップ層５５Ｓ上のソルダーレジスト層７０Ｓの開口７１Ｓにより露出しているパッド７３Ｓ上にマザーボードと接続するための半田バンプ（第３半田バンプ）７６Ｓが形成される。パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上にＮｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕなどの金属膜７２が形成されている。図２及び図７（Ｂ）に示されるように、ＩＣチップ実装用の半田バンプ７６ＦｆにＩＣチップ１１０Ｌが実装され、メモリ実装用の半田バンプ７６Ｆｓにメモリ１１０Ｍが実装されている。第２ビルドアップ層上に形成されている半田バンプ７６Ｓを介してパッケージ基板１０はマザーボードに搭載される。第１半田バンプの融点と第２半田バンプの融点と第３半田バンプの融点はそれぞれ異なることが好ましい。実装歩留まりや接続信頼性が高い。
図８（Ａ）は、専用の配線層（第１導体層）１５８Ｆａの一部を示す平面図である。図８（Ａ）は、図１中のＸ１−Ｘ１横断面に相当する。図中で丸く描かれている導体はパッドである。左側に描かれているパッドは第１ビア導体パッド１５８Ｆａｆであり、右側に描かれているパッドは第２ビア導体パッド１５８Ｆａｓである。第１ビア導体パッド上に第１ビア導体１６０Ｆｂｆが形成され、第２ビア導体パッド上に第２ビア導体１６０Ｆｂｓが形成される。第１導体層１５８Ｆａは第１ビア導体パッド１５８Ｆａｆと第２ビア導体パッド１５８Ｆａｓとを接続する第１導体回路１５８Ｆａｌを有する。第１実施形態のパッケージ基板では、ロジックチップなどの第１電子部品とメモリチップなどの第２電子部品間の全てのデータ伝送が、第１導体層を介して行われる。
第１実施形態のパッケージ基板では、第１導体層１５８Ｆａは、配線密度を高めるため、他の層上の導体層よりもファインピッチに形成される。このため、配線幅が狭く（例えば２〜１１μｍ程度、最適値は５um）、厚みも薄い（例えば３〜１１μｍ程度、最適値は５um）。第１導体層が内層の層間樹脂絶縁層と接している面積は、内層の層間樹脂絶縁層の上面の面積（パッケージ基板の面積）に対して３％〜１５％である。ここで、３％未満では、めっき厚みのバラツキが大きくなるため、配線が細くなり過ぎる所で断線し易く、接続信頼性を得られなくなる。一方、１５％を越えると、パッケージ基板の表裏の導体回路の体積が異なりアンバランスになる。即ち、上側に積層される銅体積が下側に積層される銅体積より多くなり熱ストレスによって上側の剛性が下側よりも高くなり過ぎて、反りが生じ易くなる。このため、３％〜１５％にすることによって、反りの影響が少なくなり、高い接続信頼性が得られる。図８（Ａ）は、専用の配線層（第１導体層１５８Ｆａｌ、第１ビア導体パッド１５８Ｆａｆ、第２ビア導体パッド１５８Ｆａｓ、ビア導体１６０Ｆａ（図１参照）のランド）のみで、銅面積が内層の層間樹脂絶縁層の３％を越える場合を示す。図８（Ｂ）は、専用の配線層のみでは面積が内層の層間樹脂絶縁層の３％未満である場合を示す。この場合は、銅面積を３％以上にするためのダミーパタン１５８Ｆｄが設けられる。
第１導体回路１５８Ｆａは最上の導体層に含まれるプレーン層１５８ＦｂＰと第２導体層に含まれるプレーン層５８Ｆｐで挟まれストリップラインが形成されている。第１導体回路の伝送特性が改善されている。
第１実施形態のパッケージ基板では、最外の層間樹脂絶縁層１５０Ｆｂの直下に専用の配線層が形成されているので、電子部品間の配線距離が短くなる。電子部品間の信号伝送速度を高くすることができる。実施形態のパッケージ基板が専用の配線層を有するので、各信号線の電気特性が近似する。バイト単位の信号の伝送時間が均一化する。伝送速度が速くても信号が適性に伝送される。情報量が増えても処理が遅くならない。
[第１実施形態のパッケージ基板の製造方法]
第１実施形態のパッケージ基板１０の製造方法が図３〜図９に示される。
（１）第１面Ｆと第１面と反対側の第２面Ｓを有する出発基板２０が準備される。出発基板は両面銅張積層板であることが好ましい。両面銅張積層板は第１面Ｆとその第１面と反対側の第２面Ｓを有する絶縁基板２０ｚとその両面に積層されている金属箔２２、２２とからなる（図３（Ａ））。第１実施形態の出発基板は両面銅張積層板である。銅箔２２の表面に黒化処理が施される。
絶縁基板２０ｚは樹脂と補強材で形成されていて、その補強材として例えばガラスクロス、アラミド繊維、ガラス繊維などが挙げられる。樹脂としてエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが挙げられる。
（２）両面銅張積層板が加工され、金属箔２２と無電解めっき膜２４、電解めっき膜２６から成る上側の導体層３４Ｆと下側の導体層３４Ｓ、貫通孔３１に形成されているスルーホール導体３６、を備えるコア基板３０が完成する（図３（Ｂ））。コア基板３０の第１面と絶縁基板２０ｚの第１面は同じ面であり、コア基板３０の第２面と絶縁基板２０ｚの第２面は同じ面である。コア基板３０は例えば、ＵＳ７７８６３９０に開示されている方法で製造される。
（３）コア基板３０の第１面Ｆ上に上側の層間樹脂絶縁層５０Ｆが形成される。コア基板の第２面Ｓ上に下側の層間樹脂絶縁層５０Ｓが形成される。ＣＯ２ガスレーザにて層間樹脂絶縁層５０Ｆ，５０Ｓにそれぞれビア導体用の開口４１Ｆ，４１Ｓが形成される。層間樹脂絶縁層５０Ｆ，５０Ｓ上と開口４１Ｆ、４１Ｓの内壁に無電解銅めっき膜４２が形成される。無電解銅めっき膜４２上にめっきレジストが形成される。めっきレジストから露出する無電解銅めっき膜４２上に、電解銅めっき膜４６が形成される。この時、開口４１Ｆ、４１Ｓは電解めっき膜４６で充填される。ビア導体６０Ｆ、６０Ｓが形成される。めっきレジストが除去される。電解めっき膜４６から露出している無電解めっき膜４２が除去される。層間樹脂絶縁層５０Ｆ上に第２導体層（上側の第２導体層）５８Ｆが形成される。層間樹脂絶縁層５０Ｓ上に第２導体層（下側の第２導体層）５８Ｓが形成される（図３（Ｃ））。第２導体層５８Ｆ、５８Ｓ、ビア導体６０Ｆ、６０Ｓは、例えば、特開２０１２−２０９５５３号の方法で製造される。これにより、中間基板２００が形成される。
（４）転写銅箔付きの樹脂フィルムが準備される。転写銅箔４８付きの樹脂フィルムが、上側の第２導体層５８Ｆと上側の層間樹脂絶縁層５０Ｆ上と、下側の第２導体層５８Ｓと下側の層間樹脂絶縁層５０Ｓ上とに積層される。その後、樹脂フィルムを硬化することで、上側の第２導体層５８Ｆと上側の層間樹脂絶縁層５０Ｆ上に内層の層間樹脂絶縁層（上側の内層の層間樹脂絶縁層）１５０Ｆａが形成される。下側の第２導体層５８Ｓと下側の層間樹脂絶縁層５０Ｓ上に内層の層間樹脂絶縁層（下側の内層の層間樹脂絶縁層）１５０Ｓａが形成される（図４（Ａ））。実施形態では、積層前に転写銅箔が形成されているので、転写銅箔の厚みは薄くて均一である。
（５）レーザにより、上側の内層の層間樹脂絶縁層１５０Ｆａに第２導体層５８Ｆに至る開口５１Ｆが形成される。レーザにより、下側の内層の層間樹脂絶縁層１５０Ｓａに第２導体層５８Ｓに至る開口５１Ｓが形成される（図４（Ｂ））。開口５１Ｆ、５１Ｓ内が粗化される。開口５１Ｆ、５１Ｓ内の側壁の樹脂粗さ0.3〜0.9umである。好ましくは0.5umである。
（６）転写銅箔がエッチングにより剥離され、内層の層間樹脂絶縁層１５０Ｆａ、１５０Ｓａの表面が露出される（図４（Ｃ））。
データ伝送の配線下の樹脂粗さ（内層の層間樹脂絶縁層１５０Ｆａの樹脂表面粗さ）Raは＜0.1um以下である。第１ビア導体（含む第２ビア導体、第３ビア導体）のビア用開口壁５１Ｆ内の樹脂粗さよりも、内層の層間樹脂絶縁層の表面粗が小さい。ビア内の樹脂粗さと配線下の樹脂粗さが異なるのは、Ｃｕダイレクトレーザ後、デスミア処理粗化工程（ビア底残渣除去）した後、エッチングにてＣｕを除去するので、Ｃｕ箔下は粗れていないからである。このため、表面粗さの小さい内層の層間樹脂絶縁層上にファインピッチな配線が形成可能となる。
（７）無電解めっき、又は、スパッタによりシード層５２が、内層の層間樹脂絶縁層１５０Ｆａ、１５０Ｓａの表面、開口５１Ｆ、５１Ｓ内に形成される（図５（Ａ））。
（８）シード層５２上にめっきレジスト５４が形成される（図５（Ｂ））。
（９）めっきレジスト５４から露出するシード層５２上に、電解銅めっき層５６が形成される（図５（Ｃ））。この時、開口５１Ｆ、５１Ｓは電解めっき膜５６で充填される。ビア導体１６０Ｆａ、１６０Ｓａが形成される。
（１０）めっきレジストが除去される。電解銅めっき層５６から露出するシード層５２が除去され、シード層５２とシード層上の電解銅めっき層５６からなる第１導体層（上側の第１導体層）１５８Ｆａが上側の内層の層間樹脂絶縁層１５０Ｆａ上に形成される。第１導体層（下側の第１導体層）１５８Ｓａが下側の内層の層間樹脂絶縁層１５０Ｓａ上に形成される（図５（Ｄ））。第１導体層１５８Ｆａの一部が図８に示されている。図８は平面図である。第１導体層に含まれる第１導体回路のＬ／Ｓ（ライン／スペース）は、例えば、５／５μｍである。第１ビア導体パッド１５８Ｆａｆや第２ビア導体パッド１５８Ｆａｓも同時に形成される。転写銅箔付きの樹脂フィルムを用いて層間樹脂絶縁層に開口５１Ｆ、５１Ｓを形成後、転写銅箔を剥離し、シード層を設けるため、層間樹脂絶縁層１５０Ｆａ、１５０Ｓａの表面が平坦であり、シード層を薄く均一に形成できる。このため、第１導体層１５８Ｆａの厚みを薄く、線幅を細く形成することができる。
（１１）上記（４）〜（１０）の工程が繰り返され、最外の樹脂絶縁層１５０Ｆｂ、１５０Ｓｂが形成される。最外の層間樹脂絶縁層上に最外の導体層１５８Ｆｂ、１５８Ｓｂが形成される。最外の層間樹脂絶縁層１５０Ｆｂ、１５０Ｓｂを貫通するビア導体１６０Ｆｂ、１６０Ｓｂが形成される（図６（Ａ））。内層の樹脂絶縁層１５０Ｆａを貫通するビア導体１６０Ｆａの直上にはビア導体１６０Ｆｂが形成され、スタックビア導体１６０ＦＴが構成される。樹脂絶縁層５０Ｆ内のビア導体６０Ｆも含めて３段のスタックビアでもよい。
上側の最外の導体層１５８Ｆｂは、第１パッド群と第２パッド群を含む。第２パッド群は第１群、第２群、第３群と第４群が存在し、図７に示されているように、第２パッド群は第１パッド群を囲んでいる。各第２パッド群は第１パッド群の各辺の外側に形成されている。
（１２）第１のビルドアップ層上に開口７１Ｆを有する上側のソルダーレジスト層７０Ｆが形成され、第２のビルドアップ層上に開口７１Ｓを有する下側のソルダーレジスト層７０Ｓが形成される（図６（Ｂ））。第１のソルダーレジスト層７０Ｆの開口７１Ｆから第１パッド７３Ｆｆや第２パッド７３Ｆｓの上面は露出する。一方、第２のソルダーレジスト層７０Ｓの開口７１Ｓから露出する導体層やビアランドの上面はマザーボードと接続するためのパッド７３Ｓとして機能する。
（１３）パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上にニッケルめっき層が形成され、さらにニッケルめっき層上に金めっき層が形成され、ニッケルめっき層、金めっき層から成る金属層７２が形成される（図６（Ｃ））。ニッケル−金層の代わりにニッケル−パラジウム−金層やＯＳＰ膜が形成されてもよい。
（１４）パッド７３Ｆｆ、７３Ｆｓ、７３Ｓ上に半田ボールが搭載され、リフローにより、半田バンプ７６Ｆｓ、７６Ｆｆ、７６Ｓが形成される。パッケージ基板１０が完成する（図１）。
（１５）第１パッド上の半田バンプ７６Ｆｆにロジック系のＩＣチップ１１０Ｌが実装され、第２パッド上の半田バンプ７６Ｆｓにメモリ１１０Ｍが実装される（図２、図７（Ｂ））。そして、パッケージ基板とＩＣチップ１１０Ｌ及びメモリ１１０Ｍの間にアンダーフィル１１４が充填される（図２）。
第１実施形態のパッケージ基板の製造方法では、転写銅箔付き樹脂フィルムを利用して形成される。開口形成後転写銅箔を剥離し、シード層が形成されるので、シード層の厚みやシード層の厚みのバラツキを小さくすることができる。また、シード層をスパッタで形成することができる。第１導体層がデータを伝送するための専用の配線層なので、第１導体層の厚みを薄くすることが出来る。シード層の厚みが薄いので、導体回路が形成される時、シード層が少ないエッチング量で除去される。そのため、第１導体層に微細な導体回路を形成することができる。例えば、第１導体層は、Ｌ／Ｓが８μｍ／８μｍ以下の微細な信号線を有する。第１実施形態において、下側の内層の層間樹脂絶縁層上に導体層が存在していないので、下側の内層の層間樹脂絶縁層は無でもよい。その場合、パッケージ基板の反りを小さくするため、第２のビルドアップ層に含まれる１つの層間樹脂絶縁層の厚みはそれ以外の層間樹脂絶縁層の厚みより厚いことが好ましい。その層間樹脂絶縁層の厚みは、上側の内層の層間樹脂絶縁層の厚みと上側の内層の層間樹脂絶縁層以外の層間樹脂絶縁層の厚みを加えることで得られる厚みである。
[第２実施形態]
図９は、第２実施形態に係るパッケージ基板を示す。第２実施形態は複数の専用の配線層を有している。
第２実施形態では、コア基板３０の第２面Ｓ上の第２ビルドアップ層５５Ｓの層間樹脂絶縁層が、層間樹脂絶縁層５０Ｓ、層間樹脂絶縁層１５０Ｓの２層で構成される。一方、第１面Ｆ上の第１ビルドアップ層５５Ｆの最外の層間樹脂絶縁層１５０Ｆｂの厚みｔ１、内層の層間樹脂絶縁層１５０Ｆａの厚みｔ２は、７．５μｍから２０μｍである。層間樹脂絶縁層５０Ｆの厚みｔ３は１５μｍから４０μｍである。最外の層間樹脂絶縁層１５０Ｆｂの厚みｔ１、内層の層間樹脂絶縁層１５０Ｆａの厚みｔ２が、層間樹脂絶縁層の厚みｔ３の１／２から１／３である。厚みが薄いため、最外の層間樹脂絶縁層１５０Ｆｂ、内層の層間樹脂絶縁層１５０Ｆｂに微細なビア導体１６０Ｆｂ、１６０Ｆａが形成される。
１０ パッケージ基板
３０ コア基板
３６ スルーホール導体
５８Ｆ 第２導体層
７３Ｆｆ、７３Ｆｓ、７３Ｓ パッド
１１０Ｌ 第１電子部品
１１０Ｍ 第２電子部品
１５０Ｆａ 内層の層間樹脂絶縁層
１５０Ｆｂ 最外の層間樹脂絶縁層
１５８Ｆａ 第１導体層
１５８Ｆａｌ 第１導体回路
１６０Ｆａ 最上のビア導体
１６０Ｆｂ ビア導体
１６０ＦＴ スタックビア導体

Claims (10)

  1. 第１面と前記第１面と反対側の第２面とを有する最外の層間樹脂絶縁層と、
    前記最外の層間樹脂絶縁層の前記第１面に形成されていて、第１電子部品を搭載するための複数の第１パッドで形成されている第１パッド群と第２電子部品を搭載するための複数の第２パッドで形成されている第２パッド群とを含む最外の導体層と、
    前記最外の層間樹脂絶縁層の前記第２面の下に形成されていて、複数の第１導体回路を含む第１導体層と、
    前記最外の層間樹脂絶縁層の前記第２面と前記第１導体層の下に形成されている内層の層間樹脂絶縁層と、
    前記内層の層間樹脂絶縁層の下に形成されている第２導体層と、
    前記最外の層間樹脂絶縁層を貫通し前記第１導体層と前記第１パッドを接続している第１ビア導体と、
    前記最外の層間樹脂絶縁層を貫通し前記第１導体層と前記第２パッドを接続している第２ビア導体と、
    前記最外の層間樹脂絶縁層を貫通する第１ビア導体又は第２ビア導体の直下に配置された前記内層の層間樹脂絶縁層を貫通する第３ビア導体と、 を有するパッケージ基板であって、
    前記第１ビア導体又は前記第２ビア導体と前記第３ビア導体はスタックビアで形成されていて、前記第１導体層内の全ての前記第１導体回路は前記第１パッド群内の１つの前記第１パッドと前記第２パッド群内の１つの前記第２パッドを接続している。
  2. 請求項１のパッケージ基板であって、前記第１導体層は前記第１電子部品と前記第２電子部品間のデータ伝送のための配線である前記第１導体回路と前記第３ビア導体のランドを含む。
  3. 請求項１のパッケージ基板であって、前記第１導体層は前記第１電子部品と前記第２電子部品のデータ伝送のための配線である前記第１導体回路と前記第３ビア導体のランドのみである。
  4. 請求項１のパッケージ基板であって、前記最外の導体層と前記第１導体回路と前記第２導体層でストリップラインが形成される。
  5. 請求項１のパッケージ基板であって、前記第１電子部品は、ロジックＩＣであり、前記第２電子部品はメモリである。
  6. 請求項５のパッケージ基板であって、前記メモリに接続する前記第２パッド群の最外列は電源またはグランドのみである。
  7. 請求項１のパッケージ基板であって、前記第１ビア導体と前記第２ビア導体と第３ビア導体のビア用開口壁内の樹脂粗さは、前記第１導体層の形成される前記内層の層間樹脂絶縁層の表面粗さより大きい。
  8. 請求項７のパッケージ基板であって、第１ビア導体と前記第２ビア導体と第３ビア導体のビア用開口壁内の樹脂粗さＲａは0.3〜0.9umである。
  9. 請求項７のパッケージ基板であって、前記第１導体層の形成される前記内層の層間樹脂絶縁層の表面粗さＲａは0.1um以下である。
  10. 層間樹脂絶縁層と導体層とビア導体を備え、第１面と前記第１面と反対側の第２面を有する中間基板を準備することと、
    前記中間基板の前記第１面上に銅付樹脂層を形成することと、
    前記銅箔と前記内層の層間樹脂絶縁層に前記下層の導体層に至る開口をレーザで形成することと、
    前記銅箔をエッチングで除去することと、
    前記内層の層間樹脂絶縁層の前記第１面の表面及び前記開口内にシード層を形成することと、
    前記シード層上に所定パターンのめっきレジストを形成することと、
    前記めっきレジストの非形成部に電解めっき膜を形成することで、前記開口内に内層の層間樹脂絶縁層を貫通するビア導体を形成すると共に、電子部品間のデータ伝送のための配線を形成することと、
    めっきレジストを除去すると共に、前記電解めっき膜から露出するシード層を除去することと、
    前記専用の配線層と前記内層の層間樹脂絶縁層の前記第１面上に最外の層間樹脂絶縁層を形成することと、
    前記最外の層間樹脂絶縁層上に第１電子部品を搭載するための第１パッドと、第２電子部品を搭載するための第２パッドと、を含む最外の導体層を形成することと、
    前記最外の層間樹脂絶縁層を貫通し前記第１パッドと前記専用の配線層を接続する第１ビア導体を形成することと、
    前記最外の層間樹脂絶縁層を貫通し前記第２パッドと前記専用の配線層を接続する第２ビア導体を形成することと、ことを含むパッケージ基板の製造方法であって、
    前記第1ビア導体又は前記第2ビア導体と前記内層の層間樹脂絶縁層を貫通するビア導体はスタックビアで形成されていて、前記第１導体層内の全ての前記第１導体回路は前記第１パッド群内の１つの前記第１パッドと前記第２パッド群内の１つの前記第２パッドを接続している。
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