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JP2015130523A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】ディスオーダーの度合いが小さく、かつ水素関連ドナー濃度の高い領域を備えた半導体装置および半導体装置の製造方法を提供すること。【解決手段】ｎ-ドリフト層となるｎ型半導体基板の裏面から複数回のプロトン照射を繰り返し行い、ｎ-ドリフト層の基板裏面側の内部に、ｎ型半導体基板よりも低抵抗のｎ型ＦＳ層を形成する。このｎ型ＦＳ層を形成するための複数回のプロトン照射の際に、前回のプロトン照射で残されたディスオーダー７による移動度低下を補償するように、次回のプロトン照射を行う。そのとき、２回目以降のプロトン照射を、その１回前のプロトン照射により形成されたディスオーダー７の位置を目標にしてプロトン照射を行う。これにより、プロトン照射および熱処理後にも、ディスオーダー７が少なく、漏れ電流の増加等の特性不良の発生を抑えることができ、かつ高濃度の水素関連ドナー層を有するｎ型ＦＳ層を形成することができる。【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
回転モーターやサーボモーターの制御に不可欠なコンバーター−インバーター等の電力変換装置が公知である。このような電力変換装置の高効率化、省電力化のために、それらに搭載されるパワーダイオードや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の半導体装置の低損失化が強く求められる。
このような低損失化の要求に対する改善策の一つとして、ダイオードやＩＧＢＴについては、素子構造を構成する半導体層のうち最も高抵抗で厚い層であるドリフト層を薄くすることで、オン電流による電圧降下を少なくしてオン損失を小さくするフィールドストップ（ＦＳ）層構造が知られている。このＦＳ層構造は、ドリフト層の耐圧主接合から遠い側のドリフト層内部に、ドリフト層より高不純物濃度でかつドリフト層と同導電型のＦＳ層を設けた構造である。このＦＳ層を設けることにより、オフ時に耐圧主接合から高抵抗のドリフト層中に伸びる空乏層が抑えられるため、ドリフト層を薄くしてもパンチスルーを防ぐことができる。
一方、パワーデバイスの作製（製造）では、ＦＺ（フローティングゾーン）法によるインゴットから切り出されたウエハ（以下、ＦＺウエハとする）がコストダウンのために用いられる。ＦＺウエハは、製造プロセスへの投入時はウエハ割れを少なくするために厚さ６００μｍ以上の厚い状態で投入されるが、最終的にはオン損失低減のために製造プロセス中に薄化され設計耐圧に必要な厚さにまで薄く研磨される。特に、ＩＧＢＴなどのＭＯＳ（金属−酸化膜−半導体）型デバイスでは、ＦＺウエハを薄くするための研磨を、ＦＺウエハのおもて面側にＭＯＳゲート構造、周縁耐圧構造および金属電極膜などを形成した後に、ＦＺウエハの裏面側に対して行う。そして、ＦＺウエハの裏面を研磨してウエハ厚を薄くした後に、ＦＺウエハの研磨された裏面側にＦＳ層やコレクタ層を形成する。そのため、従来方法では、ＦＺウエハのおもて面側の半導体機能層に悪影響を及ぼさない条件でＦＳ層を形成するという制約を受ける。このため、ＦＳ層を形成することは容易ではなく、通常は拡散係数の大きいｎ型不純物元素などを用いてＦＳ層を形成している。なお、結晶純度の高いポリシリコンを原料とするＦＺウエハのほかにも、ＣＺウエハを原料とするＦＺウェハ、あるいは高比抵抗のＣＺウエハを用いる場合もある。
また、最近はプロトン照射によるドナー化を利用してＦＳ層を形成する方法も開発されている。このプロトン照射によるＦＳ層の形成方法は、ＦＺバルクウエハにプロトンイオン（Ｈ+）を照射して生成された結晶欠陥を熱処理によって回復させるとともに、ＦＺバルクウエハ内部のプロトンの平均飛程Ｒｐの近傍でプロトンをドナー化させて高濃度のｎ型領域を形成する方法である。
プロトン照射によって高濃度のｎ型領域を形成するにあたって、プロトンの照射位置に電子／正孔の移動度の低下が発生することに関する記述がある（例えば、下記特許文献１参照）。また、プロトン照射によって高濃度のｎ型領域を形成するにあたって、阻止ゾーン（ＦＳ層）の形成のためのプロトン照射条件およびプロトン照射後の好ましい熱処理条件が提案されている（例えば、下記特許文献３〜７参照）。プロトンはその他のイオンと異なり、半導体層内の結晶欠陥と結合させることでキャリア濃度が回復するため、プロトン照射時に半導体層内に生成された結晶欠陥濃度が高い程、高いキャリア濃度が得られるという趣旨の記載もある（例えば、下記特許文献２参照）。
また、下記特許文献１では、プロトン照射に起因する電子／正孔の移動度が低下する領域について記述されている。その記述によれば、ウエハの裏面近傍にプロトン照射により生成された高濃度の結晶欠陥層がキャリアの移動度を低下させることが報告されている。下記特許文献２には、プロトン照射により生成された結晶欠陥を熱処理で回復させる際に、プロトンによるドナー層が消滅しない程度に結晶欠陥を残留させるという記述がある。これらの記述は、通常のリン（Ｐ）や砒素（Ａｓ）のようなシリコン（Ｓｉ）の格子位置に存在する不純物原子が最外殻の電子をやり取りするのに対し、水素（Ｈ）に起因するドナー（以下、水素関連ドナーとする）がプロトン照射によりシリコンに形成された複数の格子欠陥（複空孔など）と照射された水素原子とからなる複合欠陥から電子を供給することに起因するものである。
米国特許出願公開第２００５／０１１６２４９号明細書 特開２００６−３４４９７７号公報 米国特許出願公開第２００６／００８１９２３号明細書 特表２００３−５３３０４７号公報 米国特許出願公開第２００９／０１８６４６２号明細書 米国特許出願公開第２００８／０００１２５７号明細書 米国特許出願公開第２００７／０１２０１７０号明細書
しかしながら、上記のようにプロトン照射によって半導体基板（ＦＺウエハ）の不純物濃度よりも高濃度の水素関連ドナーを形成する場合、プロトン照射により半導体基板内にディスオーダー（格子欠陥密度が多く、かつ結晶位置からの原子の移動幅も大きい状態であり、アモルファスに近い状態）が多く導入され、その結果、キャリアの移動度も結晶における理想値から大きく低下してしまう。このような状態でデバイスを作製した場合、デバイスに電圧を印加したときに広がる空乏層がディスオーダーの残る領域に達したときに、欠陥中心から大量のキャリアが発生し、許容範囲を超える大きさの漏れ電流が発生する。また、キャリアの移動度が低下しているため、ＩＧＢＴのオン電圧も増加し、導通損失が増大する。さらに、半導体基板内のディスオーダーは再結合中心となるため、キャリア濃度が低下してターンオフ時にキャリアが枯渇しやすくなり、ターンオフ発振の原因にもなる。
このような問題を解消するためにアニールにより半導体基板内の結晶欠陥を回復させてディスオーダーを除去した場合、水素関連ドナーはそれ自体が複合欠陥であるため、ディスオーダーを除去するためのアニールにより水素関連ドナー自体も消滅してしまう。このように、所望の水素関連ドナー濃度の確保と、半導体基板内に残留するディスオーダーの除去との間にはトレードオフの関係がある。このトレードオフの関係を改善するためには、半導体基板内に水素関連ドナーを残しつつ、ディスオーダーを十分に除去する必要があるが、そのような状態を実現する方法はまだ確立されていない。したがって、ディスオーダーを十分に除去しても所望の水素関連ドナー濃度を確保可能な新しい手段を開発することが急務である。
また、良好なスイッチング特性を得るためには、半導体基板の裏面から少なくとも１５μｍよりも深い領域にＦＳ層を形成する必要がある。しかしながら、半導体基板の裏面から１５μｍより深い領域にＦＳ層を形成するためにプロトン照射の平均飛程を１５μｍ以上に設定した場合、半導体基板の裏面から１５μｍの深さまでのプロトンが通過する領域が、広がり抵抗測定法（ＳＲ：Ｓｐｒｅａｄ−Ｒｅｓｉｓｔａｎｃｅ Ｐｒｏｆｉｌｉｎｇ）法によるキャリア濃度が半導体基板のドーピング濃度よりも極めて低くなる領域、すなわちディスオーダーの領域となることが発明者らによって確認された。
図８は、従来のプロトン照射の平均飛程とキャリア濃度との関係を示す特性図である。図８には、シリコン基板にプロトンを照射し、３５０℃で熱処理をした後に、ＳＲ法により測定したシリコン基板のキャリア濃度を示す。図８（ａ）がプロトン照射の平均飛程を５０μｍとした場合、図８（ｂ）がプロトン照射の平均飛程を同じく２０μｍとした場合、図８（ｃ）がプロトン照射の平均飛程を１０μｍとした場合である。それぞれ横軸が、プロトンの入射面からの距離（深さ）である。図８（ｃ）のプロトン照射の平均飛程１０μｍでは、プロトンの通過領域は特にキャリア濃度の低下は見られない。一方、図８（ｂ）のプロトン照射の平均飛程２０μｍでは、キャリア濃度が基板濃度よりも低くなり、キャリア濃度の低下が見られる。すなわち、ディスオーダーが残留している領域である。さらに、図８（ａ）のプロトン照射の平均飛程５０μｍでは、通過領域のキャリア濃度の落ち込みが顕著であり、ディスオーダーが多く残留していることがわかる。このように、半導体基板内にディスオーダーの領域が存在する場合、上述したように漏れ電流や導通損失が増大するため、ディスオーダーを除去する必要がある。
本発明は、上述した従来技術による問題点を解消するため、ディスオーダーの度合いが小さく、かつ水素関連ドナー濃度の高い領域を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した問題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、ｎ型半導体基板の一方の主面側に設けられた耐圧保持用ｐｎ接合と、前記ｎ型半導体基板の他方の主面側の内部に設けられ、かつ前記ｎ型半導体基板よりも低抵抗な、前記耐圧保持用ｐｎ接合からの空乏層の広がりを抑えるためのｎ型フィールドストップ層と、を備え、前記ｎ型フィールドストップ層は、前記ｎ型半導体基板の深さ方向の異なる位置に複数の不純物濃度ピークを有する不純物濃度分布をなし、複数の前記不純物濃度ピークのうち、最も前記ｎ型半導体基板の一方の主面側の前記不純物濃度ピークは、前記ｎ型半導体基板の他方の主面から１５μｍ以上の深さに位置し、前記ｎ型フィールドストップ層の前記不純物濃度ピークの位置と前記ｎ型半導体基板の他方の主面との距離は、当該不純物濃度ピークの位置と当該不純物濃度ピークの前記ｎ型半導体基板の一方の主面側に隣り合う前記不純物濃度ピークの位置との距離よりも大きいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、複数の前記不純物濃度ピークのうち、最も前記ｎ型半導体基板の一方の主面側の第１不純物濃度ピークと、前記第１不純物濃度ピークの前記ｎ型半導体基板の他方の主面側に隣り合う第２不純物濃度ピークとの距離は、前記第２不純物濃度ピークの位置と前記ｎ型半導体基板の他方の主面との距離よりも小さいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型フィールドストップ層は、前記第１不純物濃度ピークと前記第２不純物濃度ピークとの間に第３不純物濃度ピークを有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型フィールドストップ層は、前記第２不純物濃度ピークと前記ｎ型半導体基板の他方の主面との間に第４不純物濃度ピークを有し、前記ｎ型半導体基板の他方の主面と前記第４不純物濃度ピークの位置との距離は、前記第２不純物濃度ピークの位置と前記第４不純物濃度ピークの位置との距離よりも小さいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記不純物濃度ピークは、３つ以上存在することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、複数の前記不純物濃度ピークのうち、最も前記ｎ型半導体基板の他方の主面側の前記不純物濃度ピークは、前記ｎ型半導体基板の他方の主面から６μｍ以上１５μｍ以下の深さに位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型フィールドストップ層は、プロトン照射により前記ｎ型半導体基板の内部に形成された結晶欠陥がドナー化されてなる領域であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型フィールドストップ層は、前記不純物濃度ピークとなる第１箇所と、前記第１箇所から前記ｎ型半導体基板の両主面側に向かって低下する濃度勾配をもつ第２箇所とからなる前記不純物濃度分布を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、オフ時に前記耐圧保持用ｐｎ接合から広がる空乏層の端部の、前記耐圧保持用ｐｎ接合からの距離を示す距離指標を下記（１）式とし、前記ｎ型半導体基板の厚さをＷ０としたときに、前記ｎ型フィールドストップ層の、前記空乏層が最初に到達する前記不純物濃度ピークの位置の、前記ｎ型半導体基板の他方の主面からの距離Ｘは、Ｗ０−１．４Ｌ≦Ｘ≦Ｗ０−０．８Ｌを満たすことを特徴とする。
Figure 2015130523
 ただし、Ｖrateは定格電圧、εsは半導体の誘電率、ｑは電荷素量、ＪFは定格電流密度、ｖsatはキャリアの飽和速度、Ｎdは前記ｎ型半導体基板の平均的なドナー濃度である。
また、この発明にかかる半導体装置は、上述した発明において、前記距離Ｘは、Ｗ０−１．３Ｌ≦Ｘ≦Ｗ０−０．８Ｌを満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記距離Ｘは、Ｗ０−１．２Ｌ≦Ｘ≦Ｗ０−０．９Ｌを満たすことを特徴とする。
また、上述した問題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、ｎ型半導体基板の一方の主面側に設けられた耐圧保持用ｐｎ接合と、前記ｎ型半導体基板の他方の主面側の内部に設けられ、かつ前記ｎ型半導体基板よりも低抵抗な、前記耐圧保持用ｐｎ接合からの空乏層の広がりを抑えるためのｎ型フィールドストップ層と、を備えた半導体装置の製造方法であって、次の特徴を有する。前記ｎ型半導体基板の他方の主面から複数回のプロトン照射を繰り返し行い、前記ｎ型半導体基板の他方の主面側の内部に前記ｎ型フィールドストップ層を形成するプロトン照射工程を行う。前記プロトン照射の飛程は、当該プロトン照射の飛程と、当該プロトン照射により形成される不純物濃度ピークに対して前記ｎ型半導体基板の一方の主面側に隣り合う不純物濃度ピークを形成する前記プロトン照射の飛程との差分よりも長い。複数回の前記プロトン照射のうちの第１プロトン照射によって、前記ｎ型半導体基板の他方の主面から１５μｍ以上の深さに、最も前記ｎ型半導体基板の一方の主面側に位置する第１不純物濃度ピークが形成される。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１プロトン照射の飛程と、前記第１不純物濃度ピークの前記ｎ型半導体基板の他方の主面側に隣り合う第２不純物濃度ピークを形成する第２プロトン照射の飛程との差分は、前記第２プロトン照射の飛程よりも小さいことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１不純物濃度ピークの形成によって最もキャリア濃度が低くなった位置から前記ｎ型半導体基板の他方の主面までの距離と前記第２プロトン照射の飛程との差分は、前記第２プロトン照射の飛程よりも小さいことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１不純物濃度ピークの形成によって最もキャリア濃度が低くなった位置付近に、前記第２プロトン照射によって前記第２不純物濃度ピークを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１不純物濃度ピークおよび前記第２不純物濃度ピークの形成によって前記第１不純物濃度ピークと前記第２不純物濃度ピークとの間に残った最もキャリア濃度が低い位置に、第３プロトン照射によって第３不純物濃度ピークを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２プロトン照射よりも飛程の小さい第４プロトン照射によって、前記ｎ型半導体基板の他方の主面との距離が前記第２不純物濃度ピークの位置との距離よりも小さくなるように第４不純物濃度ピークを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン照射は、３回以上行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン照射の飛程が、当該プロトン照射の飛程と、当該プロトン照射により形成される不純物濃度ピークに対して前記ｎ型半導体基板の一方の主面側に隣り合う不純物濃度ピークを形成する前記プロトン照射の飛程との差分よりも長くなるように、前記プロトン照射の加速エネルギーを設定することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン照射工程では、前記プロトン照射を繰り返す毎に、前回の前記プロトン照射で残されたディスオーダーによる移動度低下を補償するように次回の前記プロトン照射を行うことを特徴とする。
本発明にかかる半導体装置および半導体装置の製造方法によれば、プロトン照射および熱処理後に半導体基板内にあらわれたディスオーダーの度合いを小さくすることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、漏れ電流の増加等の特性不良の発生を抑制し、かつ水素関連ドナー濃度の高い領域を形成することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルを示す特性図である。 図２は、一般的なＩＧＢＴの構造を模式的に示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 図４は、実施の形態１にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルの別の一例を示す特性図である。 図５は、実施の形態２にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルを示す特性図である。 図６は、実施の形態３にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルを示す特性図である。 図７は、実施の形態３にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルの別の一例を示す特性図である。 図８は、従来のプロトン照射の平均飛程とキャリア濃度との関係を示す特性図である。 図９は、電圧波形が振動を始める閾値電圧について示す特性図である。 図１０は、一般的なＩＧＢＴの構成およびネットドーピング濃度を示す説明図である。 図１１は、ＩＧＢＴのターンオフ時の発振波形である。 図１２は、本発明にかかる半導体装置のプロトンの飛程とプロトンの加速エネルギーとの関係を示す特性図である。 図１３は、本発明にかかる半導体装置において空乏層が最初に達するＦＳ層の位置条件を示す図表である。
以下に添付図面を参照して、本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
（実施の形態１）
図２は、一般的なＩＧＢＴの構造を模式的に示す断面図である。図２（ａ）には、一般的な従来のプロトン照射法により形成したｎ型ＦＳ（フィールドストップ）層３を有するＩＧＢＴの概略断面図を示す。図２（ｂ）には、周知の広がり抵抗測定（ＳＲ）法で測定したｎ型ＦＳ層３の不純物濃度プロファイルを示す。ただし、ＩＧＢＴを例に説明する本発明にかかる半導体装置の概略断面図についても、図２（ａ）と同様の層構造となる。このため、本発明にかかる半導体装置の説明においても図２（ａ）を断面図として用いる。本発明にかかる半導体装置の製造方法によって製造されるＩＧＢＴが従来方法によって製造されるＩＧＢＴと異なる点は、図２（ｂ）に示すｎ型ＦＳ層３の不純物濃度プロファイルである。本発明にかかるＩＧＢＴのｎ型ＦＳ層３の不純物濃度プロファイルについては後述する。
図１０は、一般的なＩＧＢＴの構成およびネットドーピング濃度を示す説明図である。図１０に示す一般的なＩＧＢＴでは、ｎ型半導体基板からなるｎ-ドリフト層１（高抵抗半導体層）の一方の主面側に、ｐベース層３３、ｎ+エミッタ層２、ゲート絶縁膜４３およびゲート電極４２からなるＭＯＳゲート構造が形成されている。なお、図２（ａ）では、簡略化のためＭＯＳゲート構造のｎ+エミッタ層２以外の構成部を図示省略する。ｎ-ドリフト層１の他方の主面側には、ｎ-ドリフト層１よりも不純物濃度が高く、プロトン照射により形成されたｎ型ＦＳ層３と、ｎ型ＦＳ層３の表面（他方の主面）側に接するｐコレクタ層４とが形成されている。ｎ型ＦＳ層３は、基板深さ方向の異なる位置に複数の不純物濃度ピーク（プロトンピーク）の１段目６ａ、２段目６ｂ、３段目６ｃを備える。それぞれのプロトンピークのエミッタ電極３１からの距離は、例えば順に６０，９０，１１５μｍである。基板おもて面側には、ｐベース層３３、ｎ+エミッタ層２に接触するエミッタ電極３１が形成されている。基板裏面には、ｐコレクタ層４に接触するコレクタ電極３２が形成されている。なお、ｐコレクタ層４に接するようにｎ型リークストップ層３８が形成されているが、無くても構わない。
このようにプロトン照射によりｎ型ＦＳ層３を形成すること自体は周知の技術である。しかし、前述の特許文献１、２にも記載があるように、プロトン照射によりドナー化された層（以下、水素関連ドナー層とする）を形成するには、プロトン照射に伴って発生する結晶欠陥を、プロトン照射後のアニール処理によって回復させずに残す必要がある。上述した従来方法では、ｎ型ＦＳ層３内に結晶欠陥を残すことによりｎ型ＦＳ層３の不純物濃度ピーク（以下、プロトンピークとする）６ａが大きくなるが、ディスオーダー７も残留するため、ディスオーダー７に起因して漏れ電流の増大等の問題が発生することがある。
本発明の特徴は、このｎ型ＦＳ層３をプロトン照射により形成した場合にｎ型ＦＳ層３内に生じるディスオーダー７の発生を抑えるためのプロトン照射方法の改善にかかる。ＩＧＢＴ１０のその他の部分（基板おもて面のＭＯＳゲート構造、酸化膜、ｐｎ接合、電極、保護膜など）については、公知の製造方法と同様の製造方法により形成することができる。したがって、以下の説明では、公知のＩＧＢＴの製造方法の部分については詳細な説明を省略する。
まず、実施の形態１にかかる半導体装置の製造方法について、ＩＧＢＴを製造する場合を例に図３を参照して説明する。図３は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、一般的な方法により、ｎ型半導体基板（ウエハ）のおもて面にｐベース層（不図示）、ｎ+エミッタ層２、ゲート絶縁膜（不図示）、ゲート電極（不図示）などからなるＭＯＳゲート構造などを形成するおもて面形成工程を行う（図３（ａ））。
次に、ｐベース層とｎ+エミッタ層２との両表面に共通に導電接触する例えばアルミニウム（Ａｌ）電極からなるエミッタ電極（不図示）を形成するおもて面Ａｌ電極工程を行う（図３（ｂ））。次に、ｎ型半導体基板のおもて面側に表面保護膜となるポリイミド膜を形成する表面保護膜形成工程を行う（図３（ｃ））。次に、ｎ型半導体基板を、耐圧との関係で決まる所要の厚さに減ずるために、ｎ型半導体基板の裏面を研削する薄ウエハ化工程を行う（図３（ｄ））。
次に、ｎ型半導体基板の研削された裏面側に複数回のプロトン照射およびボロン（Ｂ）のイオン注入を行った後、アニール処理によりｎ型ＦＳ層３およびｐコレクタ層４を形成する裏面拡散層工程を行う（図３（ｅ））。そして、真空スパッタ法などにより、ｐコレクタ層４の表面に導電接触するコレクタ電極となる金属膜を形成する裏面電極工程を行うことで（図３（ｆ））、実施の形態１にかかるＦＳ構造のＩＧＢＴが完成する。
上述した裏面拡散層工程における複数回のプロトン照射により、ｎ型ＦＳ層３は、基板深さ方向の異なる位置に複数の不純物濃度ピーク（プロトンピーク）を有する不純物濃度プロファイルとなる。以下、ｍ回目のプロトン照射により形成されたプロトンピークをｍ段目６ｎのプロトンピークとする（ｍ＝１，２，・・・、ｎ＝ａ，ｂ，・・・）。裏面拡散層工程における複数回のプロトン照射方法については後述する。
次に、ｎ型ＦＳ層３の不純物濃度プロファイルについて説明する。図１は、実施の形態１にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルを示す特性図である。図１には、図２（ａ）に示す半導体装置を製造するにあたって、ｎ型半導体基板の裏面からプロトン照射し、アニール処理した後のｎ型ＦＳ層３の不純物濃度プロファイルを示す。縦軸はｎ型ＦＳ層３の不純物濃度であり、横軸はｎ型半導体基板の裏面からの深さである。図１に示すｎ型ＦＳ層３の不純物濃度プロファイルは、周知のＳＲ法によって得ることができる（図４〜７についても同様）。測定装置等において広がり抵抗から比抵抗およびキャリア濃度を換算する際に用いられる移動度の値は、通常、シリコン結晶の移動度の値が用いられる。そのため、換算されたキャリア濃度は実際の移動度の低下を反映して、活性化ドーパント濃度よりも低濃度に算出される。
図１は、ディスオーダーが無くなるまたはディスオーダーの度合いが小さくなるまでプロトン照射およびアニール処理を繰り返し行ったときのｎ型ＦＳ層３の不純物濃度プロファイルの推移を示している（図５〜７においても同様）。図１（ａ）は、１回目のプロトン照射およびアニール処理後のｎ型ＦＳ層３の不純物濃度プロファイルである。図１（ａ）に示すように、１回目のプロトン照射およびアニール処理後に、不純物濃度の高い１つの山（プロトンピーク、１段目６ａ）がｎ型ＦＳ層３の基板裏面から深いところに形成されるが、その照射面側（基板裏面側）にはシリコン基板（半導体基板）の不純物濃度よりも大きく不純物濃度が低下したディスオーダー７の領域（点線で囲む部分）がある。すなわち、図１（ａ）は、ディスオーダー７がある場合、広がり抵抗から換算した不純物濃度に移動度の低下が反映されて、不純物濃度の低下となって現れることを示している。
図１（ｂ）は、２，３回目のプロトン照射およびアニール処理後のｎ型ＦＳ層３の不純物濃度プロファイルである。図１（ｂ）は、２段目６ｂのプロトンピークを、基板裏面と１段目６ａのプロトンピーク位置との中間位置よりも基板裏面から浅い位置に形成したときのｎ型ＦＳ層３の不純物濃度プロファイルである。また、図１（ｂ）には、さらに基板裏面に近い位置に、３段目６ｃのプロトンピークも形成している。図１（ｂ）に示すように、２，３回目のプロトン照射およびアニール処理後においても、１段目６ａのプロトンピークと２段目６ｂのプロトンピークとの間の領域に、シリコン基板の不純物濃度よりも不純物濃度が大きく低下したディスオーダー７が残っている。図１（ａ）、１（ｂ）に示されるように、ディスオーダー７の領域がｎ型ＦＳ層３内に形成された場合、オフ時にＩＧＢＴ１０の耐圧主接合から伸びる空乏層がディスオーダー７の領域に侵入したときに、ディスオーダー７が漏れ電流の発生中心となり、漏れ電流が増加するため、好ましくない。
以下、前述の図１（ａ）、１（ｂ）に示されるｎ型ＦＳ層３内の不純物濃度の低下（移動度の低下）を抑えることのできる実施の形態１にかかるプロトン照射方法について詳細に説明する。図１（ｃ）は、照射位置を調整して２回目のプロトン照射およびアニール処理を行った後、３回目のプロトン照射およびアニール処理を行ったときのｎ型ＦＳ層３の不純物濃度プロファイルである。実施の形態１においては、ＩＧＢＴ１０の裏面側にｎ型ＦＳ層３を形成するための１回目のプロトン照射後に、基板裏面側からプロトンの加速エネルギー等の照射条件を変えて、かつ１段目６ａのプロトンピーク位置よりも基板裏面から浅い位置に複数回のプロトン照射を順次行い、アニール処理を行う。すなわち、図１（ａ）に示す１回目のプロトン照射後に、複数回のプロトン照射によりｎ型ＦＳ層３内に水素関連ドナー層を形成し、ｎ型ＦＳ層３の水素関連ドナー濃度を補償する。これにより、図１（ｃ）に示すように、１回目のプロトン照射で形成されたディスオーダー７の度合い（ディスオーダー７による不純物濃度の低下度合い）を小さくする、またはディスオーダー７を無くすことができる。ディスオーダー７の度合いが小さくなる理由は、注入されたプロトン（すなわち水素原子）がディスオーダー７の度合いが最も大きい部分に存在するダングリングボンドを終端するからであると推測される。
具体的には、まず、１回目のプロトン照射後に、１回目のプロトン照射により形成されたディスオーダー７の分布をＳＲ法により測定する。そして、ディスオーダー７の基板裏面からの深さに基づいてディスオーダー７の度合いを小さくするまたはディスオーダー７を無くすように、図１（ａ）のｎ型ＦＳ層３の不純物濃度プロファイルに対して、図１（ａ）の１段目６ａのプロトンピーク位置よりも基板裏面から浅い位置、例えば図１（ａ）に矢印で示す２，３段目照射位置にそれぞれ２，３回目のプロトン照射を行う。１〜３回目のプロトン照射は、それぞれ異なる加速エネルギーで行う。上述のように、２段目６ｂのプロトンピークを、基板裏面と１段目６ａのプロトンピークとの中間位置よりも基板裏面から浅い位置に形成した場合、１段目６ａのプロトンピークと２段目６ｂのプロトンピークとの中間位置にディスオーダー７が残る（図１（ｂ））。この理由は、２段目６ｂのプロトンピーク位置が適切でないからである。具体的には、１段目６ａのプロトンピーク位置と２段目６ｂのプロトンピーク位置との間の距離ｂが、２段目６ｂのプロトンピーク位置と照射面（基板裏面）との距離ａよりも大きく、その結果、２段目６ｂのプロトンピーク（水素関連ドナー層）によるドーピングの補償効果が小さくなったからである。
そこで、図１（ｃ）に示すように、２回目のプロトン照射位置を１回目のプロトン照射により生じたディスオーダー７の位置またはその近傍にすれば、ディスオーダー７をほぼ無くすことができることがわかる。このため、図１（ｃ）に示すように、２回目のプロトン照射位置を調整して、２段目６ｂのプロトンピーク（水素関連ドナー層）によるドーピングの補償効果を大きくする。２回目のプロトン照射位置と基板裏面との距離は、例えば１回目のプロトン照射位置と基板裏面との距離の半分以上であるのがよい。すなわち、２回目のプロトン照射の平均飛程は、１回目のプロトン照射の平均飛程の半分以上であるのがよい。平均飛程とは、ガウス分布であらわされるｎ型ＦＳ層３の不純物濃度分布のピーク濃度位置の、基板裏面からの深さである。具体的には、平均飛程とは、基板裏面からプロトンピーク位置までの深さである。２回目のプロトン照射位置の設定方法については後述する。図１（ｃ）に示す２回目のプロトン照射位置と、図１（ｂ）に示す２回目のプロトン照射位置との差分を、図１（ｃ）に白抜き矢印で示す。特に限定しないが、このようにディスオーダー７の無いｎ型ＦＳ層３の不純物濃度プロファイルを得た場合の、３回のプロトン照射の具体的なイオン注入条件の一例を以下に示す。
１段目６ａのプロトンピークを形成するためのプロトン照射（すなわち１回目のプロトン照射）の加速エネルギーおよびドーズ量は、それぞれ２．３ＭｅＶおよび３×１０13／ｃｍ2である。２段目６ｂのプロトンピークを形成するためのプロトン照射（すなわち２回目のプロトン照射）の加速エネルギーおよびドーズ量は、それぞれ１．５ＭｅＶおよび３×１０13／ｃｍ2である。３段目６ｃのプロトンピークを形成するためのプロトン照射（すなわち３回目のプロトン照射）の加速エネルギーおよびドーズ量は、それぞれ０．５ＭｅＶおよび２×１０14／ｃｍ2である。３回目のプロトン照射の平均飛程は、例えば基板裏面から６μｍ〜１５μｍ程度である。プロトン照射後のアニール処理は、還元雰囲気中（例えば水素濃度３％の水素雰囲気、もしくは水素を含む窒素雰囲気）において、４５０℃程度の温度で５時間程度とするのが好ましい。
また、上記のような３段照射に代えて４段照射とする場合には、４回のプロトン照射の具体的なイオン注入条件は、次のとおりである。１回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ１．５ＭｅＶおよび２×１０13／ｃｍ2である。２回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ１．１ＭｅＶおよび２×１０13／ｃｍ2である。３回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ０．８ＭｅＶおよび５×１０13／ｃｍ2である。４段目のプロトンピークを形成するためのプロトン照射（すなわち４回目のプロトン照射）の加速エネルギーおよびドーズ量は、それぞれ０．４ＭｅＶおよび１×１０14／ｃｍ2である。プロトン照射後のアニール処理は、還元雰囲気中において、３８０℃〜４５０℃程度の温度で５時間程度とするのが好ましい。
図１（ｃ）に示すように、１段目６ａのプロトンピークと２段目６ｂのプロトンピークの位置関係は、本発明の重要なポイントである。図１（ａ）のように、１段目６ａのプロトンピークを形成しただけでは、１段目６ａのプロトンピーク位置よりも照射面（基板裏面）側にディスオーダー７が形成される。ディスオーダー７の度合いが最も大きい位置は、移動度の低下が最も大きくなるところであり、ＳＲ法で測定した不純物濃度が最も低くなるところである。すなわち、基板裏面と１段目６ａのプロトンピーク位置との中間位置よりも１段目６ａのプロトンピーク側に深い位置で、ディスオーダー７の度合いが最も大きくなる。この理由は、シリコン基板に照射された水素イオン（プロトン）がシリコン原子に衝突してエネルギーを与え、シリコン格子に歪、すなわちディスオーダー７を形成しながら減速するときに、プロトンの飛程Ｒｐの位置とその近傍のシリコン格子がプロトンから最も多くのエネルギーを与えられる領域となるからである。
特に、シリコン基板に照射されたプロトンからシリコン格子が最も多くのエネルギーを受ける領域が、ディスオーダー７の発生した領域中で最も移動度が低くなる位置、すなわち最もキャリア濃度が低くなる位置となる。このため、２回目のプロトン照射により２段目６ｂのプロトンピークを形成する位置は、１回目のプロトン照射によりディスオーダー７の度合いが最も大きい位置またはその近傍であればよい。具体的には、２回目のプロトン照射により２段目６ｂのプロトンピークを形成する位置は、基板裏面と１段目６ａのプロトンピーク位置との中間位置よりも基板裏面から１段目６ａのプロトンピーク位置側に深い位置である。このように２段目６ｂのプロトンピーク位置を決定することにより、２回目のプロトン照射の飛程Ｒｐ近傍で水素関連ドナーが形成されるときに、２回目のプロトン照射の飛程Ｒｐと１回目のプロトン照射の飛程Ｒｐとの間にあるディスオーダー７が、ドナー化に必要な欠陥を供給するようになる。その結果、ディスオーダー７の領域の欠陥がドナー形成を補償することでドナー形成が増強され、ディスオーダー７が除去される。
以上のことから、１回目のプロトン照射の飛程Ｒｐと２回目のプロトン照射の飛程Ｒｐとの差分が、２回目のプロトン照射の飛程Ｒｐよりも小さくなることが好ましい。１回目のプロトン照射の飛程Ｒｐと２回目のプロトン照射の飛程Ｒｐとの差分が、２回目のプロトン照射の飛程Ｒｐの半分以下であれば、確実にディスオーダー７が除去されるため、より好ましい。または、１段目６ａのプロトンピーク位置（ＳＲ法により測定したキャリア濃度のピーク位置）と２段目６ｂのプロトンピーク位置との間の距離ｂが、２段目６ｂのプロトンピーク位置と基板裏面との距離ａよりも小さいことが好ましく、より好ましくは半分以下であるとよい。
または、１段目６ａのプロトンピークの形成によって生じるディスオーダー７のうち、ＳＲ法により測定したキャリア濃度が最も低くなる位置（移動度が最も低くなる位置）から基板裏面までの距離と２回目のプロトン照射の飛程Ｒｐとの差分が、２回目のプロトン照射の飛程Ｒｐよりも小さくなることが好ましく、より好ましくは半分以下であるとよい。また、ＳＲ法により測定したキャリア濃度が最も低くなる位置と２段目６ｂのプロトンピーク位置との間の距離ｂが、２段目６ｂのプロトンピーク位置と基板裏面との距離ａよりも小さいことが好ましく、より好ましくは半分以下であるとよい。
ｎ型ＦＳ層３の内部に形成されるプロトンピークの総数は、３つ以上であるのが好ましい。その理由は、次のとおりである。複数のプロトンピークのうち、最も浅い位置（すなわち最も基板裏面に近いプロトンピーク）は、空乏層がｐコレクタ層４に達しないように（所望のフィールドストップ機能が得られるように）、基板裏面から約５μｍ未満の深さに形成する。このため、ｎ型ＦＳ層３の内部に形成されるプロトンピーク総数を２つとした場合、最も浅い位置に形成される２段目のプロトンピークを所望のフィールドストップ機能を得るために基板裏面から５μｍとし、最も深い位置に形成される１段目のプロトンピークを例えば基板裏面から約５０μｍとする。このとき、１段目のプロトンピークと２段目のプロトンピークとは４５μｍ離れるため、ディスオーダーが生じ易くなる。このため、基板裏面から浅い位置に形成されるプロトンピークと基板裏面から深い位置に形成されるプロトンピークとの間にもう１つのプロトンピークを形成するのが好ましい。これにより、上述のようにｎ型ＦＳ層３の水素関連ドナー濃度が補償され、移動度の低下を小さくすることができるとともに、ディスオーダーを除去することができる。
図４は、実施の形態１にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルの別の一例を示す特性図である。上述したように２回目のプロトン照射位置を調整せずに、１段目６ａのプロトンピーク位置と２段目６ｂプロトンピーク位置との間に残るディスオーダー７に対して４回目のプロトン照射を行ってもよい。具体的には、図１（ａ），１（ｂ）に示すように１〜３回目のプロトン照射により１〜３段目６ａ〜６ｃのプロトンピークを形成する。２回目のプロトン照射位置を調整していない場合、図１（ｂ）に示すように、１段目６ａのプロトンピーク位置と２段目６ｂのプロトンピーク位置との間にディスオーダー７が残る。
この１段目６ａのプロトンピーク位置と２段目６ｂのプロトンピーク位置との間に残るディスオーダー７にさらに４回目のプロトン照射を行う。これにより、図４に示すように、１段目６ａのプロトンピーク位置と２段目６ｂのプロトンピーク位置との間に４段目６ｄのプロトンピークが形成され、ｎ型ＦＳ層３全体のディスオーダー７を無くすまたはディスオーダー７の度合いを小さくすることができる。特に限定しないが、このようにディスオーダー７の無いｎ型ＦＳ層３の不純物濃度プロファイルを得た場合の、４回のプロトン照射の具体的なイオン注入条件の一例を以下に示す。
１回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ１．５ＭｅＶおよび１×１０13／ｃｍ2である。４段目６ｄのプロトンピークを形成するためのプロトン照射（すなわち４回目のプロトン照射）の加速エネルギーおよびドーズ量は、それぞれ１．１ＭｅＶおよび１×１０13／ｃｍ2である。２回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ０．８ＭｅＶおよび２×１０13／ｃｍ2である。３回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ０．４ＭｅＶおよび３×１０14／ｃｍ2である。３回目のプロトン照射の平均飛程は、例えば基板裏面から６μｍ〜１５μｍ程度である。プロトン照射後のアニール処理は、還元雰囲気中（例えば水素濃度３％の水素雰囲気、もしくは水素を含む窒素雰囲気）において、３８０℃程度の温度で５時間程度とするのが好ましい。
以上、説明したように、実施の形態１によれば、プロトン照射の飛程を上記条件に設定して複数回のプロトン照射を行う、または、各プロトン照射により形成されるプロトンピーク間の距離が上記条件となるように複数回のプロトン照射を行うことにより、従来方法のプロトン照射でシリコン基板内に大きく生じていたディスオーダーを無くす、またはディスオーダーの度合いを素子特性に悪影響が及ばない程度に小さくすることができる。その結果、ディスオーダーが無いまたはディスオーダーの度合いが小さいｎ型ＦＳ層を形成することができ、不純物濃度（キャリア濃度）が大きく低下した部分の無いまたは不純物濃度の低下が少ない所望のフィールドストップ機能を有するｎ型ＦＳ層を形成することができる。これにより、漏れ電流などの特性低下を抑えたＦＳ構造の半導体装置を製造することが可能となる。
（実施の形態２）
図５は、実施の形態２にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルを示す特性図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ディスオーダー１７を無くすまたはディスオーダー１７の度合いを小さくするための複数回のプロトン照射を、ディスオーダー１７の領域中の基板裏面から深い位置側から浅い位置側へ向かって順に行う点である。
実施の形態２にかかる半導体装置の製造方法により作製される半導体装置の構成は、実施の形態１と同様に例えば図２（ａ）に示すＩＧＢＴである。実施の形態２にかかる半導体装置のｎ型ＦＳ層３を形成するためのプロトン照射方法以外の製造方法は、実施の形態１にかかる半導体装置の製造方法と同様である。このため、ｎ型ＦＳ層３を形成するためのプロトン照射方法についてのみ説明する（実施の形態３においても同様）。
実施の形態２にかかるプロトン照射方法について具体的に説明する。図５（ａ）〜５（ｃ）には、１〜３回目のプロトン照射およびアニール処理後のｎ型ＦＳ層３の不純物濃度プロファイルを示す。図５（ａ）に示すように、１回目のプロトン照射により基板裏面から所定の深さに１段目１６ａのプロトンピークを形成することにより、実施の形態１と同様に、基板裏面と１段目１６ａのプロトンピーク位置との間にディスオーダー１７の領域（点線で囲む部分）が形成される。
そこで、１回目のプロトン照射により形成されたディスオーダー１７の分布をＳＲ法により測定する。そして、１回目のプロトン照射により形成されたディスオーダー１７の領域中の基板裏面から深めの位置（例えば図５（ａ）に矢印で示す２段目照射位置）に２回目のプロトン照射を行う。これにより、図５（ｂ）に示すように、ディスオーダー１７の領域中の基板裏面から深めの位置に２段目１６ｂのプロトンピークが形成され、基板裏面から深めの位置におけるディスオーダー１７を無くすまたはディスオーダー１７の度合いを小さくすることができる。
基板裏面と２段目１６ｂのプロトンピーク位置との間にディスオーダー１７の領域が残った場合、基板裏面と２段目１６ｂのプロトンピーク位置との間に残ったディスオーダー１７の領域に（例えば図５（ｂ）に矢印で示す３段目照射位置）に３回目のプロトン照射を行う。これにより、図５（ｃ）に示すように、基板裏面から浅い位置に３段目１６ｃのプロトンピークが形成され、ｎ型ＦＳ層３全体のディスオーダー１７を無くすまたはディスオーダー１７の度合いを小さくすることができる。
上述した実施の形態２にかかるプロトン照射方法では、３回目のプロトン照射によってｎ型ＦＳ層３全体のディスオーダー１７が無くなるまたはディスオーダー１７の度合いが小さくなる場合を例示したが、基板裏面と３段目１６ｃのプロトンピーク位置との間にディスオーダー１７の領域が残った場合には、基板裏面と３段目１６ｃのプロトンピーク位置との間に残ったディスオーダー１７の領域中の深めの位置にさらに４回目のプロトン照射を行えばよい。
このように、基板裏面とｍ段目１６ｎのプロトンピーク位置との間にディスオーダー１７の領域が残った場合、この残ったディスオーダー１７の領域中の基板裏面から深めの位置にｍ＋１回目のプロトン照射を行うことを繰り返す（ｍ＝１，２，・・・、ｎ＝ａ，ｂ，・・・）。これにより、基板裏面から浅い位置側に残るディスオーダー１７の領域を徐々に小さくする。特に限定しないが、ディスオーダー１７の無いｎ型ＦＳ層３の不純物濃度プロファイルを得た場合の、３回のプロトン照射の具体的なイオン注入条件の一例を以下に示す。
１回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ２．０ＭｅＶ（平均飛程４７．７μｍ）および３×１０13／ｃｍ2である。２回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ１．５ＭｅＶ（平均飛程３０．３μｍ）および３×１０13／ｃｍ2である。３回目のプロトン照射の加速エネルギーおよびドーズ量は、それぞれ０．５ＭｅＶ（平均飛程６．０μｍ）および２×１０14／ｃｍ2である。プロトン照射後のアニール処理は、還元雰囲気中（例えば水素濃度３％の水素雰囲気、もしくは水素を含む窒素雰囲気）において、３８０℃程度の温度で５時間程度とするのが好ましい。プロトン照射後のアニール処理条件は、要求されるｎ型ＦＳ層３の仕様により、例えば３００℃〜４５０℃程度の温度で１〜１０時間程度としてもよい。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図６は、実施の形態３にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルを示す特性図である。実施の形態３にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ディスオーダー２７を無くすまたはディスオーダー２７の度合いを小さくするための複数回のプロトン照射を、ディスオーダー２７の領域中の基板裏面から浅い位置側から深い位置側へ向かって順に行う点である。
実施の形態３にかかるプロトン照射方法について具体的に説明する。図６（ａ）〜６（ｃ）には、１〜３回目のプロトン照射およびアニール処理後のｎ型ＦＳ層３の不純物濃度プロファイルを示す。図６（ａ）に示すように、１回目のプロトン照射により基板裏面から所定の深さに１段目２６ａのプロトンピークを形成することにより、実施の形態１と同様に、基板裏面と１段目２６ａのプロトンピーク位置との間にディスオーダー２７の領域（点線で囲む部分）が形成される。
そこで、１回目のプロトン照射により形成されたディスオーダー２７の領域中の基板裏面から浅めの位置（例えば図６（ａ）に矢印で示す２段目照射位置）に２回目のプロトン照射を行う。これにより、図６（ｂ）に示すように、ディスオーダー２７の領域中の基板裏面から浅めの位置に２段目２６ｂのプロトンピークが形成され、この位置におけるディスオーダー２７を無くすまたはディスオーダー２７の度合いを小さくすることができる。
１段目２６ａのプロトンピーク位置と２段目２６ｂのプロトンピーク位置との間にディスオーダー２７の領域が残った場合、１段目２６ａのプロトンピーク位置と２段目２６ｂのプロトンピーク位置との間に残ったディスオーダー２７の領域に（例えば図６（ｂ）に矢印で示す３段目照射位置）に３回目のプロトン照射を行う。これにより、図６（ｃ）に示すように、１段目２６ａのプロトンピーク位置と２段目２６ｂのプロトンピーク位置との間に３段目２６ｃのプロトンピークが形成され、ｎ型ＦＳ層３全体のディスオーダー２７を無くすまたはディスオーダー２７の度合いを小さくすることができる。
図７は、実施の形態３にかかる半導体装置のｎ型ＦＳ層の不純物濃度プロファイルの別の一例を示す特性図である。図７（ａ），７（ｂ）に示すように２，３回目のプロトン照射により２，３段目２６ｂ，２６ｃのプロトンピークを形成した後に、１段目２６ａのプロトンピーク位置と３段目２６ｃのプロトンピーク位置との間にディスオーダー２７の領域が残った場合、残ったディスオーダー２７の領域（例えば図７（ｂ）に矢印で示す４段目照射位置）にさらに４回目のプロトン照射を行ってもよい。
４回目のプロトン照射により、図７（ｃ）に示すように、１段目２６ａのプロトンピーク位置と３段目２６ｃのプロトンピーク位置との間に４段目２６ｄのプロトンピークが形成され、ｎ型ＦＳ層３全体のディスオーダー２７を無くすまたはディスオーダー２７の度合いを小さくすることができる。
このように、ｍ＋１回目のプロトン照射後に、１段目２６ａのプロトンピーク位置とｍ＋１段目２６ｎのプロトンピーク位置との間にディスオーダー２７の領域が残った場合、１段目２６ａのプロトンピーク位置とｍ＋１段目２６ｎのプロトンピーク位置との間のディスオーダー２７の領域に対してｍ＋２回目のプロトン照射を行う（ｍ＝２，３，・・・、ｎ＝ｂ，ｃ，・・・）。これにより、プロトンピーク位置間に残るディスオーダー２７の領域を徐々に小さくする。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
１段目のプロトンピーク位置の好ましい位置について、以下に説明する。図１１は、ＩＧＢＴのターンオフ時の発振波形である。コレクタ電流が定格電流の１／１０以下の場合、蓄積キャリアが少ないために、ターンオフが終わる手前で発振することがある。コレクタ電流をある値に固定して、異なる電源電圧ＶCCにてＩＧＢＴをターンオフさせる。このとき、ＶCCがある所定の値を超えると、コレクタ・エミッタ間電圧波形において、通常のオーバーシュート電圧のピーク値を超えた後に、付加的なオーバーシュートが発生するようになる。そして、この付加的なオーバーシュート（電圧）がトリガーとなり、以降の波形が振動する。ＶCCがこの所定の値をさらに超えると、付加的なオーバーシュート電圧がさらに増加し、以降の振動の振幅も増加する。このように、電圧波形が振動を始める閾値電圧を発振開始閾値ＶRROと呼ぶ。このＶRROが高ければ高いほど、ＩＧＢＴはターンオフ時に発振しないことを示すので、好ましい。
発振開始閾値ＶRROは、ＩＧＢＴのｐ型ベース層とｎ-ドリフト層とのｐｎ接合からｎ-ドリフト層を広がる空乏層（厳密には、正孔が存在するので空間電荷領域）が、複数のプロトンピークのうち最初に達する１段目のプロトンピークの位置に依存する。その理由は、次のとおりである。ターンオフ時に空乏層が表面のｐ型ベース層からｎ-ドリフト層を広がるときに、空乏層端が１つ目のｎ型ＦＳ層に達することでその広がりが抑えられ、蓄積キャリアの掃き出しが弱まる。その結果、キャリアの枯渇が抑制され、発振が抑えられる。
ターンオフ時の空乏層は、ｐベース層とｎ-ドリフト層とのｐｎ接合からコレクタ電極に向かって深さ方向に沿って広がる。このため、空乏層端が最初に達するｎ型ＦＳ層のピーク位置は、ｐｎ接合に最も近いｎ型ＦＳ層となる。そこで、ｎ-型半導体基板の厚さ（エミッタ電極とコレクタ電極とに挟まれた部分の厚さ）をＷ０、空乏層端が最初に達するｎ型ＦＳ層のピーク位置の、コレクタ電極とｎ-型半導体基板の裏面との界面からの深さ（以下、裏面からの距離とする）をＸとする。ここで、距離指標Ｌを導入する。距離指標Ｌは、下記の（２）式であらわされる。
Figure 2015130523
上記（２）式に示す距離指標Ｌは、ターンオフ時に、コレクタ・エミッタ間電圧ＶCEが電源電圧ＶCCとなるときに、ｐｎ接合からｎ-ドリフト層２１に広がる空乏層（空間電荷領域）の端部（空乏層端）の、ｐｎ接合からの距離を示す指標である。平方根の内部の分数の中で、分母はターンオフ時の空間電荷領域（簡単には、空乏層）の空間電荷密度を示している。周知のポアソンの式は、ｄｉｖＥ＝ρ／εで表され、Ｅは電界強度、ρは空間電荷密度でρ＝ｑ（ｐ−ｎ＋Ｎd−Ｎa）である。ｑは電荷素量、ｐは正孔濃度、ｎは電子濃度、Ｎdはドナー濃度、Ｎaはアクセプタ濃度、εは誘電率であり、εSは半導体の誘電率である。
この空間電荷密度ρは、ターンオフ時に空間電荷領域（空乏層）を駆け抜ける正孔の濃度ｐとｎ-ドリフト層の平均的なドナー濃度Ｎｄｍで記述され、電子濃度はこれらよりも無視できるほど低く、アクセプタが存在しないため、ρ≒ｑ（ｐ＋Ｎｄｍ）と表すことができる。このときの正孔濃度ｐは、ＩＧＢＴの遮断電流によって決まり、特に素子の定格電流密度が通電している状況を想定するため、ｐ＝ＪF／（ｑｖsat）で表される。ＪFは素子の定格電流密度、ｖsatはキャリアの速度が所定の電界強度で飽和した飽和速度である。
上記ポアソンの式を距離ｘで２回積分し、電圧ＶとしてＥ＝−ｇｒａｄＶ（周知の電界Ｅと電圧Ｖとの関係）であるため、境界条件を適当にとれば、Ｖ＝（１／２）（ρ／ε）ｘ2となる。この電圧Ｖが、定格電圧ＢＶの１／２としたときに得られる空間電荷領域の長さｘを、上記の距離指標Ｌとしている。その理由は、インバーター等の実機では、電圧Ｖとなる動作電圧（電源電圧）を、定格電圧の半値程度とするためである。ＦＳ層は、ドーピング濃度をｎ-ドリフト層よりも高濃度とすることで、ターンオフ時に広がる空間電荷領域の伸びを、ｎ型ＦＳ層において広がり難くする機能を有する。ＩＧＢＴのコレクタ電流がＭＯＳゲートのオフにより遮断電流から減少を始めるときに、空乏層が最初に達するＦＳ層のピーク位置が、この空間電荷領域内にあれば、蓄積キャリアがｎ-ドリフト層に残存した状態で、空間電荷領域の伸びを抑えることができるので、残存キャリアの掃出しが抑えられる。
実際のターンオフ動作は、例えばＩＧＢＴモジュールを周知のＰＷＭインバーターでモーター駆動するときには、電源電圧や遮断電流が固定ではなく可変である。よって、このような場合では、空乏層が最初に達するｎ型ＦＳ層のピーク位置の好ましい位置に、ある程度の幅を持たせる必要がある。発明者らの検討の結果、空乏層が最初に達するｎ型ＦＳ層のピーク位置の裏面からの距離Ｘは、図１３に示すようになる。図１３は、本発明にかかる半導体装置において空乏層が最初に達するＦＳ層の位置条件を示す図表である。図１３には、定格電圧が６００Ｖ〜６５００Ｖのそれぞれにおいて、最初に空乏層端が達するｎ型ＦＳ層のピーク位置の裏面からの距離Ｘを示す。ここで、Ｘ＝Ｗ０−γＬとおき、γは係数である。このγを、０．７〜１．６まで変化させたときのＸを示している。
図１３に示すように、各定格電圧では、素子（ＩＧＢＴ）が定格電圧よりも１０％程度高い耐圧を持つように、安全設計をする。そして、オン電圧やターンオフ損失がそれぞれ十分低くなるように、図１３に示すようにｎ-型半導体基板の総厚（研削等によって薄くした後の仕上がり時の厚さ）およびｎ-ドリフト層の平均的な比抵抗とする。平均的とは、ＦＳ層を含めたｎ-ドリフト層全体の平均濃度および比抵抗である。定格電圧によって、定格電流密度も図１３に示したような典型値となる。定格電流密度は、定格電圧と定格電流密度との積によって決まるエネルギー密度が、およそ一定の値となるように設定され、ほぼ図１３に示す値のようになる。これらの値を用いて上記（２）式に従い距離指標Ｌを計算すると、距離指標Ｌは図１３に記載した値となる。最初に空乏層端が達するｎ型ＦＳ層のピーク位置の裏面からの距離Ｘは、この距離指標Ｌに対してγを０．７〜１．６とした値をｎ-型半導体基板の厚さＷ０から引いた値となる。
これら距離指標Ｌおよびｎ-型半導体基板の厚さＷ０の値に対して、ターンオフ発振が十分抑えられるような、最初に空乏層端が達するＦＳ層のピーク位置の裏面からの距離Ｘは、次のようになる。図９は、電圧波形が振動を始める閾値電圧について示す特性図である。図９には、このγに対する、ＶRROの依存性を、典型的ないくつかの定格電圧（６００Ｖ、１２００Ｖ、３３００Ｖ）について示す。ここで、縦軸は、ＶRROを定格電圧Ｖrateで規格化した値とする。３つの定格電圧ともに、γが１．４以下でＶRROが急激に高くできることが分かる。γが０．８〜１．３の範囲で、いずれの定格電圧もＶRROを十分高くできる領域である。より好ましくは、γが０．９〜１．２の範囲であれば、ＶRROを最も高くできる。
この図９で重要な点は、いずれの定格電圧においても、ＶRROを十分高くできるγの範囲は、ほぼ同じ（０．８〜１．３）ことである。これは、空乏層が最初に到達するｎ型ＦＳ層のピーク位置の裏面からの距離Ｘの範囲を、Ｗ０−Ｌ（すなわちγ＝１）を中心にとすることが最も効果的なためである。この特徴は、定格電圧と定格電流密度との積が略一定となることに起因する。そのため、最初に空乏層端が達するｎ型ＦＳ層のピーク位置の裏面からの距離Ｘを上記範囲とすることで、ターンオフ時にＩＧＢＴは蓄積キャリアを十分残存させることができ、ターンオフ時の発振現象を抑えることができる。したがって、いずれの定格電圧においても、最初に空乏層端が達するｎ型ＦＳ層のピーク位置の裏面からの距離Ｘは、距離指標Ｌの係数γを上述の範囲とすることがよい。これにより、ターンオフ時の発振現象を効果的に抑制できる。
上記のγの範囲を満たすように、空乏層が最初に達するＦＳ層のピーク位置の裏面からの距離Ｘを有するｎ型ＦＳ層を実際にプロトン照射で形成するには、プロトンの加速エネルギーを、以下に示す図１２の特性グラフから決めればよい。
発明者らは鋭意研究の結果、プロトンの飛程Ｒｐ（ｎ型ＦＳ層のピーク位置）と、プロトンの加速エネルギーＥについて、プロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）をｘ、プロトンの加速エネルギーＥの対数ｌｏｇ（Ｅ）をｙとすると、下記（３）式の関係があることを見出した。
ｙ＝−０．００４７ｘ4＋０．０５２８ｘ3−０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４ ・・・（３）
上記（３）式を示す特性グラフを図１２に示す。図１２は、本発明にかかる半導体装置のプロトンの飛程とプロトンの加速エネルギーとの関係を示す特性図である。図１２には、プロトンの所望の飛程を得るためのプロトンの加速エネルギーを示す。図１２の横軸はプロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）であり、ｌｏｇ（Ｒｐ）の軸数値の下側の括弧内に対応する飛程Ｒｐ（μｍ）を示す。また、縦軸はプロトンの加速エネルギーＥの対数ｌｏｇ（Ｅ）であり、ｌｏｇ（Ｅ）の軸数値の左側の括弧内に対応するプロトンの加速エネルギーＥを示す。上記（３）式は、プロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）と加速エネルギーの対数ｌｏｇ（Ｅ）との各値をｘ（＝ｌｏｇ（Ｒｐ））の４次の多項式でフィッティングさせた式である。
なお、上記のフィッティング式を用いて所望のプロトンの平均飛程Ｒｐからプロトン照射の加速エネルギーＥを算出・設定し、プロトンをシリコンに注入した場合の、実際の加速エネルギーＥ’と実際に広がり抵抗（ＳＲ）測定法等によって得られた平均飛程Ｒｐ’
（プロトンピーク位置）との関係は、以下のように考えればよい。加速エネルギーの算出値Ｅに対して、実際の加速エネルギーＥ’がＥ±５％程度の範囲にあれば、実際の飛程Ｒ
ｐ’も所望のＲｐに対して±５％程度の範囲に収まり、測定誤差の範囲内となる。そのた
め、実際の平均飛程Ｒｐ’のＲｐからのバラつきが、ＩＧＢＴの電気的特性へ与える影響
は、無視できる程度に十分小さい。よって、実際の加速エネルギーＥ’が算出値Ｅ±５％
の範囲にあれば、実際の平均飛程Ｒｐ’は実質的に設定どおりのＲｐであると判断するこ
とができる。実際の加速器では、加速エネルギーＥと飛程Ｒｐはいずれも上記の範囲（±５％）に収まり得るので、Ｅ’とＲｐ’は、所望のＲｐと算出値Ｅで表される上述のフィ
ッティング式に従っていると考えて、全く差支えない。
上記（３）式を用いることにより、所望のプロトンの飛程Ｒｐを得るのに必要なプロトンの加速エネルギーＥを求めることができる。上述したＦＳ層を形成するためのプロトンの各加速エネルギーＥも、上記（３）式を用いており、実際に上記の加速エネルギーでプロトンを照射した試料を周知の広がり抵抗測定法（ＳＲ法）にて測定した実測値ともよく一致する。したがって、上記（３）式を用いることで、極めて精度よく、プロトンの飛程Ｒｐに基づいて必要なプロトンの加速エネルギーＥを予測することが可能となった。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明では、ＩＧＢＴを例に説明しているが、これに限らず、ダイオードなどにも適用することができる。また、本発明は、例えば耐圧６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、４５００Ｖおよび６０００Ｖなどの半導体装置に適用可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、コンバーター、インバーターなどの電力変換装置などに使用されるパワー半導体装置に有用である。
１ ｎ-ドリフト層（高抵抗半導体層）
２ ｎ+エミッタ層
３ ｎ型ＦＳ層
４ ｐコレクタ層
６ａ，１６ａ，２６ａ １段目
６ｂ，１６ｂ，２６ｂ ２段目
６ｃ，１６ｃ，２６ｃ ３段目
６ｄ，２６ｄ ４段目
７ ディスオーダー
１０ ＩＧＢＴ

Claims (20)

  1. ｎ型半導体基板の一方の主面側に設けられた耐圧保持用ｐｎ接合と、
    前記ｎ型半導体基板の他方の主面側の内部に設けられ、かつ前記ｎ型半導体基板よりも低抵抗な、前記耐圧保持用ｐｎ接合からの空乏層の広がりを抑えるためのｎ型フィールドストップ層と、
    を備え、
    前記ｎ型フィールドストップ層は、前記ｎ型半導体基板の深さ方向の異なる位置に複数の不純物濃度ピークを有する不純物濃度分布をなし、
    複数の前記不純物濃度ピークのうち、最も前記ｎ型半導体基板の一方の主面側の前記不純物濃度ピークは、前記ｎ型半導体基板の他方の主面から１５μｍ以上の深さに位置し、
    前記ｎ型フィールドストップ層の前記不純物濃度ピークの位置と前記ｎ型半導体基板の他方の主面との距離は、当該不純物濃度ピークの位置と当該不純物濃度ピークの前記ｎ型半導体基板の一方の主面側に隣り合う前記不純物濃度ピークの位置との距離よりも大きいことを特徴とする半導体装置。
  2. 複数の前記不純物濃度ピークのうち、最も前記ｎ型半導体基板の一方の主面側の第１不純物濃度ピークと、前記第１不純物濃度ピークの前記ｎ型半導体基板の他方の主面側に隣り合う第２不純物濃度ピークとの距離は、前記第２不純物濃度ピークの位置と前記ｎ型半導体基板の他方の主面との距離よりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記ｎ型フィールドストップ層は、前記第１不純物濃度ピークと前記第２不純物濃度ピークとの間に第３不純物濃度ピークを有することを特徴とする請求項２に記載の半導体装置。
  4. 前記ｎ型フィールドストップ層は、前記第２不純物濃度ピークと前記ｎ型半導体基板の他方の主面との間に第４不純物濃度ピークを有し、
    前記ｎ型半導体基板の他方の主面と前記第４不純物濃度ピークの位置との距離は、前記第２不純物濃度ピークの位置と前記第４不純物濃度ピークの位置との距離よりも小さいことを特徴とする請求項２または３に記載の半導体装置。
  5. 前記不純物濃度ピークは、３つ以上存在することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 複数の前記不純物濃度ピークのうち、最も前記ｎ型半導体基板の他方の主面側の前記不純物濃度ピークは、前記ｎ型半導体基板の他方の主面から６μｍ以上１５μｍ以下の深さに位置することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記ｎ型フィールドストップ層は、プロトン照射により前記ｎ型半導体基板の内部に形成された結晶欠陥がドナー化されてなる領域であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記ｎ型フィールドストップ層は、前記不純物濃度ピークとなる第１箇所と、前記第１箇所から前記ｎ型半導体基板の両主面側に向かって低下する濃度勾配をもつ第２箇所とからなる前記不純物濃度分布を有することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. オフ時に前記耐圧保持用ｐｎ接合から広がる空乏層の端部の、前記耐圧保持用ｐｎ接合からの距離を示す距離指標を下記（１）式とし、前記ｎ型半導体基板の厚さをＷ０としたときに、前記ｎ型フィールドストップ層の、前記空乏層が最初に到達する前記不純物濃度ピークの位置の、前記ｎ型半導体基板の他方の主面からの距離Ｘは、Ｗ０−１．４Ｌ≦Ｘ≦Ｗ０−０．８Ｌを満たすことを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
    Figure 2015130523
     ただし、Ｖrateは定格電圧、εsは半導体の誘電率、ｑは電荷素量、ＪFは定格電流密度、ｖsatはキャリアの飽和速度、Ｎdは前記ｎ型半導体基板の平均的なドナー濃度である。
  10. 前記距離Ｘは、Ｗ０−１．３Ｌ≦Ｘ≦Ｗ０−０．８Ｌを満たすことを特徴とする請求項９に記載の半導体装置。
  11. 前記距離Ｘは、Ｗ０−１．２Ｌ≦Ｘ≦Ｗ０−０．９Ｌを満たすことを特徴とする請求項１０に記載の半導体装置。
  12. ｎ型半導体基板の一方の主面側に設けられた耐圧保持用ｐｎ接合と、前記ｎ型半導体基板の他方の主面側の内部に設けられ、かつ前記ｎ型半導体基板よりも低抵抗な、前記耐圧保持用ｐｎ接合からの空乏層の広がりを抑えるためのｎ型フィールドストップ層と、を備えた半導体装置の製造方法であって、
    前記ｎ型半導体基板の他方の主面から複数回のプロトン照射を繰り返し行い、前記ｎ型半導体基板の他方の主面側の内部に前記ｎ型フィールドストップ層を形成するプロトン照射工程を含み、
    前記プロトン照射の飛程は、当該プロトン照射の飛程と、当該プロトン照射により形成される不純物濃度ピークに対して前記ｎ型半導体基板の一方の主面側に隣り合う不純物濃度ピークを形成する前記プロトン照射の飛程との差分よりも長く、
    複数回の前記プロトン照射のうちの第１プロトン照射によって、前記ｎ型半導体基板の他方の主面から１５μｍ以上の深さに、最も前記ｎ型半導体基板の一方の主面側に位置する第１不純物濃度ピークが形成されることを特徴とする半導体装置の製造方法。
  13. 前記第１プロトン照射の飛程と、前記第１不純物濃度ピークの前記ｎ型半導体基板の他方の主面側に隣り合う第２不純物濃度ピークを形成する第２プロトン照射の飛程との差分は、前記第２プロトン照射の飛程よりも小さいことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第１不純物濃度ピークの形成によって最もキャリア濃度が低くなった位置から前記ｎ型半導体基板の他方の主面までの距離と前記第２プロトン照射の飛程との差分は、前記第２プロトン照射の飛程よりも小さいことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第１不純物濃度ピークの形成によって最もキャリア濃度が低くなった位置付近に、前記第２プロトン照射によって前記第２不純物濃度ピークを形成することを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記第１不純物濃度ピークおよび前記第２不純物濃度ピークの形成によって前記第１不純物濃度ピークと前記第２不純物濃度ピークとの間に残った最もキャリア濃度が低い位置に、第３プロトン照射によって第３不純物濃度ピークを形成することを特徴とする請求項１３〜１５のいずれか一つに記載の半導体装置の製造方法。
  17. 前記第２プロトン照射よりも飛程の小さい第４プロトン照射によって、前記ｎ型半導体基板の他方の主面との距離が前記第２不純物濃度ピークの位置との距離よりも小さくなるように第４不純物濃度ピークを形成することを特徴とする請求項１３〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記プロトン照射は、３回以上行うことを特徴とする請求項１２〜１７のいずれか一つに記載の半導体装置の製造方法。
  19. 前記プロトン照射の飛程が、当該プロトン照射の飛程と、当該プロトン照射により形成される不純物濃度ピークに対して前記ｎ型半導体基板の一方の主面側に隣り合う不純物濃度ピークを形成する前記プロトン照射の飛程との差分よりも長くなるように、前記プロトン照射の加速エネルギーを設定することを特徴とする請求項１２〜１８のいずれか一つに記載の半導体装置の製造方法。
  20. 前記プロトン照射工程では、前記プロトン照射を繰り返す毎に、前回の前記プロトン照射で残されたディスオーダーによる移動度低下を補償するように次回の前記プロトン照射を行うことを特徴とする請求項１２〜１９のいずれか一つに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017201147A1 (de) 2016-03-18 2017-09-21 Mitsubishi Electric Corporation Halbleitervorrichtung
JPWO2019017034A1 (ja) * 2017-07-19 2020-03-19 三菱電機株式会社 半導体装置の製造方法および半導体装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5569532B2 (ja) * 2009-11-02 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2013141141A1 (ja) * 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法
WO2013147274A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
WO2014065080A1 (ja) 2012-10-23 2014-05-01 富士電機株式会社 半導体装置およびその製造方法
DE112014003712T5 (de) * 2013-12-16 2016-04-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN105793991B (zh) 2014-06-12 2019-03-19 富士电机株式会社 半导体装置
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
DE102014117538A1 (de) * 2014-11-28 2016-06-02 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung
WO2016203545A1 (ja) * 2015-06-16 2016-12-22 三菱電機株式会社 半導体装置の製造方法
WO2016204126A1 (ja) * 2015-06-17 2016-12-22 富士電機株式会社 半導体装置
CN107004723B (zh) * 2015-06-17 2021-03-09 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6351874B2 (ja) 2015-12-02 2018-07-04 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP6676988B2 (ja) 2016-01-29 2020-04-08 株式会社デンソー 半導体装置
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
JP6756376B2 (ja) * 2016-11-16 2020-09-16 富士電機株式会社 半導体装置
JP7020185B2 (ja) * 2017-03-15 2022-02-16 富士電機株式会社 半導体装置
JP6661575B2 (ja) * 2017-06-20 2020-03-11 三菱電機株式会社 半導体装置およびその製造方法
JP6787268B2 (ja) * 2017-07-20 2020-11-18 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法、ならびに固体撮像素子の製造方法
DE102017118975B4 (de) * 2017-08-18 2023-07-27 Infineon Technologies Ag Halbleitervorrichtung mit einem cz-halbleiterkörper und verfahren zum herstellen einer halbleitervorrichtung mit einem cz-halbleiterkörper
DE112019000094T5 (de) 2018-03-19 2020-09-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen einerhalbleitervorrichtung
JP7078133B2 (ja) * 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法
DE112020001029T5 (de) 2019-10-11 2021-11-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
DE112020001043T5 (de) * 2019-10-11 2021-12-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
DE112020001040T5 (de) * 2019-10-17 2021-12-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
JP6981582B2 (ja) * 2019-12-17 2021-12-15 富士電機株式会社 半導体装置
CN113471273A (zh) * 2020-03-31 2021-10-01 比亚迪半导体股份有限公司 绝缘栅双极型晶体管及制备方法、电子设备
US11527618B2 (en) 2020-07-18 2022-12-13 Semiconductor Components Industries, Llc Up-diffusion suppression in a power MOSFET
JP7567932B2 (ja) 2020-11-17 2024-10-16 富士電機株式会社 半導体装置の製造方法
JP7566609B2 (ja) 2020-12-11 2024-10-15 株式会社東芝 半導体装置
JP2024029821A (ja) 2022-08-23 2024-03-07 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001257A1 (en) * 2006-06-30 2008-01-03 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
WO2011052787A1 (ja) * 2009-11-02 2011-05-05 富士電機システムズ株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193218A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd 荷電粒子注入方法及び結晶欠陥層を有する半導体装置
EP1149626B1 (de) * 2000-04-27 2005-07-20 Sika Schweiz AG Statisches Mischelement und Statikmischer sowie Verwendung derselben
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP2004079878A (ja) 2002-08-21 2004-03-11 Toshiba Corp 半導体装置及びその製造方法
DE10349582B4 (de) 2003-10-24 2008-09-25 Infineon Technologies Ag Halbleiterdiode sowie dafür geeignetes Herstellungsverfahren
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005026408B3 (de) 2005-06-08 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
DE102005049506B4 (de) 2005-10-13 2011-06-09 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement
JP5228282B2 (ja) * 2006-03-28 2013-07-03 トヨタ自動車株式会社 電力用半導体装置及びその製造方法
US7989888B2 (en) 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
JP5320679B2 (ja) * 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
US8466491B2 (en) * 2011-05-12 2013-06-18 Infineon Technologies Austria Ag Semiconductor component with improved softness
WO2014065080A1 (ja) * 2012-10-23 2014-05-01 富士電機株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001257A1 (en) * 2006-06-30 2008-01-03 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
WO2011052787A1 (ja) * 2009-11-02 2011-05-05 富士電機システムズ株式会社 半導体装置および半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017201147A1 (de) 2016-03-18 2017-09-21 Mitsubishi Electric Corporation Halbleitervorrichtung
JP2017168776A (ja) * 2016-03-18 2017-09-21 三菱電機株式会社 半導体素子
US9773873B1 (en) 2016-03-18 2017-09-26 Mitsubishi Electric Corporation Semiconductor device
JPWO2019017034A1 (ja) * 2017-07-19 2020-03-19 三菱電機株式会社 半導体装置の製造方法および半導体装置
DE112018003666T5 (de) 2017-07-19 2020-05-07 Mitsubishi Electric Corporation Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement
US11676996B2 (en) 2017-07-19 2023-06-13 Mitsubishi Electric Corporation Method of manufacturing semiconductor device, and semiconductor device

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