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JP2015153948A - 絶縁ゲート型スイッチング素子を製造する方法及び絶縁ゲート型スイッチング素子 - Google Patents

絶縁ゲート型スイッチング素子を製造する方法及び絶縁ゲート型スイッチング素子 Download PDF

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Abstract

【課題】 絶縁ゲート型スイッチング素子において、高い短絡耐量と高いチャネル移動度を実現する技術を提供する。
【解決手段】 絶縁ゲート型スイッチング素子を製造する方法であって、半導体基板の表面に第２導電型不純物を注入することによってその表面に第２導電型の第２領域２７を形成する工程と、その表面上に第２領域２７よりも第２導電型不純物濃度が低い第２導電型の第３領域２６をエピタキシャル成長により形成する工程と、レンチゲート電極３４ｂを形成する工程を有する。
【選択図】図１

Description

本明細書が開示する技術は、絶縁ゲート型スイッチング素子に関する。
特許文献１には、ｎベース層と、ｐベース層と、ｎエミッタ層と、ゲート電極を有するＩＧＢＴが開示されている。ｐベース層は、ｐ型不純物濃度が高い高濃度ｐベース層と、ｐ型不純物濃度が低い低濃度ｐベース層を有している。高濃度ｐベース層はｎベース層に接しており、低濃度ｐベース層はｎエミッタ層に接している。ゲート電極にオン電位を印加すると、ｐベース層にチャネルが形成されて、ｎベース層からｎエミッタ層に向かって電子が流れる。このＩＧＢＴでは、コレクタ‐エミッタ間電圧が高くなると、高濃度ｐベース層の電位が上昇し、高濃度ｐベース層に形成されているチャネルがピンチオフし、ＩＧＢＴに流れる電流が飽和する。このため、このＩＧＢＴは、短絡耐量が高い。なお、特許文献１では、ＩＧＢＴに高濃度ｐベース層を設けた技術について説明しているが、ＭＯＳＦＥＴ等のような他の絶縁ゲート型スイッチング素子に高濃度ｐベース層を設けても、短絡耐量を向上させることができる。
特開２００１−２５０９４７号公報
上述した高濃度ｐベース層は、通常、半導体基板に対して所定の深さにｐ型不純物を注入することで形成される。ｐ型不純物を注入する際には、注入されたｐ型不純物が通過した半導体層内に多数の欠陥が形成される。すなわち、高濃度ｐベース層よりも浅い位置に存在する低濃度ｐベース層内に多数の欠陥が形成される。低濃度ｐベース層は、チャネルが形成される領域である。チャネルに多数の欠陥が存在していれば、チャネル移動度が低下し、素子のオン抵抗が上昇してしまう。
したがって、本明細書では、絶縁ゲート型スイッチング素子において、高い短絡耐量と高いチャネル移動度を実現する技術を提供する。
上述した問題に対し、高濃度ｐベース層と低濃度ｐベース層をエピタキシャル成長によって形成することが考えられる。この方法によれば、低濃度ｐベース層に欠陥が形成されることを抑制することができる。しかしながら、エピタキシャル成長によって高濃度ｐベース層を形成すると、高濃度ｐベース層の不純物濃度を正確に制御することが困難となる。その結果、絶縁ゲート型スイッチング素子を量産する際に、高濃度ｐベース層の不純物濃度のばらつきが大きくなり、これによってゲート電圧の閾値のばらつきが大きくなるという問題が生じる。したがって、本明細書では、以下の絶縁ゲート型スイッチング素子の製造方法を提案する。
本明細書が開示する絶縁ゲート型スイッチング素子の製造方法は、第１導電型の第１領域を有する半導体基板の表面に第２導電型不純物を注入することによって、前記半導体基板のうちの前記表面に露出する範囲に第２導電型の第２領域を形成する工程と、前記第２領域を形成した後に、前記表面上に前記第２領域よりも第２導電型不純物濃度が低い第２導電型の第３領域をエピタキシャル成長により形成する工程と、前記第３領域に接しており、前記第２領域及び前記第３領域によって前記第１領域から分離されている第１導電型の第４領域を形成する工程と、前記第２領域及び前記第３領域に対して絶縁膜を介して対向するトレンチゲート電極を形成する工程を有する。
この方法により製造される絶縁ゲート型スイッチング素子では、第２領域と第３領域にチャネルが形成される。この製造方法では、まず、第２導電型不純物注入によって、第２導電型不純物濃度が高い第２領域を形成する。そして、その後に、第２領域上に、エピタキシャル成長によって第２導電型不純物濃度が低い第３領域を形成する。第３領域が第２領域よりも後に形成されるため、第２領域を形成する際に第３領域に欠陥が形成されない。したがって、この方法により製造された絶縁ゲート型スイッチング素子は、チャネル移動度が高い。また、この方法により製造される絶縁ゲート型スイッチング素子では、チャネルの一部が第２導電型不純物濃度が高い第２領域に形成される。このため、この絶縁ゲート型スイッチング素子は短絡耐量が高い。また、この方法では、第２導電型不純物を注入することによって第２領域を形成するので、第２領域の第２導電型不純物濃度を正確に制御することができる。したがって、この方法によって製造される絶縁ゲート型スイッチング素子は、ゲート電圧の閾値のばらつきが小さい。
上述した方法においては、前記第３領域の第１導電型不純物濃度が、前記第１領域の第１導電型不純物濃度より低くてもよい。
この構成によれば、第３領域のチャネル移動度をさらに向上させることができる。
また、本明細書は、新たな絶縁ゲート型スイッチング素子を提供する。この絶縁ゲート型スイッチング素子は、第１導電型の第１領域と、前記第１領域上に形成されている第２導電型の第２領域と、前記第２領域上に形成されており、前記第２領域よりも第２導電型不純物濃度が低い第２導電型の第３領域と、前記第３領域に接しており、前記第２領域及び前記第３領域によって前記第１領域から分離されている第１導電型の第４領域と、前記第２領域及び前記第３領域に対して絶縁膜を介して対向するトレンチゲート電極を有する。前記第１領域及び前記第２領域の第１導電型不純物濃度が略一定であり、前記第２領域の厚み方向における第２導電型不純物濃度分布が、極大値を有しており、第３領域の第２導電型不純物濃度が略一定である。
この絶縁ゲート型スイッチング素子は、上述した方法によって製造することができる。したがって、この絶縁ゲート型半導体素子は、短絡耐量が高く、チャネル移動度が高い。また、この絶縁ゲート型スイッチング素子を量産したときに、ゲート電圧の閾値にばらつきが生じ難い。なお、この絶縁ゲート型スイッチング素子においても、前記第３領域の第１導電型不純物濃度が、前記第１領域の第１導電型不純物濃度より低くてもよい。なお、上記の「略一定」とは、各領域内の不純物濃度の最大値と最小値の差が、一般的な製造誤差レベル未満であることを意味する。
半導体装置１０の縦断面図。 図１のＩＩ−ＩＩ線における不純物濃度分布を示すグラフ。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。
図１に示す半導体装置１０は、ＳｉＣからなる半導体基板１２を有している。半導体基板１２の表面には、表面電極１４が形成されている。半導体基板１２の裏面には、裏面電極１８が形成されている。
半導体基板１２には、ソース領域２２、ボディコンタクト領域２４、低濃度ボディ領域２６、高濃度ボディ領域２７、ドリフト領域２８、ドレイン領域３０及びゲートトレンチ３４が形成されている。
ソース領域２２は、高濃度にｎ型不純物（本実施形態では窒素）を含むｎ型領域である。ソース領域２２は、半導体基板１２の上面に露出する範囲に形成されている。ソース領域２２は、表面電極１４に対してオーミック接続されている。
ボディコンタクト領域２４は、高濃度にｐ型不純物（本実施形態ではアルミニウム）を含むｐ型領域である。ボディコンタクト領域２４は、ソース領域２２が形成されていない位置において半導体基板１２の上面に露出するように形成されている。ボディコンタクト領域２４は、表面電極１４に対してオーミック接続されている。
低濃度ボディ領域２６は、低濃度にｐ型不純物を含むｐ型領域である。低濃度ボディ領域２６のｐ型不純物濃度は、ボディコンタクト領域２４のｐ型不純物濃度よりも低い。低濃度ボディ領域２６は、ソース領域２２及びボディコンタクト領域２４の下側に形成されており、これらの領域に接している。
高濃度ボディ領域２７は、比較的高濃度にｐ型不純物を含むｐ型領域である。高濃度ボディ領域２７のｐ型不純物濃度は、ボディコンタクト領域２４のｐ型不純物濃度よりも低い。また、高濃度ボディ領域２７のｐ型不純物濃度は、低濃度ボディ領域２６のｐ型不純物濃度よりも高い（より詳細には、高濃度ボディ領域２７のｐ型不純物濃度の平均値が、低濃度ボディ領域２６のｐ型不純物濃度の平均値よりも高い）。高濃度ボディ領域２７は、低濃度ボディ領域２６の下側に形成されており、低濃度ボディ領域２６に接している。高濃度ボディ領域２７は、低濃度ボディ領域２６によって、ソース領域２２から分離されている。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、高濃度ボディ領域２７の下側に形成されている。ドリフト領域２８は、高濃度ボディ領域２７に接しており、高濃度ボディ領域２７によって低濃度ボディ領域２６から分離されている。
ドレイン領域３０は、高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。ドレイン領域３０は、ドリフト領域２８の下側に形成されている。ドレイン領域３０は、ドリフト領域２８に接しており、ドリフト領域２８によって高濃度ボディ領域２７から分離されている。ドレイン領域３０は、半導体基板１２の下面に露出する範囲に形成されている。ドレイン領域３０は、裏面電極１８に対してオーミック接続されている。
半導体基板１２の上面には、複数のゲートトレンチ３４が形成されている。各ゲートトレンチ３４は、ソース領域２２と低濃度ボディ領域２６と高濃度ボディ領域２７を貫通し、ドリフト領域２８に達するように形成されている。各ゲートトレンチ３４内には、ゲート絶縁膜３４ａと、ゲート電極３４ｂが形成されている。ゲートトレンチ３４の内面は、ゲート絶縁膜３４ａによって覆われている。ゲートトレンチ３４内には、ゲート電極３４ｂが充填されている。ゲート電極３４ｂは、半導体基板１２の表面から高濃度ボディ領域２７よりも深い位置まで伸びている。ゲート電極３４ｂは、ゲート絶縁膜３４ａを介して、ソース領域２２、低濃度ボディ領域２６、高濃度ボディ領域２７及びドリフト領域２８と対向している。ゲート電極３４ｂは、ゲート絶縁膜３４ａによって、半導体基板１２から絶縁されている。ゲート電極３４ｂの上面は、絶縁層３４ｃによって覆われている。絶縁層３４ｃによって、ゲート電極３４ｂは表面電極１４から絶縁されている。
図２は、図１のＩＩ−ＩＩ線に沿った不純物濃度分布を示している。すなわち、半導体基板１２の厚み方向における低濃度ボディ領域２６、高濃度ボディ領域２７及びドリフト領域２８内の不純物濃度分布を示している。
低濃度ボディ領域２６内では、ｎ型不純物濃度が略一定の濃度Ｎ１で分布している。高濃度ボディ領域２７及びドリフト領域２８内では、ｎ型不純物が略一定の濃度Ｎ２で分布している。濃度Ｎ２は濃度Ｎ１より高い。すなわち、低濃度ボディ領域２６のｎ型不純物濃度の平均値は、高濃度ボディ領域２７及びドリフト領域２８のｎ型不純物濃度の平均値よりも低い。低濃度ボディ領域２６内では、ｐ型不純物濃度が略一定の濃度Ｎ３で分布している。高濃度ボディ領域２７内では、ｐ型不純物濃度が、ピーク濃度Ｎ４を有するように分布している。すなわち、高濃度ボディ領域２７の上端の深さでは、ｐ型不純物濃度は濃度Ｎ３である。高濃度ボディ領域２７の上端からドリフト領域２８側に向かうに従って、ｐ型不純物濃度が徐々に上昇する。ｐ型不純物濃度は、高濃度ボディ領域２７の略中央の深さにおいてピーク濃度Ｎ４となる。ピーク濃度Ｎ４の深さから下側では、ｐ型不純物濃度はドリフト領域２８側に向かうに従って徐々に低下する。ドリフト領域２８内では、ｐ型不純物濃度は略ゼロとなっている。なお、濃度Ｎ１、Ｎ２、Ｎ３は各領域内で一定であることが好ましいが、現実的には濃度Ｎ１、Ｎ２、Ｎ３に誤差範囲のばらつきが生じる。各不純物濃度のばらつきは、（最大値−最小値）／｛（最小値＋最大値）／２｝により定義することができる。低濃度ボディ領域２６のｎ型不純物濃度Ｎ１のばらつきは、±１０％以内であることが好ましい。低濃度ボディ領域２６のｐ型不純物濃度Ｎ３のばらつきは、±１０％以内であることが好ましい。高濃度ボディ領域２７及びドリフト領域２８内のｎ型不純物濃度のばらつきは、±７％以内であることが好ましい。
半導体基板１２内には、上述した構成によって、ＭＯＳＦＥＴが形成されている。ゲート電極３４ｂに閾値以上の電圧を印加することで、ゲート絶縁膜３４ａ近傍の低濃度ボディ領域２６及び高濃度ボディ領域２７（すなわち、ソース領域２２とドリフト領域２８に挟まれた範囲の低濃度ボディ領域２６及び高濃度ボディ領域２７）にチャネル３２が形成される。チャネル３２が形成されることで、電子が、ソース領域２２からドリフト領域２８に流れることが可能となる。ゲート電圧を閾値以下に低下させると、チャネル３２が消失し、ソース領域２２からドリフト領域２８に電子が流れなくなる。すなわち、ＭＯＳＦＥＴがオフする。本実施形態の半導体装置１０では、以下に説明するように、ＭＯＳＦＥＴの飽和チャネル電流が低く抑えられている。すなわち、ＭＯＳＦＥＴがオンしている際にソース‐ドレイン間に非常に高い電圧が印加されると、高濃度ボディ領域２７の電位が上昇する。すると、高濃度ボディ領域２７とゲート電極３４ｂの間の電位差が閾値未満となるため、高濃度ボディ領域２７にチャネル３２を維持することができなくなり、高濃度ボディ領域２７内においてチャネル３２がピンチオフする。これによって、チャネル３２に流れる電流が飽和する。このように、このＭＯＳＦＥＴは、飽和チャネル電流が低く、したがって、短絡耐量が高い。
次に、半導体装置１０の製造方法について説明する。まず、図３に示すＳｉＣからなるｎ型の半導体基板５０を用意する。半導体基板５０内では、ｎ型不純物が、上述したドリフト領域２８と略同じ濃度で均一に分布している。
まず、半導体基板５０の表面５２に、ｐ型不純物をイオン注入する。次に、半導体基板５０を熱処理することで、注入されたｐ型不純物を拡散させ、活性化させる。これによって、図４に示すように、半導体基板５０内の表面５２に露出する範囲に、ｐ型の高濃度ボディ領域２７が形成される。高濃度ボディ領域２７より下側のｎ型領域は、ドリフト領域２８に相当する。
上記のように、高濃度ボディ領域２７はｐ型不純物のイオン注入によって形成されるので、高濃度ボディ領域２７内では図２に示すようにｐ型不純物がピーク値Ｎ４を有するように、ガウス分布状に分布する。また、高濃度ボディ領域２７は、ｎ型の半導体基板５０にｐ型不純物を注入して形成された領域であるので、図２に示すように高濃度ボディ領域２７内のｎ型不純物濃度はドリフト領域２８と同様に均一となる。
次に、図５に示すように、半導体基板１２の表面（すなわち、高濃度ボディ領域２７上）に、ＳｉＣからなるｐ型層２６ａをエピタキシャル成長により形成する。後に詳述するが、ｐ型層２６ａの一部は、低濃度ボディ領域２６となる。ここでは、図２に示すように、ｐ型層２６ａ（すなわち、低濃度ボディ領域２６）のｐ型不純物濃度が濃度Ｎ３で略一定となり、ｐ型層２６ａ（すなわち、低濃度ボディ領域２６）のｎ型不純物濃度が濃度Ｎ１で略一定となるように、エピタキシャル成長の工程条件を調整する。エピタキシャル成長によれば、図２の低濃度ボディ領域２６内の分布のように各不純物濃度が略一定の値で分布するようにｐ型層２６ａを形成することができる。
次に、イオン注入及び熱拡散によって、図６に示すように、ｐ型層２６ａの表面に露出する範囲に、ソース領域２２及びボディコンタクト領域２４を形成する。ｐ型層２６ａのうち、ソース領域２２及びボディコンタクト領域２４とならなかった下側の領域が、低濃度ボディ領域２６となる。
次に、図７に示すように、ゲートトレンチ３４、ゲート絶縁膜３４ａ及びゲート電極３４ｂを形成する。その後、表面側の必要な加工（表面電極１４の形成等）を形成し、裏面側の必要な加工（裏面研磨、裏面電極１８の形成等）を行うことで、図１の半導体装置１０が完成する。
上述した製造方法では、イオン注入によって図４に示すように高濃度ボディ領域２７を形成した後に、高濃度ボディ領域２７上に低濃度ボディ領域２６をエピタキシャル成長させる。このため、低濃度ボディ領域２６は、高濃度ボディ領域２７を形成するためのイオン注入によってダメージを受けていない（すなわち、高濃度ボディ領域２７を形成するためのイオン注入によって低濃度ボディ領域２６に結晶欠陥が形成されていない）。また、図６に示すようにイオン注入によってソース領域２２及びボディコンタクト領域２４を形成する工程でも、低濃度ボディ領域２６にはイオンが注入されておらず、この工程でも低濃度ボディ領域２６にほとんど結晶欠陥が形成されていない。このため、低濃度ボディ領域２６内に存在する結晶欠陥は極めて少ない。上述したように、低濃度ボディ領域２６にはチャネル３２が形成される。低濃度ボディ領域２６内に存在する結晶欠陥が極めて少ないので、低濃度ボディ領域２６に形成されるチャネル３２の移動度は非常に高い。したがって、この半導体装置１０は、オン電圧が低い。
また、上述した製造方法では、低濃度ボディ領域２６のｎ型不純物濃度が、半導体基板５０のｎ型不純物濃度よりも低くなるように低濃度ボディ領域２６を形成する。チャネル３２に存在するｎ型不純物は、電子を散乱するため、チャネル３２の移動度を低下させる。半導体装置１０では、低濃度ボディ領域２６のｎ型不純物濃度が半導体基板５０のｎ型不純物濃度よりも低くなっていることによっても、低濃度ボディ領域２６に形成されるチャネル３２の移動度が向上されている。これによって、半導体装置１０のオン電圧がより低減されている。
また、ゲート電圧の閾値は、チャネル３２のうちの最もｐ型不純物濃度が高い領域のｐ型不純物濃度によって定まる。上述した実施形態では、高濃度ボディ領域２７内のｐ型不純物濃度のピーク濃度Ｎ４によってゲート電圧の閾値が決まる。上述した製造方法では、高濃度ボディ領域２７をイオン注入によって形成する。イオン注入によれば、高濃度ボディ領域２７のｐ型不純物濃度（すなわち、ピーク濃度Ｎ４）を正確に制御することができる。すなわち、仮に、高濃度ボディ領域２７をエピタキシャル成長により形成することを考えた場合、エピタキシャル層の不純物濃度は成長工程における温度の影響によって大きく変動するため、高濃度ボディ領域２７の濃度を正確に制御することが困難である。これに対し、上述した実施形態のようにイオン注入によって高濃度ボディ領域２７を形成する場合には、エピタキシャル成長によって形成する場合に比べてばらつき要因が小さいため、高濃度ボディ領域２７のｐ型不純物濃度を正確に制御することができる。したがって、上述した実施形態によれば、半導体装置１０を量産した場合に、ゲート電圧の閾値のばらつきを抑制することができる。
以上に説明したように、実施形態の製造方法及び半導体装置１０によれば、ＭＯＳＦＥＴのチャネル移動度を向上させ、ＭＯＳＦＥＴの短絡耐量を向上させ、ゲート電圧の閾値のばらつきを抑制することができる。
なお、上述した実施例では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴ等の他の絶縁ゲート型スイッチング素子に本明細書に開示の技術を適用してもよい。また、上述した実施形態では、半導体基板５０がＳｉＣにより構成されていたが、他の半導体材料からなる半導体基板に本明細書に開示の技術を適用してもよい。但し、本明細書に開示の技術は、以下の理由により、ＳｉＣ製の半導体基板で特に有用である。すなわち、ＳｉＣ製の半導体基板では、イオン注入により半導体基板に注入された不純物の活性化率が極めて低い。したがって、仮に、低濃度ボディ領域２６に不純物がイオン注入された場合を考えると、注入された不純物の多くが活性化せず、低濃度ボディ領域２６に結晶欠陥が多く残る。このため、ＳｉＣ製の半導体基板に本明細書に開示の技術を適用して低濃度ボディ領域２６へのイオン注入を回避することで、ＳｉＣ製の絶縁ゲート型スイッチング素子のチャネル移動度を大きく改善することができる。また、ＳｉＣ層をエピタキシャル成長させる場合に必要な温度は、約１６００℃であり、Ｓｉ層を成長させる場合の温度（約１１００℃）よりもかなり高い。このため、ＳｉＣ層をエピタキシャル成長させる工程では特に温度の制御が困難であり、このために、エピタキシャル層の不純物濃度にばらつきが生じやすい。したがって、仮に、ＳｉＣ製の高濃度ボディ領域２７をエピタキシャル成長により形成した場合を考えると、高濃度ボディ領域２７の不純物濃度にばらつきが生じやすく、その結果、ゲート電圧の閾値にばらつきが生じ易い。これに対し、本明細書に開示の技術を適用して高濃度ボディ領域２７をイオン注入により形成すれば、ＳｉＣ製の高濃度ボディ領域２７のｐ型不純物濃度を正確に制御することが可能となり、ゲート閾値電圧のばらつきを大きく改善することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：表面電極
１８：裏面電極
２２：ソース領域
２４：ボディコンタクト領域
２６：低濃度ボディ領域
２６ａ：ｐ型層
２７：高濃度ボディ領域
２８：ドリフト領域
３０：ドレイン領域
３２：チャネル
３４：ゲートトレンチ
３４ａ：ゲート絶縁膜
３４ｂ：ゲート電極
３４ｃ：絶縁層
５０：半導体基板
５２：表面

Claims (4)

  1. 絶縁ゲート型スイッチング素子を製造する方法であって、
    第１導電型の第１領域を有する半導体基板の表面に第２導電型不純物を注入することによって、前記半導体基板のうちの前記表面に露出する範囲に第２導電型の第２領域を形成する工程と、
    前記第２領域を形成した後に、前記表面上に前記第２領域よりも第２導電型不純物濃度が低い第２導電型の第３領域をエピタキシャル成長により形成する工程と、
    前記第３領域に接しており、前記第２領域及び前記第３領域によって前記第１領域から分離されている第１導電型の第４領域を形成する工程と、
    前記第２領域及び前記第３領域に対して絶縁膜を介して対向するトレンチゲート電極を形成する工程、
    を有する方法。
  2. 前記第３領域の第１導電型不純物濃度が、前記第１領域の第１導電型不純物濃度より低い請求項１の方法。
  3. 絶縁ゲート型スイッチング素子であって、
    第１導電型の第１領域と、
    前記第１領域上に形成されている第２導電型の第２領域と、
    前記第２領域上に形成されており、前記第２領域よりも第２導電型不純物濃度が低い第２導電型の第３領域と、
    前記第３領域に接しており、前記第２領域及び前記第３領域によって前記第１領域から分離されている第１導電型の第４領域と、
    前記第２領域及び前記第３領域に対して絶縁膜を介して対向するトレンチゲート電極、
    を有しており、
    前記第１領域及び前記第２領域の第１導電型不純物濃度が略一定であり、
    前記第２領域の厚み方向における第２導電型不純物濃度分布が、極大値を有しており、
    第３領域の第２導電型不純物濃度が略一定である、
    絶縁ゲート型スイッチング素子。
  4. 前記第３領域の第１導電型不純物濃度が、前記第１領域の第１導電型不純物濃度より低い請求項３の絶縁ゲート型スイッチング素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020123607A (ja) * 2019-01-29 2020-08-13 トヨタ自動車株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
JP6731571B2 (ja) * 2016-12-27 2020-07-29 株式会社デンソー ＳｉＣ−ＭＯＳＦＥＴの製造方法
US10431465B2 (en) * 2017-09-18 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
JP2019091796A (ja) * 2017-11-14 2019-06-13 トヨタ自動車株式会社 スイッチング素子とその製造方法
CN108831832B (zh) * 2018-05-07 2020-08-14 株洲中车时代电气股份有限公司 沟槽台阶栅igbt芯片的制作方法
DE102018123164B3 (de) * 2018-09-20 2020-01-23 Infineon Technologies Ag Halbleitervorrichtung, die eine graben-gatestruktur enthält, und herstellungsverfahren
DE102018123210B3 (de) * 2018-09-20 2020-02-27 Infineon Technologies Ag Siliziumkarbid-Bauelemente und Verfahren zum Bilden von Siliziumkarbid-Bauelementen

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250947A (ja) * 2000-03-06 2001-09-14 Toshiba Corp 電力用半導体素子およびその製造方法
JP2010147228A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012069933A (ja) * 2010-08-26 2012-04-05 Shindengen Electric Mfg Co Ltd トレンチゲート型パワー半導体装置及びその製造方法
JP2012099601A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2014236189A (ja) * 2013-06-05 2014-12-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7423316B2 (en) * 2004-05-12 2008-09-09 Kabushiki Kaisha Toyota Chuo Kenkyusho Semiconductor devices
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP4793390B2 (ja) 2008-02-13 2011-10-12 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4544360B2 (ja) * 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN102110716B (zh) * 2010-12-29 2014-03-05 电子科技大学 槽型半导体功率器件
JP5745997B2 (ja) * 2011-10-31 2015-07-08 トヨタ自動車株式会社 スイッチング素子とその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250947A (ja) * 2000-03-06 2001-09-14 Toshiba Corp 電力用半導体素子およびその製造方法
JP2010147228A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012069933A (ja) * 2010-08-26 2012-04-05 Shindengen Electric Mfg Co Ltd トレンチゲート型パワー半導体装置及びその製造方法
JP2012099601A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2014236189A (ja) * 2013-06-05 2014-12-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020123607A (ja) * 2019-01-29 2020-08-13 トヨタ自動車株式会社 半導体装置

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