JP2014232879A - Integrated circuit device and electronic apparatus - Google Patents
Integrated circuit device and electronic apparatus Download PDFInfo
- Publication number
- JP2014232879A JP2014232879A JP2014130563A JP2014130563A JP2014232879A JP 2014232879 A JP2014232879 A JP 2014232879A JP 2014130563 A JP2014130563 A JP 2014130563A JP 2014130563 A JP2014130563 A JP 2014130563A JP 2014232879 A JP2014232879 A JP 2014232879A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- circuit
- channel
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 104
- 238000006243 chemical reaction Methods 0.000 claims abstract description 58
- 238000005259 measurement Methods 0.000 claims description 68
- 230000001133 acceleration Effects 0.000 claims description 60
- 239000003990 capacitor Substances 0.000 claims description 33
- 238000012545 processing Methods 0.000 description 20
- 101100188686 Danio rerio opn1sw2 gene Proteins 0.000 description 15
- 102100031414 EF-hand domain-containing protein D1 Human genes 0.000 description 15
- 102100031418 EF-hand domain-containing protein D2 Human genes 0.000 description 15
- 101150096151 EFHD1 gene Proteins 0.000 description 15
- 101000802344 Homo sapiens Zinc finger SWIM domain-containing protein 7 Proteins 0.000 description 15
- 101150089053 SWS2 gene Proteins 0.000 description 15
- 238000005070 sampling Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 9
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 101100438241 Arabidopsis thaliana CAM5 gene Proteins 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 101100167667 Arabidopsis thaliana CML24 gene Proteins 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 102100031880 Helicase SRCAP Human genes 0.000 description 3
- 101000704158 Homo sapiens Helicase SRCAP Proteins 0.000 description 3
- 101100468994 Homo sapiens RIOK1 gene Proteins 0.000 description 3
- 101100468997 Homo sapiens RIOK2 gene Proteins 0.000 description 3
- 102100022261 Serine/threonine-protein kinase RIO1 Human genes 0.000 description 3
- 102100022090 Serine/threonine-protein kinase RIO2 Human genes 0.000 description 3
- 101150049121 rio1 gene Proteins 0.000 description 3
- 101150107611 rio2 gene Proteins 0.000 description 3
- 101100221077 Arabidopsis thaliana CML12 gene Proteins 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101150028668 APO1 gene Proteins 0.000 description 1
- 101100429139 Arabidopsis thaliana XTH22 gene Proteins 0.000 description 1
- 241000932075 Priacanthus hamrur Species 0.000 description 1
- 101150105594 SCM3 gene Proteins 0.000 description 1
- 101100152436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TAT2 gene Proteins 0.000 description 1
- 101100108340 Solanum commersonii SCM1 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
- 238000004645 scanning capacitance microscopy Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
Abstract
Description
本発明は、集積回路装置及び電子機器等に関する。 The present invention relates to an integrated circuit device, an electronic device, and the like.
近年、ジャイロセンサーや加速度センサーなどのモーションセンサーが脚光を浴びている。このようなモーションセンサーを用いることで、例えば、カメラの手ブレ補正や、ゲーム機における直感的な操作入力などを実現できる。このようなセンサーデバイスからの検出信号を受けて、A/D変換処理やフィルター処理を行う装置の従来技術としては、例えば特許文献1に開示される技術がある。
In recent years, motion sensors such as gyro sensors and acceleration sensors have attracted attention. By using such a motion sensor, for example, camera shake correction or intuitive operation input in a game machine can be realized. As a prior art of an apparatus that receives a detection signal from such a sensor device and performs A / D conversion processing and filter processing, there is a technology disclosed in
ところで、ジャイロセンサーや加速度センサーでは、角速度(或いは角加速度)や加速度の検出信号が、DC電圧の検出電圧信号として出力される。そして、アプリケーション側は、検出電圧信号により得られた角速度、加速度をソフトウェア処理により積算して、角度、速度、距離などを求める。 By the way, in the gyro sensor or the acceleration sensor, an angular velocity (or angular acceleration) or acceleration detection signal is output as a DC voltage detection voltage signal. Then, the application side integrates the angular velocity and acceleration obtained from the detected voltage signal by software processing, and obtains the angle, velocity, distance, and the like.
しかしながら、ジャイロセンサーや加速度センサーからの検出電圧信号のDC電圧レベルには、プロセスバラツキ等に起因するDCオフセットが存在する。従って、このようなDCオフセットが存在する検出電圧信号を、上述のように積算して角度、速度、距離を求めると、誤差が非常に大きくなってしまう。 However, the DC voltage level of the detection voltage signal from the gyro sensor or the acceleration sensor has a DC offset due to process variation or the like. Therefore, if the detected voltage signal having such a DC offset is integrated as described above to obtain the angle, speed, and distance, the error becomes very large.
この点、上述の特許文献1の従来技術では、センサーデバイスからの検出電圧信号を増幅回路に入力し、増幅回路の出力信号をA/D変換器でA/D変換することで、検出信号に対応するデジタルデータを得ている。
In this regard, in the above-described prior art disclosed in
しかしながら、この場合にセンサーデバイスの動作電源電圧が変動すると、検出電圧信号のDC電圧レベルも変動してしまう。従って、A/D変換器により得られるデジタルデータも変動してしまい、例えば後段のソフトウェア処理の積算により得られる角度、速度、距離の誤差が大きくなってしまう。 However, if the operating power supply voltage of the sensor device varies in this case, the DC voltage level of the detection voltage signal also varies. Accordingly, the digital data obtained by the A / D converter also fluctuates, and for example, errors in angles, speeds, and distances obtained by integration of software processing at the subsequent stage become large.
本発明の幾つかの態様によれば、センサーデバイスからの検出信号の精度の高いA/D変換を実現できる集積回路装置及び電子機器等を提供できる。 According to some aspects of the present invention, it is possible to provide an integrated circuit device, an electronic device, and the like that can realize A / D conversion with high accuracy of a detection signal from a sensor device.
本発明の一態様は、電源電圧を生成する電源回路と、前記電源回路から前記電源電圧が供給され、供給された前記電源電圧に基づいて動作し、前記電源電圧により規定されるA/D変換範囲で、センサーデバイスからの検出信号に対応する信号についてのA/D変換を行うA/D変換器と、前記電源回路から前記電源電圧が供給され、供給された前記電源電圧を前記センサーデバイスに供給する電源端子とを含む集積回路装置に関係する。 According to one embodiment of the present invention, a power supply circuit that generates a power supply voltage, and the A / D conversion defined by the power supply voltage that operates based on the power supply voltage supplied from the power supply circuit and that operates based on the supplied power supply voltage A / D converter that performs A / D conversion on a signal corresponding to a detection signal from the sensor device, and the power supply voltage is supplied from the power supply circuit, and the supplied power supply voltage is supplied to the sensor device. The present invention relates to an integrated circuit device including a power supply terminal to be supplied.
本発明の一態様によれば、電源回路は、電源電圧を生成し、生成された電源電圧をA/D変換器に供給する。するとA/D変換器は、この電源電圧が供給されて動作し、供給された電源電圧により規定されるA/D変換範囲で、センサーデバイスからの検出信号に対応する信号についてのA/D変換を行う。また電源回路は、生成された電源電圧を、電源端子を介してセンサーデバイスに供給する。するとセンサーデバイスは、供給された電源電圧に基づき動作して、検出信号を集積回路装置に出力する。このようにすれば、センサーデバイスの電源電圧とA/D変換器の電源電圧の間にレシオメトリックな関係を成り立たせることが可能になる。従って、電源電圧の変動が生じた場合にも、A/D変換器の出力デジタルデータの変動等が最小限に抑えられるようになり、センサーデバイスからの検出信号の精度の高いA/D変換を実現できる。 According to one embodiment of the present invention, the power supply circuit generates a power supply voltage and supplies the generated power supply voltage to the A / D converter. Then, the A / D converter operates by being supplied with the power supply voltage, and A / D conversion is performed on the signal corresponding to the detection signal from the sensor device within the A / D conversion range defined by the supplied power supply voltage. I do. The power supply circuit supplies the generated power supply voltage to the sensor device via the power supply terminal. Then, the sensor device operates based on the supplied power supply voltage and outputs a detection signal to the integrated circuit device. This makes it possible to establish a ratiometric relationship between the power supply voltage of the sensor device and the power supply voltage of the A / D converter. Therefore, even when the power supply voltage fluctuates, the fluctuation of the output digital data of the A / D converter can be minimized, and the A / D conversion with high accuracy of the detection signal from the sensor device can be performed. realizable.
また本発明の一態様では、前記電源回路は、基準電圧を生成する基準電圧生成回路と、生成された前記基準電圧に基づいて前記電源電圧を生成するレギュレーターとを含んでもよい。 In the aspect of the invention, the power supply circuit may include a reference voltage generation circuit that generates a reference voltage, and a regulator that generates the power supply voltage based on the generated reference voltage.
このようにすれば、基準電圧生成回路で生成された基準電圧を、レギュレーターにより調整することで、高い精度の電源電圧を生成できるようになる。 With this configuration, the reference voltage generated by the reference voltage generation circuit is adjusted by the regulator, so that a power supply voltage with high accuracy can be generated.
また本発明の一態様では、前記レギュレーターは、前記電源電圧と低電位側電源電圧との間の電圧を分割する電圧分割回路と、第1入力ノードに前記基準電圧が供給され、前記電圧分割回路の電圧分割タップからの電圧が第2入力ノードに供給される演算増幅器とを含んでもよい。 In one embodiment of the present invention, the regulator includes a voltage divider circuit that divides a voltage between the power supply voltage and a low-potential-side power supply voltage, the reference voltage is supplied to a first input node, and the voltage divider circuit And an operational amplifier in which the voltage from the voltage dividing tap is supplied to the second input node.
このようにすれば、例えば第1入力ノードの電圧と第2入力ノードの電圧が等しくなるように演算増幅器が動作することで、高電位側電源等が変動しても、レギュレーターは、一定の電源電圧を出力ノードに出力できるようになる。 In this way, for example, the operational amplifier operates so that the voltage at the first input node is equal to the voltage at the second input node. The voltage can be output to the output node.
また本発明の一態様では、前記電圧分割回路は、複数の抵抗を有し、前記複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力するラダー抵抗回路と、前記ラダー抵抗回路と直列に設けられ、抵抗値が可変の電源電圧設定用抵抗回路と、前記ラダー抵抗回路の前記複数の電圧分割タップのうちの1つの電圧分割タップを前記電圧微調整用タップとして選択し、選択された前記電圧微調整用タップからの電圧を、前記演算増幅器の前記第2入力ノードに供給する第1選択回路とを含んでもよい。 In one embodiment of the present invention, the voltage divider circuit includes a plurality of resistors, and outputs a divided voltage to each voltage divider tap of the plurality of voltage divider taps of the plurality of resistors, and the ladder resistor A power supply voltage setting resistor circuit provided in series with the circuit and having a variable resistance value, and selecting one voltage dividing tap among the plurality of voltage dividing taps of the ladder resistor circuit as the voltage fine adjustment tap; And a first selection circuit that supplies a voltage from the selected voltage fine adjustment tap to the second input node of the operational amplifier.
このようにすれば、ラダー抵抗回路の複数の電圧分割タップの中から電圧微調整用タップを第1選択回路が選択することで、出力ノードから出力される電源電圧を微調整することが可能になる。 In this way, it is possible to finely adjust the power supply voltage output from the output node by selecting the fine voltage adjustment tap from the plurality of voltage division taps of the ladder resistor circuit by the first selection circuit. Become.
また本発明の一態様では、前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、前記電圧分割回路は、前記ラダー抵抗回路の前記複数の電圧分割タップのうちの1つの電圧分割タップをアナロググランド用タップとして選択し、選択された前記アナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給する第2選択回路を含んでもよい。 In one embodiment of the present invention, an analog front-end circuit that operates based on the power supply voltage is included, and the voltage divider circuit analogizes one voltage divider tap of the plurality of voltage divider taps of the ladder resistor circuit. A second selection circuit may be included that selects as a ground tap and supplies an analog ground voltage from the selected analog ground tap to the analog front end circuit.
このようにすれば、1つの電圧分割回路を用いて、電源電圧のみならずアナロググランド電圧も生成できるようになる。また、電源電圧が変化した場合に、それに連動してアナロググランド電圧も変化するようになり、電源電圧とアナロググランド電圧を連動させることが可能になる。 In this way, it is possible to generate not only the power supply voltage but also the analog ground voltage by using one voltage dividing circuit. Further, when the power supply voltage changes, the analog ground voltage also changes in conjunction with it, and the power supply voltage and the analog ground voltage can be linked.
また本発明の一態様では、前記第2選択回路は、前記複数の電圧分割タップの中から、前記電源電圧設定用抵抗回路での電源電圧の設定結果に応じた電圧分割タップを、前記アナロググランド用タップとして選択してもよい。 In the aspect of the invention, the second selection circuit may include, from the plurality of voltage division taps, a voltage division tap according to a power supply voltage setting result in the power supply voltage setting resistor circuit, the analog ground It may be selected as a tap for use.
このようにすれば、ラダー抵抗回路の複数の電圧分割タップの中からアナロググランド用タップを第2選択回路が選択することで、電源電圧に応じたアナロググランド電圧を設定できるようになる。 In this way, the analog ground voltage according to the power supply voltage can be set by selecting the analog ground tap from among the plurality of voltage dividing taps of the ladder resistor circuit.
また本発明の一態様では、前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、前記レギュレーターは、前記電圧分割回路のアナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給してもよい。 According to another aspect of the present invention, the regulator includes an analog front-end circuit that operates based on the power supply voltage, and the regulator supplies the analog ground voltage from the analog ground tap of the voltage divider circuit to the analog front-end circuit. May be supplied.
このようにすれば、同じ電圧分割回路により生成される電源電圧とアナロググランド電圧をアナログフロントエンド回路に供給して、アナログフロントエンド回路を動作させることが可能になり、センサーデバイスからの検出信号の精度の高いA/D変換等を実現できる。 In this way, it is possible to supply the power supply voltage and the analog ground voltage generated by the same voltage dividing circuit to the analog front end circuit to operate the analog front end circuit, and to detect the detection signal from the sensor device. A / D conversion with high accuracy can be realized.
また本発明の一態様では、前記アナログフロントエンド回路は、前記センサーデバイスからの検出信号が入力され、前記アナロググランド電圧がA/D変換範囲のセンター電圧となる信号を前記A/D変換器に出力する増幅回路を含んでもよい。 In one aspect of the present invention, the analog front-end circuit receives a detection signal from the sensor device, and sends a signal at which the analog ground voltage becomes a center voltage in an A / D conversion range to the A / D converter. An output amplifier circuit may be included.
このようにすれば、同じ電圧分割回路により生成される電源電圧とアナロググランド電圧が供給されたアナログフロントエンド回路の増幅回路が、アナロググランド電圧がA/D変換範囲のセンター電圧となる信号をA/D変換器に出力するようになる。そしてA/D変換範囲のセンター電圧はアナロググランド電圧により規定され、上限電圧は電源電圧により規定されるため、A/D変換器がこの増幅回路からの信号をA/D変換することで、より精度の高いA/D変換を実現できるようになる。 In this way, the amplification circuit of the analog front-end circuit to which the power supply voltage and the analog ground voltage generated by the same voltage dividing circuit are supplied, the signal whose analog ground voltage becomes the center voltage in the A / D conversion range is A / D converter to output. Since the center voltage of the A / D conversion range is defined by the analog ground voltage, and the upper limit voltage is defined by the power supply voltage, the A / D converter performs A / D conversion on the signal from the amplifier circuit, thereby further A / D conversion with high accuracy can be realized.
また本発明の一態様では、前記増幅回路は、前記アナロググランド電圧に対して、前記センサーデバイスからのチャネル信号を構成する第1信号と第2信号の差分に対応する電圧を加算した電圧信号を出力してもよい。 In one aspect of the present invention, the amplifier circuit adds a voltage signal obtained by adding a voltage corresponding to a difference between a first signal and a second signal constituting a channel signal from the sensor device to the analog ground voltage. It may be output.
このようにすれば、第1信号と第2信号の差分に対応する電圧によりセンサーデバイスの検出信号が伝えられる場合にも、A/D変換範囲を、アナロググランド電圧を中心にした広い範囲に設定して、A/D変換を行うことが可能になる。 In this way, even when the detection signal of the sensor device is transmitted by a voltage corresponding to the difference between the first signal and the second signal, the A / D conversion range is set to a wide range centering on the analog ground voltage. Thus, A / D conversion can be performed.
また本発明の一態様では、前記増幅回路は、前記増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成されてもよい。 In the aspect of the invention, the amplifier circuit may be configured by a switched capacitor circuit that cancels an offset voltage of an operational amplifier included in the amplifier circuit.
このようにすれば、スイッチドキャパシター回路を用いることで、演算増幅器のオフセット電圧が重畳することによる測定誤差を低減できるため、より精度の高いA/D変換を実現できるようになる。 In this way, by using the switched capacitor circuit, it is possible to reduce the measurement error due to the superposition of the offset voltage of the operational amplifier, and thus it is possible to realize more accurate A / D conversion.
また本発明の一態様では、前記アナログフロントエンド回路は、前記センサーデバイスの第1チャネルの信号を構成する第1チャネル第1信号と、前記センサーデバイスの第2チャネルの信号を構成する第2チャネル第1信号と、前記センサーデバイスからの第3チャネルの信号を構成する第3チャネル第1信号とが入力され、第1チャネル計測期間においては前記第1チャネル第1信号を第1信号として出力し、第2チャネル計測期間においては前記第2チャネル第1信号を前記第1信号として出力し、第3チャネル計測期間においては前記第3チャネル第1信号を前記第1信号として出力する第1マルチプレクサーと、前記第1チャネルの信号を構成する第1チャネル第2信号と、前記第2チャネルの信号を構成する第2チャネル第2信号と、前記第3チャネルの信号を構成する第3チャネル第2信号とが入力され、前記第1チャネル計測期間においては前記第1チャネル第2信号を第2信号として出力し、前記第2チャネル計測期間においては前記第2チャネル第2信号を前記第2信号として出力し、前記第3チャネル計測期間においては前記第3チャネル第2信号を前記第2信号として出力する第2マルチプレクサーとを含み、前記増幅回路は、前記第1マルチプレクサーからの前記第1信号と前記第2マルチプレクサーからの前記第2信号の差分に対応する信号を出力しもよい。 In one aspect of the present invention, the analog front-end circuit includes a first channel first signal constituting a first channel signal of the sensor device and a second channel constituting a second channel signal of the sensor device. A first signal and a third channel first signal constituting a third channel signal from the sensor device are input, and the first channel first signal is output as the first signal in the first channel measurement period. The first multiplexer outputs the second channel first signal as the first signal in the second channel measurement period, and outputs the third channel first signal as the first signal in the third channel measurement period. A first channel second signal constituting the first channel signal and a second channel second signal constituting the second channel signal. And a third channel second signal constituting the third channel signal, and the first channel second signal is output as a second signal in the first channel measurement period, and the second channel measurement is performed. A second multiplexer that outputs the second channel second signal as the second signal in a period, and outputs the third channel second signal as the second signal in the third channel measurement period; The amplifier circuit may output a signal corresponding to a difference between the first signal from the first multiplexer and the second signal from the second multiplexer.
このようにすれば、各チャネルの信号が第1、第2信号により構成される場合に、各チャネルの第1、第2信号の差分に対応する信号が、時分割でA/D変換されるようになる。従って、第1、第2信号の差分に対応する信号のA/D変換を、少ない回路規模で実現できる。 In this way, when the signal of each channel is composed of the first and second signals, the signal corresponding to the difference between the first and second signals of each channel is A / D converted in a time division manner. It becomes like this. Therefore, A / D conversion of a signal corresponding to the difference between the first and second signals can be realized with a small circuit scale.
また本発明の一態様では、前記増幅回路からの信号と、前記センサーデバイスからの第4チャネルの信号と、第5チャネルの信号と、第6チャネルの信号とが入力され、前記第1チャネル計測期間、前記第2チャネル計測期間、前記第3チャネル計測期間においては前記増幅回路からの信号を第3信号として出力し、第4チャネル計測期間においては前記第4チャネルの信号を前記第3信号として出力し、第5チャネル計測期間においては前記第5チャネルの信号を前記第3信号として出力し、第6チャネル計測期間においては前記第6チャネルの信号を前記第3信号として出力する第3マルチプレクサーを含み、前記A/D変換器は、前記第3マルチプレクサーからの前記第3信号についてのA/D変換を行ってもよい。 In one embodiment of the present invention, a signal from the amplifier circuit, a fourth channel signal from the sensor device, a fifth channel signal, and a sixth channel signal are input, and the first channel measurement is performed. In the period, the second channel measurement period, and the third channel measurement period, the signal from the amplifier circuit is output as the third signal, and in the fourth channel measurement period, the signal of the fourth channel is used as the third signal. A third multiplexer that outputs the fifth channel signal as the third signal in the fifth channel measurement period and outputs the sixth channel signal as the third signal in the sixth channel measurement period; The A / D converter may perform A / D conversion on the third signal from the third multiplexer.
このようにすれば、第1チャネル計測期間〜第3チャネル計測期間では、センサーデバイスからの第1、第2信号の差分に対応する信号を時分割でA/D変換し、第4チャネル計測期間〜第6チャネル計測期間においては、センサーデバイスからの信号を時分割でA/D変換できるようになる。 In this way, in the first channel measurement period to the third channel measurement period, the signal corresponding to the difference between the first and second signals from the sensor device is A / D converted in a time division manner, and the fourth channel measurement period In the sixth channel measurement period, the signal from the sensor device can be A / D converted in a time division manner.
また本発明の一態様では、前記センサーデバイスは、前記第1チャネルの信号、前記第2チャネルの信号、前記第3チャネルの信号を出力するジャイロセンサーと、前記第4チャネルの信号、前記第5チャネルの信号、前記第6チャネルの信号を出力する加速度センサーを含み、前記ジャイロセンサーからの前記第1チャネルの信号、前記第2チャネルの信号、前記第3チャネルの信号は、各々、X軸回りの角速度又は角加速度検出信号、Y軸回りの角速度又は角加速度検出信号、Z軸回りの角速度又は角加速度検出信号であり、前記加速度センサーからの前記第4チャネルの信号、前記第5チャネルの信号、前記第6チャネルの信号は、各々、X軸方向の加速度検出信号、Y軸方向の加速度検出信号、Z軸方向の加速度検出信号であってもよい。 In the aspect of the invention, the sensor device may include a gyro sensor that outputs the first channel signal, the second channel signal, and the third channel signal, the fourth channel signal, and the fifth channel signal. An acceleration sensor that outputs a channel signal and a sixth channel signal. The first channel signal, the second channel signal, and the third channel signal from the gyro sensor are each about an X axis. Angular velocity or angular acceleration detection signal, Y-axis angular velocity or angular acceleration detection signal, Z-axis angular velocity or angular acceleration detection signal, the fourth channel signal from the acceleration sensor, and the fifth channel signal. The sixth channel signals may be X-axis direction acceleration detection signals, Y-axis direction acceleration detection signals, and Z-axis direction acceleration detection signals, respectively. There.
このようにすれば、3軸ジャイロセンサーからの角速度又は角加速度検出信号を構成する第1、第2信号については、増幅回路においてその差分信号を生成して、A/D変換器によりA/D変換できる。一方、3軸加速度センサーからの加速度検出信号については、そのままA/D変換器に入力してA/D変換できるようになる。従って、3軸ジャイロセンサーと3軸加速度センサーからなる6軸モーションセンサーに好適な計測システムを提供できる。 If it does in this way, about the 1st and 2nd signal which constitutes the angular velocity or angular acceleration detection signal from a 3 axis gyro sensor, the difference signal will be generated in an amplifier circuit, and A / D converter will perform A / D Can be converted. On the other hand, the acceleration detection signal from the triaxial acceleration sensor can be directly input to the A / D converter and A / D converted. Therefore, it is possible to provide a measurement system suitable for a 6-axis motion sensor including a 3-axis gyro sensor and a 3-axis acceleration sensor.
また本発明の一態様では、前記第1マルチプレクサー、前記第2マルチプレクサー、前記第3マルチプレクサーは、前記増幅回路と前記A/D変換器の間にレイアウト配置されてもよい。 In the aspect of the invention, the first multiplexer, the second multiplexer, and the third multiplexer may be laid out between the amplifier circuit and the A / D converter.
このようにすれば、センサーデバイスから集積回路装置の端子を介して入力される第1チャネル〜第3チャネルの信号を、第1マルチプレクサー、第2マルチプレクサーを介して効率的に増幅回路に入力できるようになる。またセンサーデバイスから集積回路装置の端子を介して入力される第4チャネル〜第6チャネルの信号を、第3マルチプレクサーを介して効率的にA/D変換器に入力できるようになる。これにより、各信号の電圧がノイズ等により変動したり、電圧ドロップが生じる事態などを最小限に抑えること可能になる。 According to this configuration, the first to third channel signals input from the sensor device via the terminal of the integrated circuit device are efficiently input to the amplifier circuit via the first multiplexer and the second multiplexer. become able to. Further, the signals of the fourth channel to the sixth channel input from the sensor device via the terminal of the integrated circuit device can be efficiently input to the A / D converter via the third multiplexer. This makes it possible to minimize the situation where the voltage of each signal fluctuates due to noise or the like, or a voltage drop occurs.
また本発明の一態様では、前記A/D変換器は、前記アナログフロントエンド回路よりも前記電源回路に近い位置にレイアウト配置されてもよい。 In the aspect of the invention, the A / D converter may be laid out at a position closer to the power supply circuit than the analog front end circuit.
このようにすれば、電源回路からA/D変換器に電源電圧を供給する際の電源電圧の電圧ドロップを最小限に抑えることができる。従って、センサーデバイスの電源電圧とA/D変換器の電源電圧の間にレシオメトリックな関係が保たれるようになり、センサー検出信号の測定精度を向上できる。 In this way, the voltage drop of the power supply voltage when supplying the power supply voltage from the power supply circuit to the A / D converter can be minimized. Therefore, a ratiometric relationship is maintained between the power supply voltage of the sensor device and the power supply voltage of the A / D converter, and the measurement accuracy of the sensor detection signal can be improved.
また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。 Another aspect of the invention relates to an electronic device including any one of the integrated circuit devices described above.
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.
1.構成例
図1に本実施形態の集積回路装置(回路装置)の構成例を示す。この集積回路装置は、アナログフロントエンド回路AFE、A/D変換器ADC、制御部50、電源回路60を含む。なお本実施形態の集積回路装置は図1に示す構成に限定されず、その構成要素の一部(例えば制御部、AFE)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
1. Configuration Example FIG. 1 shows a configuration example of an integrated circuit device (circuit device) of this embodiment. The integrated circuit device includes an analog front-end circuit AFE, an A / D converter ADC, a
電源回路60は、アナログ回路用の電源電圧VDDAを生成する。またデジタル回路用の電源電圧VDDLやアナロググランド電圧AGND(アナログ基準電圧)を生成する。この電源回路60は、例えば、基準電圧を生成する基準電圧生成回路と、生成された基準電圧に基づいて電源電圧VDDAやアナロググランド電圧AGNDを生成するレギュレーターを含むことができる。
The
アナログフロントエンド回路AFEは、電源回路60から電源電圧VDDAが供給されて動作するアナログ回路である。このアナログフロントエンド回路AFEには、センサーデバイス30からの検出信号VQが端子PVQを介して入力される。そしてアナログフロントエンド回路AFEは、検出信号VQに対応する信号AQをA/D変換器ADCに出力する。ここで検出信号VQに対応する信号AQは、検出信号VQそのものであってもよいし、検出信号VQが他の回路素子(マルチプレクサー等)を介してA/D変換器ADCに入力される信号であってもよい。
The analog front end circuit AFE is an analog circuit that operates when the
電源回路60は、電源電圧VDDAに基づいて動作するアナログフロントエンド回路AFEに対して、アナロググランド電圧AGNDを供給する。そしてアナログフロントエンド回路AFEは増幅回路AMPを含む。この増幅回路AMPは、センサーデバイス30からの検出信号VQが入力され、後述する図9(A)に示すようにアナロググランド電圧AGNDがA/D変換範囲RADのセンター電圧VCTとなる信号をA/D変換器ADCに出力する。具体的には、例えば増幅回路AMPは、アナロググランド電圧AGNDに対して、センサーデバイス30のチャネル信号VQを構成する第1信号と第2信号の差分に対応する電圧を加算した電圧信号を出力する。
The
この増幅回路AMPは、後述する図10(A)、図10(B)で説明するように、増幅回路AMPが有する演算増幅器OPのオフセット電圧をキャンセルするスイッチドキャパシター回路により構成できる。 As will be described later with reference to FIGS. 10A and 10B, the amplifier circuit AMP can be configured by a switched capacitor circuit that cancels the offset voltage of the operational amplifier OP included in the amplifier circuit AMP.
A/D変換器ADCは、電源回路60から電源電圧VDDAが供給され、供給された電源電圧VDDAに基づいて動作する。そしてセンサーデバイス30からの検出信号VQに対応する信号AQについてのA/D変換を行う。具体的には、電源電圧VDDAで規定されるA/D変換範囲(例えばVDDAを上限電圧とするA/D変換範囲)で信号AQについてのA/D変換を行う。そして、得られたデジタルデータDQを制御部50に出力する。ここで検出信号VQに対応する信号AQのA/D変換とは、検出信号VQそのもののA/D変換であってもよいし、検出信号VQが、マルチプレクサーや増幅回路AMP等のアナログフロントエンド回路AFE内の他の回路素子を介して入力される信号のA/D変換であってもよい。
The A / D converter ADC is supplied with the power supply voltage VDDA from the
A/D変換器ADCとしては例えば逐次比較型のA/D変換器(例えば10〜16ビット)を採用できる。逐次比較型のA/D変換器は、例えば、比較回路と、逐次比較レジスターと、D/A変換器を備え、入力信号をサンプリング(サンプル・ホールド)した信号を逐次比較動作によりA/D変換することでデジタルデータを出力する。なおA/D変換器ADCとして、逐次比較型以外のA/D変換器を採用することも可能である。 As the A / D converter ADC, for example, a successive approximation A / D converter (for example, 10 to 16 bits) can be employed. The successive approximation type A / D converter includes, for example, a comparison circuit, a successive approximation register, and a D / A converter, and performs A / D conversion on a signal obtained by sampling (sample / hold) an input signal by successive approximation operation. To output digital data. As the A / D converter ADC, an A / D converter other than the successive approximation type can be adopted.
制御部50は、A/D変換器ADCからのデジタルデータDQに基づいて種々のデジタル処理を行う。具体的にはデジタルデータDQに基づいてデジタルフィルター処理を行う。また制御部50は集積回路装置内の各回路ブロックの制御も行う。即ち、アナログフロントエンド回路AFE、A/D変換器ADC、アナログフロントエンド回路AFE、電源回路60に制御信号を出力して、これらの回路ブロックの動作制御を行う。この制御部50の機能は、例えばゲートアレイ(G/A)などのロジック回路により実現できる。
The
そして本実施形態の集積回路装置は電源端子PVDAを含む。この電源端子PVDAは、電源回路60から電源電圧VDDAが供給され、供給された電源電圧VDDAをセンサーデバイス30に供給する端子(パッド)である。そしてセンサーデバイス30は、この供給された電源電圧VDDAに基づいてセンサー動作を行い、センサー動作により得られた検出信号VQを、集積回路装置の端子(パッド)PVQに出力する。
The integrated circuit device of this embodiment includes a power supply terminal PVDA. The power supply terminal PVDA is a terminal (pad) that is supplied with the power supply voltage VDDA from the
即ち図2に示すように、加速度センサー等のセンサーデバイス30は、検出信号VQとしてDC電圧の信号を出力する。またA/D変換器ADCは、電源回路60からの電源電圧VDDAに基づいて動作するため、A/D変換器ADCのA/D変換範囲RADは、その上限電圧が電源電圧VDDAであり、下限電圧が低電位側電源電圧VSS(=0V)となる範囲になる。即ちA/D変換範囲(ダイナミックレンジ)は、電源電圧VDDAにより規定される範囲となっている。またアナロググランド電圧AGND=VDDA/2がA/D変換範囲RADのセンター電圧になっており、A/D変換器ADCへの入力信号AQの電圧がAGND=VDDA/2の場合に、A/D変換器ADCはセンターコードのデジタルデータDQを出力する。そして例えばセンサーデバイス30が加速度センサーである場合には、加速度が0である場合には、A/D変換器ADCからセンターコードが出力されるようになる。
That is, as shown in FIG. 2, the
ところが、これまでの集積回路装置では、センサーデバイス30の電源電圧と、A/D変換器ADCの電源電圧が、別の電源回路から供給される異なる電源電圧になっており、センサーデバイス30の電源電圧とA/D変換器ADCの電源電圧の間にレシオメトリックな関係が保たれていなかった。このため、例えばセンサーデバイス30の電源電圧とA/D変換器ADCの電源電圧が電源変動等により異なる電圧になってしまうと、A/D変換器ADCから出力されるデジタルデータDQのコードも変動してしまう。例えば加速度が0である場合には、センターコードのデジタルデータDQが出力されるべきあるのに、電源電圧が変動すると、センターコードとは異なるデジタルデータDQが出力されてしまう。従って、後段のアプリケーション側は、加速度センサーが搭載された電子機器(カメラ、ゲームコントローラ等)が実際には動いていないのに動いていると判定してしまう。特に、後段のアプリケーション側が、加速度を積算して速度、距離を演算している場合には、電源電圧の変動によるデジタルデータの変動が積算処理により累積されて、誤差が非常に大きくなってしまう。
However, in conventional integrated circuit devices, the power supply voltage of the
この点、本実施形態では図1に示すように、電源回路60が電源電圧VDDAを生成し、生成された電源電圧VDDAが、集積回路装置内のA/D変換器ADCに供給されると共に、電源端子PVDAを介してセンサーデバイス30にも供給される。このため、センサーデバイス30の電源電圧とA/D変換器ADCの電源電圧の間にレシオメトリックな関係が成り立つようになる。従って、電源電圧VDDAの変動が生じた場合にも、A/D変換器ADCの出力デジタルデータDQの変動が最小限に抑えられるようになる。従って、例えばセンサーデバイス30が加速度センサーであり、加速度センサーが搭載される電子機器が動いておらず、加速度が0である場合には、A/D変換器ADCからはセンターコードのデジタルデータDQが出力されるようになる。このため、後段のアプリケーション側が、加速度を積算して速度、距離を演算している場合でも、デジタルデータの変動が積算処理により累積されて誤差が大きくなってしまう事態の発生を抑止できる。従って、センサーデバイス30からの検出信号の精度の高いA/D変換を実現できるようになる。
In this regard, in this embodiment, as shown in FIG. 1, the
2.電源回路の構成
図3に本実施形態の集積回路装置に用いられる電源回路60の構成例を示す。図3の電源回路は、基準電圧VREFを生成する基準電圧生成回路62と、レギュレーターREGを含む。
2. Configuration of Power Supply Circuit FIG. 3 shows a configuration example of the
レギュレーターREGは、基準電圧生成回路62により生成された基準電圧VREFに基づいて電源電圧VDDAを生成する。そして図1に示すように、生成された電源電圧VDDAをA/D変換器ADCに供給する。また電源端子PVDAを介してセンサーデバイス30に電源電圧VDDAを供給する。このレギュレーターREGは電圧分割回路64と演算増幅器OPRを含む。
The regulator REG generates the power supply voltage VDDA based on the reference voltage VREF generated by the reference
電圧分割回路64は、電源電圧VDDAと低電位側の電源電圧VSSとの間の電圧を分割する回路であり、VDDノード(高電位側電源ノード)とVSSノード(低電位側電源ノード)との間に設けられる。具体的には、電圧分割回路64は複数の抵抗R1〜RNを含む。この複数の抵抗R1〜RNは、VDDAの出力ノードNVDAとVSSの間に直列に設けられる。また電圧分割回路64は、演算増幅器OPからの出力信号VOPによりそのゲートが制御される駆動トランジスターTRD(P型トランジスター)を含む。この駆動トランジスターTRDは、VDDノードとVDDAの出力ノードNVDAの間に設けられる。
The
演算増幅器OPRは、その第1入力ノードNA1(非反転入力ノード)に、基準電圧生成回路62からの基準電圧VREFが供給される。また、その第2入力ノードNA2に、電圧分割回路64の電圧分割タップTP1からの電圧VFBが供給される。図3では、電圧分割タップTP1は、抵抗Rmと抵抗Rm+1の間の接続ノードになっている。
The operational amplifier OPR is supplied with the reference voltage VREF from the reference
演算増幅器OPRは、基準電圧VRと電圧分割タップTP1からの電圧VFBとが等しくなるように動作する。従って、抵抗R1〜RNの総抵抗値をRAとし、抵抗Rm+1〜RNの総抵抗値をRBとすると、出力ノードNVDAからは電源電圧VDDA=(RA/RB)・VREFが出力されることになる。そして例えば電圧分割タップTP1の位置を可変にすれば、VDDAを電圧を微調整することが可能になる。 The operational amplifier OPR operates so that the reference voltage VR and the voltage VFB from the voltage dividing tap TP1 are equal. Therefore, if the total resistance value of the resistors R1 to RN is RA and the total resistance value of the resistors Rm + 1 to RN is RB, the power supply voltage VDDA = (RA / RB) · VREF is output from the output node NVDA. . For example, if the position of the voltage dividing tap TP1 is made variable, the voltage of VDDA can be finely adjusted.
図4に電源回路60の詳細な構成例を示す。図4には電圧分割回路64の詳細な構成例が示されている。この電圧分割回路64は、ラダー抵抗回路RLACと電源電圧設定用抵抗回路RAJCを含む。また第1選択回路SEL1と第2選択回路SEL2を含む。
FIG. 4 shows a detailed configuration example of the
ラダー抵抗回路RLACは、複数の抵抗を有する。これらの複数の抵抗は、電源電圧VDDAの出力ノードNVDAとVSSノードの間に設けられる。そしてラダー抵抗回路RLACは、複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力(生成)する。例えばTP21〜TP2j、TP11〜TP1iの各電圧分割タップに、対応する分割電圧を出力する。 The ladder resistor circuit RLAC has a plurality of resistors. The plurality of resistors are provided between the output node NVDA and the VSS node of the power supply voltage VDDA. The ladder resistor circuit RLAC outputs (generates) a divided voltage to each voltage dividing tap of the plurality of voltage dividing taps of the plurality of resistors. For example, corresponding divided voltages are output to the voltage dividing taps of TP21 to TP2j and TP11 to TP1i.
電源電圧設定用抵抗回路RAJCは、ラダー抵抗回路RLACと直列に設けられ、抵抗値が可変の抵抗回路である。この電源電圧設定用抵抗回路RAJCは、複数の抵抗と、スイッチ素子SW31〜SW3kを有する。電源電圧設定用抵抗回路RAJCの複数の抵抗は、ラダー抵抗回路RLACとVSSノードの間に直列に設けられる。そしてスイッチ素子SW31〜SW3kは、これらの複数の抵抗の複数の電圧分割タップTP31〜TP3kと、VSSノードとの間に設けられる。 The power supply voltage setting resistor circuit RAJC is a resistor circuit provided in series with the ladder resistor circuit RLAC and having a variable resistance value. The power supply voltage setting resistor circuit RAJC includes a plurality of resistors and switch elements SW31 to SW3k. The plurality of resistors of the power supply voltage setting resistor circuit RAJC are provided in series between the ladder resistor circuit RLAC and the VSS node. The switch elements SW31 to SW3k are provided between the plurality of voltage dividing taps TP31 to TP3k of the plurality of resistors and the VSS node.
そして図4では、スイッチ素子SW32がオンしているため、電圧分割タップTP32が、電源電圧設定用タップとして選択され、電圧分割タップTP32がVSS=0Vに設定される。即ち、スイッチ素子SW32を介したVSSノードへのバイパスにより、電圧分割タップTP32とVSSノードの間に設けられる抵抗は、電圧分割用の抵抗として機能しなくなる。従って、電圧分割回路64の総抵抗値は、出力ノードNVDAとタップTP32の間に設けられる抵抗の総抵抗値に設定される。
In FIG. 4, since the switch element SW32 is on, the voltage division tap TP32 is selected as the power supply voltage setting tap, and the voltage division tap TP32 is set to VSS = 0V. That is, due to the bypass to the VSS node via the switch element SW32, the resistor provided between the voltage dividing tap TP32 and the VSS node does not function as a voltage dividing resistor. Therefore, the total resistance value of
第1選択回路SEL1は、ラダー抵抗回路RLACの複数の電圧分割タップTP11〜TP1iのうちの1つの電圧分割タップを電圧微調整用タップとして選択する。そして選択された電圧微調整用タップからの電圧VFBを、演算増幅器OPRの第2入力ノードNA2に供給する。具体的には第1選択回路SEL1は複数のスイッチ素子SW11〜SW1iを有する。これらのスイッチ素子SW11〜SW1iは、ラダー抵抗回路RLACの電圧分割タップTP11〜TP1iと、演算増幅器OPRの第2入力ノードNA2の間に設けられる。 The first selection circuit SEL1 selects one voltage division tap among the plurality of voltage division taps TP11 to TP1i of the ladder resistor circuit RLAC as a fine voltage adjustment tap. Then, the voltage VFB from the selected voltage fine adjustment tap is supplied to the second input node NA2 of the operational amplifier OPR. Specifically, the first selection circuit SEL1 includes a plurality of switch elements SW11 to SW1i. These switch elements SW11 to SW1i are provided between the voltage dividing taps TP11 to TP1i of the ladder resistor circuit RLAC and the second input node NA2 of the operational amplifier OPR.
そして図4では、スイッチ素子SW12がオンしているため、電圧分割ノードTP12が電圧微調整用タップとして選択され、電圧分割ノードTP12からの電圧VFBが演算増幅器OPRの第2入力ノードNA2に供給されることになる。なお、ここで電圧微調整用タップによる電圧の微調整とは、電源電圧設定用抵抗回路RAJCによるVDDAの電圧設定の調整よりも、その調整幅が狭い調整を意味する。 In FIG. 4, since the switch element SW12 is on, the voltage division node TP12 is selected as a fine voltage adjustment tap, and the voltage VFB from the voltage division node TP12 is supplied to the second input node NA2 of the operational amplifier OPR. Will be. Here, the fine adjustment of the voltage by the voltage fine adjustment tap means an adjustment having a narrower adjustment range than the adjustment of the VDDA voltage setting by the power supply voltage setting resistor circuit RAJC.
第2選択回路SEL2は、ラダー抵抗回路RLACの複数の電圧分割タップTP21〜TP2jのうちの1つの電圧分割タップをアナロググランド用タップとして選択する。そして、選択されたアナロググランド用タップからのアナロググランド電圧AGNDを出力する。これによりレギュレーターREGは、電圧分割回路64のアナロググランド用タップからのアナロググランド電圧AGNDを、図1に示すように電源電圧VDDAに基づいて動作するアナログフロントエンド回路AFEに対して供給できるようになる。
The second selection circuit SEL2 selects one voltage division tap among the plurality of voltage division taps TP21 to TP2j of the ladder resistor circuit RLAC as an analog ground tap. Then, the analog ground voltage AGND from the selected analog ground tap is output. As a result, the regulator REG can supply the analog ground voltage AGND from the analog ground tap of the
具体的には第2選択回路SEL2は、複数のスイッチ素子SW21〜SW2jと、演算増幅器OPAGを有する。スイッチ素子SW21〜SW2jは、ラダー抵抗回路RLACの複数の電圧分割タップTP21〜TP2jと、演算増幅器OPAGの第1入力ノードNB1(非反転入力ノード)との間に設けられる。演算増幅器OPAGは、その出力ノードと第2入力ノードNB2(反転入力ノード)とが接続されるボルテージフォロワ接続の演算増幅器になっている。 Specifically, the second selection circuit SEL2 includes a plurality of switch elements SW21 to SW2j and an operational amplifier OPAG. The switch elements SW21 to SW2j are provided between the plurality of voltage division taps TP21 to TP2j of the ladder resistor circuit RLAC and the first input node NB1 (non-inverting input node) of the operational amplifier OPAG. The operational amplifier OPAG is a voltage follower-connected operational amplifier in which the output node and the second input node NB2 (inverted input node) are connected.
そして図4では、スイッチ素子SW22がオンしているため、電圧分割ノードTP22がアナロググランド用タップとして選択され、電圧分割ノードTP22からの電圧が演算増幅器OPAGの第1入力ノードNB1に供給される。そして、電圧分割ノードTP22からの電圧が、ボルテージフォロワ接続の演算増幅器OPAGによりインピーダンス変換されて、アナロググランド電圧AGNDとして出力される。 In FIG. 4, since the switch element SW22 is turned on, the voltage division node TP22 is selected as an analog ground tap, and the voltage from the voltage division node TP22 is supplied to the first input node NB1 of the operational amplifier OPAG. The voltage from the voltage division node TP22 is impedance-converted by a voltage follower-connected operational amplifier OPAG and output as an analog ground voltage AGND.
また第2選択回路SEL2は、複数の電圧分割タップTP21〜TP2jの中から、電源電圧設定用抵抗回路RAJCでの電源電圧VDDAの設定結果に応じた電圧分割タップを、アナロググランド用タップとして選択する。 Further, the second selection circuit SEL2 selects, as an analog ground tap, a voltage division tap corresponding to the setting result of the power supply voltage VDDA in the power supply voltage setting resistor circuit RAJC from among the plurality of voltage division taps TP21 to TP2j. .
即ち第2選択回路SEL2のスイッチ素子SW21〜SW2jと、電源電圧設定用抵抗回路RAJCのスイッチ素子SW31〜SW3kは、連動してオン・オフ制御される。具体的には、電源電圧設定用抵抗回路RAJCのスイッチ素子SW31〜SW3kのオン・オフ制御により、VDDAの電圧設定が変更されると、その設定の変更に連動して、例えばAGND=VDDA/2の関係が成り立つように、第2選択回路SEL2のスイッチ素子SW21〜SW2jがオン・オフ制御される。 That is, the switch elements SW21 to SW2j of the second selection circuit SEL2 and the switch elements SW31 to SW3k of the power supply voltage setting resistor circuit RAJC are on / off controlled in conjunction with each other. Specifically, when the voltage setting of VDDA is changed by the on / off control of the switch elements SW31 to SW3k of the power supply voltage setting resistor circuit RAJC, for example, AGND = VDDA / 2 in conjunction with the change of the setting. The switch elements SW21 to SW2j of the second selection circuit SEL2 are on / off controlled so that the above relationship holds.
なお、スイッチ素子SW11〜SW1i、SW21〜SW2j、SW31〜SW3kのオン・オフ制御は、図1の制御部50により行われる。またこれらのスイッチ素子SW11〜SW1i、SW21〜SW2j、SW31〜SW3kは、CMOSのトランジスター(N型トランジスター)やトランスファーゲートなどにより実現される。
The on / off control of the switch elements SW11 to SW1i, SW21 to SW2j, and SW31 to SW3k is performed by the
図5は、本実施形態の電源電圧設定、アナロググランド電圧設定、電圧微調整についての説明図である。 FIG. 5 is an explanatory diagram of power supply voltage setting, analog ground voltage setting, and voltage fine adjustment according to the present embodiment.
例えば電源電圧設定用抵抗回路RAJCのスイッチ素子SW31〜SW3kのオン・オフを制御することにより、図5に示すように、3.4V、3.3V、3.2V・・・・というように、電源電圧VDDAの設定が行われる。 For example, by controlling ON / OFF of the switch elements SW31 to SW3k of the power supply voltage setting resistor circuit RAJC, as shown in FIG. 5, 3.4V, 3.3V, 3.2V,... The power supply voltage VDDA is set.
例えば本実施形態の集積回路装置が接続されるセンサーデバイス30としては様々な種類のものが考えられる。そして集積回路装置が接続されるセンサーデバイス30の動作電源電圧が3.4Vである場合には、電源電圧設定用抵抗回路RAJCのスイッチ素子SW31〜SW3kのオン・オフ制御により、図5に示すように電圧分割回路64の抵抗総段数を例えば3456にすることで、VDDA=3.4Vに設定する。そして電源端子PVDAを介して、VDDA=3.4Vをセンサーデバイス30に供給する。
For example, various types of
一方、集積回路装置が接続されるセンサーデバイス30の動作電源電圧が3.3Vである場合には、スイッチ素子SW31〜SW3kのオン・オフ制御により、電圧分割回路64の抵抗総段数を例えば3520にすることで、VDDA=3.3Vに設定する。そして電源端子PVDAを介して、VDDA=3.3Vをセンサーデバイス30に供給する。
On the other hand, when the operating power supply voltage of the
このようにすることで、様々な種類のセンサーデバイス30を本実施形態の集積回路装置に接続したとしても、そのセンサーデバイス30の動作電源電圧に対応した電源電圧VDDAを電源端子PVDAを介して供給できるようになる。
Thus, even when various types of
そして、このように電圧分割回路64の抵抗総段数が変わると、アナロググランド電圧がAGND=VDDA/2からずれてしまう。
When the total number of resistance stages of the
そこで本実施形態では、第2選択回路SEL2は、電源電圧設定用抵抗回路RAJCでのスイッチ素子SW31〜SW3kのオン・オフ制御による電源電圧VDDAの設定結果に応じた電圧分割タップを、アナロググランド用タップとして選択する。 Therefore, in the present embodiment, the second selection circuit SEL2 uses a voltage dividing tap corresponding to the setting result of the power supply voltage VDDA by the on / off control of the switch elements SW31 to SW3k in the power supply voltage setting resistor circuit RAJC for the analog ground. Select as a tap.
例えば図5に示すように、VDDA=3.4Vに設定するために電源電圧設定用抵抗回路RAJCにより抵抗総段数が3456に設定された場合には、第2選択回路SEL2は、段数が1728=3456/2となる電圧分割タップを、アナロググランド用タップとして選択する。このようにすることで、VDDA=3.4Vに設定された場合に、AGND=VDDA/2=1.7Vのアナロググランド電圧を、図1のアナログフロントエンド回路AFEに供給できるようになる。これにより図2や後述する図9(A)に示すようなA/D変換を実現できるようになる。
For example, as shown in FIG. 5, when the total number of resistance stages is set to 3456 by the power supply voltage setting resistor circuit RAJC in order to set VDDA = 3.4V, the second selection circuit SEL2 has the number of
そして、この時には図5に示すように、第1選択回路SEL1が1200〜1263の段数に対応する電圧分割タップの選択を行うことで、電源電圧VDDAの微調整を行う。即ち、例えばプロセス変動等により基準電圧VREFが変動することなどにより、電源電圧VDDAが変動した場合に、第1選択回路SEL1により電源電圧VDDAが3.4VになるようにVDDAの微調整が行われる。この微調整は、例えば集積回路装置の製造後の出荷工程等において行われ、その時の第1選択回路SEL1のスイッチ素子SW11〜SW1iのオン・オフ設定の情報は、ヒューズ回路や不揮発性メモリーに記憶される。このようにすることで、集積回路装置のプロセス変動等を原因とする電源電圧VDDAの変動を最小限に抑えることが可能になる。 At this time, as shown in FIG. 5, the first selection circuit SEL1 selects a voltage division tap corresponding to the number of stages of 1200 to 1263, thereby finely adjusting the power supply voltage VDDA. That is, for example, when the power supply voltage VDDA fluctuates due to the fluctuation of the reference voltage VREF due to process fluctuation or the like, the first selection circuit SEL1 performs fine adjustment of VDDA so that the power supply voltage VDDA becomes 3.4V. . This fine adjustment is performed, for example, in a shipping process after the manufacture of the integrated circuit device, and information on the on / off setting of the switch elements SW11 to SW1i of the first selection circuit SEL1 at that time is stored in a fuse circuit or a nonvolatile memory. Is done. By doing so, it becomes possible to minimize the fluctuation of the power supply voltage VDDA caused by the process fluctuation of the integrated circuit device.
一方、VDDA=3.3Vに設定するために電源電圧設定用抵抗回路RAJCにより抵抗総段数が3520に設定された場合には、第2選択回路SEL2は、段数が1760=3520/2となる電圧分割タップを、アナロググランド用タップとして選択する。このようにすることで、VDDA=3.3Vに設定された場合に、AGND=VDDA/2=1.65Vのアナロググランド電圧を、アナログフロントエンド回路AFEに供給できるようになる。 On the other hand, when the total number of resistance stages is set to 3520 by the power supply voltage setting resistor circuit RAJC in order to set VDDA = 3.3 V, the second selection circuit SEL2 has a voltage at which the number of stages becomes 1760 = 3520/2. Select the split tap as an analog ground tap. In this way, when VDDA = 3.3V is set, an analog ground voltage of AGND = VDDA / 2 = 1.65V can be supplied to the analog front end circuit AFE.
そして、この時には図5に示すように、第1選択回路SEL1が1264〜1327の段数に対応する電圧分割タップの選択を行うことで、電源電圧VDDAの微調整を行う。これにより、集積回路装置のプロセス変動等が原因とする電源電圧VDDAの変動を微調整することが可能になる。
At this time, as shown in FIG. 5, the first selection circuit SEL1 performs fine adjustment of the power supply voltage VDDA by selecting voltage dividing taps corresponding to the number of
以上のように図4の電源回路60によれば、例えばセンサーデバイス30の種類等に応じて、電源電圧VDDAを様々な電圧に設定できる。そして、このように電源電圧VDDAの設定が変更された場合にも、図5に示すように、電源電圧設定用抵抗回路RAJCでのスイッチ素子のオン・オフと、第2選択回路SEL2でのスイッチ素子のオン・オフが連動して制御される。従って、AGND=VDDA/2となるアナロググランド電圧をアナログフロントエンド回路AFEに供給して、図2、図9(A)に示すようなA/D変換を実現できるようになる。そして、更に選択回路SEL1による電源電圧VDDAの微調整により、集積回路装置のプロセス変動による電源電圧VDDAの変動も最小限に抑えることが可能になる。
As described above, according to the
そして、これらの電源電圧の設定、AGNDの設定、電源電圧の微調整を、図4に示すように複数の抵抗の直列接続の経路が1本である1つの電圧分割回路64を用いて実現できる。従って、複数の抵抗の直列接続の経路が2本以上である場合に比べて、集積回路装置の回路規模を削減できると共に、抵抗の経路に流れる電流値を減らすことができ、省電力化を図れるようになる。
Then, the setting of the power supply voltage, the setting of AGND, and the fine adjustment of the power supply voltage can be realized by using one
3.詳細な構成例
図6に本実施形態の集積回路装置の詳細な構成例を示す。図6の詳細な構成例では、センサーデバイス30は、ジャイロセンサー10と加速度センサー20を有する。ジャイロセンサー10としては、振動子が回転することによるコリオリ力から角速度を検出する振動型などの角速度センサーや、静電容量の変化や慣性力の変化から角加速度を検出する角加速度センサーなどを採用できる。加速度センサー20としては、梁構造で支えられた可動部での位置変化を静電容量の変化として検出する静電容量型のセンサーや、ダイヤフラムの位置変化をピエゾ抵抗素子によって検出するピエゾ抵抗型のセンサーや、ガス温度分布型のセンサーなどを採用できる。なおジャイロセンサー10と加速度センサー20は、同じパッケージ(筺体)内に一体に実装されるものであってもよいし、異なるパッケージに実装されるものであってもよい。
3. Detailed Configuration Example FIG. 6 shows a detailed configuration example of the integrated circuit device of this embodiment. In the detailed configuration example of FIG. 6, the
図6では、X軸回りでの角速度(又は角加速度)の検出信号、Y軸回りでの角速度(又は角加速度)の検出信号、Z軸回りでの角速度(又は角加速度)の検出信号が、各々、チャネルCH1、CH2、CH3の検出電圧信号VQ1、VQ2、VQ3として、センサーデバイス30(ジャイロセンサー)から出力される。またCH1、CH2、CH3の検出電圧信号VQ1、VQ2、VQ3の基準電圧となる基準電圧信号VR1、VR2、VR3がセンサーデバイス30(ジャイロセンサー)から出力される。 In FIG. 6, an angular velocity (or angular acceleration) detection signal around the X axis, an angular velocity (or angular acceleration) detection signal around the Y axis, and an angular velocity (or angular acceleration) detection signal around the Z axis are: The detection voltage signals VQ1, VQ2, and VQ3 of the channels CH1, CH2, and CH3 are output from the sensor device 30 (gyro sensor), respectively. Reference voltage signals VR1, VR2, and VR3, which are reference voltages for the detection voltage signals VQ1, VQ2, and VQ3 of CH1, CH2, and CH3, are output from the sensor device 30 (gyro sensor).
またセンサーデバイス30(加速度センサー)からの第4チャネルCH4の信号VQ4、第5チャネルCH6の信号VQ5、第6チャネルCH6の信号VQ6は、各々、X軸方向の加速度検出信号、Y軸方向の加速度検出信号、Z軸方向の加速度検出信号になる。 The signal VQ4 of the fourth channel CH4, the signal VQ5 of the fifth channel CH6, and the signal VQ6 of the sixth channel CH6 from the sensor device 30 (acceleration sensor) are respectively an acceleration detection signal in the X-axis direction and an acceleration in the Y-axis direction. It becomes a detection signal and an acceleration detection signal in the Z-axis direction.
なお、信号VQ1〜VR3の端子(パッド)には、抵抗及びキャパシター(R11、C11等)からなる外付けのパッシブフィルターが設けられている。また信号VQ4〜VQ6の端子には、電位安定化用のキャパシター(C4等)が設けられている。 Note that an external passive filter composed of a resistor and a capacitor (R11, C11, etc.) is provided at the terminals (pads) of the signals VQ1 to VR3. Further, capacitors for stabilizing the potential (C4 and the like) are provided at the terminals of the signals VQ4 to VQ6.
図6の集積回路装置は、第1マルチプレクサーMUX1、第2マルチプレクサーMUX2、第3マルチプレクサーMUX3、増幅回路AMPを含む。これらの第1マルチプレクサーMUX1〜第3マルチプレクサーMUX3と増幅回路AMPによりアナログフロントエンド回路AFEが構成される。また集積回路装置は、A/D変換器ADC、制御部50、電源回路60を含む。なお本実施形態の集積回路装置は図6の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
The integrated circuit device of FIG. 6 includes a first multiplexer MUX1, a second multiplexer MUX2, a third multiplexer MUX3, and an amplifier circuit AMP. These first multiplexer MUX1 to third multiplexer MUX3 and the amplifier circuit AMP constitute an analog front end circuit AFE. The integrated circuit device includes an A / D converter ADC, a
第1マルチプレクサーMUX1は、第1チャネルCH1の信号を構成する第1チャネル第1信号VQ1と、第2チャネルCH2の信号を構成する第2チャネル第1信号VQ2と、第3チャネルCH3の信号を構成する第3チャネル第1信号VQ3が入力され、第1信号SG1を出力する。具体的には、第1チャネル計測期間においては、第1チャネル第1信号VQ1を第1信号SG1として出力する。一方、第2チャネル計測期間においては、第2チャネル第1信号VQ2を第1信号SG1として出力し、第3チャネル計測期間においては、第3チャネル第1信号VQ3を第1信号SG1として出力する。 The first multiplexer MUX1 receives the first channel first signal VQ1 constituting the signal of the first channel CH1, the second channel first signal VQ2 constituting the signal of the second channel CH2, and the signal of the third channel CH3. The third channel first signal VQ3 to be configured is input, and the first signal SG1 is output. Specifically, in the first channel measurement period, the first channel first signal VQ1 is output as the first signal SG1. On the other hand, in the second channel measurement period, the second channel first signal VQ2 is output as the first signal SG1, and in the third channel measurement period, the third channel first signal VQ3 is output as the first signal SG1.
第2マルチプレクサーMUX2は、第1チャネルCH1の信号を構成する第1チャネル第2信号VR1と、第2チャネルCH2の信号を構成する第2チャネル第2信号VR2と、第3チャネルCH3の信号を構成する第3チャネル第2信号VR3が入力され、第2信号SG2を出力する。具体的には、第1チャネル計測期間においては、第1チャネル第2信号VR1を第2信号SG2として出力する。一方、第2チャネル計測期間においては、第2チャネル第2信号VR2を第2信号SG2として出力し、第3チャネル計測期間においては、第3チャネル第2信号VR3を第2信号SG2として出力する。 The second multiplexer MUX2 receives the first channel second signal VR1 constituting the signal of the first channel CH1, the second channel second signal VR2 constituting the signal of the second channel CH2, and the signal of the third channel CH3. The third channel second signal VR3 to be configured is input, and the second signal SG2 is output. Specifically, in the first channel measurement period, the first channel second signal VR1 is output as the second signal SG2. On the other hand, in the second channel measurement period, the second channel second signal VR2 is output as the second signal SG2, and in the third channel measurement period, the third channel second signal VR3 is output as the second signal SG2.
増幅回路AMPは、第1マルチプレクサーMUX1からの第1信号SG1と、第2マルチプレクサーMUX2からの第2信号SG2とが入力される。そして第1信号SG1と第2信号SG2の差分(差分電圧)に対応する信号AMQを出力する。ここで、第1、第2信号SG1、SG2の差分に対応する信号とは、第1、第2信号SG1、SG2の差分信号そのものや、差分信号をゲイン倍した信号などである。 The amplifier circuit AMP receives the first signal SG1 from the first multiplexer MUX1 and the second signal SG2 from the second multiplexer MUX2. Then, a signal AMQ corresponding to the difference (difference voltage) between the first signal SG1 and the second signal SG2 is output. Here, the signal corresponding to the difference between the first and second signals SG1 and SG2 is the difference signal itself between the first and second signals SG1 and SG2, or a signal obtained by multiplying the difference signal by a gain.
第3マルチプレクサーMUX3には、増幅回路AMPからの信号AMQと、センサーデバイス30(加速度センサー)からの第4チャネルCH4の信号VQ4と、第5チャネルCH5の信号VQ5と、第6チャネルCH6の信号VQ6が入力される。そして第3マルチプレクサーMUX3は、第1チャネル計測期間、第2チャネル計測期間、第3チャネル計測期間においては、増幅回路AMPからの信号AMQを第3信号SG3と出力する。また第4チャネル計測期間においては第4チャネルCH4の信号VQ4を第3信号SG3として出力し、第5チャネル計測期間においては第5チャネルCH5の信号VQ5を第3信号SG3として出力する。また第6チャネル計測期間においては第6チャネルCH6の信号を第3信号SG3として出力する。 The third multiplexer MUX3 includes a signal AMQ from the amplifier circuit AMP, a signal VQ4 on the fourth channel CH4 from the sensor device 30 (acceleration sensor), a signal VQ5 on the fifth channel CH5, and a signal on the sixth channel CH6. VQ6 is input. The third multiplexer MUX3 outputs the signal AMQ from the amplifier circuit AMP as the third signal SG3 in the first channel measurement period, the second channel measurement period, and the third channel measurement period. Further, in the fourth channel measurement period, the signal VQ4 of the fourth channel CH4 is output as the third signal SG3, and in the fifth channel measurement period, the signal VQ5 of the fifth channel CH5 is output as the third signal SG3. In the sixth channel measurement period, the signal of the sixth channel CH6 is output as the third signal SG3.
A/D変換器ADCは、第3マルチプレクサーMUX3からの第3信号SG3についてのA/D変換を行う。ここで第3信号SG3についてのA/D変換とは、第3マルチプレクサーMUX3から直接出力される第3信号SG3そのもののA/D変換や、第3マルチプレクサーMUX3から他の回路素子を介してA/D変換器ADCに入力された信号のA/D変換などである。 The A / D converter ADC performs A / D conversion on the third signal SG3 from the third multiplexer MUX3. Here, the A / D conversion for the third signal SG3 refers to A / D conversion of the third signal SG3 itself directly output from the third multiplexer MUX3, and other circuit elements from the third multiplexer MUX3. For example, A / D conversion of a signal input to the A / D converter ADC.
制御部50は、A/D変換器ADCからのデジタルデータDQに基づいて種々のデジタル処理を行う。具体的には制御部50のデジタルフィルター52がデジタルデータDQに基づいてデジタルフィルター処理を行う。この制御部50の機能は、例えばゲートアレイ(G/A)などのロジック回路により実現できる。
The
デジタルフィルター52は、A/D変換器ADCのサンプリング周波数の1/2以下のカットオフ周波数のローパスフィルター処理を行うものであり、所望信号の周波数成分以外の周波数成分の信号を除去する。例えばA/D変換器ADCが1kHzの周波数でサンプリングを行っている場合には、デジタルフィルター52は、例えば250Hzや125Hzのカットオフ周波数のローパスフィルター処理を行う。このように集積回路装置内でローパスフィルター処理を行うことで、集積回路装置に接続される後段のマイクロコンピューター(MCU)等の処理負荷を軽減することが可能になる。
The
また制御部50は、集積回路装置内の各回路ブロックの制御を行う。例えば制御部50は、制御信号SCAM、SCAD、SCPWを出力して、増幅回路AMP、A/D変換器ADC、電源回路60を制御する。また制御信号SCM1、SCM2、SCM3を出力して、マルチプレクサーMUX1、MUX2、MUX3での信号選択の制御を行う。
The
電源回路60は、アナログ回路用の電源電圧VDDAやアナロググランド電圧AGND(アナログ基準電圧)を生成する。そして、生成された電源電圧VDDAを、増幅回路AMP、A/D変換器ADCに供給し、アナロググランド電圧AGNDを増幅回路AMPに供給する。また電源回路は、電源電圧VDDAを、電源端子を介してセンサーデバイス30に供給する。
The
増幅回路AMP、A/D変換器ADCは、電源回路60から供給される電源電圧VDDAに基づいて動作する。また増幅回路AMPは、A/D変換器ADCのA/D変換範囲のセンター電圧となるアナロググランド電圧AGNDに対して、第1、第2信号SG1、SG2の差分に対応する電圧を加算した電圧信号を、信号AMQとして出力する。
The amplifier circuit AMP and the A / D converter ADC operate based on the power supply voltage VDDA supplied from the
図7は図6の構成例の動作説明図である。図7に示すように第1チャネル計測期間TCH1では、マルチプレクサーMUX1、MUX2により、各々、信号VQ1、VR1が選択され、増幅回路AMPが、出力信号AMQとしてVQ1、VR1の差分電圧信号VDF1を出力する。そしてマルチプレクサーMUX3は、この差分電圧信号VDF1を第3信号SG3としてA/D変換器ADCに出力する。同様に、第2チャネル計測期間TCH2においては、マルチプレクサーMUX3は、信号VQ2、VR2の差分電圧信号VDF2を第3信号SG3としてA/D変換器ADCに出力する。また第3チャネル計測期間TCH3においては、マルチプレクサーMUX3は、信号VQ3、VR3の差分電圧信号VDF3を第3信号SG3としてA/D変換器ADCに出力する。 FIG. 7 is an operation explanatory diagram of the configuration example of FIG. As shown in FIG. 7, in the first channel measurement period TCH1, the signals VQ1 and VR1 are selected by the multiplexers MUX1 and MUX2, respectively, and the amplifier circuit AMP outputs the differential voltage signal VDF1 between VQ1 and VR1 as the output signal AMQ. To do. The multiplexer MUX3 outputs the differential voltage signal VDF1 as the third signal SG3 to the A / D converter ADC. Similarly, in the second channel measurement period TCH2, the multiplexer MUX3 outputs the differential voltage signal VDF2 between the signals VQ2 and VR2 as the third signal SG3 to the A / D converter ADC. In the third channel measurement period TCH3, the multiplexer MUX3 outputs the differential voltage signal VDF3 between the signals VQ3 and VR3 as the third signal SG3 to the A / D converter ADC.
一方、マルチプレクサーMUX3は、第4チャネル計測期間TCH4においては、センサーデバイス30からの信号VQ4を選択して、第3信号SG3としてA/D変換器ADCに出力する。同様にマルチプレクサーMUX3は、第5、第6チャネル計測期間TCH5、TCH6においては、各々、信号VQ5、VQ6を選択して、第3信号SG3としてA/D変換器ADCに出力する。
On the other hand, in the fourth channel measurement period TCH4, the multiplexer MUX3 selects the signal VQ4 from the
図8(A)は、信号VQ1、VQ2と信号VR1、VR2の関係を示す説明図である。同図に示すように第1チャネル第1信号VQ1は、チャネルCH1の第1検出電圧の信号であり、第1チャネル第2信号VR1は、第1検出電圧の基準となる第1基準電圧の信号である。また第2チャネル第1信号VQ2は、第2チャネルの第2検出電圧の信号であり、第2チャネル第2信号VR2は、第2検出電圧の基準となる第2基準電圧の信号である。第3チャネル第1信号VQ3と第3チャネル第2信号VR3の関係も同様である。 FIG. 8A is an explanatory diagram showing the relationship between the signals VQ1 and VQ2 and the signals VR1 and VR2. As shown in the figure, the first channel first signal VQ1 is a signal of the first detection voltage of the channel CH1, and the first channel second signal VR1 is a signal of the first reference voltage serving as a reference of the first detection voltage. It is. The second channel first signal VQ2 is a signal of the second detection voltage of the second channel, and the second channel second signal VR2 is a signal of the second reference voltage serving as a reference for the second detection voltage. The relationship between the third channel first signal VQ3 and the third channel second signal VR3 is also the same.
なお、以下では、信号VQ1、VQ2、VQ3で示される検出電圧を、適宜、検出電圧VQ1、VQ2、VQ3と表記し、信号VR1、VR2、VR3で示される基準電圧を、適宜、基準電圧VR1、VR2、VR3と表記する。 In the following description, the detection voltages indicated by the signals VQ1, VQ2, and VQ3 are appropriately expressed as detection voltages VQ1, VQ2, and VQ3, and the reference voltages indicated by the signals VR1, VR2, and VR3 are appropriately set to the reference voltage VR1, It is written as VR2 and VR3.
図6のセンサーデバイス30のジャイロセンサー10は、X軸回りの角速度を検出するX軸用センサー、Y軸回りの角速度を検出するY軸用センサー、Z軸回りの角速度を検出するZ軸用センサーを内蔵する。即ち、これらの独立したX軸用センサー、Y軸用センサー、Z軸用センサーが、1つのパッケージ(筐体)内に実装される。そしてX軸用センサーがチャネルCH1の信号VQ1、VR1を出力し、Y軸用センサーがチャネルCH2の信号VQ2、VR2を出力し、Z軸用センサーがチャネルCH3の信号VQ3、VR3を出力する。
The
そしてX軸回りの角速度は、検出電圧VQ1と基準電圧VR1の差分電圧VDF1で表され、Y軸回りの角速度は、検出電圧VQ2と基準電圧VR2の差分電圧VDF2で表される。Z軸回りの角速度も同様である。 The angular velocity around the X axis is represented by a differential voltage VDF1 between the detection voltage VQ1 and the reference voltage VR1, and the angular velocity around the Y axis is represented by a differential voltage VDF2 between the detection voltage VQ2 and the reference voltage VR2. The same applies to the angular velocity around the Z axis.
この場合にX軸用、Y軸用、Z軸用の各センサーは、独立のセンサーユニットにより構成されるため、検出電圧の基準となる基準電圧(各センサーユニットのアナロググランド電圧)は、プロセスバラツキ等が原因で異なった電圧になってしまう。例えば図8(A)では、チャネルCH1の基準電圧VR1は、チャネルCH2の基準電圧VR2よりも低くなっており、VR1とVR2の間には電圧差ΔVRが存在する。 In this case, the X-axis, Y-axis, and Z-axis sensors are composed of independent sensor units, so the reference voltage (analog ground voltage of each sensor unit) serving as a reference for the detection voltage varies depending on the process. The voltage becomes different because of the above. For example, in FIG. 8A, the reference voltage VR1 of the channel CH1 is lower than the reference voltage VR2 of the channel CH2, and there is a voltage difference ΔVR between VR1 and VR2.
例えば図8(B)に、ジャイロセンサー10のX軸用、Y軸用、Z軸用の各センサーの構成例を示す。各センサーは、振動子310(広義には物理量トランスデューサ)、駆動回路320、検出回路330を含み、検出回路330は、増幅回路332、同期検波回路334、フィルター部336を含む。そして駆動回路320が駆動信号により振動子310を駆動し、振動子310からの検出信号が検出回路330の増幅回路(QV変換回路)332に入力される。同期検波回路334は、駆動回路320からの同期信号に基づいて、増幅回路332の出力信号に対して同期検波を行い、所望信号を抽出する。そしてフィルター部336が不要信号を除去するためのローパスフィルター処理を行い、検出電圧VQ(VQ1、VQ2、VQ3)の信号と基準電圧VR(VR1、VR2、VR3)の信号を出力する。
For example, FIG. 8B shows a configuration example of each sensor for the X axis, the Y axis, and the Z axis of the
ここで図8(C)に示すように、検出電圧VQは角速度(dps)に比例するDC電圧になっており、例えば角速度が速くなるほどVQの電圧が高くなる。 Here, as shown in FIG. 8C, the detection voltage VQ is a DC voltage proportional to the angular velocity (dps). For example, the higher the angular velocity, the higher the voltage of VQ.
そして図6のX軸用、Y軸用、Z軸用の各センサーは、検出電圧と基準電圧をペアーとして出力し、図8(C)に示すように、検出電圧と基準電圧の差分電圧が、角速度の大きさを表すものになる。 The X-axis, Y-axis, and Z-axis sensors in FIG. 6 output the detection voltage and the reference voltage as a pair, and as shown in FIG. 8C, the difference voltage between the detection voltage and the reference voltage is It represents the magnitude of the angular velocity.
このため図6のマルチプレクサーMUX1が、図7に示すようにチャネルCH1、CH2、CH3の各計測期間において、各々、検出電圧VQ1、VQ2、VQ3を選択して、増幅回路AMPに出力する。またマルチプレクサーMUX2が、チャネルCH1、CH2、CH3の各計測期間において、各々、基準電圧VR1、VR2、VR3を選択して、増幅回路AMPに出力する。そして増幅回路AMPが、チャネルCH1、CH2、CH3の各計測期間において、各々、VDF1=VQ1−VR1、VDF2=VQ2−VR2、VDF3=VQ3−VR3の差分電圧を生成する。 Therefore, the multiplexer MUX1 in FIG. 6 selects the detection voltages VQ1, VQ2, and VQ3 and outputs them to the amplifier circuit AMP in each measurement period of the channels CH1, CH2, and CH3 as shown in FIG. Further, the multiplexer MUX2 selects the reference voltages VR1, VR2, and VR3 and outputs them to the amplifier circuit AMP in each measurement period of the channels CH1, CH2, and CH3. The amplifier circuit AMP generates differential voltages of VDF1 = VQ1-VR1, VDF2 = VQ2-VR2, and VDF3 = VQ3-VR3 in the measurement periods of the channels CH1, CH2, and CH3, respectively.
このように本実施形態によれば、図6のX軸用、Y軸用、Z軸用の各センサーが検出電圧と基準電圧をペアーとして出力する場合にも、検出電圧と基準電圧の差分電圧を、A/D変換器ADCにより適正にA/D変換できる。従って、図8(A)のように、チャネル間で基準電圧が異なっていても、高い精度の測定を実現できる。 As described above, according to the present embodiment, even when the X-axis, Y-axis, and Z-axis sensors in FIG. 6 output the detection voltage and the reference voltage as a pair, the differential voltage between the detection voltage and the reference voltage. Can be appropriately A / D converted by the A / D converter ADC. Therefore, as shown in FIG. 8A, even when the reference voltage is different between channels, high-accuracy measurement can be realized.
また本実施形態によれば、センサーデバイス30が図6のように6チャネルの信号を出力する場合にも、6つの増幅回路を設けなくてもよく、1つの増幅回路AMPだけを設ければ済むようになる。即ち、マルチプレクサーMUX1、MUX2、MUX3を用いた時分割処理を行うことで、増幅回路AMPの個数を減らすことができる。これにより、集積回路装置の回路規模を大幅に削減することが可能になり、検出精度の向上と集積回路装置の小規模化を両立できるようになる。
According to the present embodiment, even when the
また図6では増幅回路AMPには、アナロググランド電圧AGNDが供給される。図9(A)に示すように、このアナロググランド電圧AGNDは、A/D変換器ADCのA/D変換範囲RADのセンター電圧VCTとなっている。 In FIG. 6, the analog ground voltage AGND is supplied to the amplifier circuit AMP. As shown in FIG. 9A, the analog ground voltage AGND is the center voltage VCT of the A / D conversion range RAD of the A / D converter ADC.
そして増幅回路AMPは、センター電圧VCTであるアナロググランド電圧AGNDに対して、信号SG1、SG2の差分に対応する電圧VDF(検出電圧と基準電圧の差分電圧)を加算した電圧信号AMQを出力する。 The amplifier circuit AMP outputs a voltage signal AMQ obtained by adding a voltage VDF (difference voltage between the detection voltage and the reference voltage) corresponding to the difference between the signals SG1 and SG2 to the analog ground voltage AGND that is the center voltage VCT.
このようにすれば、検出電圧と基準電圧の差分電圧により角速度検出信号が伝えられる場合にも、A/D変換範囲RADを、AGNDを中心にした広い範囲に設定して、差分電圧をA/D変換することが可能になる。これによりA/D変換器ADCのダイナミックレンジを最大限に活用した角速度検出信号のA/D変換が可能になり、検出精度の向上等を図れる。 In this way, even when the angular velocity detection signal is transmitted by the differential voltage between the detection voltage and the reference voltage, the A / D conversion range RAD is set to a wide range centering on AGND, and the differential voltage is set to A / D. D conversion is possible. As a result, the A / D conversion of the angular velocity detection signal that makes the best use of the dynamic range of the A / D converter ADC becomes possible, and the detection accuracy can be improved.
また図6の構成によれば、3軸ジャイロセンサーと3軸加速度センサーからなる6軸モーションセンサーに最適な計測システムを提供できる。即ち、6軸モーションセンサーからの角速度検出信号を構成する第1、第2信号については、増幅回路AMPにおいてその差分電圧信号を生成して、A/D変換器ADCによりA/D変換できる。一方、モーションセンサーからのシングルエンドの加速度検出信号については、マルチプレクサーMUX3を介してA/D変換器ADCに入力してA/D変換できるようになる。そして、モーションセンサーからの3チャネルの角速度検出信号と3チャネルの加速度検出信号を図7に示すように時分割に計測してA/D変換することで、集積回路装置の小規模化を実現できる。また図8(A)等で説明したように、角速度検出信号や加速度検出信号を高精度で検出できるようになる。 In addition, according to the configuration of FIG. 6, it is possible to provide an optimal measurement system for a 6-axis motion sensor including a 3-axis gyro sensor and a 3-axis acceleration sensor. That is, for the first and second signals constituting the angular velocity detection signal from the 6-axis motion sensor, the differential voltage signal is generated in the amplifier circuit AMP and can be A / D converted by the A / D converter ADC. On the other hand, the single-ended acceleration detection signal from the motion sensor can be input to the A / D converter ADC via the multiplexer MUX3 and A / D converted. Then, the three-channel angular velocity detection signal and the three-channel acceleration detection signal from the motion sensor are time-divisionally measured and A / D converted as shown in FIG. . Further, as described in FIG. 8A and the like, the angular velocity detection signal and the acceleration detection signal can be detected with high accuracy.
例えば後段のマイクロコンピューター等により角速度、加速度を積算して、角度、速度、距離を求める場合に、角速度、加速度のDCオフセットが大きいと、そのDCオフセットが積算されて、角度、速度、距離の誤差が大きくなってしまう事態が生じる。このような事態が生じると、モーションセンサーが搭載される電子機器が、実際には回転や移動をしていなくても、回転や移動をしているものとして検出されてしまう。 For example, when the angular velocity and acceleration are integrated by a microcomputer at the subsequent stage to obtain the angle, velocity, and distance, if the DC offset of the angular velocity and acceleration is large, the DC offset is integrated and an error in the angle, velocity, and distance is obtained. There will be a situation that will become larger. When such a situation occurs, the electronic device on which the motion sensor is mounted is detected as rotating or moving even if the electronic device is not actually rotating or moving.
この点、本実施形態によれば、角速度、加速度のDCオフセットを最小限に抑えることができる。従って、電子機器が実際には回転や移動をしていなくても回転や移動をしているものとして検出されてしまう事態を抑止できる。 In this regard, according to the present embodiment, the DC offset of angular velocity and acceleration can be minimized. Therefore, it is possible to prevent a situation in which an electronic device is detected as rotating or moving even if it is not actually rotating or moving.
なお、以上では、センサーデバイス30のチャネルCH1、CH2、CH3から出力される第1、第2信号が、図8(A)に示すような検出電圧の信号と基準電圧の信号である場合について説明したが、本実施形態はこれに限定されない。例えば図9(B)に示すように、チャネルCH1〜CH3から出力される第1信号と第2信号は、所定電圧レベル(センター電圧)を基準に平衡な関係にある差動信号VP、VNであってもよい。即ち第1信号は差動信号を構成する正極性の信号であり、第2信号は差動信号を構成する負極性の信号であってもよい。図6を例にとれば、第1チャネル第1信号VQ1と第1チャネル第2信号VR1が、所定電圧レベルを基準に平衡な関係にある第1差動信号であり、第2チャネル第1信号VQ2と第2チャネル第2信号VR2が、所定電圧レベルを基準に平衡な関係にある第2差動信号であってもよい。VQ3、VR3の信号も同様である。
In the above description, the case where the first and second signals output from the channels CH1, CH2, and CH3 of the
このように第1、第2信号が差動信号である場合にも、マルチプレクサーMUX1、MUX2を設け、増幅回路AMPが差分電圧を出力して、A/D変換器ADCがA/D変換することで、検出精度の向上と集積回路装置の小規模化を両立して実現することが可能になる。 Thus, even when the first and second signals are differential signals, multiplexers MUX1 and MUX2 are provided, the amplifier circuit AMP outputs a differential voltage, and the A / D converter ADC performs A / D conversion. This makes it possible to achieve both improvement in detection accuracy and downsizing of the integrated circuit device.
4.増幅回路
図10(A)に増幅回路AMPの構成例を示す。この増幅回路AMPは、増幅回路AMPが有する演算増幅器OPのオフセット電圧をキャンセルするスイッチドキャパシター回路により構成される。ここで演算増幅器OPのオフセット電圧は、入力換算オフセット電圧であり、例えば演算増幅器OPの第1、第2入力ノードNI1、NI2の間のオフセット電圧である。
4). Amplifier Circuit FIG. 10A shows a configuration example of the amplifier circuit AMP. The amplifier circuit AMP is configured by a switched capacitor circuit that cancels the offset voltage of the operational amplifier OP included in the amplifier circuit AMP. Here, the offset voltage of the operational amplifier OP is an input conversion offset voltage, for example, an offset voltage between the first and second input nodes NI1 and NI2 of the operational amplifier OP.
なお本実施形態の増幅回路AMPは図10(A)の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、その接続関係を変更するなどの種々の変形実施が可能である。また増幅回路AMPとしてスイッチドキャパシター回路ではない構成の回路(例えば増幅器とD/A変換器とオフセット調整レジスターを有する回路等)を用いてもよい。 Note that the amplifier circuit AMP of the present embodiment is not limited to the configuration of FIG. 10A, and various components such as omitting some of the components, adding other components, and changing the connection relationship thereof. Can be implemented. A circuit that is not a switched capacitor circuit (for example, a circuit having an amplifier, a D / A converter, and an offset adjustment register) may be used as the amplifier circuit AMP.
図10(A)の増幅回路AMPは、演算増幅器OPと、オフセットキャンセル用キャパシターCOFを含む。オフセットキャンセル用キャパシターCOFは、その第2入力ノードNI2(非反転入力ノード)にアナロググランド電圧AGNDが設定された演算増幅器OP(ボルテージフォロワ接続の演算増幅器)の第1入力ノードNI1(反転入力ノード)と、ANGDノードとの間に設けられる。そして演算増幅器OPのオフセット電圧に対応する電荷を記憶(蓄積)する。具体的には、キャパシターCOFの一端は、第1入力ノードNI1に接続されると共に、スイッチ素子SW3を介して演算増幅器OPの出力ノードNPQに接続される。一方、キャパシターCOFの他端は、スイッチ素子SW1を介してAGNDノードに接続される。 The amplifier circuit AMP in FIG. 10A includes an operational amplifier OP and an offset canceling capacitor COF. The offset canceling capacitor COF has a first input node NI1 (inverted input node) of an operational amplifier OP (voltage-follower-connected operational amplifier) whose analog input voltage AGND is set at the second input node NI2 (non-inverted input node). And the ANGD node. Then, charges corresponding to the offset voltage of the operational amplifier OP are stored (accumulated). Specifically, one end of the capacitor COF is connected to the first input node NI1 and to the output node NPQ of the operational amplifier OP via the switch element SW3. On the other hand, the other end of the capacitor COF is connected to the AGND node via the switch element SW1.
なお演算増幅器OPの第2入力ノード(非反転入力ノード)はアナロググランド電圧AGNDに設定される。このようにすることで、図9(A)で説明したように、増幅回路AMPは、A/D変換範囲RADのセンター電圧VCTとなるアナロググランド電圧AGNDに対して、第1、第2信号の差分電圧を加算した電圧信号を出力することが可能になる。 The second input node (non-inverting input node) of the operational amplifier OP is set to the analog ground voltage AGND. By doing so, as described with reference to FIG. 9A, the amplifier circuit AMP generates the first and second signals with respect to the analog ground voltage AGND serving as the center voltage VCT of the A / D conversion range RAD. It becomes possible to output a voltage signal obtained by adding the differential voltages.
また増幅回路AMPは、増幅回路AMPの入力ノードNIと演算増幅器OPの第1入力ノードNI1との間に設けられるサンプリング用キャパシターCSを含む。具体的には、サンプリング用キャパシターCSの一端は、演算増幅器OPの第1入力ノードNI1に接続され、サンプリング用キャパシターCSの他端は、第1サンプリング用スイッチ素子SWS1及び第2サンプリング用スイッチ素子SWS2の他端に接続される。そして第1サンプリング用スイッチ素子SWS1、第2サンプリング用スイッチ素子SWS2の一端には、各々、第1信号SG1、第2信号SG2が入力される。 The amplifier circuit AMP includes a sampling capacitor CS provided between the input node NI of the amplifier circuit AMP and the first input node NI1 of the operational amplifier OP. Specifically, one end of the sampling capacitor CS is connected to the first input node NI1 of the operational amplifier OP, and the other ends of the sampling capacitor CS are the first sampling switch element SWS1 and the second sampling switch element SWS2. Connected to the other end. The first signal SG1 and the second signal SG2 are input to one ends of the first sampling switch element SWS1 and the second sampling switch element SWS2, respectively.
また図10(A)に示すように、オフセットキャンセル用キャパシターCOFは、演算増幅器OPの第1入力ノードNI1と第1ノードNOFとの間に設けられる。そして増幅回路AMPは、第1スイッチ素子SW1、第2スイッチ素子SW2、第3スイッチ素子SW3を更に含む。 As shown in FIG. 10A, the offset canceling capacitor COF is provided between the first input node NI1 and the first node NOF of the operational amplifier OP. The amplifier circuit AMP further includes a first switch element SW1, a second switch element SW2, and a third switch element SW3.
第1スイッチ素子SW1は、第1ノードNOFとアナロググランド電圧AGNDのノードとの間に設けられる。そして第1スイッチ素子SW1は、第1期間T1においてオンになり、第2期間T2においてオフになる。 The first switch element SW1 is provided between the first node NOF and the node of the analog ground voltage AGND. The first switch element SW1 is turned on in the first period T1, and is turned off in the second period T2.
第2スイッチ素子SW2は、第1ノードNOFと演算増幅器OPの出力ノードNPQとの間に設けられる。そして第2スイッチ素子SW2は、第1期間T1においてオフになり、第2期間T2においてオンになる。 The second switch element SW2 is provided between the first node NOF and the output node NPQ of the operational amplifier OP. The second switch element SW2 is turned off in the first period T1 and turned on in the second period T2.
第3スイッチ素子SW3は、演算増幅器OPの出力ノードNPQと第1入力ノードNI1との間に設けられる。そして第3スイッチ素子SW3は、第1期間T1においてオンになり、第2期間T2においてオフになる。 The third switch element SW3 is provided between the output node NPQ and the first input node NI1 of the operational amplifier OP. The third switch element SW3 is turned on in the first period T1, and is turned off in the second period T2.
また増幅回路AMPは第4スイッチ素子SW4を含む。第4スイッチ素子SW4は、演算増幅器OPの出力ノードNPQと増幅回路AMPの出力ノードNQとの間に設けられる。そして第4スイッチ素子SW4は、第1期間T1においてオフになり、第2期間T2においてオンになる。 The amplifier circuit AMP includes a fourth switch element SW4. The fourth switch element SW4 is provided between the output node NPQ of the operational amplifier OP and the output node NQ of the amplifier circuit AMP. The fourth switch element SW4 is turned off in the first period T1, and turned on in the second period T2.
なおスイッチ素子SW1〜SW4、SWS1、SWS2は、例えばCMOSのトランジスター(N型トランジスター)やトランスファーゲートなどにより実現される。また本実施形態では、第1期間T1に続く期間が第2期間T2である場合を例にとり説明するが、第2期間T2に続く期間が第1期間T1であってもよい。 The switch elements SW1 to SW4, SWS1, and SWS2 are realized by, for example, CMOS transistors (N-type transistors), transfer gates, and the like. In this embodiment, the case where the period following the first period T1 is the second period T2 will be described as an example. However, the period following the second period T2 may be the first period T1.
図11は増幅回路AMPは動作を説明する信号波形図である。図11において、信号のHレベルは、それに対応するスイッチ素子がオンであることを示し、信号のLレベルは、それに対応するスイッチ素子がオフであることを示す。 FIG. 11 is a signal waveform diagram for explaining the operation of the amplifier circuit AMP. In FIG. 11, the H level of the signal indicates that the corresponding switch element is on, and the L level of the signal indicates that the corresponding switch element is off.
図10(A)は、スイッチドキャパシター回路のサンプリング期間である第1期間T1での各スイッチ素子のオン・オフ状態を示しており、図10(B)は、ホールド期間(出力期間)である第2期間T2での各スイッチ素子のオン・オフ状態を示している。 FIG. 10A shows the on / off state of each switch element in the first period T1, which is the sampling period of the switched capacitor circuit, and FIG. 10B shows the hold period (output period). The ON / OFF state of each switch element in the second period T2 is shown.
図10(A)、図11に示すように第1期間T1では、スイッチ素子SWS1、SW1、SW3がオンになり、スイッチ素子SWS2、SW2、SW4がオフになる。スイッチ素子SWS1、SW1がオンになることで、信号SG1の電圧と、アナロググランド電圧AGNDに演算増幅器OPのオフセット電圧を加算した電圧との差分電圧に対応する電荷が、キャパシターCSに蓄積される。またスイッチ素子SW3がオンになることで、演算増幅器OPが、いわゆるボルテージフォロワ接続になり、演算増幅器OPのオフセット電圧に対応する電荷がキャパシターCOFに蓄積される。またスイッチ素子SW4がオフになることで、演算増幅器OPの出力ノードNPQと増幅回路AMPの出力ノードNQとの間の接続が遮断される。 As shown in FIGS. 10A and 11, in the first period T1, the switch elements SWS1, SW1, and SW3 are turned on, and the switch elements SWS2, SW2, and SW4 are turned off. When the switch elements SWS1 and SW1 are turned on, a charge corresponding to a differential voltage between the voltage of the signal SG1 and the voltage obtained by adding the offset voltage of the operational amplifier OP to the analog ground voltage AGND is accumulated in the capacitor CS. When the switch element SW3 is turned on, the operational amplifier OP becomes a so-called voltage follower connection, and charges corresponding to the offset voltage of the operational amplifier OP are accumulated in the capacitor COF. Further, when the switch element SW4 is turned off, the connection between the output node NPQ of the operational amplifier OP and the output node NQ of the amplifier circuit AMP is cut off.
図10(B)、図11に示すように第2期間T2では、スイッチ素子SWS2、SW2、SW4がオンになり、スイッチ素子SWS1、SW1、SW3がオフになる。スイッチ素子SWS2、SW2、SW4がオンになることで、信号SG1と信号SG2の差分電圧をアナロググランド電圧AGNDに加算した電圧が、増幅回路AMPの出力ノードNQに出力されるようになる。 As shown in FIGS. 10B and 11, in the second period T2, the switch elements SWS2, SW2, and SW4 are turned on, and the switch elements SWS1, SW1, and SW3 are turned off. When the switch elements SWS2, SW2, and SW4 are turned on, a voltage obtained by adding the differential voltage between the signals SG1 and SG2 to the analog ground voltage AGND is output to the output node NQ of the amplifier circuit AMP.
例えば図10(A)において、信号SG1、SG2の電圧を、各々、VQ、VRと表し、キャパシターCS、COFの容量値をC1、C2と表す。また演算増幅器OPのオフセット電圧をVOFと表し、アナロググランド電圧をAGNDと表す。 For example, in FIG. 10A, the voltages of the signals SG1 and SG2 are represented as VQ and VR, respectively, and the capacitance values of the capacitors CS and COF are represented as C1 and C2. Further, the offset voltage of the operational amplifier OP is represented as VOF, and the analog ground voltage is represented as AGND.
すると図10(A)の第1期間T1では、ノードNIの電位はVQになり、ノードNI1の電位はAGND+VOFになり、ノードNOFの電位はAGNDになる。従って、キャパシターCS、COFに蓄積される電荷Q1、Q2は、下式(1)(2)のように表される。 Then, in the first period T1 in FIG. 10A, the potential of the node NI becomes VQ, the potential of the node NI1 becomes AGND + VOF, and the potential of the node NOF becomes AGND. Therefore, the electric charges Q1 and Q2 accumulated in the capacitors CS and COF are expressed by the following expressions (1) and (2).
Q1=C1・(VQ−AGND−VOF) (1)
Q2=−C2・VOF (2)
一方、図10(A)の第2期間T2でのノードNQの出力電圧をVPQと表す。すると第2期間T2では、ノードNIの電位はVRになり、ノードNI1の電位はAGND+VOFになり、ノードNOFの電位はVPQになる。従って、キャパシターCS、COFに蓄積される電荷Q1’、Q2’は、下式(3)(4)のように表される。
Q1 = C1. (VQ-AGND-VOF) (1)
Q2 = -C2 · VOF (2)
On the other hand, the output voltage of the node NQ in the second period T2 in FIG. Then, in the second period T2, the potential of the node NI becomes VR, the potential of the node NI1 becomes AGND + VOF, and the potential of the node NOF becomes VPQ. Accordingly, the electric charges Q1 ′ and Q2 ′ accumulated in the capacitors CS and COF are expressed by the following equations (3) and (4).
Q1’=C1・(VR−AGND−VOF) (3)
Q2’=C2・(VPQ−AGND−VOF) (4)
そして電荷保存の法則により下式(5)が成立する。
Q1 '= C1. (VR-AGND-VOF) (3)
Q2 ′ = C2 · (VPQ−AGND−VOF) (4)
Then, the following equation (5) is established by the law of charge conservation.
Q1+Q2=Q1’+Q2’ (5)
そして上式(5)に上式(1)〜(4)を代入することで、下式(6)が得られる。
Q1 + Q2 = Q1 ′ + Q2 ′ (5)
Then, the following expression (6) is obtained by substituting the above expressions (1) to (4) into the above expression (5).
VPQ=(C1/C2)・(QV−VR)+AGND (6)
従って、図9(A)で説明したように、増幅回路AMPの出力ノードNQには、信号SG1、SG2の差分に対応する電圧VDF=(C1/C2)・(QV−VR)がAGNDに加算された電圧VPQが出力されるようになる。
VPQ = (C1 / C2). (QV-VR) + AGND (6)
Therefore, as described in FIG. 9A, the voltage VDF = (C1 / C2) · (QV−VR) corresponding to the difference between the signals SG1 and SG2 is added to AGND at the output node NQ of the amplifier circuit AMP. The output voltage VPQ is output.
また上式(6)から明らかなように、演算増幅器OPのオフセット電圧VOFはキャンセルされ、出力電圧VPQには現れないようになる。従って、いわゆるオフセットフリーの増幅回路AMPを実現できる。 Further, as apparent from the above equation (6), the offset voltage VOF of the operational amplifier OP is canceled and does not appear in the output voltage VPQ. Therefore, a so-called offset-free amplifier circuit AMP can be realized.
即ち、前述の特許文献1の従来技術では、演算増幅器等のオフセット電圧をキャンセルするために、複数のD/A変換器と複数のオフセット調整レジスターが必要になり、回路規模が大きくなるという問題がある。特に計測の精度を高めるためには、D/A変換器のビット数が大きくなってしまい、これは回路の更なる大規模化を招く。更に、従来技術ではオフセットキャンセル処理が複雑になり、制御部の処理負荷が過大になるという問題もある。
That is, in the above-described prior art of
この点、図10(A)の構成の増幅回路AMPによれば、アナログ処理により演算増幅器OPのオフセット電圧がキャンセルされる。このように演算増幅器OPのオフセット電圧をキャンセルすることで、計測電圧である出力電圧VPQも高精度になり、センサー出力を高精度に計測できるようになる。また、D/A変換器やオフセット調整レジスターが不要になるため、回路規模を大幅に削減できると共に省電力化も実現できる。また、ビット数が大きなD/A変換器を用いなくても、高精度な計測が可能になるという利点もある。 In this regard, according to the amplifier circuit AMP having the configuration of FIG. 10A, the offset voltage of the operational amplifier OP is canceled by analog processing. By canceling the offset voltage of the operational amplifier OP in this way, the output voltage VPQ, which is the measurement voltage, is also highly accurate, and the sensor output can be measured with high accuracy. Further, since a D / A converter and an offset adjustment register are not required, the circuit scale can be greatly reduced and power saving can be realized. In addition, there is an advantage that high-precision measurement is possible without using a D / A converter having a large number of bits.
特に図6のようにセンサーデバイスのチャネル数が多い場合に、図10(A)のようなスイッチドキャパシター回路の増幅回路AMPを用いることは効果的である。即ち増幅回路AMPとして、オフセットキャンセル機能を有するスイッチドキャパシター回路を用いることで、複数チャネルの信号を時分割に高精度に計測できるようになる。また、従来技術のように各チャネルに対応して増幅回路を設ける必要がなく、1つの増幅回路AMPを設けるだけで済むため、回路の小規模化や低消費電力を実現できる。また制御部50の制御処理は、マルチプレクサーMUX1、MUX2、MUX3の信号選択の切り替えや、増幅回路AMP、A/D変換器ADCの動作制御だけで済むため、制御部50の処理負荷も軽減できる。
Particularly when the number of channels of the sensor device is large as shown in FIG. 6, it is effective to use the amplifier circuit AMP of the switched capacitor circuit as shown in FIG. That is, by using a switched capacitor circuit having an offset cancel function as the amplifier circuit AMP, signals of a plurality of channels can be measured with high accuracy in a time division manner. Further, it is not necessary to provide an amplifier circuit corresponding to each channel as in the prior art, and it is only necessary to provide one amplifier circuit AMP. Therefore, the circuit can be reduced in size and power consumption can be realized. Further, since the control process of the
なお図10(A)、図10(B)のサンプリング用のスイッチ素子SWS1、SWS2は、図6のマルチプレクサーMUX1、MUX2のスイッチ素子と共用することができる。図12は、このようにマルチプレクサーMUX1、MUX2のスイッチ素子と共用した場合の構成例を示す図である。 Note that the sampling switch elements SWS1 and SWS2 in FIGS. 10A and 10B can be shared with the switch elements of the multiplexers MUX1 and MUX2 in FIG. FIG. 12 is a diagram illustrating a configuration example in the case where the switching elements of the multiplexers MUX1 and MUX2 are shared as described above.
例えば第1チャネル計測期間TCH1では、図12のマルチプレクサーMUX1、MUX2のスイッチ素子SWQ1、SWR1により、図10(A)、図10(B)のスイッチ素子SWS1、SWS2の機能が実現される。 For example, in the first channel measurement period TCH1, the functions of the switch elements SWS1 and SWS2 of FIGS. 10A and 10B are realized by the switch elements SWQ1 and SWR1 of the multiplexers MUX1 and MUX2 of FIG.
即ち第1チャネル計測期間TCH1の第1期間T1では、図12のスイッチ素子SWQ1がオンになり、スイッチ素子SWR1がオフになる。これにより図10(A)に示すスイッチ素子SWS1のオンとスイッチ素子SWS2のオフが実現され、検出電圧VQ1がキャパシターCSの一端に印加されるようになる。 That is, in the first period T1 of the first channel measurement period TCH1, the switch element SWQ1 in FIG. 12 is turned on and the switch element SWR1 is turned off. Accordingly, the switch element SWS1 shown in FIG. 10A is turned on and the switch element SWS2 is turned off, and the detection voltage VQ1 is applied to one end of the capacitor CS.
また第1チャネル計測期間TCH1の第2期間T2では、図12のスイッチ素子SWQ1がオフになり、スイッチ素子SWR1がオンになる。これにより図10(B)に示すスイッチ素子SWS1のオフとスイッチ素子SWS2のオンが実現され、基準電圧VR1がキャパシターCSの一端に印加されるようになる。 In the second period T2 of the first channel measurement period TCH1, the switch element SWQ1 in FIG. 12 is turned off and the switch element SWR1 is turned on. Thus, the switching element SWS1 and the switching element SWS2 shown in FIG. 10B are turned off and the reference voltage VR1 is applied to one end of the capacitor CS.
また第2チャネル計測期間TCH2では、マルチプレクサーMUX1、MUX2のスイッチ素子SWQ2、SWR2により、図10(A)、図10(B)のスイッチ素子SWS1、SWS2の機能が実現される。 In the second channel measurement period TCH2, the functions of the switch elements SWS1 and SWS2 in FIGS. 10A and 10B are realized by the switch elements SWQ2 and SWR2 of the multiplexers MUX1 and MUX2.
即ち第2チャネル計測期間TCH2の第1期間T1では、スイッチ素子SWQ2がオンになり、スイッチ素子SWR2がオフになる。これにより図10(A)に示すスイッチ素子SWS1のオンとスイッチ素子SWS2のオフが実現され、検出電圧VQ2がキャパシターCSの一端に印加されるようになる。 That is, in the first period T1 of the second channel measurement period TCH2, the switch element SWQ2 is turned on and the switch element SWR2 is turned off. Accordingly, the switch element SWS1 shown in FIG. 10A is turned on and the switch element SWS2 is turned off, and the detection voltage VQ2 is applied to one end of the capacitor CS.
また第2チャネル計測期間TCH2の第2期間T2では、スイッチ素子SWQ2がオフになり、スイッチ素子SWR2がオンになる。これにより図10(B)に示すスイッチ素子SWS1のオフとスイッチ素子SWS2のオンが実現され、基準電圧VR2がキャパシターCSの一端に印加されるようになる。 In the second period T2 of the second channel measurement period TCH2, the switch element SWQ2 is turned off and the switch element SWR2 is turned on. Thus, the switching element SWS1 and the switching element SWS2 shown in FIG. 10B are turned off and the reference voltage VR2 is applied to one end of the capacitor CS.
また第3チャネル計測期間TCH3も上述と同様であり、マルチプレクサーMUX1、MUX2のスイッチ素子SWQ3、SWR3によりスイッチ素子SWS1、SWS2の機能が実現される。 The third channel measurement period TCH3 is the same as described above, and the functions of the switch elements SWS1 and SWS2 are realized by the switch elements SWQ3 and SWR3 of the multiplexers MUX1 and MUX2.
このようにマルチプレクサーのスイッチ素子とスイッチドキャパシター回路のサンプリング用スイッチ素子を共用することで、回路の更なる小規模化や簡素化を図れる。 Thus, by sharing the switching element of the multiplexer and the sampling switching element of the switched capacitor circuit, the circuit can be further reduced in size and simplified.
5.集積回路装置のレイアウト
図13に、本実施形態の集積回路装置(IC)のレイアウト配置例を示す。図13の集積回路装置では、アナログフロントエンド回路AFEを構成する増幅回路AMP及びマルチプレクサーMUX1、MUX2、MUX3と、A/D変換器ADCと、制御部50(ゲートアレイ回路)と、電源回路60がレイアウト配置されている。
5. Integrated Circuit Device Layout FIG. 13 shows an example layout layout of an integrated circuit device (IC) of this embodiment. In the integrated circuit device of FIG. 13, the amplifier circuit AMP and multiplexers MUX1, MUX2, and MUX3, the A / D converter ADC, the control unit 50 (gate array circuit), and the
I/O領域RIO1には、図6のジャイロセンサー10からの信号VQ1〜VR3の端子(パッド)が配置されている。そして信号VQ1〜VR3の信号線がI/O領域RIO1からマルチプレクサーMUX1、MUX2に配線されて、信号VQ1〜VR3がマルチプレクサーMUX1、MUX2に入力される。このマルチプレクサーMUX1、MUX2の出力信号SG1、SG2の信号線がマルチプレクサーMUX1、MUX2から増幅回路AMPに配線される。
In the I / O region RIO1, terminals (pads) for signals VQ1 to VR3 from the
またI/O領域RIO2には、加速度センサー20からの信号VQ4〜VQ6の端子(パッド)が配置されている。そして信号VQ4〜VQ6の信号線がI/O領域RIO2からマルチプレクサーMUX3に配線されて、信号VQ4〜VQ6がマルチプレクサーMUX3に入力される。また増幅回路AMPの出力信号AMQの信号線が、増幅回路AMPからマルチプレクサーMUX3に入力される。そしてマルチプレクサーMUX3の出力信号SG3の信号線がマルチプレクサーMUX3からA/D変換器ADCに配線される。
Further, terminals (pads) for signals VQ4 to VQ6 from the
図13に示すように、マルチプレクサーMUX1、MUX2、MUX3は、増幅回路AMPとA/D変換器ADCの間にレイアウト配置されている。例えば図13において第1の方向をD1として、D1に直交する方向を第2の方向D2とし、第1の方向D1の反対方向を第3の方向D3とし、第2の方向D2の反対方向を第4の方向D4とする。するとマルチプレクサーMUX1、MUX2のD2方向側に増幅回路AMPが配置される。またマルチプレクサーMUX1、MUX2のD4方向側にマルチプレクサーMUX3が配置される。そしてマルチプレクサーMUX3のD4方向側にA/D変換器ADCが配置される。 As shown in FIG. 13, the multiplexers MUX1, MUX2, and MUX3 are laid out between the amplifier circuit AMP and the A / D converter ADC. For example, in FIG. 13, the first direction is D1, the direction orthogonal to D1 is the second direction D2, the opposite direction of the first direction D1 is the third direction D3, and the opposite direction of the second direction D2 is The fourth direction is D4. Then, the amplifier circuit AMP is disposed on the D2 direction side of the multiplexers MUX1 and MUX2. A multiplexer MUX3 is arranged on the D4 direction side of the multiplexers MUX1 and MUX2. An A / D converter ADC is arranged on the D4 direction side of the multiplexer MUX3.
そして、このようにマルチプレクサーMUX1、MUX2、MUX3を、増幅回路AMPとA/D変換器ADCの間に配置することで、I/O領域RIO1からの信号VQ1〜VR3をマルチプレクサーMUX1、MUX2を介して効率的に増幅回路AMPに入力できるようになる。またI/O領域RIO2からの信号VQ4〜VQ6をマルチプレクサーMUX3を介して効率的にA/D変換器ADCに入力できるようになる。これにより、信号VQ1〜VR3、VQ4〜VQ6の電圧がノイズ等により変動したり、電圧ドロップが生じるなどの事態を最小限に抑えること可能になる。また、センサーデバイス30のチャネル数が多い場合にも、センサーデバイス30からの信号VQ1〜VR3、VQ4〜VQ6の配線領域の大きさを最小限に抑えることができ、集積回路装置の小面積化を図れる。
Then, the multiplexers MUX1, MUX2, and MUX3 are arranged between the amplifier circuit AMP and the A / D converter ADC in this way, so that the signals VQ1 to VR3 from the I / O region RIO1 are multiplexed with the multiplexers MUX1 and MUX2. Thus, the signal can be efficiently input to the amplifier circuit AMP. Further, the signals VQ4 to VQ6 from the I / O region RIO2 can be efficiently input to the A / D converter ADC via the multiplexer MUX3. As a result, it is possible to minimize such a situation that the voltages of the signals VQ1 to VR3 and VQ4 to VQ6 fluctuate due to noise or the like, or a voltage drop occurs. In addition, even when the
また図13では、A/D変換器ADCのD1方向側に電源回路60が配置されている。また電源回路60のD2方向側であって、且つ、アナログフロントエンド回路AFEのD1方向側に制御部50が配置されている。このような配置にすることで、デジタル回路ブロックである制御部50と、アナログ回路ブロックである電源回路60、アナログフロントエンド回路AFE、A/D変換器ADC等の効率的なレイアウト配置を実現できる。
In FIG. 13, a
また図13では、電源回路60のD4方向側に電源電圧VDDAの端子(パッド)PVDAが配置されている。即ち電源回路60の直近にVDDAの端子PVDAが配置されている。そして電源回路60は、生成した電源電圧VDDAを端子PVDAを介して外部のセンサーデバイス30に供給する。この時、電源回路60の近傍に端子PVDAが配置されることで、センサーデバイス30に電源電圧VDDAを供給する際のVDDAの電圧ドロップ等を最小限に抑えることが可能になる。そして電源電圧VDDAの電圧ドロップが最小限に抑えられることで、図2で説明したように、センサーデバイス30の電源電圧とA/D変換器ADCの電源電圧の間にレシオメトリックな関係が保たれ、センサー検出信号の測定精度を向上できる。
In FIG. 13, a terminal (pad) PVDA of the power supply voltage VDDA is arranged on the D4 direction side of the
また図13では、A/D変換器ADCは、アナログフロントエンド回路AFE(増幅回路AMP、マルチプレクサーMUX1〜MUX3)よりも電源回路60に近い位置にレイアウト配置される。即ち電源回路60とA/D変換器ADCの間の距離は、電源回路60とアナログフロントエンド回路AFEの間の距離よりも短くなっている。
In FIG. 13, the A / D converter ADC is laid out at a position closer to the
例えば電源回路60は、生成された電源電圧VDDAを、電源線を介してA/D変換ADCや増幅回路AMPに対して供給している。そして図2で説明したように、センサーデバイス30の電源電圧とA/D変換器ADCの電源電圧の間にレシオメトリックな関係が保たれないと、センサー検出信号の測定精度が悪化する。
For example, the
この点、図13では、A/D変換器ADCは、アナログフロントエンド回路AFE(増幅回路AMP等)よりも電源回路60に近い位置にレイアウト配置されており、電源回路60とA/D変換器ADCとの間でVDDAの電源線がショートパスで接続される。従って、電源回路60からA/D変換器ADCに電源電圧VDDAを供給する際のVDDAの電圧ドロップを最小限に抑えることができる。従って、センサーデバイス30の電源電圧とA/D変換器ADCの電源電圧の間にレシオメトリックな関係が保たれるようになり、センサー検出信号の測定精度を向上できる。
In this regard, in FIG. 13, the A / D converter ADC is laid out at a position closer to the
このように図13では、電源回路60から電源端子PVDAへの電源線と、電源回路60からA/D変換器ADCへの電源線の両方を、ショートパスで接続できるため、センサー検出信号の測定精度を更に向上できる。
In this way, in FIG. 13, since both the power supply line from the
6.電子機器
次に本実施形態の集積回路装置を含む電子機器の構成例について、図14を用いて説明する。なお本実施形態の電子機器は図14の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
6). Electronic Device Next, a configuration example of an electronic device including the integrated circuit device of the present embodiment will be described with reference to FIG. Note that the electronic apparatus of the present embodiment is not limited to the configuration shown in FIG. 14, and various modifications such as omitting some of the components or adding other components are possible.
図14の電子機器は、センサーデバイス30と本実施形態の集積回路装置500を含む。また処理部510、記憶部520、無線回路530、アンテナ540を含むことができる。
The electronic apparatus of FIG. 14 includes the
センサーデバイス30(物理量トランスデューサ)が、各種の物理量(角速度、加速度、角加速度、力、質量等)を検出する。そして物理量を電流(電荷)や電圧等に変換して、検出信号として出力する。 The sensor device 30 (physical quantity transducer) detects various physical quantities (angular velocity, acceleration, angular acceleration, force, mass, etc.). Then, the physical quantity is converted into current (charge), voltage or the like and output as a detection signal.
集積回路装置500は、センサーデバイス30からの検出信号を受け、検出信号のA/D変換を行ったり、必要であればA/D変換後のデジタルデータに対する演算処理(信号処理)を行う。そして、得られたデジタルデータを、処理部510などに出力する。
The
処理部510は、デジタルデータに対する種々のデジタル処理を行う。この処理部510の機能は、例えばマイクロコンピューターなどにより実現される。記憶部520は、デジタルデータ等を一時的に記憶する。この記憶部520の機能は、RAMなどのメモリーにより実現される。
The
無線回路530は、集積回路装置500により得られたデジタルデータに対して変調処理などを行い、アンテナ540を用いて外部機器(相手側の電子機器)に送信する。またアンテナ540を用いて、外部機器からのデータを受信し、ID認証を行ったり、センサーデバイス30の制御等を行ってもよい。
The
図14の構成によれば、センサーデバイス30により検出された情報を、外部機器に送信することが可能になり、無線機能とセンサー機能を有する種々の電子機器を実現できる。
According to the configuration of FIG. 14, information detected by the
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described at least once together with a different term having a broader meaning or the same meaning in the specification or the drawings can be replaced with the different term in any part of the specification or the drawings. Further, the configurations and operations of the integrated circuit device and the electronic device are not limited to those described in this embodiment, and various modifications can be made.
AFE アナログフロントエンド回路、AMP 増幅回路、ADC A/D変換器、
PVDA 電源端子、VDDA 電源電圧、
AGND アナロググランド電圧、RAD A/D変換範囲、
REG レギュレーター、OPR、OPAG 演算増幅器、R1〜RN 抵抗、
RLAC ラダー抵抗回路、RAJC 電源電圧設定用抵抗回路、
SEL1 第1選択回路、SEL2 第2選択回路、
TP11〜TP1i、TP21〜TP2j、TP31〜TP3k 電圧分割タップ、
SW11〜SW1i、SW21〜SW2j、SW31〜SW3k スイッチ素子、
MUX1〜MUX3 第1マルチプレクサー〜第3マルチプレクサー、
CH1〜CH6 第1チャネル〜第6チャネル、
VQ1〜VQ3 第1チャネル第1信号〜第3チャネル第1信号、
VR1〜VR3 第1チャネル第2信号〜第3チャネル第2信号、
VQ4〜VQ6 第4チャネル〜第6チャネルの信号、
TCH1〜TCH6 第1チャネル計測期間〜第6チャネル計測期間、
OP 演算増幅器、SW1〜SW4、SWS1、SWS2 スイッチ素子、
CS サンプリング用キャパシター、COF オフセットキャンセル用キャパシター、
10 ジャイロセンサー、20 加速度センサー、30 センサーデバイス、
50 制御部、52 デジタルフィルター、60 電源回路、
62 基準電圧生成回路、64 電圧分割回路、
310 振動子、320 駆動回路、330 検出回路、332 増幅回路、
334 同期検波回路、336 フィルター部、500 集積回路装置、
510 処理部、520 記憶部、530 無線回路、540 アンテナ
AFE analog front end circuit, AMP amplifier circuit, ADC A / D converter,
PVDA power supply terminal, VDDA power supply voltage,
AGND Analog ground voltage, RAD A / D conversion range,
REG regulator, OPR, OPAG operational amplifier, R1-RN resistance,
RLAC ladder resistor circuit, RAJC power supply voltage setting resistor circuit,
SEL1 first selection circuit, SEL2 second selection circuit,
TP11 to TP1i, TP21 to TP2j, TP31 to TP3k Voltage dividing tap,
SW11 to SW1i, SW21 to SW2j, SW31 to SW3k switch elements,
MUX1 to MUX3 first multiplexer to third multiplexer,
CH1 to CH6 1st channel to 6th channel,
VQ1 to VQ3 first channel first signal to third channel first signal,
VR1 to VR3 first channel second signal to third channel second signal,
VQ4 to VQ6 4th channel to 6th channel signals,
TCH1 to TCH6 1st channel measurement period to 6th channel measurement period,
OP operational amplifier, SW1 to SW4, SWS1, SWS2 switch element,
CS sampling capacitor, COF offset canceling capacitor,
10 gyro sensor, 20 acceleration sensor, 30 sensor device,
50 control unit, 52 digital filter, 60 power supply circuit,
62 reference voltage generating circuit, 64 voltage dividing circuit,
310 vibrator, 320 drive circuit, 330 detection circuit, 332 amplification circuit,
334 Synchronous detection circuit, 336 filter unit, 500 integrated circuit device,
510 processing unit, 520 storage unit, 530 wireless circuit, 540 antenna
Claims (16)
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧に基づいて動作し、前記電源電圧により規定されるA/D変換範囲で、センサーデバイスからの検出信号に対応する信号についてのA/D変換を行うA/D変換器と、
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧を前記センサーデバイスに供給する電源端子と、
を含むことを特徴とする集積回路装置。 A power supply circuit for generating a power supply voltage;
The power supply voltage is supplied from the power supply circuit, operates based on the supplied power supply voltage, and A for a signal corresponding to a detection signal from the sensor device in an A / D conversion range defined by the power supply voltage. An A / D converter that performs / D conversion;
The power supply voltage is supplied from the power supply circuit, and the power supply terminal that supplies the supplied power supply voltage to the sensor device;
An integrated circuit device comprising:
前記電源回路は、
基準電圧を生成する基準電圧生成回路と、
生成された前記基準電圧に基づいて前記電源電圧を生成するレギュレーターとを含むことを特徴とする集積回路装置。 In claim 1,
The power supply circuit is
A reference voltage generation circuit for generating a reference voltage;
And a regulator that generates the power supply voltage based on the generated reference voltage.
前記レギュレーターは、
前記電源電圧と低電位側電源電圧との間の電圧を分割する電圧分割回路と、
第1入力ノードに前記基準電圧が供給され、前記電圧分割回路の電圧分割タップからの電圧が第2入力ノードに供給される演算増幅器とを含むことを特徴とする集積回路装置。 In claim 2,
The regulator is
A voltage dividing circuit for dividing a voltage between the power supply voltage and the low-potential-side power supply voltage;
An integrated circuit device comprising: an operational amplifier in which the reference voltage is supplied to a first input node and a voltage from a voltage dividing tap of the voltage dividing circuit is supplied to a second input node.
前記電圧分割回路は、
複数の抵抗を有し、前記複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力するラダー抵抗回路と、
前記ラダー抵抗回路と直列に設けられ、抵抗値が可変の電源電圧設定用抵抗回路と、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの1つの電圧分割タップを電圧微調整用タップとして選択し、選択された前記電圧微調整用タップからの電圧を、前記演算増幅器の前記第2入力ノードに供給する第1選択回路とを含むことを特徴とする集積回路装置。 In claim 3,
The voltage divider circuit is:
A ladder resistor circuit having a plurality of resistors and outputting a divided voltage to each voltage dividing tap of the plurality of voltage dividing taps of the plurality of resistors;
A power supply voltage setting resistor circuit provided in series with the ladder resistor circuit and having a variable resistance value;
One voltage division tap of the plurality of voltage division taps of the ladder resistor circuit is selected as a voltage fine adjustment tap, and a voltage from the selected voltage fine adjustment tap is selected as the second voltage of the operational amplifier. And a first selection circuit for supplying the input node.
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記電圧分割回路は、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの1つの電圧分割タップをアナロググランド用タップとして選択し、選択された前記アナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給する第2選択回路を含むことを特徴とする集積回路装置。 In claim 4,
Including an analog front-end circuit that operates based on the power supply voltage;
The voltage divider circuit is:
One voltage division tap of the plurality of voltage division taps of the ladder resistor circuit is selected as an analog ground tap, and an analog ground voltage from the selected analog ground tap is selected with respect to the analog front end circuit. An integrated circuit device comprising a second selection circuit to be supplied.
前記第2選択回路は、
前記複数の電圧分割タップの中から、前記電源電圧設定用抵抗回路での電源電圧の設定結果に応じた電圧分割タップを、前記アナロググランド用タップとして選択することを特徴とする集積回路装置。 In claim 5,
The second selection circuit includes:
An integrated circuit device, wherein a voltage division tap corresponding to a power supply voltage setting result in the power supply voltage setting resistor circuit is selected as the analog ground tap from the plurality of voltage division taps.
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記レギュレーターは、
前記電圧分割回路のアナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給することを特徴とする集積回路装置。 In claim 3 or 4,
Including an analog front-end circuit that operates based on the power supply voltage;
The regulator is
An integrated circuit device, wherein an analog ground voltage from an analog ground tap of the voltage dividing circuit is supplied to the analog front end circuit.
前記アナログフロントエンド回路は、
前記センサーデバイスからの検出信号が入力され、前記アナロググランド電圧がA/D変換範囲のセンター電圧となる信号を前記A/D変換器に出力する増幅回路を含むことを特徴とする集積回路装置。 In claim 7,
The analog front-end circuit is
An integrated circuit device, comprising: an amplifying circuit that receives a detection signal from the sensor device and outputs a signal at which the analog ground voltage becomes a center voltage in an A / D conversion range to the A / D converter.
前記増幅回路は、
前記アナロググランド電圧に対して、前記センサーデバイスからのチャネル信号を構成する第1信号と第2信号の差分に対応する電圧を加算した電圧信号を出力することを特徴とする集積回路装置。 In claim 8,
The amplifier circuit is
An integrated circuit device that outputs a voltage signal obtained by adding a voltage corresponding to a difference between a first signal and a second signal constituting a channel signal from the sensor device to the analog ground voltage.
前記増幅回路は、
前記増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成されることを特徴とする集積回路装置。 In claim 8 or 9,
The amplifier circuit is
An integrated circuit device comprising a switched capacitor circuit that cancels an offset voltage of an operational amplifier included in the amplifier circuit.
前記アナログフロントエンド回路は、
前記センサーデバイスの第1チャネルの信号を構成する第1チャネル第1信号と、前記センサーデバイスの第2チャネルの信号を構成する第2チャネル第1信号と、前記センサーデバイスからの第3チャネルの信号を構成する第3チャネル第1信号とが入力され、第1チャネル計測期間においては前記第1チャネル第1信号を第1信号として出力し、第2チャネル計測期間においては前記第2チャネル第1信号を前記第1信号として出力し、第3チャネル計測期間においては前記第3チャネル第1信号を前記第1信号として出力する第1マルチプレクサーと、
前記第1チャネルの信号を構成する第1チャネル第2信号と、前記第2チャネルの信号を構成する第2チャネル第2信号と、前記第3チャネルの信号を構成する第3チャネル第2信号とが入力され、前記第1チャネル計測期間においては前記第1チャネル第2信号を第2信号として出力し、前記第2チャネル計測期間においては前記第2チャネル第2信号を前記第2信号として出力し、前記第3チャネル計測期間においては前記第3チャネル第2信号を前記第2信号として出力する第2マルチプレクサーとを含み、
前記増幅回路は、
前記第1マルチプレクサーからの前記第1信号と前記第2マルチプレクサーからの前記第2信号の差分に対応する信号を出力することを特徴とする集積回路装置。 In any one of Claims 8 thru | or 10.
The analog front-end circuit is
A first channel first signal constituting a first channel signal of the sensor device, a second channel first signal constituting a second channel signal of the sensor device, and a third channel signal from the sensor device The first channel first signal is output as the first signal in the first channel measurement period, and the second channel first signal is output in the second channel measurement period. As a first signal, and in a third channel measurement period, a first multiplexer that outputs the third channel first signal as the first signal;
A first channel second signal constituting the first channel signal, a second channel second signal constituting the second channel signal, and a third channel second signal constituting the third channel signal; The first channel second signal is output as the second signal during the first channel measurement period, and the second channel second signal is output as the second signal during the second channel measurement period. A second multiplexer that outputs the third channel second signal as the second signal in the third channel measurement period;
The amplifier circuit is
An integrated circuit device characterized by outputting a signal corresponding to a difference between the first signal from the first multiplexer and the second signal from the second multiplexer.
前記増幅回路からの信号と、前記センサーデバイスからの第4チャネルの信号と、第5チャネルの信号と、第6チャネルの信号とが入力され、前記第1チャネル計測期間、前記第2チャネル計測期間、前記第3チャネル計測期間においては前記増幅回路からの信号を第3信号として出力し、第4チャネル計測期間においては前記第4チャネルの信号を前記第3信号として出力し、第5チャネル計測期間においては前記第5チャネルの信号を前記第3信号として出力し、第6チャネル計測期間においては前記第6チャネルの信号を前記第3信号として出力する第3マルチプレクサーを含み、
前記A/D変換器は、
前記第3マルチプレクサーからの前記第3信号についてのA/D変換を行うことを特徴とする集積回路装置。 In claim 11,
A signal from the amplifier circuit, a fourth channel signal, a fifth channel signal, and a sixth channel signal from the sensor device are input, and the first channel measurement period and the second channel measurement period are input. In the third channel measurement period, the signal from the amplifier circuit is output as the third signal, in the fourth channel measurement period, the signal of the fourth channel is output as the third signal, and in the fifth channel measurement period. And a third multiplexer for outputting the fifth channel signal as the third signal and outputting the sixth channel signal as the third signal in a sixth channel measurement period,
The A / D converter is
An integrated circuit device that performs A / D conversion on the third signal from the third multiplexer.
前記センサーデバイスは、
前記第1チャネルの信号、前記第2チャネルの信号、前記第3チャネルの信号を出力するジャイロセンサーと、
前記第4チャネルの信号、前記第5チャネルの信号、前記第6チャネルの信号を出力する加速度センサーを含み、
前記ジャイロセンサーからの前記第1チャネルの信号、前記第2チャネルの信号、前記第3チャネルの信号は、各々、X軸回りの角速度又は角加速度検出信号、Y軸回りの角速度又は角加速度検出信号、Z軸回りの角速度又は角加速度検出信号であり、
前記加速度センサーからの前記第4チャネルの信号、前記第5チャネルの信号、前記第6チャネルの信号は、各々、X軸方向の加速度検出信号、Y軸方向の加速度検出信号、Z軸方向の加速度検出信号であることを特徴とする集積回路装置。 In claim 12,
The sensor device is
A gyro sensor for outputting the first channel signal, the second channel signal, and the third channel signal;
An acceleration sensor that outputs the fourth channel signal, the fifth channel signal, and the sixth channel signal;
The signal of the first channel, the signal of the second channel, and the signal of the third channel from the gyro sensor are an angular velocity or angular acceleration detection signal around the X axis and an angular velocity or angular acceleration detection signal around the Y axis, respectively. , An angular velocity or angular acceleration detection signal around the Z axis,
The fourth channel signal, the fifth channel signal, and the sixth channel signal from the acceleration sensor are an X axis direction acceleration detection signal, a Y axis direction acceleration detection signal, and a Z axis direction acceleration, respectively. An integrated circuit device characterized by being a detection signal.
前記第1マルチプレクサー、前記第2マルチプレクサー、前記第3マルチプレクサーは、前記増幅回路と前記A/D変換器の間にレイアウト配置されることを特徴とする集積回路装置。 In claim 12 or 13,
The integrated circuit device, wherein the first multiplexer, the second multiplexer, and the third multiplexer are laid out between the amplifier circuit and the A / D converter.
前記A/D変換器は、前記アナログフロントエンド回路よりも前記電源回路に近い位置にレイアウト配置されることを特徴とする集積回路装置。 In any of claims 7 to 14,
The integrated circuit device, wherein the A / D converter is laid out at a position closer to the power supply circuit than the analog front end circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014130563A JP5811239B2 (en) | 2014-06-25 | 2014-06-25 | Integrated circuit device and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014130563A JP5811239B2 (en) | 2014-06-25 | 2014-06-25 | Integrated circuit device and electronic apparatus |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010182091A Division JP5569245B2 (en) | 2010-08-17 | 2010-08-17 | Integrated circuit device and electronic apparatus |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014232879A true JP2014232879A (en) | 2014-12-11 |
JP2014232879A5 JP2014232879A5 (en) | 2015-02-19 |
JP5811239B2 JP5811239B2 (en) | 2015-11-11 |
Family
ID=52126065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014130563A Expired - Fee Related JP5811239B2 (en) | 2014-06-25 | 2014-06-25 | Integrated circuit device and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5811239B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111752326A (en) * | 2019-03-28 | 2020-10-09 | 拉碧斯半导体株式会社 | Semiconductor device with a plurality of semiconductor chips |
US20230288495A1 (en) * | 2022-03-11 | 2023-09-14 | Texas Instruments Incorporated | Cable fault detection |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786394A (en) * | 1993-06-30 | 1995-03-31 | Nippondenso Co Ltd | Signal processing ic |
US6329825B1 (en) * | 1998-11-26 | 2001-12-11 | Denso Corporation | Sensing apparatus having a sensing bridge circuit and a temperature detecting bridge circuit for detecting a physical quantity and a related temperature compensating method |
JP2006112923A (en) * | 2004-10-14 | 2006-04-27 | Nec Electronics Corp | Semiconductor device |
JP2008096131A (en) * | 2006-10-06 | 2008-04-24 | Ricoh Co Ltd | Sensor module, correction method, program, and recording medium |
JP2009229447A (en) * | 2008-02-29 | 2009-10-08 | Seiko Epson Corp | Physical quantity measuring device and electronic device |
JP2009265955A (en) * | 2008-04-25 | 2009-11-12 | Hitachi Ulsi Systems Co Ltd | Semiconductor integrated circuit |
-
2014
- 2014-06-25 JP JP2014130563A patent/JP5811239B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786394A (en) * | 1993-06-30 | 1995-03-31 | Nippondenso Co Ltd | Signal processing ic |
US6329825B1 (en) * | 1998-11-26 | 2001-12-11 | Denso Corporation | Sensing apparatus having a sensing bridge circuit and a temperature detecting bridge circuit for detecting a physical quantity and a related temperature compensating method |
JP2006112923A (en) * | 2004-10-14 | 2006-04-27 | Nec Electronics Corp | Semiconductor device |
JP2008096131A (en) * | 2006-10-06 | 2008-04-24 | Ricoh Co Ltd | Sensor module, correction method, program, and recording medium |
JP2009229447A (en) * | 2008-02-29 | 2009-10-08 | Seiko Epson Corp | Physical quantity measuring device and electronic device |
JP2009265955A (en) * | 2008-04-25 | 2009-11-12 | Hitachi Ulsi Systems Co Ltd | Semiconductor integrated circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111752326A (en) * | 2019-03-28 | 2020-10-09 | 拉碧斯半导体株式会社 | Semiconductor device with a plurality of semiconductor chips |
US20230288495A1 (en) * | 2022-03-11 | 2023-09-14 | Texas Instruments Incorporated | Cable fault detection |
Also Published As
Publication number | Publication date |
---|---|
JP5811239B2 (en) | 2015-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5764885B2 (en) | Integrated circuit device and electronic apparatus | |
JP2012044347A (en) | Integrated circuit device and electronic apparatus | |
JP4475340B2 (en) | Temperature compensation circuit | |
JP5569245B2 (en) | Integrated circuit device and electronic apparatus | |
CN105987691B (en) | Circuit device, physical quantity detection device, electronic apparatus, and moving object | |
JP6277689B2 (en) | Detection device, sensor, electronic device, and moving object | |
JP4572350B2 (en) | Synchronous detection circuit, detection circuit, physical quantity measuring device, gyro sensor, and electronic equipment | |
JP6303411B2 (en) | Detection device, sensor, electronic device, and moving object | |
US10067156B2 (en) | Physical quantity sensor, sensor unit, electronic apparatus, moving object, and physical quantity detection method | |
JP4478033B2 (en) | Voltage applied current measuring device and current buffer with switch used therefor | |
JP6299322B2 (en) | Physical quantity detection sensor, electronic device, mobile object and electronic circuit | |
JP5850121B2 (en) | Physical quantity measuring device and electronic device | |
JP5811239B2 (en) | Integrated circuit device and electronic apparatus | |
JP6503555B2 (en) | Drive device, physical quantity detection device and electronic device | |
CN106153027B (en) | Circuit device, physical quantity detection device, electronic apparatus, and moving object | |
JP6201774B2 (en) | Physical quantity detection circuit, physical quantity detection device, electronic device, and moving object | |
Ouh et al. | Capacitive readout circuit for tri-axes microaccelerometer with sub-fF offset calibration | |
JP2012049599A (en) | Switched capacitor circuit, detection device, and electronic apparatus | |
JP2020112455A (en) | Bridge sensor constant current power supply circuit | |
US10436857B2 (en) | Magnetic field sensing apparatus and sensing method thereof | |
JP2015215316A (en) | Hall element drive circuit | |
Ouh et al. | Sub-fF trimmable readout circuit for tri-axes capacitive microaccelerometers | |
JP2016090379A (en) | measuring device | |
JP6791648B2 (en) | A / D converter circuit and electronic equipment | |
JP2016170144A (en) | Circuit arrangement, physical quantity detection equipment, electronic equipment, and moving entity |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150812 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150818 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150831 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5811239 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |