JP2014216936A - 減衰器及び電子回路 - Google Patents

Abstract

【課題】所望の大きさの信号を得ることが可能な減衰器及び電子回路を提供すること。【解決手段】本発明は、入力された信号を信号Ｓ１及びＳ２に分ける分配器１２と、入力された信号Ｓ２の位相を制御して信号Ｓ３を生成する移相器１０ａ、１０ｂ又は１０ｃと、信号Ｓ３と信号Ｓ１とを合成して信号Ｓ４を生成する合成器１６と、を具備する減衰器、及び減衰器を用いた電子回路である。本発明によれば所望の大きさの信号を得ることができる。【選択図】図３

Description

本発明は減衰器及び電子回路に関する。

通信機器などにおいては、アンプの出力レベルを一定に保つことが求められる。このため、アンプの出力信号を検出し、出力レベルに応じてアンプの出力信号を制御する自動レベル制御（Auto Level Control：ＡＬＣ）が利用されている。アンプの利得を変化することで、出力レベルを一定にする。ＡＬＣでは、入力信号を適切な大きさに調節するため減衰器を用いることがある。例えば特許文献１には、複数の減衰器と複数のアンプとを接続した技術が開示されている。

特開平１１−２７４８７０号公報

しかしながら、従来の技術では良好なＡＬＣが困難となる場合がある。例えば入力信号が大きい場合、アンプの利得を低下させる。このとき、アンプの出力電力は低いレベルで飽和する。このためＡＬＣを良好に行うことが難しい。ＡＬＣのためには、アンプへの入力信号及びアンプの出力信号を適切な大きさとすることが重要である。本願発明は、上記課題に鑑み、所望の大きさの信号を得ることが可能な減衰器及び電子回路を提供することを目的とする。

本発明は、入力された信号を第１信号と第２信号とに分ける第１分配器と、入力された前記第２信号の位相を制御して第３信号を生成する移相器と、前記第３信号と前記第１信号とを合成して第４信号を生成する第１合成器と、を具備する減衰器である。

上記構成において、前記移相器は、第１端子における信号と第２端子における信号との間の位相差が０°、前記第１端子における信号と第３端子における信号との間の位相差が９０°、前記第２端子における信号と第４端子における信号との間の位相差が９０°、前記第３端子における信号と前記第４端子における信号との間の位相差が０°の関係を有し、前記第１端子に前記第２信号が入力され、前記第４端子から前記第３信号が出力される位相差カプラと、前記第２端子に接続され、その入力信号に対して反射信号の位相を制御可能な第１反射回路と、前記第３端子に接続され、その入力信号に対して反射信号の位相を制御可能な第２反射回路と、を備えてなる構成とすることができる。

上記構成において、前記第１反射回路と前記第２反射回路は、それぞれの入力信号に対して反射信号の位相を同じだけ変化させる構成とすることができる。

上記構成において、前記第１反射回路及び前記第２反射回路は可変容量ダイオードを有し、前記可変容量ダイオードの容量が変化することによりそれぞれの入力信号の位相が変化する構成とすることができる。

上記構成において、前記移相器は、第１入力端子に入力した信号を第１及び第２出力端子に分ける第２分配器と、第２入力端子及び第３入力端子に入力した信号を合成し第３出力端子に出力する第２合成器と、前記第２分配器の前記第１出力端子と前記第２合成器の前記第２入力端子との間に接続された第１増幅器と、前記第２分配器の前記第２出力端子と前記第２合成器の前記第３入力端子との間に接続された第２増幅器と、を備え、前記第１増幅器及び前記第２増幅器の少なくとも一方の出力を制御することで、前記第２合成器の前記第３出力端子から出力される信号の位相を制御する構成とすることができる。

上記構成において、前記第２分配器又は前記第２合成器の少なくとも一方が位相差を付与する構成とすることができる。

上記構成において、前記移相器は前記第１信号と前記第３信号との位相差が９０°以上１８０°以下となるように前記第３信号を生成する構成とすることができる。

本発明は、上記の減衰器と、前記減衰器と接続された増幅器と、を具備し、前記減衰器の入力端子が前記減衰器の出力端子と接続される、又は前記減衰器の出力端子が前記減衰器の入力端子と接続される電子回路である。

本発明によれば、所望の大きさの信号を得ることが可能な減衰器及び電子回路を提供することが可能となる。

図１（ａ）は電子回路を例示するブロック図である。図１（ｂ）は多段ＶＧＡを用いる電子回路を例示するブロック図である。図１（ｃ）はアンプのＩ−Ｖ特性を例示するグラフである。 図２（ａ）は逆相合成型ＶＧＡを用いた電子回路を例示するブロック図である。図２（ｂ）から図２（ｄ）は信号の合成を例示する模式図である。 図３（ａ）は実施例１に係る電子回路を例示するブロック図である。図３（ｂ）から図３（ｄ）は信号の合成を例示する模式図である。 図４（ａ）は実施例２に係る電子回路を例示する回路図である。図４（ｂ）は信号の合成を例示する模式図である。 図５はアンプに使用される回路を例示する回路図である。 図６（ａ）は出力電力のシミュレーション結果を例示するグラフである。図６（ｂ）は利得を例示するグラフである。 図７は実施例３に係る電子回路を例示する回路図である。 図８（ａ）から図８（ｄ）は信号の合成を例示する模式図である。 図９（ａ）は出力電力のシミュレーション結果を例示するグラフである。図９（ｂ）は利得を例示するグラフである。

ＡＬＣを利用する電子回路２について説明する。図１（ａ）は電子回路２を例示するブロック図である。図１（ａ）に示すように、入力端子Ｉｎはアンプ４の入力端子に接続され、出力端子Ｏｕｔはアンプ４の出力端子に接続されている。ノードＮ１に検波器６の一端が接続されている。検波器６の他端は、制御回路８の一端と接続されている。制御回路８の他端は制御端子Ｃｏｎｔを介してアンプ４と接続されている。アンプ４は可変利得アンプ（ＶＧＡ：Variable Gain Amplifier）である。アンプ４は入力端子Ｉｎから入力される高周波信号を増幅し、出力端子Ｏｕｔに出力する。出力信号の一部は検波器６に流れる。検波器６はアンプ４の出力信号のＤＣレベルを検出する。制御回路８は検出されたＤＣレベルに応じてアンプ４の利得を制御する。利得の制御により、アンプ４の出力電力はほぼ一定の大きさに維持される。例えば電子回路２を携帯電話の基地局及び端末などに利用することがある。入力端子から入力される受信信号の電力が変化しても、出力信号の大きさはほぼ一定である。このため、音声のボリュームが維持される。アンプ４は例えば電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を含む。制御端子Ｃｏｎｔに印加される電圧ＶｃｏｎｔがＦＥＴのゲート電圧に対応する。Ｖｃｏｎｔによりアンプ４の利得が制御される。

図１（ｂ）は多段ＶＧＡを用いる電子回路２ａを例示するブロック図である。アンプ４は多段ＶＧＡであり、複数のアンプ４ａ〜４ｃを含む。入力端子Ｉｎはアンプ４ａの入力端子に接続され、アンプ４ａの出力端子はアンプ４ｂの入力端子に接続されている。アンプ４ｂの出力端子はアンプ４ｃの入力端子に接続され、アンプ４ｃの出力端子は出力端子Ｏｕｔに接続されている。アンプ４ａ〜４ｃに共通の制御端子Ｃｏｎｔを介して、アンプ４ａ〜４ｃの利得が制御される。

図１（ｃ）はアンプ４のＩ−Ｖ特性を例示するグラフである。横軸は入力電力、縦軸は出力電力を表す。実線は上から順にＶｃｏｎｔ＝０、−０．１、−０．２、−０．３、−０．４及び−０．５Ｖの例を表す。図１（ｃ）に示すように、入力電力が−１０ｄＢｍ以上で、出力電力は飽和する。例えば入力電力が小さい場合、出力電力を一定にするため、利得を低下させる。しかし、利得が低下するほど飽和出力も小さくなる。つまり、出力電力が小さくなる。このように一定の出力電力が得られず、ＡＬＣが困難となる。

図２（ａ）は逆相合成型ＶＧＡを用いた電子回路２ｂを例示するブロック図である。入力端子Ｉｎにバラン５の入力端子が接続されている。バラン５の２つの出力端子の一方はアンプ４ｄの入力端子、他方はアンプ４ｅの入力端子に接続されている。アンプ４ｄの出力端子は合成器７の２つの入力端子の一方に接続されている。アンプ４ｅの出力端子は合成器７の２つの入力端子の他方に接続されている。合成器７の出力端子は出力端子Ｏｕｔに接続されている。バラン５は入力端子Ｉｎから入力される入力信号を、１８０°の位相差を有する２つの信号Ｓａ及びＳｂに分け、アンプ４ｄ及び４ｅに分配する。アンプ４ｄは信号Ｓａを、アンプ４ｅは信号Ｓｂをそれぞれ増幅する。合成器７は増幅された信号を合成し信号Ｓｃを生成し、出力端子Ｏｕｔに出力する。

図２（ｂ）から図２（ｄ）は信号の合成を例示する模式図である。図２（ｂ）に示すように、信号Ｓａが信号Ｓｂより大幅に大きい場合、合成された信号Ｓｃは信号Ｓａよりわずかに小さい信号となる。図２（ｃ）に示すように、信号Ｓｂの大きさが信号Ｓａの半分程度である場合、信号Ｓｃは信号Ｓａの半分程度の大きさとなる。図２（ｄ）に示すように、信号Ｓａと信号Ｓｂとが同程度の大きさの場合、信号Ｓｃは微小な信号となる。つまり出力端子Ｏｕｔから出力される出力信号が小さくなる。アンプ４ｄ及び４ｅの出力電力が飽和する場合、図２（ｃ）に示すようにほぼ同じ大きさの信号Ｓａ及びＳｂが合成される。このため出力信号が小さくなる。

実施例１は、移相器を用いることで信号の大きさを調整する例である。図３（ａ）は実施例１に係る電子回路１００を例示するブロック図である。図３（ａ）に示すように、電子回路１００における減衰器３ａは、移相器１０ａ、分配器１２（第１分配器）、及び合成器１６（第１合成器）を含む。

減衰器３ａは、入力端子Ｉｎに分配器１２の入力端子が接続されている。分配器１２の２つの出力端子の一方は、合成器１６の入力端子の一方に接続されている。分配器１２の２つの出力端子の他方は移相器１０ａの一端に接続されている。移相器１０ａの他端は合成器１６の入力端子の他方に接続されている。合成器１６の出力端子はアンプ４の入力端子に接続され、アンプ４の出力端子は出力端子Ｏｕｔに接続されている。分配器１２は、互いに同程度の大きさ及び同位相を有する信号Ｓ１及びＳ２（第１信号及び第２信号）を出力する。移相器１０ａは信号Ｓ２の位相を変化させ信号Ｓ３（第３信号）を生成し、信号Ｓ３を合成器１６に向けて出力する。合成器１６は信号Ｓ１及びＳ３を合成し信号Ｓ４（第４信号）を生成する。アンプ４は信号Ｓ４を増幅し出力する。

図３（ｂ）から図３（ｄ）は信号の合成を例示する模式図である。信号Ｓ１と信号Ｓ３との位相差はθである。なお信号Ｓ１の大きさは信号Ｓ３の大きさと同程度である。図３（ｂ）に示すように、信号Ｓ１と信号Ｓ３との位相差θが２０°である場合、合成された信号Ｓ４は信号Ｓ１及びＳ３より大きくなる。図３（ｃ）に示すように、θ＝９０°である場合、信号Ｓ４は、図３（ｂ）の例より小さくなる。図３（ｄ）に示すように、θ＝１６０°である場合、信号Ｓ４は信号Ｓ１及びＳ３より小さくなる。図示しないが、θ＝０°である場合、信号Ｓ１と信号Ｓ３とが同じ方向を向き強め合うため、信号Ｓ４は最大となる。θ＝１８０°である場合、信号Ｓ１と信号Ｓ３とが互いに反対の方向を向き打ち消し合うため、信号Ｓ４は最小となる。実施例１によれば、信号Ｓ１及びＳ３間の位相差θを調整することで、信号Ｓ４の大きさを変化させることができる。信号Ｓ４の大きさを変化させることで、アンプ４の出力信号の大きさを変えることができる。信号Ｓ４を所望の大きさとすることで、アンプ４の出力信号を一定にするＡＬＣが可能となる。例えば入力信号が大きい場合、信号Ｓ４を小さくすればよい。入力信号が小さい場合、信号Ｓ４を大きくすればよい。

実施例２は、実施例１の移相器に反射型移相器を用いる例である。図４（ａ）は実施例２に係る電子回路２００を例示する回路図である。図４（ａ）に示すように、電子回路２００は、減衰器３ｂ及びアンプ4を含む。減衰器３ｂは移相器１０ｂ、分配器１２、及び位相調整ライン１４、及び合成器１６を有する。

移相器１０ｂは反射型移相器であり、ハイブリッドカプラ２０（位相差カプラ）、反射回路２２及び２４を備える。ハイブリッドカプラ２０は９０°ハイブリッドカプラであり、端子２０ａ〜２０ｄを有する。反射回路２２はキャパシタＣ１及びＣ２、位相調整ライン２６及びバラクタダイオードＤ１を有する。反射回路２４はキャパシタＣ３及びＣ４、位相調整ライン２８及びバラクタダイオードＤ２を有する。

入力端子Ｉｎは分配器１２の入力端子に接続されている。分配器１２の２つの出力端子の一方は、位相調整ライン１４を介して合成器１６の２つの入力端子の一方に接続されている。分配器１２の２つの出力端子の他方は、ハイブリッドカプラ２０の端子２０ａ（第１端子）に接続されている。端子２０ｂ（第２端子）は反射回路２２のキャパシタＣ１の一端に接続されている。キャパシタＣ１の他端は位相調整ライン２６の一端に接続され、位相調整ライン２６の他端はバラクタダイオードＤ１の一端に接続されている。キャパシタＣ１と位相調整ライン２６との間のノードにキャパシタＣ２の一端が接続されている。バラクタダイオードＤ１の他端、及びキャパシタＣ２の他端は接地されている。ハイブリッドカプラ２０の端子２０ｃ（第３端子）は反射回路２４のキャパシタＣ３の一端に接続されている。反射回路２４に含まれる各要素も反射回路２２と同様に接続されている。位相調整ライン２６とバラクタダイオードＤ１との間のノードに抵抗Ｒ１の一端が接続され、位相調整ライン２８とバラクタダイオードＤ２との間のノードに抵抗Ｒ２の一端が接続されている。抵抗Ｒ１及びＲ２の他端は共通して制御電圧Ｖｃｏｎｔに接続されている。このように反射回路２２及び２４は同じ構成を有している。

ハイブリッドカプラ２０の端子２０ｄ（第４端子）は合成器１６の入力端子に接続されている。合成器１６の出力端子はアンプ４の入力端子に接続され、アンプ４の出力端子は出力端子Ｏｕｔに接続されている。

分配器１２は入力端子Ｉｎから入力される信号を信号Ｓ１及びＳ２に分ける。図４（ａ）に矢印で示すように、信号Ｓ１（第１信号）は位相調整ライン１４において位相が遅延した後、合成器１６に入力する。信号Ｓ２（第２信号）は移相器１０ｂに入力する。移相器１０ｂは信号Ｓ２の位相を変化させ、信号Ｓ３（第３信号）を生成する。合成器１６は信号Ｓ１及びＳ３を合成し信号Ｓ４（第４信号）を生成する。

信号Ｓ３の生成を詳しく説明する。ハイブリッドカプラ２０は、端子２０ａに入力された信号Ｓ２を２つの信号Ｓ５及びＳ６に分け、端子２０ｂ及び２０ｃから出力する。信号Ｓ５（第５信号）は信号Ｓ２と同位相であり端子２０ｂから出力される。信号Ｓ６（第６信号）は信号Ｓ２から９０°位相が遅延しており、端子２０ｃから出力される。反射回路２２は信号Ｓ５の位相を遅延させ、信号Ｓ７（第７信号）として、端子２０ｂに向けて反射する。反射回路２４は信号Ｓ６の位相を遅延させ、信号Ｓ８（第８信号）として、端子２０ｃに向けて反射する。反射回路２２及び２４は信号を全反射するため、信号Ｓ７及びＳ８の大きさは、信号Ｓ５及びＳ６の大きさと変わらない。ハイブリッドカプラ２０は信号Ｓ７の位相を９０°遅延させ、かつ信号Ｓ８の位相を変えずに合流させ、信号Ｓ３を生成し、端子２０ｄから出力する。信号Ｓ３は、信号Ｓ１に対して位相差を有する。反射回路２２における信号Ｓ５に対する信号Ｓ７の位相の遅延は、反射回路２４における信号Ｓ６に対する信号Ｓ８の位相の遅延と同程度である。信号Ｓ７及びＳ８は端子２０ｄにおいて同位相で合流し、信号Ｓ３として出力される。端子２０ａにおいて合流する信号Ｓ７及びＳ８は１８０°の位相差を有するため、打ち消し合い、端子２０ａから出力されない。

信号Ｓ５及びＳ６に対する信号Ｓ７及びＳ８の位相の変化量はバラクタダイオードＤ１及びＤ２の容量により調整することができる。バラクタダイオードＤ１及びＤ２の容量は、制御電圧Ｖｃｏｎｔにより調整することができる。すなわち制御電圧Ｖｃｏｎｔにより信号Ｓ５及びＳ６に対する信号Ｓ７及びＳ８の位相の変化量を変化させることで、信号Ｓ３の位相を調整することができる。合成器１６は信号Ｓ１及びＳ３を合成し信号Ｓ４を生成し、出力する。アンプ４は信号Ｓ４を増幅し出力する。信号Ｓ１と信号Ｓ３との合成について説明する。

図４（ｂ）は信号の合成を例示する模式図である。信号Ｓ１は図４（ｂ）中のＸ軸に位置する。信号Ｓ３は信号Ｓ１に対して位相差θを有する。θは０°以上１８０°以下である。位相差θに応じて信号Ｓ４の大きさが変化する。図４（ｂ）の例では０°＜θ＜９０°であり、信号Ｓ１及びＳ３より大きな信号Ｓ４が生成される。例えばθ＝０°で信号Ｓ１と信号Ｓ３とが＋Ｘ方向を向くため、強め合う。従って信号Ｓ４は最大となる。θ＝１８０°で信号Ｓ３が信号Ｓ１とは反対の−Ｘ方向を向くため、信号Ｓ１と信号Ｓ３とは打ち消し合う。従って、信号Ｓ４は最小となる。

図５はアンプ４に使用される回路１１を例示する回路図である。入力端子ＩｎＡとＦＥＴ３４のゲートとの間に、キャパシタＣ５、位相調整ライン３０及び３２が直列接続されている。ＦＥＴ３４のドレインとＦＥＴ４４のゲートとの間に、位相調整ライン３６及び３８、キャパシタＣ６、位相調整ライン４０及び４２が直列接続されている。ＦＥＴ４４のドレインと出力端子ＯｕｔＡとの間に、位相調整ライン４６及び４８並びにキャパシタＣ７が直列に接続されている。位相調整ライン３０及び３２間のノードにキャパシタＣ８及び抵抗Ｒ３の一端が接続されている。キャパシタＣ８の他端は接地され、抵抗Ｒ３の他端にはゲート電圧Ｖｇ１が接続されている。キャパシタＣ９、抵抗Ｒ４及びゲート電圧Ｖｇ２は、キャパシタＣ８、抵抗Ｒ３及びゲート電圧Ｖｇ１と同様の配置を有し、位相調整ライン４０及び４２の間に接続されている。位相調整ライン３６及び３８間に位相調整ライン５０の一端が接続され、他端に抵抗Ｒ５の一端及びキャパシタＣ１０の一端が接続されている。抵抗Ｒ５の他端にはドレイン電圧Ｖｄ１が接続され、キャパシタＣ１０の他端は接地されている。位相調整ライン５２、キャパシタＣ１１、抵抗Ｒ６及びドレイン電圧Ｖｄ２は、位相調整ライン５０、キャパシタＣ１０，抵抗Ｒ５及びドレイン電圧Ｖｄ２と同様の配置を有し、位相調整ライン４６及び４８の間に接続されている。

電子回路２００におけるＩ−Ｖ特性のシミュレーションについて説明する。シミュレーションに用いたパラメータを以下に示す。
キャパシタＣ１及びＣ３の容量値：１０ｆＦ
キャパシタＣ２及びＣ４の容量値：６０ｆＦ
位相調整ライン２６及び２８の電気長：λ／４（λは信号Ｓ２の波長）
抵抗Ｒ１及びＲ２の抵抗値：１０ｋΩ
Ｖｇ１及びＶｇ２：−０．０６Ｖ
Ｖｄ１及びＶｄ２：３Ｖ
バラクタダイオードＤ１及びＤ２の容量値Ｃｄの範囲：２０〜１００ｆＦ
図４（ａ）のアンプ４として、例えば図５の回路１１を二段接続したものを使用する。位相調整ライン１４は５０ＧＨｚの信号の位相を１４６°遅延させる。

表１はＣｄと位相との関係を例示する表である。

表１の位相差θとは、信号Ｓ３の位相θ３と信号Ｓ１の位相θ１との差である。Ｃｄを適切な値とすることで、図４（ｂ）のように信号Ｓ４を所望の大きさとすることができる。

図６（ａ）は出力電力のシミュレーション結果を例示するグラフである。横軸は入力電力、すなわち電子回路２００の入力端子Ｉｎに入力される入力信号の電力を表す。縦軸は出力電力、すなわち出力端子Ｏｕｔから出力される出力信号の電力を表す。図６（ｂ）は利得を例示するグラフである。利得とは図６（ａ）における出力電力と入力電力との比率である。図６（ａ）及び図６（ｂ）の両方において、実線はＣｄ＝２０ｆＦ、点線はＣｄ＝３０ｆＦ、破線はＣｄ＝４０ｆＦ、一点鎖線はＣｄ＝１００ｆＦの結果である。

図６（ａ）に示すように、入力電力の広い範囲にわたって線形性の高い特性が得られる。図６（ｂ）に示すように、Ｃｄを変化させることで利得を調整することができる。利得が低下しても、飽和出力は低下せずほぼ一定である。従って、入力電力が大きい場合に利得を低下させても、出力電力の低下は抑制される。

実施例２によれば、反射型の移相器１０ｂにより信号Ｓ１に対して０°以上１８０°以下の位相差を有する信号Ｓ３を生成する。信号Ｓ１及びＳ３を合成した信号Ｓ４をアンプ４が増幅することでＡＬＣが可能となる。移相器にトランジスタなどの能動素子を使用すると、トランジスタの出力が飽和することで、線形性が悪化する可能性がある。移相器１０ｂは受動素子のみにより構成され、能動素子を含まない。移相器１０ｂが飽和状態となることはないため、図６（ａ）に示すような高い線形性が得られる。

図４（ｂ）のように信号Ｓ３の位相を＋Ｘ方向から−Ｘ方向の間で変化させることで、信号Ｓ４を最大から最小まで変化させることができる。位相差は位相調整ライン１４による位相の変化量、容量値Ｃｄなどにより調整することができる。

反射回路２２による位相の変化は反射回路２４による位相の変化と同一であることが好ましい。信号Ｓ７と信号Ｓ８とが端子２０ａにおいて打ち消し合い、かつ端子２０ｄにおいて強め合うためである。位相の変化量を同一とするためには、反射回路２２と反射回路２４とが同一の構成を有し、かつバラクタダイオードＤ１及びＤ２が同一の容量を有することが好ましい。信号Ｓ７と信号Ｓ８との位相差は９０°でもよいし、例えば９０°±１０°、又は９０°±２０°などでもよい。上記のように信号Ｓ７と信号Ｓ８が消し合いかつ強め合うためには、位相差は９０°であることが好ましい。移相器１０ｂの構成は変更可能である。例えば、キャパシタＣ１〜Ｃ４に代えて、バラクタダイオードを用いてもよい。位相調整ライン２６及び２８として例えばインダクタなどを用いることができる。

実施例３はベクトル合成型移相器を用いる例である。図７は実施例３に係る電子回路３００を例示する回路図である。

図７に示すように、電子回路３００は減衰器３ｃ及びアンプ４を備える。減衰器３ｃはベクトル合成型の移相器１０ｃを含む。移相器１０ｃは分配器６０（第２分配器）、アンプ６２及び６４、並びに合成器６６（第２合成器）を備える。分配器１２の２つの出力端子の１つが分配器６０の入力端子（第１入力端子）に接続されている。分配器６０の２つの出力端子の一方はアンプ６２の入力端子、他方はアンプ６４の入力端子に接続されている。アンプ６２の出力端子は合成器６６の２つの入力端子の一方に接続され、アンプ６４の出力端子は合成器６６の２つの入力端子の他方に接続されている。合成器６６の出力端子（第３出力端子）は合成器１６の入力端子の１つに接続されている。

分配器１２から分配器６０に信号が入力される。分配器６０は入力信号を９０°の位相差を付与して分配する。つまり、分配器６０は一方の出力端子からアンプ６２に向けて信号Ｓ９（第９信号）、他方の出力端子からアンプ６４に向けて信号Ｓ１０（第１０信号）を出力する。アンプ６２は信号Ｓ９を増幅し、アンプ６４は信号Ｓ１０を増幅する。合成器６６は信号Ｓ９及びＳ１０の位相を変化させずに合成することで、信号Ｓ３を生成する。アンプ６２の制御端子Ｃｏｎｔ１、アンプ６４の制御端子Ｃｏｎｔ２にはそれぞれ制御電圧が印加される。制御電圧によりアンプ６２及び６４の利得が変化し、出力される信号Ｓ９及びＳ１０の大きさが変化する。

図８（ａ）から図８（ｄ）は信号の合成を例示する模式図である。図８（ａ）から図８（ｃ）は信号Ｓ３の生成を示している。図８（ａ）から図８（ｃ）に示すように、信号Ｓ３は一定の大きさを有し、位相は＋Ｘ方向と＋Ｙ方向との間で変化する。図８（ａ）に示すように、信号Ｓ９と信号Ｓ１０とが同程度の大きさを有する例である。図８（ｂ）は信号Ｓ９が大きく、信号Ｓ１０が信号Ｓ９より小さい例である。信号Ｓ３はＸ軸に近付く。図８（ｃ）は信号Ｓ１０が大きく、信号Ｓ９が信号Ｓ１０より小さい例である。信号Ｓ３はＹ軸に近付く。図８（ｄ）は信号Ｓ１及びＳ３の合成による信号Ｓ４の生成を示す。信号Ｓ１は−Ｙ方向を向いている。信号Ｓ１と信号Ｓ３との合成により信号Ｓ４が生成される。例えば信号Ｓ３が＋Ｘ方向を向いている場合、信号Ｓ４は最大となる。信号Ｓ３が＋Ｙ方向を向いている場合、−Ｙ方向の信号Ｓ１と打ち消し合うため、信号Ｓ４は最小となる。上記のように、信号Ｓ９及びＳ１０の大きさを変化させることで、信号Ｓ３の位相を調整することができる。信号Ｓ３の位相の変化に応じて、信号Ｓ４の大きさを変化させることができる。

シミュレーションについて説明する。アンプ４は図５の回路１１を二段接続し、かつアンプ４のパラメータは実施例２におけるパラメータと同じとした。アンプ６２及び６４には図５の回路１１を用いる。回路１１がアンプ６２に用いられる場合、Ｖｇ１及びＶｇ２はアンプ６２の制御端子Ｃｏｎｔ１に印加される制御電圧Ｖｃｏｎｔ１に対応する。回路１１がアンプ６４に用いられる場合、Ｖｇ１及びＶｇ２はアンプ６４の制御端子Ｃｏｎｔ２に印加される制御電圧Ｖｃｏｎｔ２に対応する。またＶｄ１＝Ｖｄ２＝３Ｖとする。位相調整ライン１４は５０ＧＨｚの信号の位相を７９５°遅延させる。

表２はＶｃｏｎｔ１、Ｖｃｏｎｔ２及び位相の関係を例示する表である。位相差θとは、信号Ｓ３の位相θ３と信号Ｓ１の位相θ１との差である。

表２の２行目のようにＶｃｏｎｔ１＝−０．０６ＶかつＶｃｏｎｔ２＝−０．７Ｖの場合、図８（ｂ）の例のように信号Ｓ９は大きくなり信号Ｓ１０は小さくなる。Ｖｃｏｎｔ１＝Ｖｃｏｎｔ２＝−０．１６Ｖの場合、図８（ａ）の例のように信号Ｓ９と信号Ｓ１０との大きさは同程度である。Ｖｃｏｎｔ１＝−０．７ＶかつＶｃｏｎｔ２＝−０．０６Ｖの場合、図８（ｃ）の例のように、信号Ｓ９は小さくなり信号Ｓ１０は大きくなる。

図９（ａ）は出力電力のシミュレーション結果を例示するグラフである。図９（ｂ）は利得を例示するグラフである。図９（ａ）及び図９（ｂ）の両方において、実線はＶｃｏｎｔ１＝−０．０６ＶかつＶｃｏｎｔ２＝−０．７Ｖ、点線はＶｃｏｎｔ１＝Ｖｃｏｎｔ２＝−０．１６Ｖ、破線はＶｃｏｎｔ１＝−０．７ＶかつＶｃｏｎｔ２＝−０．１６Ｖの結果である。

図９（ａ）及び図９（ｂ）に示すように、入力電力の広い範囲にわたって線形性の高い特性が得られる。利得が低下しても、飽和出力は低下せずほぼ一定である。従って、入力電力が大きい場合に利得を低下させても、出力電力の低下は抑制される。Ｖｃｏｎｔ１及びＶｃｏｎｔ２を適切な値とすることで、図４（ｂ）のように信号Ｓ４を所望の大きさとすることができる。信号Ｓ４の大きさの調整により、出力電力を一定とするＡＬＣが可能となる。

実施例３によれば、ベクトル合成型の移相器１０ｃにより、信号Ｓ１に対して９０°以上１８０°以下の位相差を有する信号Ｓ３を生成する。信号Ｓ１及びＳ３を合成した信号Ｓ４をアンプ４が増幅することでＡＬＣが可能となる。移相器１０ｃは二つのアンプ６２及び６４を含む。アンプ６２及び６４のうち一方が飽和していても、他方が線形な特性で動作していることがある。このため電子回路３００の線形性が高くなる。

分配器６０が信号Ｓ９と信号Ｓ１０とに位相差を付与するとした。例えば分配器６０は同位相の信号Ｓ９及びＳ１０を出力し、合成器６６が信号Ｓ９と信号Ｓ１０とに位相差を付与し、かつ合成してもよい。すなわち、分配器６０及び合成器６６の少なくとも一方が信号Ｓ９と信号Ｓ１０との間に位相差を付与すればよい。信号Ｓ９と信号Ｓ１０との位相差は９０°でもよいし、例えば９０°±１０°、又は９０°±２０°などでもよい。アンプ４、６２及び６４を同じ基板に形成することにより、電子回路３００の小型化が可能となる。図８（ａ）から図８（ｃ）に示したように、アンプ６２及び６４の両方の出力を制御することで、信号Ｓ３の位相を制御することができる。またアンプ６２及び６４の少なくとも一方の出力を制御することで、信号Ｓ３の位相を制御することもできる。アンプ４、６２及び６４に含まれるＦＥＴ３４及び４４として同じＦＥＴを用いてもよい。ＦＥＴを共通化することで、電子回路３００を簡単に製造でき、かつ小型化が可能となる。ＦＥＴにおける配線及びゲート幅などを変更することで、各アンプの機能を得ることができる。

実施例１〜３において減衰器はアンプ４の入力端子に接続したが、減衰器はアンプ４の出力端子に接続されてもよい。アンプ４が例えば送信信号を増幅するパワーアンプとして機能する場合、減衰器をアンプ４の入力端子に接続する。アンプ４が例えば受信信号を増幅するローノイズアンプとして機能する場合、減衰器をアンプ４の出力端子に接続する。アンプ４の出力信号を所望の大きさとすることができる。

ＦＥＴ３４及び４４に、例えば砒素系半導体及び窒化物半導体を用いることができる。砒素系半導体とは砒素（Ａｓ）を含む半導体であり、例えばガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）などである。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。なおＦＥＴに代えて例えばバイポーラトランジスタなど、他のトランジスタを用いてもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

２、２ａ、２ｂ、１００、２００、３００ 電子回路
３ａ、３ｂ、３ｃ 減衰器
４、６２、６４ アンプ
７、１６、６６ 合成器
９、１２、６０ 分配器
１０ａ、１０ｂ、１０ｃ 移相器
２０ ハイブリッドカプラ
２２、２４ 反射回路
Ｄ１、Ｄ２ バラクタダイオード

Claims (8)

1. 入力された信号を第１信号と第２信号とに分ける第１分配器と、
   入力された前記第２信号の位相を制御して第３信号を生成する移相器と、
   前記第３信号と前記第１信号とを合成して第４信号を生成する第１合成器と、を具備することを特徴とする減衰器。
2. 前記移相器は、第１端子における信号と第２端子における信号との間の位相差が０°、前記第１端子における信号と第３端子における信号との間の位相差が９０°、前記第２端子における信号と第４端子における信号との間の位相差が９０°、前記第３端子における信号と前記第４端子における信号との間の位相差が０°の関係を有し、前記第１端子に前記第２信号が入力され、前記第４端子から前記第３信号が出力される位相差カプラと、
   前記第２端子に接続され、その入力信号に対して反射信号の位相を制御可能な第１反射回路と、
   前記第３端子に接続され、その入力信号に対して反射信号の位相を制御可能な第２反射回路と、を備えてなることを特徴とする請求項１記載の減衰器。
3. 前記第１反射回路と前記第２反射回路は、それぞれの入力信号に対して反射信号の位相を同じだけ変化させることを特徴とする請求項２記載の減衰器。
4. 前記第１反射回路及び前記第２反射回路は可変容量ダイオードを有し、前記可変容量ダイオードの容量が変化することによりそれぞれの入力信号の位相が変化することを特徴とする請求項２又は３記載の減衰器。
5. 前記移相器は、第１入力端子に入力した信号を第１及び第２出力端子に分ける第２分配器と、
   第２入力端子及び第３入力端子に入力した信号を合成し第３出力端子に出力する第２合成器と、
   前記第２分配器の前記第１出力端子と前記第２合成器の前記第２入力端子との間に接続された第１増幅器と、
   前記第２分配器の前記第２出力端子と前記第２合成器の前記第３入力端子との間に接続された第２増幅器と、を備え、
   前記第１増幅器及び前記第２増幅器の少なくとも一方の出力を制御することで、前記第２合成器の前記第３出力端子から出力される信号の位相を制御することを特徴とする請求項１記載の減衰器。
6. 前記第２分配器又は前記第２合成器の少なくとも一方が位相差を付与することを特徴とする請求項５記載の減衰器。
7. 前記移相器は前記第１信号と前記第３信号との位相差が９０°以上１８０°以下となるように前記第３信号を生成することを特徴とする請求項５又は６記載の減衰器。
8. 請求項１から７いずれか一項記載の減衰器と、
   前記減衰器と接続された増幅器と、を具備し、
   前記減衰器の入力端子が前記減衰器の出力端子と接続される、又は前記減衰器の出力端子が前記減衰器の入力端子と接続されることを特徴とする電子回路。
   
   

Images