Nothing Special   »   [go: up one dir, main page]

JP2014135494A - 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法 - Google Patents

二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法 Download PDF

Info

Publication number
JP2014135494A
JP2014135494A JP2014004172A JP2014004172A JP2014135494A JP 2014135494 A JP2014135494 A JP 2014135494A JP 2014004172 A JP2014004172 A JP 2014004172A JP 2014004172 A JP2014004172 A JP 2014004172A JP 2014135494 A JP2014135494 A JP 2014135494A
Authority
JP
Japan
Prior art keywords
region
trench
gate
source region
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014004172A
Other languages
English (en)
Other versions
JP6788953B2 (ja
Inventor
Chang-Yong Um
昌鎔 嚴
Jai-Kwang Shin
在光 申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2014135494A publication Critical patent/JP2014135494A/ja
Application granted granted Critical
Publication of JP6788953B2 publication Critical patent/JP6788953B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】オン抵抗を低減させると同時に下部のゲート酸化膜への大きい電界の印加を緩和できる二重並列チャネル構造を持つ高電力用半導体素子及びその半導体素子の製造方法を提供する。
【解決手段】第１導電型にドーピングされたドリフト領域を持つ基板と、基板の上面を垂直にエッチングして形成されたトレンチと、トレンチ内部の側壁に沿って配されたゲートと、トレンチの側壁とゲートとの間、及びトレンチの底面とゲートとの間にそれぞれ配されたゲート酸化膜と、基板の上面に形成された第１導電型の第１ソース領域と、トレンチの底面に形成された第１導電型の第２ソース領域と、第１ソース領域とドリフト領域との間に形成されたものであり、第１導電型と電気的に逆の第２導電型にドーピングされた第１ウェル領域と、第２ソース領域とドリフト領域との間に形成された第２導電型の第２ウェル領域と、を備える半導体素子。
【選択図】図１

Description

本発明は、二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法に係り、オン抵抗を低減させると同時に下部のゲート酸化膜への大きい電界の印加を緩和できる二重並列チャネル構造を持つ高電力用半導体素子及びその半導体素子の製造方法に関する。
主電源を供給されて複数の素子に必要な電圧で変換または分配する電力変換システムにおいて、電力スイッチング素子の役割が重要である。電力スイッチング素子は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のように、シリコン、ＧａＮ、ＳｉＣなどの半導体材料を基盤とするトランジスタで具現される。このような電力スイッチング素子は、高い降伏電圧を持つことが要求され、オン抵抗の低減、高集積化、速いスイッチング特性を得るために多くの研究が行われつつある。
例えば、垂直にトレンチを形成した後、トレンチ内にゲート酸化膜及びゲートを形成したトレンチゲート構造の電界効果トランジスタは、大電流及び高集積化に有利である。しかし、トレンチゲート構造の電界効果トランジスタの場合、ゲート下部のゲート酸化膜が、基板の下部に形成されているドレインに露出されているため、オフ状態でドレインに高電圧が印加されれば、ゲート下部のゲート酸化膜に大きい電界が集中するので、降伏電圧に到逹する前に酸化膜で先ず絶縁破壊が発生する。
一方、ＳｉＣを用いたＭＯＳＦＥＴは、低いチャネル移動度によって商用化が困難であった。これによって、例えば、窒化工程を通じて移動度を改善させる研究が行われているが、移動度が高くなるほどしきい電圧が低くなるため、移動度の改善には限界がある。
本発明が解決しようとする課題は、しきい電圧の低下を最小化しつつオン抵抗を低減させ、かつ下部のゲート酸化膜への大きい電界の印加を緩和できる二重並列チャネル構造を持つ高電力用半導体素子を提供することである。
本発明が解決しようとする課題はまた、前記高電力用半導体素子の製造方法を提供することである。
本発明の一類型によれば、第１導電型にドーピングされたドリフト領域を持つ基板と、前記基板の上面を垂直にエッチングして形成されたトレンチと、前記トレンチ内部の側壁に沿って配されたゲートと、前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜と、前記基板の上面に形成された第１導電型の第１ソース領域と、前記トレンチの底面に形成された第１導電型の第２ソース領域と、前記第１ソース領域と前記ドリフト領域との間に形成され、第１導電型と電気的に逆の第２導電型にドーピングされた第１ウェル領域と、前記第２ソース領域と前記ドリフト領域との間に形成された第２導電型の第２ウェル領域と、を備える半導体素子が提供される。
前記半導体素子は、前記基板の底面に配されたドレイン電極と、前記基板の上部及び前記トレンチ内に形成され、前記第１及び第２ソース領域と電気的に連結されたソース電極と、前記ゲート及び前記ゲート酸化膜が前記ソース電極と接触しないように、前記ゲート及び前記ゲート酸化膜を覆う層間絶縁膜と、をさらに含む。
また、前記半導体素子は、前記ソース電極と前記第１ソース領域との間にオーミックコンタクトを提供するために、前記第１ウェル領域と前記ソース電極との間に配された第１オーミックコンタクト層と、前記ソース電極と前記第２ソース領域との間にオーミックコンタクトを提供するために、前記第２ソース領域の中心部で前記第２ソース領域と隣接して配された第２オーミックコンタクト層と、をさらに含む。
前記第１オーミックコンタクト層は、前記第１ソース領域と隣接して前記第１ソース領域と共に前記第１ウェル領域上に配され、前記第２オーミックコンタクト層は、前記第２ソース領域と隣接して前記第２ソース領域と共に前記第２ウェル領域上に配される。
前記基板は、第１導電型にドーピングされた下部領域及び前記下部領域上に形成された前記ドリフト領域を含み、前記ドリフト領域のドーピング濃度は、前記下部領域のドーピング濃度より低く、前記基板の前記下部領域はＮ＋ドーピングされており、前記ドリフト領域はＮドーピングされている。
前記ゲートは、前記トレンチ内部の側壁に沿って円形または多角形のリング状、または直線状に形成されている。
前記ゲート酸化膜は、前記トレンチの底面の中心部が部分的に露出されるように、前記トレンチの底面のエッジ及び前記トレンチの側壁に沿って形成されている。
前記第２ソース領域は、前記トレンチの底面の中心部に部分的に形成されており、前記第２ソース領域の外側境界部分が前記ゲートと対向しており、前記第１ソース領域は、前記ゲートの上部側面と対向して配され、前記第２ソース領域は、前記ゲートの下部で前記ゲートの底面と対向して配される。
例えば、前記第１及び第２ソース領域は、Ｎ＋ドーピングされている。
前記第１ウェル領域は、前記第１ソース領域の全体領域にわたって形成され、前記第２ウェル領域は、前記第２ソース領域の下部面及び側壁を全体的に取り囲むように形成され、前記第２ソース領域の側壁を取り囲んでいる前記第２ウェル領域の一部は、前記ゲートの底面と互いに対向する。
本発明の他の類型によれば、第１導電型にドーピングされた下部領域と、前記下部領域上の第１導電型にドーピングされたドリフト領域と、を含む基板の上面を垂直にエッチングしてトレンチを形成する段階と、前記基板の上面及び前記トレンチの底面を第２導電型にドーピングし、第１ウェル領域と第２ウェル領域とをそれぞれ形成する段階と、前記第１ウェル領域及び前記第２ウェル領域上に、第１導電型にドーピングされた第１ソース領域と第２ソース領域とをそれぞれ形成する段階と、前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿ってゲート酸化膜を形成する段階と、前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿って前記ゲート酸化膜上にゲートを形成する段階と、を含んで提供される。
前記半導体素子の製造方法は、前記トレンチの底面が前記ドリフト領域内にあるように、エッチング深さを調節する段階をさらに含む。
また、前記第１ウェル領域と前記第２ウェル領域とをそれぞれ形成する段階は、前記トレンチの底面の中心部のみ露出され、底面のエッジは遮られるように前記トレンチの内部側壁を取り囲むマスクを形成する段階と、前記基板の上面を第２導電型にドーピングして前記第１ウェル領域を形成し、前記トレンチの露出された底面を第２導電型にドーピングして前記第２ウェル領域を形成する段階と、を含む。
ここで、前記マスクを形成する段階は、前記基板の上面と前記トレンチの側壁及び底面とにマスク材料を蒸着する段階と、異方性エッチングを通じて前記トレンチの内部側壁に前記マスク材料を部分的に残し、残りの前記マスク材料を除去する段階と、を含む。
また、前記第１ソース領域と前記第２ソース領域とをそれぞれ形成する段階は、前記マスクの厚さを増大させて前記第２ウェル領域のエッジ部分を前記マスクで覆って遮る段階と、前記基板の上面にある前記第１ウェル領域を第１導電型にドーピングして前記第１ソース領域を形成し、前記第２ウェル領域が前記第２ソース領域の下部面及び側面を全体的に取り囲むように、前記第２ウェル領域の露出された中心部を第１導電型にドーピングして前記第２ソース領域を形成する段階と、を含む。
例えば、前記基板の前記下部領域はＮ＋ドーピングされ、前記ドリフト領域はＮドーピングされ、前記第１及び第２ソース領域はＮ＋ドーピングされ、前記第１及び第２ウェル領域はＰドーピングされる。
前記半導体素子の製造方法は、前記第１ソース領域の端領域と前記第２ソース領域の中心部とをそれぞれ第１導電型にドーピングして、第１オーミックコンタクト層と第２オーミックコンタクト層とをそれぞれ形成する段階をさらに含む。
また、前記ゲート酸化膜及び前記ゲートを形成する段階は、前記基板の上面と前記トレンチの側壁及び底面とに前記ゲート酸化膜を一定の厚さに形成する段階と、前記ゲート酸化膜に沿ってゲート材料を蒸着する段階と、異方性エッチングを通じて前記トレンチの内部側壁に前記ゲート材料を部分的に残し、残りの前記ゲート材料を除去してゲートを形成する段階と、を含む。
また、前記半導体素子の製造方法は、前記ゲート及び前記ゲート酸化膜を覆うように、前記基板の上面と前記トレンチの側壁及び底面とに層間絶縁膜を形成する段階と、前記第１及び第２ソース領域を覆っている前記ゲート酸化膜及び前記層間絶縁膜を部分的に除去して、前記第１及び第２ソース領域の一部を露出させる段階と、前記基板の上面及び前記トレンチ内に導電性材料を蒸着させてソース電極を形成する段階と、をさらに含む。
ここで、前記第１ソース領域は、前記ゲートの上部側面と対向して形成され、前記第２ソース領域は、前記ゲートの下部で前記ゲートの底面と対向して形成され、前記第１ウェル領域は、少なくとも前記第１ソース領域の全体領域にわたって形成されており、前記第２ウェル領域は、少なくとも前記第２ソース領域の下部面及び側壁を全体的に取り囲むように形成されており、前記第２ソース領域の側壁を取り囲んでいる前記第２ウェル領域の一部が前記ゲートの底面と互いに対向して形成される。
本発明の一実施形態による半導体素子の構造を概略的に示す断面図である。 図１に示した半導体素子でゲートの構造を示す概略的な部分切開斜視図である。 図１に示した半導体素子のトレンチ内部を示す平面図である。 図３のＢ−Ｂ’ラインに沿って切開した半導体素子の構造を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。 図４に示した半導体素子を製造する過程を概略的に示す断面図である。
以下、添付した図面を参照して、二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法について詳細に説明する。以下の図面で、同じ参照符号は同じ構成要素を示し、図面上で各構成要素のサイズは、説明の明瞭性及び便宜性のため誇張している。以下で説明される実施形態は、単に例示的なものに過ぎず、これらの実施形態から多様な変形が可能である。また、以下で説明する層構造で、“上部”や“上”という記載は、接触して直上にあることだけではなく、非接触で上にあることも含む。
図１は、一実施形態による半導体素子の構造を概略的に示す断面図である。
図１を参照すれば、一実施形態による半導体素子１００は、第１導電型にドーピングされたドリフト領域１０２を持つ基板１１０、基板１１０の上面を垂直にエッチングして形成されたトレンチ１０３、トレンチ１０３内部の側壁に沿って配されたゲート１０７、トレンチ１０３の側壁とゲート１０７との間、及びトレンチ１０３の底面とゲート１０７との間にそれぞれ配されたゲート酸化膜１０８、基板１１０の上面に形成された第１ソース領域１０５ａ、トレンチ１０３の底面に形成された第２ソース領域１０５ｂ、第１ソース領域１０５ａとドリフト領域１０２との間に形成された第１ウェル領域１０４ａ、及び第２ソース領域１０５ｂとドリフト領域１０２との間に形成された第２ウェル領域１０４ｂを含む。また、半導体素子１００は、基板１１０の底面に配されたドレイン電極１０９と、基板１１０の上部及びトレンチ１０３内に形成されて第１及び第２ソース領域１０５ａ、１０５ｂと電気的に連結されたソース電極１２５と、ゲート１０７及びゲート酸化膜１０８がソース電極１２５と接触しないように、ゲート１０７及びゲート酸化膜１０８を覆う層間絶縁膜１２０と、をさらに含む。
本実施形態によれば、半導体素子１００は、電力スイッチング素子として使用できる高電力用トランジスタ、特に、トレンチゲート構造の高電力用ＭＯＳＦＥＴである。よって、高電圧に耐えられる耐圧特性を持たせるために、基板１１０は、低濃度でドーピングされたドリフト領域１０２を持つ。例えば、基板１１０の下部１０１は、ドレイン領域の役割を行えるようにＮ＋ドーピングされており、基板１１０の上部は、耐圧特性のためにＮ＋ドーピング濃度より低濃度でＮドーピングされたドリフト領域１０２になる。ドリフト領域１０２を含む基板１１０は、例えば、シリコン、シリコンカーバイド（ＳｉＣ）などの半導体材料からなる。
トレンチ１０３は、基板１１０の上面、特に、ドリフト領域１０２の一部分を垂直にエッチングして形成される。図１の断面図では、２つのゲート１０７がトレンチ１０３の両側壁にそれぞれ形成されているように見える。しかし、トレンチ１０３の両側壁にそれぞれ図示されたゲート１０７は、互いに連結された一つのゲートである。例えば、図２の部分切開斜視図に示したように、一つのゲート１０７が、トレンチ１０３内部の側壁に沿ってリング状に形成される。図２には、トレンチ１０３及びゲート１０７が方形として図示されているが、これは単なる例示であり、本実施形態はこれに限定されるものではない。トレンチ１０３及びゲート１０７の形態は、基板１１０の材料の結晶構造によって、または製造工程の効率性などを考慮して適当な形態に選択され、例えば、円形または六角形のような多角形のリング状の形状を持つか、または直線状の形状を持つ。
ゲート１０７がトレンチ１０３の底面や側壁と直接接触しないように、ゲート１０７とトレンチ１０３との間にはゲート酸化膜１０８が介在されている。ゲート酸化膜１０８は、シリコン酸化物やシリコン窒化物、または高誘電率（Ｈｉｇｈ−Ｋ）を持つ他の誘電体材料からなる。図１及び図２に示したように、ゲート酸化膜１０８は、トレンチ１０３の側壁とゲート１０７との間、及びトレンチ１０３の底面とゲート１０７との間にそれぞれ配される。ゲート酸化膜１０８がトレンチ１０３の底面のエッジ及びトレンチ１０３の側壁に沿って形成されているため、トレンチ１０３の底面の中心部は部分的に露出される。
また、ゲート酸化膜１０８と接触しないゲート１０７の残りの表面は、層間絶縁膜１２０によって覆われる。層間絶縁膜１２０は、ゲート１０７及びゲート酸化膜１０８がソース電極１２５と接触しないように、ゲート１０７及びゲート酸化膜１０８を完全に覆うことができ、第１ソース領域１０５ａの上面まで延びる。また、層間絶縁膜１２０は、トレンチ１０３の底面のエッジまで延びる。よって、トレンチ１０３の底面の中心部が外部に露出されるので、トレンチ１０３に満たされたソース電極１２５は、トレンチ１０３の底面に形成された第２ソース領域１０５ｂと電気的に連結される。このような層間絶縁膜１２０は、ゲート酸化膜１０８と同じ材料からなる。また、ソース電極１２５は、トレンチ１０３から基板１１０の上面まで延びて形成されることで、第１ソース領域１０５ａにも電気的に連結される。
基板１１０の上面とトレンチ１０３の底面とには、第１ソース領域１０５ａと第２ソース領域１０５ｂとがそれぞれ形成される。図１を参照すれば、第１ソース領域１０５ａは、基板１１０のエッチングされていない上面に、すなわち、トレンチ１０３の側壁の上部領域に形成される。一方、第２ソース領域１０５ｂは、トレンチ１０３の底面全体に形成されず、底面の中心部分に部分的に形成される。例えば、第２ソース領域１０５ｂのエッジ部分がゲート１０７と対向するような大きさで第２ソース領域１０５ｂが形成される。よって、第１ソース領域１０５ａは、ゲート１０７の上部でゲート１０７の側面と対向して配され、第２ソース領域１０５ｂは、ゲート１０７の下部でゲート１０７の底面と対向して配される。このような第１及び第２ソース領域１０５ａ、１０５ｂは、基板１１０と同様に第１導電型にドーピングされる。例えば、第１及び第２ソース領域１０５ａ、１０５ｂはＮ＋ドーピングされる。
また、第１ソース領域１０５ａとドリフト領域１０２との間、及び第２ソース領域１０５ｂとドリフト領域１０２との間には、それぞれ第１ウェル領域１０４ａと第２ウェル領域１０４ｂとが形成される。第１ウェル領域１０４ａ及び第２ウェル領域１０４ｂは、ゲート酸化膜１０８にあまりにも高い電界が印加されないように、電界を緩和させる役割を行うことができる。第１ウェル領域１０４ａは、第１ソース領域１０５ａがドリフト領域１０２と直接接触しないように、少なくとも第１ソース領域１０５ａの全体領域にわたって形成される。また、図１に示したように、第２ウェル領域１０４ｂは、第２ソース領域１０５ｂがドリフト領域１０２と直接接触しないように、少なくとも第２ソース領域１０５ｂの下部面及び側面を全体的に取り囲むように形成される。例えば、第２ウェル領域１０４ｂは、そのエッジ部分がゲート１０７の外壁に対向するような大きさに形成される。例えば、第２ソース領域１０５ｂの側壁を取り囲んでいる第２ウェル領域１０４ｂの一部は、ゲート１０７の底面と互いに対向する。このような第１及び第２ウェル領域１０４ａ、１０４ｂは、第１導電型と電気的に逆の第２導電型にドーピングされる。例えば、第１及び第２ウェル領域１０４ａ、１０４ｂはＰドーピングされる。
ソース電極１２５と第１ソース領域１０５ａとの間にオーミックコンタクトを提供するために、第１ウェル領域１０４ａとソース電極１２５との間には第１オーミックコンタクト層１０６ａがさらに配される。例えば、第１オーミックコンタクト層１０６ａは、第１ソース領域１０５ａと隣接して第１ウェル領域１０４ａ上に配され、第１ソース領域１０５ａ及びソース電極１２５と電気的に接触する。図３は、このような第１オーミックコンタクト層１０６ａを示すための平面図であり、図３では、便宜のためソース電極１２５が除去されている。図３の平面図に示したように、第１オーミックコンタクト層１０６ａは、例えば、第１ソース領域１０５ａの外側側面に沿って、例えば、直線状に形成される。よって、ゲート１０７と第１オーミックコンタクト層１０６ａとの間に第１ソース領域１０５ａが位置する。
また、図３に示したように、ソース電極１２５と第２ソース領域１０５ｂとの間にオーミックコンタクトを提供するために、トレンチ１０３の内部に第２オーミックコンタクト層１０６ｂがさらに配される。第２オーミックコンタクト層１０６ｂは、第２ソース領域１０５ｂの中心部で第２ソース領域１０５ｂと隣接して形成される。例えば、図３のＢ−Ｂ’ラインに沿って切開した断面図である図４を参照すれば、第２オーミックコンタクト層１０６ｂは、第２ソース領域１０５ｂと共に第２ウェル領域１０４ｂ上に配され、第２ソース領域１０５ａ及びソース電極１２５と電気的に接触する。このような第１及び第２オーミックコンタクト層１０６ａ、１０６ｂは、第１導電型と電気的に逆の第２導電型に高濃度ドーピングされる。例えば、第１及び第２オーミックコンタクト層１０６ａ、１０６ｂはＰ＋ドーピングされる。一方、図１は、図３のＡ−Ａ’ラインの断面図であるといえる。
前述した構造を持つ半導体素子１００で、ゲート１０７に電圧が印加されれば、第１ソース領域１０５ａとドレイン電極１０９との間に電流が流れ、また第２ソース領域１０５ｂとドレイン電極１０９との間にも電流が流れる。すなわち、図１の矢印で示したように、半導体素子１００がターンオンされる時に２つのチャネルが形成される。このような点で、本実施形態による半導体素子１００は二重並列チャネル構造を持つといえる。よって、２つのチャネルを通じて電流が流れるため、半導体素子１００のオン抵抗Ｒｏｎを低減させる。また、第１及び第２ウェル領域１０４ａ、１０４ｂを使うことで、ゲート酸化膜１０８に印加される電界の強度が緩和するため、半導体素子１００の降伏電圧を増加させる。特に、トレンチ１０３の下方に第２ウェル領域１０４ｂ及び第２ソース領域１０５ｂが共に配されているため、トレンチ１０３の底面近くにあるゲート酸化膜１０８への大きい電界の集中を防止する。
図５Ａないし図５Ｉは、図４に示した半導体素子１００を製造する過程を概略的に示す断面図である。以下、図５Ａないし図５Ｉを参照して、本実施形態による半導体素子１００の製造方法を説明する。
先ず、図５Ａに示したように、Ｎ＋ドーピングされた下部１０１及びＮドーピングされたドリフト領域１０２を含む基板１１０を用意する。図５Ａには、基板１１０の下部にドレイン電極１０９が予め形成されていると図示されているが、これに限定されるものではない。例えば、ドレイン電極１０９は、図５Ｉに示した過程が完了した後で形成されてもよい。
基板１１０が用意されれば、図５Ｂに示したように、基板１１０の上面にマスク１１２を形成してパターニングする。マスク１１２のパターニングは、トレンチの形成位置に当たるマスク１１２の一部を除去して基板１１０の上面が露出されるように行われる。次いで、図５Ｃに示したように、露出された基板１１０の一部を垂直にエッチングしてトレンチ１０３を形成する。この時、トレンチ１０３の底面が基板１１０のドリフト領域１０２内にあるようにエッチング深さを調節する。図５Ｂ及び図５Ｃに示したトレンチ１０３の形成過程は、基板１１０に整列キー（ａｌｉｇｎｍｅｎｔ ｋｅｙ）（図示せず）を形成する時に共に行われる。一般的に、一つの基板１１０上で複数の半導体素子１００が製造されるので、材料の蒸着及びエッチングを含む一連の製造工程が正確な位置で行われるように、基板１１０の上面のエッジには整列キーを形成する。トレンチ１０３は、このような整列キーの形成段階で共に形成されるため、トレンチ１０３を形成するために別途のさらなる工程が求められない。
次いで、図５Ｄを参照すれば、トレンチ１０３の内部側壁をマスク１１５で取り囲む。これにより、トレンチ１０３の底面の中心部のみ露出され、底面のエッジはマスク１１５によって遮られる。マスク１１５を形成する工程は、例えば、基板１１０の上面とトレンチ１０３の側壁及び底面にマスク材料を一定の厚さに蒸着する段階と、蒸着されたマスク材料を異方性エッチングを通じて除去する段階と、を含む。すると、基板１１０の上面及びトレンチ１０３の底面の中心部ではマスク材料が完全に除去される一方、トレンチ１０３の内部側壁にはマスク材料が部分的に残ってマスク１１５が形成される。このような方法でマスク１１５を形成する場合、マスク１１５をパターニングするためのフォトリソグラフィ及びエッチング工程が略され、半導体素子１００のコスト及び手間を省く。
トレンチ１０３の内部側壁にマスク１１５を形成した後には、図５Ｄに示したように、例えば、イオン注入法などを用いて、基板１１０の上面及びトレンチ１０３の露出された底面にＰ型不純物を注入する。すると、基板１１０の上面とトレンチ１０３の底面とに、Ｐドーピングされた第１ウェル領域１０４ａと第２ウェル領域１０４ｂとがそれぞれ形成される。
次いで、図５Ｅに示したように、マスク１１５の厚さを増大させることで、トレンチ１０３の内部側壁にさらにマスク１１５’を形成する。例えば、図５Ｄに示したマスク１１５を除去しない状態で、マスク材料を蒸着して異方性エッチングする過程をさらに行える。よって、図５Ｄに示したマスク１１５より厚さのさらに厚くなったマスク１１５’が形成される。すると、マスク１１５’は、第２ウェル領域１０４ｂのエッジ部分を覆って遮る。
次いで、基板１１０の上面に形成された第１ウェル領域１０４ａ及びトレンチ１０３内部の第２ウェル領域１０４ｂの露出された中心部に、例えば、イオン注入法などを用いてＮ型不純物を注入する。よって、第１ウェル領域１０４ａと第２ウェル領域１０４ｂ上に、Ｎ＋ドーピングされた第１ソース領域１０５ａと第２ソース領域１０５ｂとがそれぞれ形成される。この時、注入エネルギーを適宜調節することで、第１及び第２ソース領域１０５ａ、１０５ｂの深さが第１及び第２ウェル領域１０４ａ、１０４ｂの深さを超えないようにする。一方、第２ウェル領域１０４ｂのエッジ部分にはマスク１１５’が形成されているため、第２ソース領域１０５ｂは、第２ウェル領域１０４ｂの中心部分のみに部分的に形成される。
次いで、図５Ｆに示したように、トレンチ１０３の内部側壁にあるマスク１１５’を完全に除去する。次いで、基板１１０の上面及びトレンチ１０３の内部に一定の厚さにマスク１１６を形成した後、第１ソース領域１０５ａの一部及び第２ソース領域１０５ｂの一部が露出されるようにマスク１１６をパターニングする。例えば、第１ソース領域１０５ａの外側端が露出され、第２ソース領域１０５ｂの中心部が露出するようにマスク１１６をパターニングする。マスク１１６をパターニングした後には、イオン注入法などを用いて、露出された第１及び第２ソース領域１０５ａ、１０５ｂにＰ型不純物を注入する。よって、Ｐ＋ドーピングされた第１オーミックコンタクト層１０６ａと第２オーミックコンタクト層１０６ｂとが、第１ウェル領域１０４ａ及び第２ウェル領域１０４ｂ上にそれぞれ形成される。
次いで、図５Ｇに示したように、マスク１１６を除去し、基板１１０の上面とトレンチ１０３の側壁及び底面とにゲート酸化膜１０８を一定の厚さに形成する。ゲート酸化膜１０８が形成された後には、トレンチ１０３の内部側壁に沿ってゲート１０７を形成する。このようなゲート１０７の形成方法は、前述したマスク１１５の形成方法と同一である。例えば、ゲート酸化膜１０８に沿って一定の厚さにゲート材料を蒸着した後、異方性エッチングを通じて基板１１０の上面及びトレンチ１０３の底面の中心部にあるゲート材料を除去する。よって、トレンチ１０３の内部側壁のみにゲート材料が部分的に残ってゲート１０７が形成される。このような方法でゲート１０７を形成する場合、ゲート１０７をパターニングするためのフォトリソグラフィ及びエッチング工程が略される。よって、半導体素子１００のコスト及び手間を省く。
ゲート１０７の形成後には、図５Ｈに示したように、ゲート１０７及びゲート酸化膜１０８を覆うように、基板１１０の上面とトレンチ１０３の側壁及び底面に層間絶縁膜１２０を一定の厚さに形成する。ここで、ゲート酸化膜１０８及び層間絶縁膜１２０は、同じ材料からなる。
最後に、図５Ｉを参照すれば、第１及び第２ソース領域１０５ａ、１０５ｂを覆っているゲート酸化膜１０８及び層間絶縁膜１２０を部分的に除去して、第１及び第２ソース領域１０５ａ、１０５ｂの一部を露出させる。この時、第１及び第２オーミックコンタクト層１０６ａ、１０６ｂの全体が完全に露出される。そして、基板１１０の上面及びトレンチ１０３内に金属のような導電性材料を蒸着させてソース電極１２５を形成する。
これまで、本発明の理解を助けるために、二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法についての例示的な実施形態が説明され、添付した図面に図示された。しかし、このような実施形態は単に本発明を例示するためのものであり、これを制限しないという点が理解されねばならない。そして、本発明は図示及び説明された内容に限定されないという点が理解されねばならない。なぜなら、多様な他の変形が当業者によってなされうるからである。
本発明は、二重並列チャネル構造を持つ半導体素子関連の技術分野に好適に用いられる。
１００ 半導体素子
１０１ 基板の下部
１０２ ドリフト領域
１０３ トレンチ
１０４ａ 第１ウェル領域
１０４ｂ 第２ウェル領域
１０５ａ 第１ソース領域
１０５ｂ 第２ソース領域
１０６ａ 第１オーミックコンタクト層
１０７ ゲート
１０８ ゲート酸化膜
１０９ ドレイン電極
１１０ 基板
１２０ 層間絶縁膜
１２５ ソース電極

Claims (20)

  1. 第１導電型にドーピングされたドリフト領域を持つ基板と、
    前記基板の上面を垂直にエッチングして形成されたトレンチと、
    前記トレンチ内部の側壁に沿って配されたゲートと、
    前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜と、
    前記基板の上面に形成された第１導電型の第１ソース領域と、
    前記トレンチの底面に形成された第１導電型の第２ソース領域と、
    前記第１ソース領域と前記ドリフト領域との間に形成され、第１導電型と電気的に逆の第２導電型にドーピングされた第１ウェル領域と、
    前記第２ソース領域と前記ドリフト領域との間に形成された第２導電型の第２ウェル領域と、を備える、半導体素子。
  2. 前記基板の底面に配されたドレイン電極と、
    前記基板の上部及び前記トレンチ内に形成され、前記第１及び第２ソース領域と電気的に連結されたソース電極と、
    前記ゲート及び前記ゲート酸化膜が前記ソース電極と接触しないように、前記ゲート及び前記ゲート酸化膜を覆う層間絶縁膜と、をさらに含む、請求項１に記載の半導体素子。
  3. 前記ソース電極と前記第１ソース領域との間にオーミックコンタクトを提供するために、前記第１ウェル領域と前記ソース電極との間に配された第１オーミックコンタクト層と、
    前記ソース電極と前記第２ソース領域との間にオーミックコンタクトを提供するために、前記第２ソース領域の中心部で前記第２ソース領域と隣接して配された第２オーミックコンタクト層と、をさらに含む、請求項２に記載の半導体素子。
  4. 前記第１オーミックコンタクト層が、前記第１ソース領域と隣接して前記第１ソース領域と共に前記第１ウェル領域上に配され、前記第２オーミックコンタクト層が、前記第２ソース領域と隣接して前記第２ソース領域と共に前記第２ウェル領域上に配される、請求項３に記載の半導体素子。
  5. 前記基板が、第１導電型にドーピングされた下部領域及び前記下部領域上に形成された前記ドリフト領域を含み、前記ドリフト領域のドーピング濃度が、前記下部領域のドーピング濃度より低く、前記基板の前記下部領域はＮ＋ドーピングされており、前記ドリフト領域がＮドーピングされている、請求項１に記載の半導体素子。
  6. 前記ゲートが、前記トレンチ内部の側壁に沿って円形または多角形のリング状、または直線状に形成されている、請求項１に記載の半導体素子。
  7. 前記ゲート酸化膜が前記トレンチの底面の中心部が部分的に露出されるように、前記トレンチの底面のエッジ及び前記トレンチの側壁に沿って形成されている、請求項１に記載の半導体素子。
  8. 前記第２ソース領域が前記トレンチの底面の中心部に部分的に形成されており、前記第２ソース領域の外側境界部分が前記ゲートと対向しており、前記第１ソース領域が前記ゲートの上部側面と対向して配され、前記第２ソース領域が前記ゲートの下部で前記ゲートの底面と対向して配される、請求項１に記載の半導体素子。
  9. 前記第１及び第２ソース領域がＮ＋ドーピングされている、請求項１に記載の半導体素子。
  10. 前記第１ウェル領域が前記第１ソース領域の全体領域にわたって形成され、前記第２ウェル領域が前記第２ソース領域の下部面及び側壁を全体的に取り囲むように形成され、前記第２ソース領域の側壁を取り囲んでいる前記第２ウェル領域の一部が前記ゲートの底面と互いに対向する、請求項１に記載の半導体素子。
  11. 第１導電型にドーピングされた下部領域と、前記下部領域上の第１導電型にドーピングされたドリフト領域と、を含む基板の上面を垂直にエッチングしてトレンチを形成する段階と、
    前記基板の上面及び前記トレンチの底面を第２導電型にドーピングし、第１ウェル領域と第２ウェル領域とをそれぞれ形成する段階と、
    前記第１ウェル領域及び前記第２ウェル領域上に、第１導電型にドーピングされた第１ソース領域と第２ソース領域とをそれぞれ形成する段階と、
    前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿ってゲート酸化膜を形成する段階と、
    前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿って前記ゲート酸化膜上にゲートを形成する段階と、を含む、半導体素子の製造方法。
  12. 前記トレンチの底面が前記ドリフト領域内にあるように、エッチング深さを調節する段階をさらに含む、請求項１１に記載の半導体素子の製造方法。
  13. 前記第１ウェル領域と前記第２ウェル領域とをそれぞれ形成する段階が、
    前記トレンチの底面の中心部のみ露出され、底面のエッジが遮られるように前記トレンチの内部側壁を取り囲むマスクを形成する段階と、
    前記基板の上面を第２導電型にドーピングして前記第１ウェル領域を形成し、前記トレンチの露出された底面を第２導電型にドーピングして前記第２ウェル領域を形成する段階と、を含む、請求項１１に記載の半導体素子の製造方法。
  14. 前記マスクを形成する段階が、
    前記基板の上面と前記トレンチの側壁及び底面とにマスク材料を蒸着する段階と、
    異方性エッチングを通じて前記トレンチの内部側壁に前記マスク材料を部分的に残し、残りの前記マスク材料を除去する段階と、を含む請求項１３に記載の半導体素子の製造方法。
  15. 前記第１ソース領域と前記第２ソース領域とをそれぞれ形成する段階が、
    前記マスクの厚さを増大させて前記第２ウェル領域のエッジ部分を前記マスクで覆って遮る段階と、
    前記基板の上面にある前記第１ウェル領域を第１導電型にドーピングして前記第１ソース領域を形成し、前記第２ウェル領域が前記第２ソース領域の下部面及び側面を全体的に取り囲むように、前記第２ウェル領域の露出された中心部を第１導電型にドーピングして前記第２ソース領域を形成する段階と、を含む、請求項１３に記載の半導体素子の製造方法。
  16. 前記基板の前記下部領域がＮ＋ドーピングされ、前記ドリフト領域がＮドーピングされ、前記第１及び第２ソース領域がＮ＋ドーピングされ、前記第１及び第２ウェル領域がＰドーピングされる、請求項１５に記載の半導体素子の製造方法。
  17. 前記第１ソース領域の端領域と前記第２ソース領域の中心部とをそれぞれ第１導電型にドーピングして、第１オーミックコンタクト層と第２オーミックコンタクト層とをそれぞれ形成する段階をさらに含む、請求項１５に記載の半導体素子の製造方法。
  18. 前記ゲート酸化膜及び前記ゲートを形成する段階が、
    前記基板の上面と前記トレンチの側壁及び底面とに前記ゲート酸化膜を一定の厚さに形成する段階と、
    前記ゲート酸化膜に沿ってゲート材料を蒸着する段階と、
    異方性エッチングを通じて前記トレンチの内部側壁に前記ゲート材料を部分的に残し、残りの前記ゲート材料を除去して前記ゲートを形成する段階と、を含む、請求項１１に記載の半導体素子の製造方法。
  19. 前記ゲート及び前記ゲート酸化膜を覆うように、前記基板の上面と前記トレンチの側壁及び底面とに層間絶縁膜を形成する段階と、
    前記第１及び第２ソース領域を覆っている前記ゲート酸化膜及び前記層間絶縁膜を部分的に除去して、前記第１及び第２ソース領域の一部を露出させる段階と、
    前記基板の上面及び前記トレンチ内に導電性材料を蒸着させてソース電極を形成する段階と、をさらに含む、請求項１８に記載の半導体素子の製造方法。
  20. 前記第１ソース領域が前記ゲートの上部側面と対向して形成され、前記第２ソース領域が前記ゲートの下部で前記ゲートの底面と対向して形成され、前記第１ウェル領域が少なくとも前記第１ソース領域の全体領域にわたって形成され、前記第２ウェル領域が少なくとも前記第２ソース領域の下部面及び側壁を全体的に取り囲むように形成され、前記第２ソース領域の側壁を取り囲んでいる前記第２ウェル領域の一部が前記ゲートの底面と互いに対向して形成される、請求項１６に記載の半導体素子の製造方法。
JP2014004172A 2013-01-14 2014-01-14 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法 Active JP6788953B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130004038A KR101920717B1 (ko) 2013-01-14 2013-01-14 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
KR10-2013-0004038 2013-01-14

Publications (2)

Publication Number Publication Date
JP2014135494A true JP2014135494A (ja) 2014-07-24
JP6788953B2 JP6788953B2 (ja) 2020-11-25

Family

ID=49552286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014004172A Active JP6788953B2 (ja) 2013-01-14 2014-01-14 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法

Country Status (5)

Country Link
US (1) US9184280B2 (ja)
EP (1) EP2755237B1 (ja)
JP (1) JP6788953B2 (ja)
KR (1) KR101920717B1 (ja)
CN (1) CN103928516B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046248A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 スイッチング素子の製造方法
JP2019197792A (ja) * 2018-05-09 2019-11-14 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106067484B (zh) * 2013-09-20 2019-06-14 三垦电气株式会社 半导体装置
RU2705761C1 (ru) * 2016-08-10 2019-11-11 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство
CN109873036B (zh) * 2017-12-05 2021-01-08 无锡华润上华科技有限公司 Mosfet结构及其制造方法
DE102018200676A1 (de) * 2018-01-17 2019-07-18 Robert Bosch Gmbh Leistungselektronisches Bauelement
CN108336133B (zh) * 2018-02-09 2020-08-28 电子科技大学 一种碳化硅绝缘栅双极型晶体管及其制作方法
JP6950816B2 (ja) * 2018-03-26 2021-10-13 日産自動車株式会社 半導体装置及びその製造方法
CN110767550B (zh) 2018-07-27 2021-04-09 无锡华润上华科技有限公司 Mosfet制作方法
CN109461659A (zh) * 2018-11-08 2019-03-12 中国科学院微电子研究所 碳化硅mosfet器件及其制备方法
CN111354793B (zh) * 2018-12-21 2023-03-14 比亚迪半导体股份有限公司 场效应晶体管及制备方法、电子设备
CN112242445A (zh) * 2019-07-17 2021-01-19 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其形成方法
WO2021049801A1 (ko) * 2019-09-10 2021-03-18 한국전기연구원 트렌치 게이트형 ＳｉＣ ＭＯＳＦＥＴ 디바이스 및 그 제조 방법
CN113140632B (zh) * 2020-01-17 2022-12-23 清纯半导体(宁波)有限公司 沟槽型mosfet器件及其制备方法
KR102369057B1 (ko) * 2020-05-22 2022-03-02 현대모비스 주식회사 전력 반도체 소자 및 그 제조 방법
JP2021185595A (ja) 2020-05-22 2021-12-09 ヒュンダイ・モービス・カンパニー・リミテッド パワー半導体素子およびその製造方法
KR102382846B1 (ko) * 2020-08-28 2022-04-05 부산대학교 산학협력단 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치
JP2022134778A (ja) * 2021-03-04 2022-09-15 株式会社東芝 半導体装置
CN115084246B (zh) * 2022-08-22 2022-11-15 泰科天润半导体科技（北京）有限公司 一种降低栅电荷的碳化硅mosfet的制造方法
CN115117158A (zh) * 2022-08-31 2022-09-27 瑶芯微电子科技(上海)有限公司 一种具有空心栅极的vdmos及制备方法
WO2024183911A1 (en) * 2023-03-09 2024-09-12 Huawei Digital Power Technologies Co., Ltd. Monolithically integrated trench-gate planar-gate semiconductor device
CN117238971A (zh) * 2023-11-13 2023-12-15 珠海格力电子元器件有限公司 半导体器件及其制作方法
CN118099221B (zh) * 2024-04-19 2024-08-20 深圳天狼芯半导体有限公司 一种碳化硅功率器件及其制作方法
CN118658883A (zh) * 2024-08-19 2024-09-17 浏阳泰科天润半导体技术有限公司 一种低导通电阻沟槽栅碳化硅vdmos及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6237965A (ja) * 1985-08-13 1987-02-18 Tdk Corp 縦形半導体装置およびその製造方法
JPH07131016A (ja) * 1993-09-10 1995-05-19 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JPH10233503A (ja) * 1997-02-20 1998-09-02 Fuji Electric Co Ltd 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP2002141505A (ja) * 2000-10-31 2002-05-17 Shindengen Electric Mfg Co Ltd 電界効果トランジスタ
JP2002184980A (ja) * 2000-10-05 2002-06-28 Fuji Electric Co Ltd トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法
JP2004207613A (ja) * 2002-12-26 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005072356A (ja) * 2003-08-26 2005-03-17 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置およびその製造方法
JP2008186925A (ja) * 2007-01-29 2008-08-14 Fuji Electric Device Technology Co Ltd 絶縁ゲート炭化珪素半導体装置とその製造方法
JP2008532327A (ja) * 2005-04-01 2008-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 高性能を有する半導体デバイスおよび方法
JP2010074105A (ja) * 2008-09-22 2010-04-02 Fujitsu Microelectronics Ltd 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2682272B2 (ja) * 1991-06-27 1997-11-26 三菱電機株式会社 絶縁ゲート型トランジスタ
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6570185B1 (en) 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6800904B2 (en) * 2002-10-17 2004-10-05 Fuji Electric Co., Ltd. Semiconductor integrated circuit device and method of manufacturing the same
US6800509B1 (en) * 2003-06-24 2004-10-05 Anpec Electronics Corporation Process for enhancement of voltage endurance and reduction of parasitic capacitance for a trench power MOSFET
JP3983222B2 (ja) * 2004-01-13 2007-09-26 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7504691B2 (en) 2004-10-07 2009-03-17 Fairchild Semiconductor Corporation Power trench MOSFETs having SiGe/Si channel structure
JP5410649B2 (ja) * 2006-04-05 2014-02-05 株式会社豊田中央研究所 Ｍｏｓ型半導体装置
JP2008218711A (ja) 2007-03-05 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法、ならびに電源装置
JP5417699B2 (ja) 2007-09-27 2014-02-19 富士電機株式会社 Ｍｏｓ型半導体装置およびその製造方法
JP2010016221A (ja) 2008-07-04 2010-01-21 Nec Electronics Corp 双方向スイッチ、及び半導体装置
WO2012077617A1 (ja) * 2010-12-10 2012-06-14 三菱電機株式会社 半導体装置およびその製造方法
JP2012204563A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体素子及び半導体素子の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6237965A (ja) * 1985-08-13 1987-02-18 Tdk Corp 縦形半導体装置およびその製造方法
JPH07131016A (ja) * 1993-09-10 1995-05-19 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JPH10233503A (ja) * 1997-02-20 1998-09-02 Fuji Electric Co Ltd 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP2002184980A (ja) * 2000-10-05 2002-06-28 Fuji Electric Co Ltd トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法
JP2002141505A (ja) * 2000-10-31 2002-05-17 Shindengen Electric Mfg Co Ltd 電界効果トランジスタ
JP2004207613A (ja) * 2002-12-26 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005072356A (ja) * 2003-08-26 2005-03-17 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置およびその製造方法
JP2008532327A (ja) * 2005-04-01 2008-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 高性能を有する半導体デバイスおよび方法
JP2008186925A (ja) * 2007-01-29 2008-08-14 Fuji Electric Device Technology Co Ltd 絶縁ゲート炭化珪素半導体装置とその製造方法
JP2010074105A (ja) * 2008-09-22 2010-04-02 Fujitsu Microelectronics Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046248A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 スイッチング素子の製造方法
JP2019197792A (ja) * 2018-05-09 2019-11-14 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP7068916B2 (ja) 2018-05-09 2022-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
US11984492B2 (en) 2018-05-09 2024-05-14 Mitsubishi Electric Corporation Silicon carbide semiconductor device, power converter, and method of manufacturing silicon carbide semiconductor device

Also Published As

Publication number Publication date
EP2755237A2 (en) 2014-07-16
CN103928516B (zh) 2018-09-11
JP6788953B2 (ja) 2020-11-25
KR101920717B1 (ko) 2018-11-21
EP2755237A3 (en) 2016-05-18
KR20140091956A (ko) 2014-07-23
US20140197479A1 (en) 2014-07-17
US9184280B2 (en) 2015-11-10
EP2755237B1 (en) 2021-05-26
CN103928516A (zh) 2014-07-16

Similar Documents

Publication Publication Date Title
JP6788953B2 (ja) 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法
US8432013B2 (en) Semiconductor device and a method of manufacturing the same
US8354715B2 (en) Semiconductor device and method of fabricating the same
JP4980663B2 (ja) 半導体装置および製造方法
WO2013118203A1 (ja) 半導体装置及びその製造方法
TWI407564B (zh) 具有溝槽底部多晶矽結構之功率半導體及其製造方法
US20130153995A1 (en) Semiconductor device and method for manufacturing the same
WO2016152058A1 (ja) 半導体装置
US7482645B2 (en) Method and structure for making a top-side contact to a substrate
JPWO2017064948A1 (ja) 半導体装置および半導体装置の製造方法
JP6073719B2 (ja) 半導体装置の製造方法および半導体装置
KR20180135035A (ko) 초접합 전력 트랜지스터 및 그 제조방법
JP2007027266A (ja) 半導体素子及びその製造方法
US11094790B2 (en) Silicon carbide semiconductor device
JP2017112161A (ja) 半導体装置
JP2019519938A (ja) 短チャネルトレンチ型パワーｍｏｓｆｅｔ
WO2012137412A1 (ja) 半導体装置およびその製造方法
JP2018082055A (ja) 半導体装置および半導体装置の製造方法
US9178055B2 (en) Semiconductor device
TWI550882B (zh) 平面型金屬氧化物半導體場效應電晶體、製造其之方法及其電荷保持
JP2012238898A (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
JP5520024B2 (ja) 半導体装置、及びその製造方法
CN114664934A (zh) 一种含有场板的dmos晶体管及其制作方法
US20210043735A1 (en) Short channel trench power mosfet and method
JP2012160601A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181003

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190712

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20190712

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190723

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20190729

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20190920

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20190930

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200330

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200413

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20200601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200717

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20200831

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20201005

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20201005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201102

R150 Certificate of patent or registration of utility model

Ref document number: 6788953

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250