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JP2014179603A - 制御及びドライバ回路を有するパワー・カッド・フラット・ノーリード（ｐｑｆｎ）パッケージ - Google Patents

制御及びドライバ回路を有するパワー・カッド・フラット・ノーリード（ｐｑｆｎ）パッケージ Download PDF

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Abstract

【課題】回路コンポーネントを近接近に保つことによって、回路設計を簡単化し、コストを低減し、高い効率及び性能をもたらすことができ、個別パッケージを使用する場合に比べて、アプリケーションの統合を容易にするとともに電気的及び熱的性能を高めることができる半導体装置のパッケージを提供する。
【解決手段】パワー・カッド・フラット・ノーリード（ＰＱＦＮ）パッケージは多相パワーインバータ、制御回路、及びドライバ回路を含む。ドライバ回路は制御回路からの制御信号に応答して多相パワーインバータを駆動するように構成される。多相パワーインバータ、制御回路、及びドライバ回路の各々はＰＱＦＮパッケージのＰＱＦＮリードフレーム上に置かれる。制御回路及びドライバ回路は共通集積回路（ＩＣ）に含めることができる。更に、制御回路は前記多相パワーインバータの少なくとも２つの相電流を合成相電流から再構成するように構成することができる。
【選択図】図１Ａ

Description

本出願は、２０１３年３月１２日に出願された「Power Quad Flat No-Lead (PQFN) Package Having Control and Drive Circuits」と題する米国特許仮出願第６１／７７７，３４１号の優先権の利益を主張する。本出願は、２０１２年１０月２６日に出願された「Compact Wirebonded Power Quad Flat No-Lead (PQFN) Package」と題する特許出願第１３／６６２，２２４号の一部継続出願でもあり、同第１３／６６２，２２４号は２０１１年２月２４日に出願された「Multi-Chip Module (MCM) Power Quad Flat No-Lead (PQFN) Package Utilizing a Leadframe for Electrical Interconnections」と題する特許出願第１３／０３４，５１９号の優先権の利益を主張しており、同第１３／０３４，５１９号は２０１０年１２月１３日に出願された「Low Cost Leadframe Based High Power Density Full Bridge Power Device」と題する米国特許仮出願第６１／４５９，５２７号の優先権の利益を主張している。本出願は上記の出願のすべてに基づき優先権の利益を主張する。更に、上記のすべての出願の開示内容は参照することにより本出願に全て組み込まれるものとする。
定義
本明細書で使用される、用語「III−Ｖ族」は少なくとも１つのIII族元素と少なくとも１つのＶ族元素を含む化合物半導体を意味する。例えば、III−Ｖ族半導体は、III族窒化物半導体の形を取り得る。「III族窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも１つのIII族元素を含む化合物半導体を意味し、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、砒化リン化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含むが、これらに限定されない。また、III族窒化物は一般に、Ｇａ極性、Ｎ極性、半極性又は非極性結晶方位などの任意の極性を有するが、これらに限定されない。また、III族窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合ポリタイプ（結晶多形）のいずれかを含むことができ、単結晶又はモノクリスタル、多結晶、または非結晶の結晶構造を含むことができる。本明細書で使用される、「窒化ガリウム」、「ＧａＮ」はIII族窒化物化合物半導体を意味し、III族元素は若干量又は相当量のガリウムを含むが、ガリウムに加えて他のIII族元素も含むことができる。また、III−Ｖ族又はＧａＮトランジスタはIII−Ｖ族又はＧａＮトランジスタを低電圧IV族トランジスタとカスコード接続することによって形成される複合高電圧エンハンスメントモードトランジスタも意味する。
さらに、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）などの少なくとも１つのIV族の元素を含む半導体を意味し、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪化されたIV族材料を生成するためにIV族元素の２つ以上の層を含む又はIV族元素がドーピングされた半導体材料も意味し、例えばシリコン・オン・インシュレータ（ＳＯＩ）、酸素注入分離基板（ＳＩＭＯＸ）及びシリコンオンサファイヤ（ＳＯＳ）などのIV族ベースの複合基板又はシリコン複合基板も含む。
幾つかの半導体装置を組み合わせ収容するパッケージは、関連及び依存する回路コンポーネントを近接近に保つことによって、回路設計を簡単化し、コストを低減し、より高い効率及び向上した性能をもたらすことができる。更に、これらのパッケージはコンポーネントの個別パッケージを使用する場合に比べて、アプリケーションの統合を容易にするとともに電気的及び熱的性能を高めることができる。
カッド・フラット・ノーリード（ＱＦＮ）パッケージは、パワー半導体デバイス等の電気コンポーネントのためのリードレスパッケージである。ＱＦＮパッケージはパッケージ内に収容する電気コンポーネントへの接続にリードフレーム及びワイヤボンドを使用することができる。ＱＦＮは多くの場合複雑さが制限され、特により複雑な構成に対して電気配線のルーティングが課題になり得る。従って、ＱＦＮパッケージは多くの場合簡単な構成を取り、少数の電気コンポーネントを収容するものとなる。
制御及びドライバ回路を有するパワー・カッド・フラット・ノーリード（ＰＱＦＮ）パッケージが概して図面の少なくとも一つに示され且つ又関連して明細書で説明され、請求の範囲でより完全に記述される。
パワー・カッド・フラット・ノーリード（ＰＱＦＮ）パッケージの模範的な回路の回路図を示す。 ＰＱＦＮパッケージの模範的な共通ＩＣの回路図を示す。 模範的な多相パワーインバータ回路内のＰＱＦＮパッケージの回路図を示す。 模範的なＰＱＦＮパッケージのＰＱＦＮリードフレームの上面図を示す。 ワイヤボンドを備えた模範的なＰＱＦＮパッケージの上面図を示す。 模範的なＰＱＦＮパッケージの底面図を示す。
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
図１Ａはパワー・カッド・フラット・ノーリード（ＰＱＦＮ）パッケージ１００の模範的な回路の回路図を示す。図１ＢはＰＱＦＮパッケージ１００の共通ＩＣ１０２の回路図を示す。
図１Ａにつき説明すると、ＰＱＦＮパッケージ１００は共通集積回路（ＩＣ）１０２及び多相パワーインバータ１１０を含む。多相パワーインバータ１１０は、Ｕ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、及びＷ相パワースイッチ１０８ａ及び１０８ｂを含む。
図１Ｂに示されるように、共通ＩＣ１０２は制御回路１１２、ドライバ回路１１４及び電圧調整器１１６を含む。制御回路１１２は、アルゴリズム及び制御回路１２０、パルス幅変調（ＰＷＭ）回路１２２、動的過電流リミタ１２４、アナログインタフェース１２６、アナログ−ディジタル変換器（ＡＤＣ）１２８、レジスタ１３０、ディジタルインタフェース１３２、結晶ドライブ回路１３４、クロック合成回路１３６、ディジタル制御発信機（ＤＣＯ）１３８、及びクロックプリスケーラ１４０を含む。ドライバ回路１１４は、前置ドライバ１４２、Ｕ相ドライバ１４４ａ及び１４４ｂ、Ｖ相ドライバ１４６ａ及び１４６ｂ、Ｗ相ドライバ１４８ａ及び１４８ｂ、パワーオンリセット回路１５０、過電流検出回路１５６、及び不足電圧及びスタンバイ回路１５４を含む。
図１Ａには更に、ＰＱＦＮパッケージ１００は、ＶＢＵＳ端子１５２ａ、ＶＳＰ端子１５２ｂ、ＡＡＤＶ端子１５２ｃ、ＰＧ端子１１２ｄ、ＤＩＲ端子１５２ｅ、ＰＧＳＥＬ端子１５２ｆ、ＰＡＲＩ端子１５２ｇ、ＰＡＲ２端子１５２ｈ、ＲＸ端子１５２ｉ、ＴＸ端子１５２ｊ、ＸＴＡＬ端子１５２ｋ、ＣＬＫＩＮ端子１５２ｌ、ＶＳＳ端子１５２ｍ、ＶＣＯＭ端子１５２ｎ、ＳＷ１端子１５２ｏ、ＳＷ２端子１５２ｐ、ＳＷ３端子１５２ｑ、ＶＢ１端子１５２ｒ、ＶＢ２端子１５２ｓ、ＶＢ３端子１５２ｔ、及びＶＣＣ端子１５２ｕを有することが示され、これらの端子は総称してＩ／Ｏ端子１５２という。
図１Ｃは多相パワーインバータ回路１５８内のＰＱＦＮパッケージの回路図を示す。特に、図１ＣはＰＱＦＮパッケージ１００のＩ／Ｏ端子１５２が多相パワーインバータ回路１５８に接続される模範的な態様を示す。図１Ｃは、ＰＱＦＮパッケージ１００に結合されたホスト１６０、負荷１６２、インバータフロントエンド１６４、シャントＲＳ、抵抗Ｒ１、キャパシタＣ１、及びブートストラップキャパシタＣＢ１，ＣＢ２及びＣＢ３を示す。
ＰＱＦＮパッケージ１００において、図１Ｂのドライバ回路１１４は、制御回路１１２からの制御信号（例えば、制御信号ＣＴＲＬ）に応答して多相パワーインバータ１１０を駆動するように構成される。制御回路１１２は、制御信号（例えば、制御信号ＣＴＲＬ）を発生し、その制御信号をドライバ回路１１４に供給するように構成される。ドライバ回路１１４及び制御回路１１２をＰＱＦＮパッケージ１００内に含めることによって、ＰＱＦＮパッケージ１００は特に回路設計の簡略化、コストの低減、効率及び性能の向上をもたらすことができる。制御回路１１２及びドライバ回路１１４を図１Ｂに示すように共通ＩＣ１０２に含めることによってこれらの利点を更に高めることができる。
このように、共通ＩＣ１０２は、制御信号ＣＴＲＬを発生し、多相パワーインバータ１１０を制御信号ＣＴＲＬに応答して駆動するように構成される。多相パワーインバータ１１０において、Ｕ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、並びにＷ相パワースイッチ１０８ａ及び１０８ｂは縦導通型パワーデバイスであり、例えばファスト・リバース・エピタキシャル・ダイオード・電界効果トランジスタ（ＦＲＥＤＦＥＴ）のようなIV族半導体パワー金属−酸化物−半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）又はIV族半導体絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。他の実施形態においては、III−Ｖ族半導体ＦＥＴ、ＨＥＭＴ（高電子移動度トランジスタ）、特にＧａＮＦＥＴ及び／又はＨＥＭＴをＵ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、及びＷ相パワースイッチ１０８ａ及び１０８ｂのパワーデバイスとして使用することができる。上で定義したように、本明細書で使用する「窒化ガリウム」又は「ＧａＮ」はIII族窒化物化合物半導体を意味し、III族元素は若干量又は相当量のガリウムを含むが、ガリウムに加えて他のIII族元素も含むことができる。前述したように、III−Ｖ族又はＧａＮトランジスタは、III−Ｖ族又はＧａＮトランジスタを低電圧IV族トランジスタとカスコード接続することによって形成される複合高電圧エンハンスメントモードトランジスタも指す。ＰＱＦＮパッケージ１００はフルブリッジパワーデバイスを提供するが、代替実施形態は特定の用途により要求される他のパッケージ構成を提供することができる。また、多相パワーインバータ１１０は３相パワーインバータであるが、幾つかの実施形態においては、多相パワーインバータ１１０は２相パワーインバータとすることもできる。
上述したように、ドライバ回路１１４は、制御信号ＣＴＲＬに応答して多相パワーインバータ１１０を駆動するように構成される。制御回路１１２は３相制御回路であり、制御信号ＣＴＲＬは高圧側パワースイッチであるＵ相パワースイッチ１０４ａ、Ｖ相パワースイッチ１０６ａ及びＷ相パワースイッチ１０８ａのための制御信号を含む。前置ドライバ１４２は、高電圧レベルシフタを含むことができ、制御信号ＣＴＲＬを受信する。高電圧レベルシフタは、例えば約６００ボルトに耐える終端を有することができる。
レベルシフタされた制御信号ＣＴＲＬは、Ｕ相ドライバ１４４ａ、Ｖ相ドライバ１４６ａ及びＷ相ドライバ１４８ａにより受信される。Ｕ相ドライバ１４４ａ、Ｖ相ドライバ１４６ａ及びＷ相ドライバ１４８ａは更にＵ相出力端１１１ａ、Ｖ相出力端１１１ｂ及びＷ相出力端１１１ｃ（図１Ａ参照）からＳＷ１，ＳＷ２及びＳＷ３をそれぞれ受信する。Ｕ相ドライバ１４４ａ、Ｖ相ドライバ１４６ａ及びＷ相ドライバ１４８ａは、制御信号ＣＴＲＬから高圧側ゲート信号Ｈ１，Ｈ２及びＨ３を生成し、高圧側ゲート信号Ｈ１，Ｈ２及びＨ３を図１Ａに示すようにＵ相パワースイッチ１０４ａ、Ｖ相パワースイッチ１０６ａ及びＷ相パワースイッチ１０８ａに供給する。従って、Ｕ相ドライバ１４４ａ、Ｖ相ドライバ１４６ａ及びＷ相ドライバ１４８ａは高圧側ドライバであり、多相パワーインバータ１１０の高圧側パワースイッチに結合される。
同様に、制御信号ＣＴＲＬは、低圧側パワースイッチであるＵ相ドライバ１４４ｂ、Ｖ相ドライバ１４６ｂ及びＷ相ドライバ１４８ｂのための制御信号を含む。前置ドライバ１４２は論理接地ＧVSSと電力段接地ＧCOMとの差を補償することができる。しかしながら、低電圧レベルシフタはいくつかの実施形態では使用しなくてもよい。例えば、論理接地ＧVSSと電力段接地ＧCOMが共通接地の一部分である場合には、低電圧レベルシフタは使用しなくてもよい。
本実施形態において、レベルシフトされた制御信号ＣＴＲＬはＵ相ドライバ１４４ｂ、Ｖ相ドライバ１４６ｂ及びＷ相ドライバ１４８ｂにより受信される。Ｕ相ドライバ１４４ｂ、Ｖ相ドライバ１４６ｂ及びＷ相ドライバ１４８ｂは制御信号ＣＴＲＬから低圧側ゲート信号Ｌ１，Ｌ２及びＬ３を生成し、低圧側ゲート信号Ｌ１，Ｌ２及びＬ３を図１Ａに示すようにＵ相パワースイッチ１０４ｂ、Ｖ相パワースイッチ１０６ｂ及びＷ相パワースイッチ１０８ｂに供給する。従って、Ｕ相ドライバ１４４ｂ、Ｖ相ドライバ１４６ｂ及びＷ相ドライバ１４８ｂは低圧側ドライバであり、多相パワーインバータ１１０の低圧側パワースイッチに結合される。
本実施形態において、Ｕ相ドライバ１４４ａ及び１４４ｂ、Ｖ相ドライバ１４６ａ及び１４６ｂ、並びにＷ相ドライバ１４８ａ及び１４８ｂは、Ｕ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、並びにＷ相パワースイッチ１０８ａ及び１０８ｂのそれぞれに対してインピーダンス整合される。よって、Ｕ相ドライバ１４４ａ及び１４４ｂ、Ｖ相ドライバ１４６ａ及び１４６ｂ、並びにＷ相ドライバ１４８ａ及び１４８ｂはゲート抵抗なしでＵ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、及びＷ相パワースイッチ１０８ａ及び１０８ｂを駆動することができ、それによりＰＱＦＮパッケージ１００をより小型に単純にすることが可能になる。
よって、共通ＩＣ１０２、特にドライバ回路１１４は、Ｕ相ドライバ１４４ａ及び１４４ｂ、Ｖ相ドライバ１４６ａ及び１４６ｂ、並びにＷ相ドライバ１４８ａ及び１４８ｂを用いてＵ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、並びにＷ相パワースイッチ１０８ａ及び１０８ｂのスイッチングを駆動して、例えば電力負荷（一例としてモータ）を給電することができる。
図１Ｃに示すように、負荷１６２はＰＱＦＮパッケージ１００に結合され、ＳＷ１端子２５２ｏ、ＳＷ２端子２５２ｐ及びＳＷ３端子２５２ｑからそれぞれＵ相出力端１１１ａ，Ｖ相出力端１１１ｂ及びＷ相出力端１１１ｃを受信するように構成される。このようにすると、負荷１６２は負荷電流ＩLを発生し、これが図１Ａに示されている。
図１Ｃを参照すると、インバータフロントエンド１６４はバス電圧ＶＢＵＳをＰＱＦＮパッケージ１００のＶＢＵＳ端子１５２ａに供給するとともに、電源電圧ＶＣＣをＰＱＦＮパッケージ１００のＶＣＣ端子１５２ｕに供給する。本実施形態において、インバータフロントエンド１６４はＡＣ／ＤＣフロントエンドであり、ＡＣ−ＤＣ整流装置に結合された入力フィルタ（例えば、ＥＭＩフィルタ）を含む。ＡＣ電圧は、一例として、２３０ボルトのようなアウトレット電圧とすることができる。ＤＣ電圧は、例えばバス電圧ＶＢＵＳ及び電源電圧ＶＣＣ用に約３００ボルト乃至４００ボルトとすることができる。
図１Ａに示すように、ＰＱＦＮパッケージ１００のＶＢＵＳ端子１５２ａはバス電圧ＶＢＵＳを受電し、バス電圧ＶＢＵＳはＵ相パワースイッチ１０４ａ、Ｖ相パワースイッチ１０６ａ及びＷ相パワースイッチ１０８ａのそれぞれのドレイン（及び／又は一部の実施形態ではコレクタ）に供給される。よって、バス電圧ＶＢＵＳは多相パワーインバータを給電するように構成される。
更に図１Ａに示すように、ＰＱＦＮパッケージ１００のＶＣＣ端子１５２ｕは電源電圧ＶＣＣを受電するように構成され、電源電圧ＶＣＣは共通ＩＣ１０２に供給される。電源電圧ＶＣＣは共通ＩＣ１０２を給電するように構成される。図１Ｂに示すように、ＰＱＦＮパッケージ１００は電源電圧ＶＣＣを受電するように構成された電圧調整器１１６を含むことができる。電圧調整器１１６はＰＱＦＮパッケージ１００の制御回路１１２用及びドライバ回路１１４用である。従って、幾つかの実施形態において、ＶＣＣ端子１５２ｕは制御回路１１２及びドライバ回路１１４に対して共通の電源電圧端子とすることができる。図に示すように、共通ＩＣ１０２は共通ＩＣ１０２の制御回路１１２及びドライバ回路１１４を給電するように構成された電圧調整器１１６を含む。電圧調整器１１６は電源電圧ＶＣＣからドライバ電圧Ｖ１、ディジタル回路電圧Ｖ２及びアナログ回路電圧Ｖ３を生成するように構成される。
本実施形態において、ドライバ電圧Ｖ１はドライバ回路１１４のドライバ、例えばＵ相ドライバ１４４ａ及び１４４ｂ、Ｖ相ドライバ１４６ａ及び１４６ｂ、並びにＷ相ドライバ１４８ａ及び１４８ｂ、を給電するように構成される。Ｕ相、Ｖ相及びＷ相ドライバ１４４ｂ、１４６ｂ及び１４８ｂはドライバ電圧Ｖ１に結合されるが、Ｕ相，Ｖ相及びＷ相ドライバ１４４ａ，１４６ａ及び１４８ａはそれぞれのブートストラップ電源電圧ＶＢ１，ＶＢ２及びＶＢ３に結合される。
ＰＱＦＮパッケージ１００のＶＢ１端子１５２ｒ，ＶＢ２端子１５２ｓ及びＶＢ３端子１５２ｔ（図１Ｃ参照）はそれぞれのブートストラップ電源電圧ＶＢ１，ＶＢ２及びＶＢ３を受電するよう構成され、これらの電圧は共通ＩＣ１０２に供給される。ブートストラップ電源電圧ＶＢ１，ＶＢ２及びＶＢ３は、ブートストラップキャパシタＣＢ１，ＣＢ２及びＣＢ３、Ｕ相，Ｖ相及びＷ相ドライバ１４４ａ，１４６ａ及び１４８ａ内のブートストラップダイオード、並びにドライバ電圧Ｖ１を用いて発生される。図１Ｃに示すように、ブートストラップキャパシタＣＢ１，ＣＢ２及びＣＢ３はそれぞれＳＷ１端子１５２ｏ、ＳＷ２端子１５２ｐ及びＳＷ３端子１５２ｑとＶＢ１端子１５２ｒ、ＶＢ２端子１５２ｓ及びＶＢ３端子１５２ｔとの間に結合される。電圧調整器１１６、特にドライバ電圧Ｖ１はブートストラップ電源電圧ＶＢ１，ＶＢ２及びＶＢ３をＵ相，Ｖ相及びＷ相ドライバ１４４ａ，１４６ａ及び１４８ａ内のブートストラップダイオードを経て充電するように構成される。
更に本実施形態において、ディジタル回路電圧Ｖ２は共通ＩＣ１０２のディジタル回路を給電するように構成される。共通ＩＣ１０２のディジタル回路は、例えばアルゴリズム及び制御回路１２０、ＰＷＭ回路１２２、動的過電流リミタ１２４、ＡＤＣ１２８、レジスタ１３０、ディジタルインタフェース１３２及びクロックプリスケーラ１４０を含む。ディジタル回路電圧Ｖ２は、例えば約３．３ボルトとすることができる。制御信号ＣＴＲＬを発生するように構成されたディジタル回路を含むことによって、制御回路１１２はロバストな制御機能を提供する。
アナログ回路電圧Ｖ３は共通ＩＣ１０２のアナログ回路を給電するように構成される。共通ＩＣ１０２のアナログ回路は、例えば前置ドライバ１４２、パワーオンリセット回路１５０、過電流検出回路１５６、不足電圧及びスタンバイ回路１５４、アナログインタフェース１２６、結晶ドライブ回路１３４、クロック合成回路１３６、ＤＣＯ１３８及びクロックプリスケーラ１４０を含む。アナログ回路電圧Ｖ３は、例えば約３．３ボルトとすることができる。
従って、共通ＩＣ１０２は共通ＩＣ１０２の制御回路１１２及びドライバ回路１１４を給電するように構成された電圧調整器１１６を含む。一般的な多相パワーインバータ回路は電圧調整器を個別コンポーネントとして含む。しかしながら、電圧調整器１１６をＰＱＦＮパッケージ１００内に、共通ＩＣ１０２の内部でも外部でも、含めることによって、ＰＱＦＮパッケージ１００は特に簡単な回路設計、コストの低減、効率及び性能の向上をもたらすことができる。
図１Ｃにおいて、ＰＱＦＮパッケージ１００のＶＳＳ端子１５２ｍは論理接地ＶＳＳを受けるように論理接地ＧVSSに結合され、ＶＣＯＭ端子１１２ｎは電力段接地ＶＣＯＭを受けるように電力段接地ＧCOMに結合される。図１Ａ及び１Ｂは更に示されるように、共通ＩＣ１０２は論理接地ＶＳＳを受けるように構成され、共通ＩＣ１０２及び多相パワーインバータ１１０は電力段接地ＶＣＯＭを受けるように構成される。
論理接地ＶＳＳは共通ＩＣ１０２のサポート論理回路の接地である。サポート論理回路は、前置ドライバ１４２、不足電圧及びスタンバイ回路１５４、パワーオンリセット回路１５０、過電流検出回路１５６、及び制御回路１１２を含む。
電力段接地ＶＣＯＭは、（多相パワーインバータ１１０の）Ｕ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、及びＷ相パワースイッチ１０８ａの接地である。図１Ａは、ＰＱＦＮパッケージ１００内のＵ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、並びにＷ相パワースイッチ１０８ａ及び１０８ｂのソース（及び／又は一部の実施形態ではエミッタ）に結合された電力段接地ＶＣＯＭを示す。電力段接地ＶＣＯＭは共通ＩＣ１０２に対する接地とすることもできる。例えば、電力段接地ＶＣＯＭは本実施形態におけるドライバ回路１１４のＵ相，Ｖ相及びＷ相ドライバ１４４ｂ，１４６ｂ及び１４８ｂに結合することもできる。
図１Ｃに示すように、電力段接地ＶＣＯＭと別個の論理接地ＶＳＳは多相パワーインバータ回路１５８内にシャントＲＳを用いることで与えられる。シャントＲＳはＰＱＦＮパッケージ１００のＶＳＳ端子１５２ｍとＶＣＯＭ端子１１２ｎの間に結合される。従って、図１Ａに示す例えば負荷１６２からの負荷電流ＩLはＵ相レッグ１８２ａ、Ｖ相レッグ１８２ｂ、及びＷ相レッグ１８２ｃからの合成相電流である。Ｕ相レッグ１８２ａ、Ｖ相レッグ１８２ｂ、及びＷ相レッグ１８２ｃはそれぞれＵ相パワースイッチ１０４ｂ、Ｖ相パワースイッチ１０６ｂ及びＷ相パワースイッチ１０８ｂのソース及び／又はエミッタに対応する。従って、幾つかの実施形態において、制御回路１１２はＵ相パワースイッチ１０４ｂ、Ｖ相パワースイッチ１０６ｂ及びＷ相パワースイッチ１０８ｂ（低圧側パワースイッチ）の各々のソース／エミッタからの合成相電流を受電するように構成される。本実施形態のような多相パワーインバータ回路１５８の閉ループ実装においては、制御回路１１２は制御信号ＣＴＲＬを生成するために負荷電流ＩLを利用する。開ループ実装においては、制御回路１１２は制御信号ＣＴＲＬを生成するために負荷電流ＩLを利用することはできない。
このように、本実施形態においては、ＰＱＦＮパッケージ１００は電力段接地ＶＣＯＭと別個の論理接地ＶＳＳを備える。Ｕ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、並びにＷ相パワースイッチ１０８ａ及び１０８ｂのスイッチング中に、シャントＲＳの両端間に電圧が発生し得る。論理接地ＶＳＳを電力段接地ＶＣＯＭと別個にすることによって、サポート論理回路のための電源電圧ＶＣＣをシャントＲＳ間の電圧ではなく論理接地に対するものとすることができる。従って、別々の接地を使用することによって、ＰＱＦＮパッケージ１００は、さもなければＵ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、並びにＷ相パワースイッチ１０８ａ及び１０８ｂからの過度のスイッチング電圧により生じ得るラッチアップ及びノイズ誤動作から保護される。
他の実施形態において、論理接地ＶＳＳを電力段接地ＶＣＯＭと別個にせず、ＰＱＦＮパッケージ１００は論理部及び電力部に対して単一の接地を有する。例えば、ＶＳＳ端子１５２ｍ及びＶＣＯＭ端子１５２ｎは単一の端子に結合することができ、或いは互いに短絡することができる。このような一実施形態においては、ＰＱＦＮパッケージ１００はオープンソース／エミッタ型ＰＱＦＮパッケージであり、このパッケージでは、負荷電流ＩLとは対照的に、多相パワーインバータ１１０のＵ相レグ１８２ａ、Ｖ相レグ１８２ｂ及びＷ相レグ１８２ｃの少なくとも２つからの負荷電流が別々に供給される。従って、共通ＩＣ１０２はこれらの負荷電流を用いて制御信号ＣＴＲＬを生成する。
上述したように、制御回路１１２は負荷電流ＩLを用いて制御信号ＣＴＲＬを生成することができる。例えば、制御回路１１２は過電流検出回路１５６から負荷電流ＩLを受電するように構成される。動的過電流リミタ１２４は過電流検出回路１５６からの負荷電流ＩLを受電し、負荷電流ＩLをアルゴリズム及び制御回路１２０に供給するように構成される。
制御回路１１２において、アルゴリズム及び制御回路１２０は多相パワーインバータ１１０のスイッチングを制御するように構成される。本実施形態において、アルゴリズム及び制御回路１２０は負荷電流ＩLに基づいたフィールドオリエンテド制御（ＦＯＣ）を利用する。制御回路１１２のアルゴリズム及び制御回路１２０は、合成相電流である負荷電流ＩLから多相パワーインバータ１１０の少なくとも２つの相電流を再構成するように構成される。再構成される少なくとも２つの相電流はＵ相レグ１８２ａ、Ｖ相レグ１８２ｂ及びＷ相レグ１８２ｃのいずれかの相電流に相当し得る。ＦＯＣは相電流のｄ軸（direct axis）及びｑ軸（quadrature axis）座標に基づくものとすることができる。
アルゴリズム及び制御回路１２０はＰＷＭ回路１２２に結合され、ＰＷＭ回路１２２を用いてパルス幅変調された制御信号ＣＴＲＬを生成する。本実施形態において、ＰＷＭ回路１２２はスペースベクトル変調回路であり、この変調回路は（スペースベクトル変調を用いて）制御信号ＣＴＲＬをスペースベクトル変調された制御信号として生成するように構成される。ＰＷＭ回路１２２はアルゴリズム及び制御回路１２０からのボルト秒コマンドから生成するように構成される。ＰＷＭ回路１２２は２相及び／又は３相ＰＷＭを実行することができる。ＰＷＭ回路１２２は２相ＰＷＭを３相ＰＷＭより約２０％低い損失で実行することができる。
このように、共通ＩＣ１０２は制御信号ＣＴＲＬを生成し、多相パワーインバータ１１０を制御信号ＣＴＲＬに応答して駆動するように構成される。具体的には、制御回路１１２が制御信号ＣＴＲＬを生成するように構成され、ドライバ回路１１４が多相パワーインバータ１１０を制御信号ＣＴＲＬに応答して駆動するように構成される。
制御回路１１２及びドライバ回路１１４はＰＱＦＮパッケージ１００に向上した機能を提供するために追加の回路を含めることができる。図１Ｂに示すように、不足電圧及びスタンバイ回路１５４を含む。不足電圧及びスタンバイ回路１５４は電圧調整器１１６に結合され、電源電圧ＶＣＣが閾値電圧以下に下がるとき不足電圧状態を検出することができる。不足電圧及びスタンバイ回路１５４は不足電圧状態を動的過電流リミタ１２４に通知するように構成され、これに応答して動的過電流リミタ１２４はアルゴリズム及び制御回路１２０に、多相パワーインバータ１１０のスイッチングをディセーブルするように通知する。
共通ＩＣ１０２内のディジタル回路のタイミングはシステムクロックＣＬＫSYS及びクロックプリスケーラ１４０を用いて制御されるように構成される。システムクロックＣＬＫSYSは、例えば約１０ＭＨｚの周波数を有するものとし得る。システムクロックＣＬＫSYSは、結晶ドライブ回路１３４、クロック合成回路１３６及びＤＣＯ１３８を用いて発生される。図１Ｃに示すように、システムクロックＣＬＫSYSのタイミングを設定するために、抵抗Ｒ１がＸＴＡＬ端子１５２ｋとＣＬＫＩＮ端子１５２ｌとの間に結合され、キャパシタＣ１がＣＬＫＩＮ端子１５２ｌと論理接地ＧVSSとの間に結合される。結晶ドライブ回路１３４はＸＴＡＬ端子１５２ｋ及びＣＬＫＩＮ端子１５２ｌからＸＴＡＬ信号及びＣＬＫＩＮ信号を受信するように構成される。
ＰＱＦＮパッケージ１００は多相パワーインバータ１１０のスイッチングをパワーオンリセット回路１５０に応答してディセーブルするように構成される。パワーオンリセット回路１５０はパワーオン時に、制御回路１１２内の種々の回路が安定状態になるまで、制御回路内のディジタル回路を強制的にリセットするように構成される。例えば、パワーオンリセット回路１５０は動的過電流リミタ１２４にリセット信号を供給することができ、動的過電流リミタ１２４はアルゴリズム及び制御回路１２０に、多相パワーインバータ１１０のスイッチングをディセーブルするように通知することができる。
動的過電流リミタ１２４は過電流検出回路１５６に結合され、過電流検出回路１５６から受信されるか電流情報（例えば電圧）を用いて、多相パワーインバータ１１０に過電流保護を提供するように構成される。例えば、過電流情報が閾値を超えると、動的過電流リミタ１２４はアルゴリズム及び制御回路１２０に、多相パワーインバータ１１０のスイッチングをディセーブルするように通知することができる。過電流情報が閾値を超えなくなると、多相パワーインバータ１１０のスイッチングは再開することができる。
動的過電流リミタ１２４はアナログインタフェース１２６及びＡＤＣ１２８にも結合され、多相パワーインバータ１１０に過熱保護を提供するように構成される。従って、動的過電流リミタ１２４は過熱保護回路１２４と言うこともできる。動的過電流リミタ１２４はサーミスタＤＴから温度情報を受信するように構成される。サーミスタＤＴは一例として、負温度係数ダイオード型のサーミスタである。動的過電流リミタ１２４は、サーミスタＤＴからの温度情報が基準値を超える場合に、多相パワーインバータ１１０のスイッチングをディセーブル又は変更するようアナログ及び制御回路１２０に通知する。
一般的な多相パワーインバータ回路は多相パワーインバータのパワースイッチの温度を測定するために個別の温度センサを使用する。個別の温度センサはプリント回路板上にパッケージの外部に装着される。しかしながら、この構成は個別の温度センサとパワースイッチとの間に大きな距離を必要とする。従って、個別の温度センサを用いる温度検出は不正確で低速であるため、パワースイッチが高温に曝されることになる。
本開示の幾つかの実施形態、例えば図１Ｂに示す実施形態によれば、ＰＱＦＮパッケージ１００、具体的には共通ＩＣ１０２がサーミスタＤＴを含む。従って、サーミスタＤＴは多相パワーインバータ１１０に近接させることができる。例えば、本実施形態において、サーミスタＤＴはＵ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、並びにＷ相パワースイッチ１０８ａ及び１０８ｂから約２ｍｍ〜約３ｍｍである。従って、サーミスタＤＴを用いたこの温度検出は極めて正確で高速であるため、動的過電流リミタ１２４により精密な過熱保護を達成することができる。
更に、ＰＱＦＮパッケージ１００は約１２ｍｍ×約１２ｍｍのフットプリントを達成することができる。他の実施形態においては、ＰＱＦＮパッケージ１００は１２ｍｍ×１２ｍｍより大きいフットプリントを有するものとすることができる。更に他の実施形態においては、ＰＱＦＮパッケージ１００は１２ｍｍ×１２ｍｍより小さいフットプリントを有するものとすることができる。ＰＱＦＮパッケージ１００は高度にコンパクトで熱的に一貫しているので、サーミスタＤＴは多相パワーインバータ１１０の正確な温度測定を提供したまま共通ＩＣ１０２内に含めることができる。また、共通ＩＣ１０２内にサーミスタＤＴを含めると、回路設計が簡単になり、コストが減少し、ＰＱＦＮパッケージ１００を更に小さくすることができる。
一般的な多相パワーインバータ回路は低速で不正確な温度検出のために過熱保護に対してたった１つの閾値を必要とする。しかしながら、一部の実施形態では、動的過電流リミタ１２４は複数の閾値（例えば少なくとも２つ）を用いて多相パワーインバータ１１０に過電流保護を与えるように構成される。アナログインタフェース１２６はサーミスタＤＴからの温度情報をＡＤＣ１２８に供給することができる。ＡＤＣ１２８は温度情報からディジタル化された温度情報を生成し、そのディジタル化された温度情報を動的過電流リミタ１２４に供給することができる。動的過電流リミタ１２４は、ディジタル化された温度情報を多数の閾値のいずれかと比較するように構成される。幾つかの実施形態では、温度情報はアナログのままとすることができる点に注意されたい。
図示の実施形態において、動的過電流リミタ１２４は３つの閾値（例えば、温度値）を用いて多相パワーインバータ１１０に過熱保護を与えるように構成される。３つの閾値は異なる過熱保護モードを規定する。
例えば約１００℃から約１２０℃までの第１の閾値において、アルゴリズム及び制御回路１２０は、Ｕ相パワースイッチ１０４ａ、Ｖ相パワースイッチ１０６ａ、及びＷ相パワースイッチ１０８ａのスイッチングをディセーブルする（高圧側スイッチングをディセーブルする）ように構成される。このスイッチングは動的過電流リミタ１２４からの通知に応答してディセーブルされる。しかしながら、Ｕ相パワースイッチ１０４ｂ、Ｖ相パワースイッチ１０６ｂ、及びＷ相パワースイッチ１０８ｂのスイッチングは維持される。従って、負荷電流ＩLは負荷１６２からＵ相パワースイッチ１０４ｂ、Ｖ相パワースイッチ１０６ｂ、及びＷ相パワースイッチ１０８ｂを経て流れる残留電流に相当し得る。
例えば約１２０℃から約１４０℃までの第２の閾値において、アルゴリズム及び制御回路１２０は多相パワーインバータ１１０のスイッチングを、少なくとも１ＰＷＭサイクルの間、周期的にディセーブルするように構成され、これには零ベクトルを使用し得る。例えば、１０ｋＨｚのキャリヤ周波数に対して、スイッチングは１００ｍｓ期間の間周期的にディセーブルすることができる。この周期的ディセーブル動的過電流リミタ１２４からの通知に応答する。
例えば約１４０℃以上の第３の閾値において、アルゴリズム及び制御回路１２０は多相パワーインバータ１１０を完全にディセーブルするように構成される。完全なディセーブルは動的過電流リミタ１２４からの通知に応答する。
このように、複数の閾値は多相パワーインバータ１１０に対する複数の加熱保護モードを規定する。複数の過熱保護モードは多相閾値（例えば温度値）が増大するにつれて、多相パワーインバータ１１０の電流をますます強く制限する。よって、動的過電流リミタ１２４は、多相パワーインバータ１１０の温度が上昇するにつれて、多相パワーインバータ１１０の電流をますます強く制限するように構成される。
ここで図１Ｂを図１Ｃとともに参照すると、ホスト１６０はＶＳＰ端子１５２ｂにＶＳＰを供給するように構成される。共通ＩＣ１０２（制御回路１１２）はＶＳＰ端子１５２ｂからＶＳＰを受けるように構成される。制御回路１１２はＶＳＰを用いてモータとし得る負荷１６２の速度を設定するように構成される。例えば、ＶＳＰはアナログ電圧コマンドであり、一例としてアナログポテンシャルメータから供給することができる。
ホスト１６０は更に、ＡＡＤＶ端子１５２ｃにＡＡＤＶを供給するように構成される。共通ＩＣ１０２（制御回路１１２）はＡＡＤＶ端子１５２ｃからＡＡＤＶを受けるように構成される。制御回路１１２はＡＡＤＶを用いて負荷１６２と相電流対電圧コマンドとの間の角度関係を変化させるように構成される。これは負荷１６２の効率を増大することができる。
ホスト１６０は更に、ＰＧ端子１５２ｄからＰＧを受け、ＰＧＳＥＬをＰＧＳＥＬ端子１５２ｆに供給するように構成される。共通ＩＣ１０２（制御回路１１２）はＰＧをＰＧ端子１５２ｄに供給し、ＰＧＳＥＬをＰＧＳＥＬ端子１５２ｆから受けるように構成される。ＰＧは、負荷１６２の速度をホスト１６０及び／又は他の回路に知らせるために負荷１６２の速度に比例するパルスを含むことができる。共通ＩＣ１０２（制御回路１１２）はＰＧ内に１回転につき何個のパルスが存在するかを選択するように構成される。例えば、共通ＩＣ１０２はＰＧＳＥＬを用いて１回転につき８〜１２個のパワーを選択することができる。
ホスト１６０は更に、ＤＩＲをＤＩＲ端子１５２ｅに供給するように構成される。共通ＩＣ（例えば、制御回路１１２）はＤＩＲ端子１５２ｅからＤＩＲを受けるように構成される。制御回路１１２はＤＩＲを用いて負荷１６２（モータ）の方向を選択するように構成される。
ホスト１６０は更に、ＰＡＲ１をＰＡＲ１端子１５２ｇに、ＰＡＲ２をＰＡＲ２端子１５２ｈに供給するように構成される。共通ＩＣ１０２（例えば、制御回路１１２）はＰＡＲ１端子１５２ｇ及びＰＡＲ２端子１５２ｈからＰＡＲ１及びＰＡＲ２を受けるように構成される。制御回路１１２はＰＡＲ１及びＰＡＲ２を用いてアルゴリズム及び制御回路１２０を異なるタイプの負荷１６２（例えば、異なるタイプのモータ）に対応するように調整する。これは負荷が異なるＫｅ、Ｋｔ、極数及び／又は他の特性を有し得るためである。
ホスト１６０は更に、ＴＸ端子１５２ｊからＴＸを受け、ＲＸをＲＸ端子１５２ｉに供給する。共通ＩＣ（例えば、制御回路１１２）はＴＸをＴＸ端子１５２ｊに供給し、ＲＸをＲＸ端子１５２ｉから受けるように構成される。制御回路１１２はＲＸ、ＴＸ、ディジタルインタフェース１３２、及びレジスタ１３０を用いて、例えばホスト１６０とディジタル的に通信することができる。本実施形態では、ディジタルインタフェース１３２は万能非同期送受信機（ＵＡＲＴ）を含む。
様々な実施形態において、Ｉ／Ｏ端子１５２の数量及び位置を図示のものと相違させることができることは理解されよう。例えば、様々な実施形態において、ドライバＩＣ１０２と異なる機能及び/又はＩ／Ｏ要件を有する異なるドライバＩＣを使用することができる。この変更はＰＱＦＮパッケージ１００のＩ／Ｏ端子１５２にも、他の接続にも反映させることができる。例えば、本実施形態は単一シャント実装例を示すが、上述したように、他の実施形態においてはＰＱＦＮパッケージ１００をオープンソース／エミッタ型パッケージとすることができる。更に、制御回路１１２及びドライバ回路１１４は幾つかの実施形態において別々のＩＣ上に設けることができるが、これはＩ／Ｏ端子１５２に影響を与え得る。別の例として、幾つかの実施形態においては、ＸＴＡＬ及びＣＬＫＩＮはＰＱＦＮパッケージ１００（及び／又は制御回路１１２）内で生成し、ＰＱＦＮパッケージ１００はＸＴＡＬ端子１５２ｋ及びＣＬＫＩＮ端子１５２ｌを含まないようにすることができる。
従って、ＰＱＦＮパッケージ１００は、多相パワーインバータ１１０、制御回路１１２及びドライバ回路１１４を含み、それらの各々はＰＱＦＮパッケージ１００のＰＱＦＮリードフレーム上に置かれる。ドライバ回路１１４及び制御回路１１２をＰＱＦＮパッケージ１００内に含めることによって、ＰＱＦＮパッケージ１００は特に回路設計の簡略化、コストの低減、及び高い効率及び向上した性能をもたらすことができる。更に、図１Ｂに示すように制御回路１１２及びドライバ回路１１４を共通ＩＣ１０２上に含めることによってこれらの利点を更に高めることができる。
次に図２Ａ，２Ｂ及び２Ｃにつき説明すると、図２Ａは図２Ｂ及び図２ＣのＰＱＦＮパッケージ２００のＰＱＦＮリードフレーム２７０の上面図を示す。図２ＢはＰＱＦＮパッケージ２００の上面図である。図２ＣはＰＱＦＮパッケージ２００の底面図である。本実施形態において、ＰＱＦＮパッケージ２００はマルチチップモジュール（ＭＣＭ）ＰＱＦＮパッケージであり、約１２ｍｍ×約１２ｍｍのフットプリントを有するものとし得る。他の実施形態では、ＰＱＦＮパッケージ２００は１２ｍｍ×１２ｍｍより大きいフットプリントを有するものとし得る。更に他の実施形態においては、ＰＱＦＮパッケージ２００は１２ｍｍ×１２ｍｍより小さいフットプリントを有するものとし得る。
ＰＱＦＮパッケージ２００は図１Ａ、１Ｂ及び１ＣのＰＱＦＮパッケージ１００に対応する。例えば、ＰＱＦＮパッケージ２００は、図１ＡのドライバＩＣ１０２、Ｕ相パワースイッチ１０４ａ及び１０４ｂ、Ｖ相パワースイッチ１０６ａ及び１０６ｂ、及びＷ相パワースイッチ１０８ａ及び１０８ｂにそれぞれ対応する、ドライバＩＣ２０２、Ｕ相パワースイッチ２０４ａ及び２０４ｂ、Ｖ相パワースイッチ２０６ａ及び２０６ｂ、及びＷ相パワースイッチ２０８ａ及び２０８ｂを含む。
更に、ＰＱＦＮパッケージ２００は、ＰＱＦＮパッケージ１００内のＶＢＵＳ端子１５２ａ、ＶＳＰ端子１１２ｂ、ＡＡＤＶ端子１５２ｃ、ＰＧ端子５１２ｄ、ＤＩＲ端子１５２ｅ、ＰＧＳＥＬ端子１５２ｆ、ＰＡＲ１端子１５２ｇ、ＰＡＲ２端子１５２ｈ、ＲＸ端子１５２ｉ、ＴＸ端子１５２ｊ、ＸＴＡＬ端子１５２ｋ、ＣＬＫＩＮ端子１５２ｌ、ＶＳＳ端子１５２ｍ、ＶＣＯＭ端子１５２ｎ、ＳＷ１端子１５２ｏ、ＳＷ２端子１５２ｐ、ＳＷ３端子１５２ｑ、ＶＢ１端子１５２ｒ、ＶＢ２端子１５２ｓ、ＶＢ３端子１５２ｔ、及びＶＣＣ端子１５２ｕにそれぞれ対応する、ＶＢＵＳ端子２５２ａ、ＶＳＰ端子２５２ｂ、ＡＡＤＶ端子２５２ｃ、ＰＧ端子２５２ｄ、ＤＩＲ３端子２５２ｅ、ＰＧＳＥＬ端子２５２ｆ、ＰＡＲ１端子２５２ｇ、ＰＡＲ２端子２５２ｈ、ＲＸ端子２５２ｉ、ＴＸ端子２５２ｊ、ＸＴＡＬ端子２５２ｋ、ＣＬＫ端子２５２ｌ、ＶＳＳ端子２５２ｍ、ＶＣＯＭ端子２５２ｎ、ＳＷ１端子２５２ｏ、ＳＷ２端子２５２ｐ、ＳＷ３端子２５２ｑ、ＶＢ１端子２５２ｒ、ＶＢ２端子２５２ｓ、ＶＢ３端子２５２ｔ、及びＶＣＣ端子２５２ｕ（「Ｉ／Ｏ端子２５２」とも称される）を含む。
図２Ａは、共通ＩＣダイパッド２７２、Ｗ相出力パッド２７４ａ、Ｖ相出力パッド２７４ｂ、Ｕ相出力パッド２７４ｃ、共通ドレイン／コレクタパッド２７６を含むリードフレーム２７０を示す。ＰＱＦＮリードフレーム２７０は更にＵ相，Ｖ相及びＷ相出力ストリップ２７８ａ，２７８ｂ，２７８ｃを含む。リードフレームアイランド２８０ａがＰＱＦＮリードフレーム２７０のＵ相出力ストリップ２７８ａ上に位置し、リードフレームアイランド２８０ｂがＰＱＦＮリードフレーム２７０のＶ相出力ストリップ２７８ｂ上に位置し、リードフレームアイランド２８０ｃがＰＱＦＮリードフレーム２７０のＷ相出力ストリップ２７８ｃ上に位置する。
Ｕ相出力ストリップ２７８ａはＰＱＦＮリードフレーム２７０のＵ相出力パッド２７４ｃ及びＳＷ１端子２５２ｏに電気的に且つ機械的に（例えば一体的に）接続される。Ｖ相出力ストリップ２７８ｂはＰＱＦＮリードフレーム２７０のＶ相出力パッド２７４ｂ及びＳＷ２端子２５２ｐに電気的に且つ機械的に（例えば一体的に）接続される。Ｗ相出力ストリップ２７８ｃはＰＱＦＮリードフレーム２７０のＷ相出力パッド２７４ａ及びＳＷ３端子２５２ｑに電気的に且つ機械的に（例えば一体的に）接続される。
図２Ｂに示すように、Ｕ相出力ストリップ２７８ａ，Ｖ相出力ストリップ２７８ｂ及びＷ相出力ストリップ２７８ｃは必要に応じＰＱＦＮリードフレーム２７０を実質的に横断させることができる。例えば、Ｕ相出力ストリップ２７８ａ，Ｖ相出力ストリップ２７８ｂ及びＷ相出力ストリップ２７８ｃはそれぞれＵ相出力パッド２７４ｃ、Ｖ相出力パッド２７４ｂ及びＷ相出力パッド２７４ｃからＰＱＦＮパッケージ２００のエッジ２８３ｃまで延長させることができる。そうすると、Ｕ相出力ストリップ２７８ａ，Ｖ相出力ストリップ２７８ｂ及びＷ相出力ストリップ２７８ｃのいずれもＰＱＦＮパッケージ２００の追加のＩ／Ｏ端子２５２を提供することができる。例えば、Ｕ相出力ストリップ２７８ａはＰＱＦＮパッケージ２００のエッジ２８３ｃにおける追加のＳＷ１端子２５２ｏを提供するものとして示されている。
ＰＱＦＮリードフレーム２７０はオリン・ブラス（登録商標）から入手し得る銅（Ｃｕ）合金Ｃ１９４のような高い熱及び電気伝動率を有する材料で構成することができる。リードフレーム２７０の上面２８６ａはデバイスダイ及びワイヤへの付着性を高める材料で選択的にめっきすることもできる。このめっきはリードフレーム２７０に選択的に被着された銀（Ａｇ）めっきとすることができ、この銀めっきはＱＰＬリミテッドなどの会社から入手できる。
図２Ａ及び２Ｂは、リードフレーム２７０はエッチングされたリードフレーム、例えばハーフエッチングされたリードフレームであることを示す。リードフレーム２７０のエッチング（例えばハーフエッチング）されてない部分は図２Ａ及び２Ｂに破線で示されている。リードフレームアイランド２８０ａ，２８０ｂ及び２８０ｃはこのようなエッチングされてない部分の例である。例えば、図２ＣはＰＱＦＮリードフレーム２７０の底面１８６ｂを示す（ＰＱＦＮパッケージ２００の底面にも相当する）。図２Ｃは更に、ＰＱＦＮリードフレーム２７０のエッチングされた部分を覆うＰＱＦＮパッケージ２００のモールドコンパウンド２６５も示している。モールドコンパウンド２６５は日立ケミカルから入手しうるＣＥＬ９２２０ＺＨＦ１０（ｖ７９）等の低い曲げ弾性率を有するプラスチックとすることができる。パッケージのクラッキングに耐える弾性を与えるために、モールドコンパウンド２６５で決まるＰＱＦＮパッケージ２００の高さ（又は厚さ）を薄く保つことができ、例えば０．９ｍｍ以下にすることができる。
Ｉ／Ｏ端子２５２、リードフレームアイランド２８０ａ，２８０ｂ及び２８０ｃはエッチングされず、モールドコンパウンド２６５を経てＰＱＦＮリードフレーム２７０の底面２８６ｂ（ＰＱＦＮパッケージ２００の底面に相当する）に露出される。したがって、Ｉ／Ｏ端子２５２、並びにリードフレームアイランド２８０ａ，２８０ｂ及び２８０ｃは電気伝導性及び／又は熱放散を高めるためにＰＱＦＮリードフレーム２７０の底面２４０ｂに露出される。共通ＩＣダイパッド２７２、共通ドライバ／コレクタパッド２７６、Ｗ相出力パッド２７４ａ、Ｖ相出力パッド２７４ｂ、及びＵ相出力パッド２７４ｃも電気伝導性及び／又は熱放散を高めるためにＰＱＦＮリードフレーム２７０の底面２４０ｂに露出される。例えば、ＰＣＢに対応ランドを設けることによって、露出底面を必要に応じ利用することができる。ＰＱＦＮリードフレーム２７０の露出領域は、例えば錫（Ｓｎ）若しくは他の金属又は金属合金でめっきすることができる。
本実施形態において、図１Ｂの制御回路１１２及びドライバ回路１１４は共通ＩＣ２０２内に含まれる。従って、共通ＩＣ２０２はＵ相パワースイッチ２０４ａ及び２０４ｂ、Ｖ相パワースイッチ２０６ａ及び２０６ｂ、及びＷ相パワースイッチ２０８ａ及び２０８ｂ（図１Ａの多相パワーインバータ１１０に相当する）を駆動するように構成される。共通ＩＣ２０２はＰＱＦＮリードフレーム２７０上に置かれ、特にＰＱＦＮリードフレーム２７０の共通ＩＣダイパッド２７２上に置かれる。従って、本実施形態では、ドライバ回路１１４及び制御回路１１２はＰＱＦＮリードフレーム２７０の同一のダイパッド上に置かれる。共通ＩＣ２０２、Ｕ相パワースイッチ２０４ａ及び２０４ｂ、Ｖ相パワースイッチ２０６ａ及び２０６ｂ、及びＷ相パワースイッチ２０８ａ及び２０８ｂはワイヤボンド及びＰＱＦＮリードフレーム２７０を用いて相互接続される。図示の個々の接続は１以上のワイヤボンドを使用することができる点に注意されたい。
図２Ｂには、ワイヤボンド２８８ａのようなワイヤボンドによって共通ＩＣ２０２が、ＶＳＰ端子２５２ｂ、ＡＡＤＶ端子２５２ｃ、ＰＧ端子２５２ｄ、ＤＩＲ端子２５２ｅ、ＰＧＳＥＬ端子２５２ｆ、ＰＡＲ１端子２５２ｇ、ＰＡＲ２端子２５２ｈ、ＲＸ端子２５２ｉ、ＴＸ端子２５２ｊ、ＸＴＡＬ端子２５２ｋ、ＣＬＫ端子２５２ｌ、ＶＳＳ端子２５２ｍ及びＶＣＣ端子２５２ｕに、並びにＵ相パワースイッチ２０４ａ及び２０４ｂ、Ｖ相パワースイッチ２０６ａ及び２０６ｂ、並びにＷ相パワースイッチ２０８ａ及び２０８ｂのそれぞれのゲートに電気的に且つ機械的に接続されることが示されている。
図２Ｂに示されるワイヤボンド２８８ａ及び同様に示されるワイヤボンドは、例えば直径１．３ミルのＧ１タイプの金（Ａｕ）ワイヤとすることができる。ワイヤボンド２９０ａ，２９０ｂ，２９０ｃ，２９０ｄ，２９０ｅ及び２９０ｆ（「ワイヤボンド２９０」ともいう）等の電力接続のためにはもっと太いワイヤを使用することができる。ワイヤボンド２９０は、例えば直径２．０ミルの銅（Ｃｕ）ワイヤとすることができ、例えばクリッケ・アンド・ソッファから入手し得るＭａｘｓｏｆｔ（登録商標）ＬＤワイヤとすることができる。図２Ｂに示されるように、追加の処理能力を与えるために複数のワイヤボンド、例えば２つのワイヤボンドを並列に設けることもできる。
図２Ｂは、Ｕ相パワースイッチ２０４ａ及び２０４ｂ、Ｖ相パワースイッチ２０６ａ及び２０６ｂ、Ｗ相パワースイッチ２０８ａ及び２０８ｂ、並びに共通ＩＣ２０２はＰＱＦＮリードフレーム２７０に電気的に且つ機械的に接続されることを示している。この接続は、ヘンケルコーポレーションから入手し得る銀充填ＱＭＩ５２９ＨＴ等の半田又は導電性接着剤を使用して達成できる。
図２Ｂに示すように、Ｕ相パワースイッチ２０４ｂ、Ｖ相パワースイッチ２０６ｂ、及びＷ相パワースイッチ２０８ｂはＰＱＦＮパッケージ２００のエッジ２８３ａに沿ってＰＱＦＮリードフレーム２７０上に置かれる。Ｗ相パワースイッチ２０８ｂはＷ相出力パッド２７４ａ上に置かれる。具体的には、Ｗ相パワースイッチ２０８ｂのドレイン２９２ａがＷ相出力パッド２７４ａ上に置かれる。同様に、Ｖ相パワースイッチ２０６ｂはＶ相出力パッド２７４ｂ上に置かれる。具体的には、Ｖ相パワースイッチ２０６ｂのドレイン２９２ｂがＶ相出力パッド２７４ｂ上に置かれる。同様に、Ｕ相パワースイッチ２０４ｂはＵ相出力パッド２７４ｃ上に置かれる。具体的には、Ｕ相パワースイッチ２０４ｂのドレイン２９２ｃがＵ相出力パッド２７４ｃ上に置かれる。従って、Ｕ相パワースイッチ２０４ｂ、Ｖ相パワースイッチ２０６ｂ、及びＷ相パワースイッチ２０８ｂはＰＱＦＮリードフレーム２７０のそれぞれのダイパッドに個別に結合される。従って、図２Ｂに示すように、Ｗ相出力パッド２７４ａはＰＱＦＮパッケージ２００のＳＷ３端子２５２ｑに対応させることができ、Ｖ相出力パッド２７４ｂはＰＱＦＮパッケージ２００のＳＷ２端子２５２ｐに対応させることができ、Ｕ相出力パッド２７４ｃはＰＱＦＮパッケージ２００のＳＷ１端子２５２ｏに対応させることができる。
同様に図２Ｂに示すように、Ｕ相パワースイッチ２０４ａ、Ｖ相パワースイッチ２０６ａ、及びＷ相パワースイッチ２０８ａはＰＱＦＮパッケージ２００のエッジ２８３ａと交差するエッジ２８３ｂに沿ってＰＱＦＮリードフレーム２７０上に置かれる。Ｕ相パワースイッチ２０４ａ、Ｖ相パワースイッチ２０６ａ、及びＷ相パワースイッチ２０８ａは共通ドレイン／コレクタパッド２７６上に置かれる。具体的には、Ｕ相パワースイッチ２０４ａのドレイン２９２ｄ、Ｖ相パワースイッチ２０６ａのドレイン２９２ｅ、及びＷ相パワースイッチ２０８ａのドレイン２９２ｆがＰＱＦＮリードフレーム２７０の共通ドレイン／コレクタパッド２７６上に置かれる。従って、図２Ｂに示すように、共通ドレイン／コレクタパッド２７６はＰＱＦＮパッケージ２００のＶＢＵＳ端子２５２ａに対応させることができる。
Ｕ相パワースイッチ２０４ａのドレイン２９２ｄ、Ｖ相パワースイッチ２０６ａのドレイン２９２ｅ、及びＷ相パワースイッチ２０８ａのドレイン２９２ｆは導電性接着剤及び／又はＰＱＦＮリードフレーム２７０のめっき層で共通ドレイン／コレクタパッド２７６に接続することができる。導電性接着剤はＱＭＩ５２９ＨＴ等の銀充填接着剤とすることができる。ＰＱＦＮパッケージ２００内に他のダイも同様にしてＰＱＦＮリードフレーム２７０に接続することができる。
Ｕ相パワースイッチ２０４ｂ、Ｖ相パワースイッチ２０６ｂ、及びＷ相パワースイッチ２０８ｂはそれぞれＵ相パワースイッチ２０４ａ、Ｖ相パワースイッチ２０６ａ、及びＷ相パワースイッチ２０８ａにＰＱＦＮリードフレーム２７０を介して結合される。
図２Ｂに示すように、Ｕ相，Ｖ相及びＷ相パワースイッチ２０４ｂ、２０６ｂ及び２０８ｂの各々はＰＱＦＮリードフレーム２７０上に置かれ、Ｕ相，Ｖ相及びＷ相出力パッド２７４ｃ，２７４ｂ及び２７４ａにそれぞれ接続される。Ｕ相パワースイッチ２０４ｂ、Ｖ相パワースイッチ２０６ｂ、及びＷ相パワースイッチ２０８ｂはそれぞれＵ相，Ｖ相及びＷ相出力パッド２７４ｃ，２７４ｂ及び２７４ａを介してＵ相パワースイッチ２０４ａ、Ｖ相パワースイッチ２０６ａ、及びＷ相パワースイッチ２０８ａにも接続される。
図２Ｂにおいて、ワイヤボンド２９０ａがＵ相パワースイッチ２０４ａのソース２９４ｄをＰＱＦＮリードフレーム２７０に電気的に且つ機械的に接続する。即ち、ソース２９４ｄがワイヤボンド２９０ａによってＵ相出力ストリップ２７８のリードフレームアイランド２８０ａに、例えばＰＱＦＮリードフレーム２７０のめっき層を経て接続される。Ｕ相出力ストリップ２７８ａが続いてＵ相出力パッド２７４ｃを経てＵ相パワースイッチ２０４ｂのドレイン２９２ｃに接続する。よって、ソース２９４ｄがワイヤボンド２９０ａによりＵ相出力ストリップ２７８ａのリードフレームアイランド２８０ａに接続される。従って、図１ＡのＵ相出力端１１１ａがＰＱＦＮリードフレーム２７０のＵ相出力ストリップ２７８ａに接続され、Ｕ相出力ストリップ２７８ａがＰＱＦＮリードフレーム２７０のＵ相出力パッド２７４ｃに接続される。そうすることにより、ＰＱＦＮパッケージ２００は、ワイヤボンド２９０ａ及びワイヤボンド２８８ｂ等の他のワイヤボンドの配置に大きなフレキシビリティを有し、配線交差に起因する配線短絡を回避しながら高い電気的及び熱的性能を達成することができる。
同様に、ワイヤボンド２９０ｂがＶ相パワースイッチ２０６ａのソース２９４ｅをＰＱＦＮリードフレーム２７０に電気的に且つ機械的に接続する。即ち、ソース２９４ｅがワイヤボンド２９０ｂによりＶ相出力ストリップ２７８ｂに、例えばＰＱＦＮリードフレーム２７０のめっき層２４８ｂを介して接続される。Ｖ相出力ストリップ２７８ｂが続いてＶ相出力パッド２７４ｂを経てＶ相パワースイッチ２０６ｂのドレイン２９２ｂに接続する。従って、図１ＡのＶ相出力端１１１ｂがＰＱＦＮリードフレーム２７０のＶ相出力ストリップ２７８ｂに接続され、Ｖ相出力ストリップ２７８ｂがＰＱＦＮリードフレーム２７０のＶ相出力パッド２７４ｂに接続される。その結果、ＰＱＦＮパッケージ２００は、ワイヤボンド２９０ｂ、及びワイヤボンド２８８ｃ等の他のワイヤボンドの配置に大きなフレキシビリティを有し、配線交差に起因する配線短絡を回避しながら高い電気的及び熱的性能を達成することができる。
更に図２Ｂにおいて、ワイヤボンド２９０ｃがＷ相パワースイッチ２０８ａのソース２９４ｆをＰＱＦＮリードフレーム２７０に電気的に且つ機械的に接続する。具体的には、ワイヤボンド２９０ｃはＷ相パワースイッチ２０８ａのソース２９４ｆをＰＱＦＮリードフレーム２７０のＷ相出力パッド２７４ａに電気的に且つ機械的に接続する。従って、図１ＡのＷ相出力端１１１ｃがＷ相パワースイッチ２０８ｂとともにＰＱＦＮリードフレーム２７０のＷ相出力パッド２７４ａに接続される。Ｗ相パワースイッチ２０８ｂはＷ相パワースイッチ２０８ａに隣接するので、Ｗ相パワースイッチ２０８ａのソースを、配線交差に起因する配線短絡を容易に避けながら、Ｗ相パワースイッチ２０８ｂのドレイン２９２ａに結合することができ、高い電気的及び熱的性能を達成することができる。
従って、図１Ａの多相パワーインバータ１１０は共通ＩＣ２０２内に含めることができる。多相パワーインバータ１１０は、少なくともワイヤボンド２８８ｂを用いてＵ相出力ストリップ２７８ａ及びＵ相出力パッド２７４ｃに接続されたＵ相出力端１１１ａを含む。更に、多相パワーインバータ１１０は、少なくともワイヤボンド２８８ｃを用いてＶ相出力ストリップ２７８ｂ及びＶ相出力パッド２７４ｂに接続されたＶ相出力端１１１ｂを含む。更に、多相パワーインバータ１１０は、少なくともワイヤボンド２８８ｄを用いてＷ相出力ストリップ２７８ｃ及びＷ相出力パッド２７４ａに接続されたＷ相出力端１１１ｃを含む。
上記の構成はＷ相出力少なくとも２７８ｃ及び／又はリードフレームアイランド２８０ｃを用いないで達成することもできる。しかしながら、Ｗ相出力ストリップ２７８ｃを用いることによって、追加のＳＷ３端子２５２ｑをＰＱＦＮパッケージ２００のエッジ２８３に設けることができる。更に、リードフレームアイランド２８０ｃは高い導電性及び／又は熱放散のためにＰＱＦＮパッケージ２００の底面に露出させることができる。この構成はＰＱＦＮパッケージ２００内のワイヤボンドの配置のフレキシビリティに大きな影響を与えない。
また、ＰＱＦＮパッケージ２００において、共通ＩＣ２０２はＰＱＦＮリードフレーム２７０のＵ相出力ストリップ２７８ａ、Ｖ相出力ストリップ２７８ｂ及びＷ相出力ストリップ２７８ｃに接続される。共通ＩＣ２０２はＵ相出力ストリップ２７８ａ及びＶ相出力ストリップ２７８ｂにそれぞれのワイヤボンド２８８ｂ及び２８８ｃによって接続される。更に、共通ＩＣ２０２はＷ相出力ストリップ２７８ｃにワイヤボンド２８８ｄ、２９０ｃ及びＷ相出力パッド２７４ａによって接続される。
共通ＩＣ２０２はＰＱＦＮリードフレーム２７０のＵ相出力パッド２７４ｃ、Ｖ相出力パッド２７４ｂ及びＷ相出力パッド２７４ａにも接続される。共通ＩＣ２０２はワイヤボンド２８８ｂ及びＵ相出力ストリップ２７８ａを経てＵ相出力パッド２７４ｃに接続される。更に、共通ＩＣ２０２はワイヤボンド２８８ｃ及びＶ相出力ストリップ２７８ｂを経てＶ相出力パッド２７４ｂに接続される。共通ＩＣ２０２はワイヤボンド２８８ｄ及び２９０ｃを経てＷ相出力パッド２７４ａに接続される。
ＰＱＦＮパッケージ２００において、ワイヤボンド２８８ｂは、リードフレームアイランド２８０ａにおいてドライバ回路１１４（例えばＵ相ドライバ１４４ａ）とＰＱＦＮリードフレーム２７０のＵ相出力ストリップ２７８ａとを電気的に且つ機械的に結合する。図１ＡのＵ相出力端１１１ａはＰＱＦＮリードフレーム２７０のリードフレームアイランド２８０ａ上に位置する。従って、図１ＡのＵ相ドライバ１４４ａは多相パワーインバータ１１０のＵ相出力端１１１ａに結合され、Ｕ相出力端１１１ａはＰＱＦＮリードフレーム２７０のリードフレームアイランド２８０ａ（及び／又はＵ相出力ストリップ２７８ａ）上に位置する。
同様に、ワイヤボンド２８８ｃは、リードフレームアイランド２８０ｂにおいてドライバ回路１１４（例えば、Ｖ相ドライバ１４６ａ）とＰＱＦＮリードフレーム２７０のＶ相出力ストリップ２７８ｂとを電気的に且つ機械的に結合する。図１ＡのＶ相出力端１１１ｂはＰＱＦＮリードフレーム２７０のリードフレームアイランド２８０ｂ上に位置する。従って、図１ＡのＶ相ドライバ１４６ａは多相パワーインバータ１１０のＶ相出力端１１１ｂに結合され、Ｖ相出力端１１１ｂはＰＱＦＮリードフレーム２７０のリードフレームアイランド２８０ｂ（及び／又はＶ相出力ストリップ２７８ｂ）上に位置する。
ＰＱＦＮパッケージ２００は、Ｕ相，Ｖ相及びＷ相出力ストリップ２７８ａ，２７８ａｂ及び／又は２７８ｃのないリードフレームアイランド２８０ａ，２８０ｂ及び２８０ｃを含むことができる点に注意されたい。例えば、リードフレームアイランド２８０ｂはＰＣＢ上のトラックを経てＶ相出力パッド２７４ｂに接続することができる。更に、ＰＱＦＮパッケージ２００はリードフレームアイランド２８０ａ，２８０ｂ及び２８０ｃのないＵ相，Ｖ相及びＷ相出力ストリップ２７８ａ，２７８ｂ及び２７８ｃを含むことができる点に注意されたい。しかしながら、リードフレームアイランド２８０ａ，２８０ｂ及び２８０ｃを有するＵ相，Ｖ相及びＷ相出力ストリップ２７８ａ，２７８ｂ及び２７８ｃはＰＱＦＮパッケージ内のワイヤボンドの配置に大きなフレキシビリティをもたらし、高い電気的及び熱的性能が達成される。
また本実施形態においては、ワイヤボンド２８８ｄは、ドライバ回路１１４（例えばＷ相ドライバ１４８ａ）とＷ相パワースイッチ２０８ａのソース２９４ｆとを電気的に且つ機械的に結合する。ワイヤボンド２８８ｄは共通ＩＣ２０２とソース２９４ｆとの間の直接電気接続である。これにより、図１ＡのＷ相ドライバ１４８ａは多相パワーインバータ１１０のＷ相出力端１１１ｃに結合される。一部の実施形態では、ワイヤボンド２８８ｄによってドライバ回路１１４（例えばＷ相ドライバ１４８ａ）とＰＱＦＮリードフレーム２７０のＷ相出力ストリップ２７８ｃとをリードフレームアイランド２８０ｃで結合することができる。しかしながら、これはＰＱＦＮパッケージ２００のフットプリントを増大し得る。
ＰＱＦＮパッケージ２００は更に、共通ＩＣ（例えばドライバ回路１１４）をＰＱＦＮパッケージ２００のＶＢ１，ＶＢ２及びＶＢ３端子２５２ｒ，２５２ｓ及び２５２ｔにそれぞれ結合するワイヤボンド２８８ｆ，２８８ｇ及び２８８ｈを含む。Ｕ相，Ｖ相及びＷ相ドライバ１４４ａ，１４６ａ及び１４８ａを駆動するために、ブートストラップキャパシタをそれぞれＶＢ１，ＶＢ２及びＶＢ３端子２５２ｒ，２５２ｓ及び２５２ｔとＳＷ１端子２５２ｏ，ＳＷ２端子２５２ｐ及びＳＷ３端子２５２ｑとの間に結合することができる。
ＰＱＦＮパッケージ２００は共通ＩＣ２０２のサポート論理回路に結合されたＰＱＦＮリードフレーム２７０の論理接地を含む。ＰＱＦＮリードフレーム２７０の論理接地はＶＳＳ端子２５２ｍを含む。少なくともワイヤボンドがＰＱＦＮリードフレーム２７０のＶＳＳ端子２５２ｍを共通ＩＣ端子２０２に電気的に且つ機械的に接続し、具体的にはＰＱＦＮリードフレーム２７０のＶＳＳ端子２５２ｍを共通ＩＣ２０２のサポート論理回路に接続している。
ＰＱＦＮパッケージ２００は更に、Ｕ相パワースイッチ２０４ｂ、Ｖ相パワースイッチ２０６ｂ、及びＷ相パワースイッチ２０８ｂのソース２９４ｃ，２９４ｂ及び２９４ａに結合されたＰＱＦＮリードフレーム２７０の電力段接地を含む。ＰＱＦＮリードフレーム２７０の電力段接地はＶＣＯＭ端子２５２ｎを含む。図２Ｂにおいて、少なくともワイヤボンド２９０ｆがＰＱＦＮリードフレーム２７０の電力段接地のＶＣＯＭ端子２５２ｎをＵ相パワースイッチ２０４ｂのソース２９４ｃに電気的に且つ機械的に接続している。少なくともワイヤボンド２９０ｅがＵ相パワースイッチ２０４ｂのソース２９４ｃをＶ相パワースイッチ２０６ｂのソース２９４ｂに電気的に且つ機械的に接続している。更に、少なくともワイヤボンド２９０ｄがＶ相パワースイッチ２０６ｂのソース２９４ｂをＷ相パワースイッチ２０８ｂのソース２９４ａに電気的に且つ機械的に接続している。従って、Ｕ相パワースイッチ２０４ｂ、Ｖ相パワースイッチ２０６ｂ、及びＷ相パワースイッチ２０８ｂ（即ち低圧側パワースイッチ）のソース２９４ｃ，２９４ｂ及び２９４ａはＰＱＦＮパッケージ２００内で互いに結合される。
他の実施形態においては、ＰＱＦＮパッケージ２００はオープンソース／エミッタ型パッケージであり、ソース２９４ａ，２９４ｂ及び２９４ｃはＰＱＦＮパッケージ２００内で互いに結合されない。例えば、ワイヤボンド２９０のようなワイヤボンドはソース２９４ａ，２９４ｂ及び２９４ｃをＰＱＦＮパッケージ２００のそれぞれの電流源端子に電気的に且つ機械的に接続することができる。
本実施形態においては、ＰＱＦＮリードフレーム２７０の電力段接地（ＶＣＯＭ）は共通ＩＣ１０２のドライバ回路１１４（例えば、図１ＢのＵ相，Ｖ相及びＷ相ドライバ１１４ｂ、１４６ｂ及び１４８ｂ）に結合される。ワイヤボンド２８８ｅがＵ相パワースイッチ２０４ｂのソース２９４ｃを共通ＩＣ２０２のＵ相，Ｖ相及びＷ相ドライバ１４４ｂ、１４６ｂ及び１４８ｂに接続している。それにより、共通ＩＣ２０２はＰＱＦＮパッケージ２００内のＵ相，Ｖ相及びＷ相パワースイッチ２０４ｂ、２０６ｂ及び２０８ｂのソース２９４ｃ，２９４ｂ及び２９４ａに接続される。いくつかの実施形態では、共通ＩＣ２０２は必要に応じＰＱＦＮリードフレーム２７０の共通ＩＣダイパッド２７２上に位置する接地２９４を有することができる。接地２９４は電力段接地及び／又は論理接地とすることができる。図示の実施形態では、接地２９４が論理接地である場合、ＶＳＳ端子２５２ｍのためのワイヤボンドは除去することができる。
従って、図１Ａ〜ＩＣ及び図２Ａ〜２Ｃにつき述べたように、様々な実施形態によれば、ＰＱＦＮパッケージはＰＱＦＮパッケージのＰＱＦＮリードフレーム上に位置する多相パワーインバータ回路、制御回路及びドライバ回路を含むことができる。ドライバ回路及び制御回路をＰＱＦＮパッケージ内に含めることによって、ＰＱＦＮパッケージは特に回路設計の簡略化、コストの低減、効率及び性能の向上をもたらすことができる。更に、制御回路及びドライバ回路を共通ＩＣ１０２上に含めることによってこれらの利点を更に高めることができる。
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。

Claims (22)

  1. パワー・カッド・フラット・ノーリード（ＰＱＦＮ）パッケージであって、
    多相パワーインバータ、制御回路、及びドライバ回路を備え、
    前記ドライバ回路は前記制御回路からの制御信号に応答して前記多相パワーインバータを駆動するように構成され、
    前記多相パワーインバータ、前記制御回路、及び前記ドライバ回路の各々は前記ＰＱＦＮパッケージのＰＱＦＮリードフレーム上に置かれている、
    ＰＱＦＮパッケージ。
  2. 前記制御回路及び前記ドライバ回路は共通集積回路（ＩＣ）内にある、請求項１記載のＰＱＦＮパッケージ。
  3. 前記制御回路はディジタル回路を含む、請求項１記載のＰＱＦＮパッケージ。
  4. 前記制御回路は３相制御回路である、請求項１記載のＰＱＦＮパッケージ。
  5. 前記制御回路は合成相電流から前記多相パワーインバータの少なくとも２つの相電流を再構成するように構成されている、請求項１記載のＰＱＦＮパッケージ。
  6. 前記制御回路は前記制御信号を生成するように構成されたパルス幅変調回路を備える、請求項１記載のＰＱＦＮパッケージ。
  7. 前記制御回路は前記制御信号を生成するように構成されたスペースベクトル変調回路を備える、請求項１記載のＰＱＦＮパッケージ。
  8. 前記制御回路及び前記ドライバ回路用の電圧調整器を備える、請求項１記載のＰＱＦＮパッケージ。
  9. 前記電圧調整器は前記制御回路及び前記ドライバ回路とともに共通ＩＣ上にある、請求項８記載のＰＱＦＮパッケージ。
  10. 前記ＰＱＦＮパッケージは１２ｍｍ×１２ｍｍより大きいフットプリントを有する、請求項１記載のＰＱＦＮパッケージ。
  11. 前記ＰＱＦＮパッケージは１２ｍｍ×１２ｍｍより小さいフットプリントを有する、請求項１記載のＰＱＦＮパッケージ。
  12. パワー・カッド・フラット・ノーリード（ＰＱＦＮ）パッケージであって、
    多相パワーインバータ及び共通集積回路（ＩＣ）を備え、
    前記共通ＩＣは制御信号を生成し、前記制御信号に応答して前記多相パワーインバータを駆動するように構成され、
    前記多相パワーインバータ及び前記共通ＩＣの各々は前記ＰＱＦＮパッケージのＰＱＦＮリードフレーム上に置かれている、
    ＰＱＦＮパッケージ。
  13. 前記共通ＩＣは前記制御信号を生成するように構成されたディジタル回路を含む、請求項１２記載のＰＱＦＮパッケージ。
  14. 前記共通ＩＣは合成相電流から前記多相パワーインバータの少なくとも２つの相電流を再構成するように構成されている、請求項１２記載のＰＱＦＮパッケージ。
  15. 前記共通ＩＣは前記制御信号をパルス幅変調（ＰＷＭ）された制御信号として生成するように構成されている、請求項１２記載のＰＱＦＮパッケージ。
  16. 前記共通ＩＣの制御回路及びドライバ回路を給電するように構成された電圧調整器を備える、請求項１２記載のＰＱＦＮパッケージ。
  17. 前記共通ＩＣは、前記共通ＩＣの制御回路及びドライバ回路を給電するように構成された電圧調整器を含む、請求項１２記載のＰＱＦＮパッケージ。
  18. パワー・カッド・フラット・ノーリード（ＰＱＦＮ）パッケージであって、
    高圧側パワースイッチ、低圧側パワースイッチ、制御回路、及びドライバ回路を備え、
    前記高圧側及び低圧側パワースイッチはＰＱＦＮリードフレーム上に置かれ、
    前記ドライバ回路は前記制御回路からの制御信号に応答して前記高圧側及び低圧側パワースイッチを駆動するように構成され、
    前記ドライバ回路及び前記制御回路は前記ＰＱＦＮリードフレームの同一のダイパッド上に置かれている、
    ＰＱＦＮパッケージ。
  19. 前記制御回路及び前記ドライバ回路は共通集積回路（ＩＣ）内にある、請求項１８記載のＰＱＦＮパッケージ。
  20. 前記同一のダイパッドは前記ＰＱＦＮパッケージの底面に露出している、請求項１８記載のＰＱＦＮパッケージ。
  21. 前記高圧側パワースイッチはIII−Ｖ族トランジスタよりなる、請求項１８記載のＰＱＦＮパッケージ。
  22. 前記低圧側パワースイッチはIII−Ｖ族トランジスタよりなる、請求項１８記載のＰＱＦＮパッケージ。
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