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JP2014099623A - Epitaxial substrate for semiconductor element, semiconductor element, and method for producing epitaxial substrate for semiconductor element - Google Patents

Epitaxial substrate for semiconductor element, semiconductor element, and method for producing epitaxial substrate for semiconductor element Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide an epitaxial substrate in which an Si substrate is used as a base substrate, and with which a HEMT device with a high breakdown voltage can be achieved.SOLUTION: An epitaxial substrate, in which a group of group-III nitride layers is formed on a (111) single crystal Si substrate such that a (0001) crystal plane of the group of group-III nitride layers is substantially in parallel with a surface of the substrate, includes: a first group-III nitride layer which is made of AlN and a layer with many crystal defects configured of at least one kind from a columnar or granular crystal or domain and having an average film thickness of 40-200 nm, and has an interface between a second group-III nitride layer and the first group-III nitride layer of a three-dimensional uneven surface, while a projecting part whose side wall is formed by a (10-11) plane or a (10-12) plane of AlN is present at a density of 5×10-5×10/cmand at an average interval of 45-140 nm or less; and a third group-III nitride layer which is epitaxially formed on the second group-III nitride layer and is a graded composition layer where the proportion of existence of Al is smaller in a portion closer to a fourth group-III nitride.

Description

本発明は、半導体素子用のエピタキシャル基板に関し、特にIII族窒化物を用いて構成されるエピタキシャル基板に関する。   The present invention relates to an epitaxial substrate for a semiconductor device, and more particularly to an epitaxial substrate configured using a group III nitride.

窒化物半導体は、直接遷移型の広いバンドギャップを有し、高い絶縁破壊電界および高い飽和電子速度を有することから、LEDやLDなどの発光デバイスや、HEMTなど高周波/ハイパワーの電子デバイス用半導体材料として注目されている。例えば、AlGaNからなる障壁層とGaNからなるチャネル層とを積層してなるHEMT(高電子移動度トランジスタ)素子は、窒化物材料特有の大きな分極効果(自発分極効果とピエゾ分極効果)により積層界面(ヘテロ界面)に高濃度の二次元電子ガス(2DEG)が生成するという特徴を活かしたものである(例えば、非特許文献1参照)。   Nitride semiconductors have a wide band gap of direct transition type, a high breakdown electric field, and a high saturation electron velocity. Therefore, semiconductors for light emitting devices such as LEDs and LDs, and high frequency / high power electronic devices such as HEMTs. It is attracting attention as a material. For example, a HEMT (High Electron Mobility Transistor) element formed by laminating a barrier layer made of AlGaN and a channel layer made of GaN has a laminated interface due to a large polarization effect (spontaneous polarization effect and piezoelectric polarization effect) peculiar to nitride materials. This utilizes the feature that a high-concentration two-dimensional electron gas (2DEG) is generated at the (heterointerface) (for example, see Non-Patent Document 1).

HEMT素子用エピタキシャル基板に用いる下地基板として、SiCのような、III族窒化物とは異なる組成の単結晶(異種単結晶)を用いる場合がある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたHEMT素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、2次元電子ガスの空間的な閉じ込めを促進することを目的として、厚さ1nm前後のスペーサ層が設けられることもある。スペーサ層は、例えばAlNなどで構成される。さらには、HEMT素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばn型GaN層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。   In some cases, a single crystal (heterogeneous single crystal) having a composition different from that of the group III nitride, such as SiC, is used as a base substrate used for an epitaxial substrate for HEMT elements. In this case, a buffer layer such as a strained superlattice layer or a low temperature growth buffer layer is generally formed on the base substrate as an initial growth layer. Therefore, epitaxially forming the barrier layer, the channel layer, and the buffer layer on the base substrate is the most basic configuration of the HEMT element substrate using the base substrate made of different single crystals. In addition, a spacer layer having a thickness of about 1 nm may be provided between the barrier layer and the channel layer for the purpose of promoting spatial confinement of the two-dimensional electron gas. The spacer layer is made of, for example, AlN. Furthermore, a cap layer made of, for example, an n-type GaN layer or a superlattice layer is formed on the barrier layer for the purpose of controlling the energy level at the outermost surface of the substrate for HEMT elements and improving the contact characteristics with the electrode. Sometimes it is done.

一方、エピタキシャル基板の低コスト化、さらにはシリコン系回路デバイスとの集積化などを目的として、上記のような窒化物デバイスを作製するにあたって単結晶シリコンを下地基板として用いる研究・開発が行われている(例えば、特許文献1ないし特許文献3、および非特許文献2参照)。HEMT素子用エピタキシャル基板の下地基板にシリコンのような導電性の材料を選んだ場合には、下地基板の裏面からフィールドプレート効果が付与されるので、高耐電圧や高速スイッチングが可能なHEMT素子の設計が可能となる。   On the other hand, for the purpose of reducing the cost of an epitaxial substrate and further integrating it with a silicon-based circuit device, research and development using single crystal silicon as a base substrate has been carried out in producing the nitride device as described above. (For example, see Patent Document 1 to Patent Document 3 and Non-Patent Document 2). When a conductive material such as silicon is selected for the base substrate of the epitaxial substrate for the HEMT device, a field plate effect is imparted from the back surface of the base substrate, so that a HEMT device capable of high withstand voltage and high-speed switching is provided. Design becomes possible.

また、HEMT素子用エピタキシャル基板を高耐電圧構造とするためには、チャネル層と障壁層の総膜厚を増やすことや、両層の絶縁破壊強度を向上させることが有効であることも既に公知である(例えば、非特許文献2ないし非特許文献5参照)。   It is also already known that increasing the total film thickness of the channel layer and the barrier layer and improving the dielectric breakdown strength of both layers are effective for making the HEMT device epitaxial substrate have a high withstand voltage structure. (For example, see Non-Patent Document 2 to Non-Patent Document 5).

特開平10−163528号公報Japanese Patent Laid-Open No. 10-163528 特開2004−349387号公報JP 2004-349387 A 特開2005−350321号公報JP-A-2005-350321

"Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier" Toshihide Kikkawa, Jpn. J. Appl. Phys. 44, (2005), 4896."Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier" Toshihide Kikkawa, Jpn. J. Appl. Phys. 44, (2005), 4896. "High power AlGaN/GaN HFET with a high breakdown voltage of over 1.8kV on 4 inch Si substrates and the suppression of current collapse", Nariaki Ikeda, Syuusuke Kaya, Jiang Li, Yoshihiro Sato, Sadahiro Kato, Seikoh Yoshida, Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC's May 18-22,2008 Oralando, FL", pp.287-290"High power AlGaN / GaN HFET with a high breakdown voltage of over 1.8kV on 4 inch Si substrates and the suppression of current collapse", Nariaki Ikeda, Syuusuke Kaya, Jiang Li, Yoshihiro Sato, Sadahiro Kato, Seikoh Yoshida, Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC's May 18-22,2008 Oralando, FL ", pp.287-290 Applied Physics Express 1 (2008) 011101Applied Physics Express 1 (2008) 011101 IEICE Technical Report, Vol.106,No.459,(2007), pp189-192IEICE Technical Report, Vol.106, No.459, (2007), pp189-192 IEICE Technical Report Vol.108, No.376, (2009), pp129-133IEICE Technical Report Vol.108, No.376, (2009), pp129-133

しかしながら、サファイア基板やSiC基板を用いる場合に比較して、シリコン基板上に良質な窒化物膜を形成することは、以下のような理由で非常に困難であることが知られている。   However, it is known that it is very difficult to form a high-quality nitride film on a silicon substrate for the following reason as compared with the case of using a sapphire substrate or a SiC substrate.

まず、シリコンと窒化物材料とでは、格子定数の値に大きな差異がある。このことは、シリコン基板と成長膜の界面にてミスフィット転位を発生させたり、核形成から成長に至るタイミングで3次元的な成長モードを促進させる要因となる。換言すれば、転位密度が少なく表面が平坦である良好な窒化物エピタキシャル膜の形成を阻害する要因となっている。   First, there is a great difference in lattice constant values between silicon and nitride materials. This causes misfit dislocations at the interface between the silicon substrate and the growth film, and promotes a three-dimensional growth mode at the timing from nucleation to growth. In other words, it is a factor that hinders the formation of a good nitride epitaxial film having a low dislocation density and a flat surface.

また、シリコンに比べると窒化物材料の熱膨張係数の値は大きいため、シリコン基板上に高温で窒化物膜をエピタキシャル成長させた後、室温付近に降温させる過程において、窒化物膜内には引張応力が働く。その結果として、膜表面においてクラックが発生しやすくなるとともに、基板に大きな反りが発生しやすくなる。   In addition, since the value of the thermal expansion coefficient of a nitride material is larger than that of silicon, in the process of epitaxially growing a nitride film on a silicon substrate at a high temperature and then lowering the temperature to near room temperature, a tensile stress is generated in the nitride film. Work. As a result, cracks are likely to occur on the film surface, and large warpage is likely to occur in the substrate.

このほか、気相成長における窒化物材料の原料ガスであるトリメチルガリウム(TMG)は、シリコンと液相化合物を形成しやすく、エピタキシャル成長を妨げる要因となることも知られている。   In addition, it is also known that trimethylgallium (TMG), which is a raw material gas for a nitride material in vapor phase growth, easily forms a liquid phase compound with silicon, and hinders epitaxial growth.

特許文献1ないし特許文献3および非特許文献1に開示された従来技術を用いた場合、シリコン基板上にGaN膜をエピタキシャル成長することは可能である。しかしながら、得られたGaN膜の結晶品質は、SiCやサファイアを下地基板として用いた場合と比べると決して良好なものではない。そのため、従来技術を用いて例えばHEMTのような電子デバイスを作製した場合には、電子移動度が低かったり、オフ時のリーク電流や耐圧が低くなったりするという問題があった。   When the conventional techniques disclosed in Patent Documents 1 to 3 and Non-Patent Document 1 are used, it is possible to epitaxially grow a GaN film on a silicon substrate. However, the crystal quality of the obtained GaN film is never better than that obtained when SiC or sapphire is used as the base substrate. For this reason, when an electronic device such as a HEMT is manufactured using the conventional technology, there are problems that the electron mobility is low and the leakage current and breakdown voltage at the time of OFF are low.

また、非特許文献3に開示の方法は、HEMT素子の耐電圧の向上には一定の効果があるが、膜厚増加に伴い基板と障壁層/チャネル層界面との距離が離れ、結果として裏面フィールドプレートの効果が小さくなることが知られている。   The method disclosed in Non-Patent Document 3 has a certain effect in improving the withstand voltage of the HEMT device, but as the film thickness increases, the distance between the substrate and the barrier layer / channel layer interface increases, resulting in the back surface. It is known that the effect of the field plate is reduced.

非特許文献4に開示の方法を用いた場合、膜厚を大きく増やすことなくHEMT素子の耐電圧の向上を図れる可能性があるが、二次元電子ガスが走行する部分も混晶化合物となるため、いわゆる合金散乱による電子移動度の低下が起こり、ひいてはオン抵抗の増加を招くという問題がある。   When the method disclosed in Non-Patent Document 4 is used, there is a possibility that the withstand voltage of the HEMT element can be improved without greatly increasing the film thickness, but the portion where the two-dimensional electron gas travels is also a mixed crystal compound. There is a problem that the electron mobility is lowered by so-called alloy scattering, which leads to an increase in on-resistance.

非特許文献5に開示の方法を用いた場合、二次元電子ガスの移動度低下を抑えながらHEMT素子の高耐電圧化を図れる可能性があるが、GaNとAlGaNを積層したことによるバンド不連続性や格子不連続に伴い、高電界印加時に電界集中が起きる部位が生じ、結果としてオフ時の耐電圧の低下や漏れ電流が増えるという問題がある。   When the method disclosed in Non-Patent Document 5 is used, there is a possibility that a high breakdown voltage of the HEMT device can be achieved while suppressing a decrease in mobility of the two-dimensional electron gas, but the band discontinuity due to the lamination of GaN and AlGaN. Due to the characteristics and the discontinuity of the lattice, there is a site where electric field concentration occurs when a high electric field is applied. As a result, there is a problem that the withstand voltage is lowered and the leakage current is increased.

また、そもそも非特許文献3ないし非特許文献5に開示されているのは、シリコン基板上に窒化物膜を形成する事例ではない。窒化物膜を形成する場合においても上述したような耐電圧向上の効果が得られるようにするには、その前提として、シリコン基板上に良質な窒化物膜を形成する必要があるが、非特許文献3ないし非特許文献5のいずれにおいても、窒化物膜の品質確保と耐電圧性向上を両立・整合させる手法について、何らの開示も示唆もなされてはいない。   In the first place, what is disclosed in Non-Patent Document 3 to Non-Patent Document 5 is not an example of forming a nitride film on a silicon substrate. Even in the case of forming a nitride film, in order to obtain the effect of improving the withstand voltage as described above, it is necessary to form a high-quality nitride film on a silicon substrate as a precondition. In any of Reference 3 to Non-Patent Document 5, there is no disclosure or suggestion of a technique for achieving and matching the quality assurance of the nitride film and the improvement in withstand voltage.

本発明は上記課題に鑑みてなされたものであり、シリコン基板を下地基板とし、耐圧の高いHEMT素子を実現できるエピタキシャル基板を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide an epitaxial substrate that can realize a HEMT device having a high breakdown voltage by using a silicon substrate as a base substrate.

上記課題を解決するため、請求項1の発明は、(111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行となるようにIII族窒化物層群を形成してなる、半導体素子用のエピタキシャル基板であって、前記下地基板の上に形成された、AlNからなる第1のIII族窒化物層と、前記第1のIII族窒化物層の上に形成され、AlGa1−pN(0≦p<1)からなる第2のIII族窒化物層と、前記第2のIII族窒化物層の上にエピタキシャル形成され、AlGa1−qN(0≦q≦1)なる組成式で表される第3のIII族窒化物層と、前記第3のIII族窒化物層の上にエピタキシャル形成された少なくとも1つの第4のIII族窒化物層と、を備え、前記第1のIII族窒化物層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される、平均膜厚が40nm以上200nm以下の多結晶欠陥含有性層であり、前記第1のIII族窒化物層と前記第2のIII族窒化物層との界面が3次元的凹凸面であり、前記界面においては、AlNの(10−11)面もしくは(10−12)面が側壁を成す前記第1のIII族窒化物層の凸部が、5×10/cm以上5×1010/cm以下の密度および45nm以上140nm以下の平均間隔にて存在しており、前記第3のIII族窒化物層が、前記第2のIII族窒化物層との第1の境界部分から前記第4のIII族窒化物層との第2の境界部分に向かうにつれてIII族元素中のAlの存在比率が連続的に小さくなる傾斜組成層として形成されてなる、ことを特徴とする。 In order to solve the above-mentioned problems, the invention of claim 1 is such that the (0001) crystal plane is substantially parallel to the substrate surface of the base substrate on the base substrate that is single crystal silicon of (111) orientation. An epitaxial substrate for a semiconductor element, formed with a group III nitride layer group, the first group III nitride layer made of AlN formed on the base substrate, and the first group III A second group III nitride layer made of Al p Ga 1-p N (0 ≦ p <1) and epitaxially formed on the second group III nitride layer. A third group III nitride layer represented by a composition formula of Al q Ga 1-q N (0 ≦ q ≦ 1), and at least epitaxially formed on the third group III nitride layer. One fourth group III nitride layer, and the first group III nitride layer is columnar or grain-shaped. A polycrystalline defect-containing layer having an average film thickness of 40 nm or more and 200 nm or less, composed of at least one of the following crystals or domains: the first group III nitride layer and the second group III nitride layer; The interface is a three-dimensional uneven surface, and the protrusion of the first group III nitride layer in which the (10-11) surface or (10-12) surface of AlN forms a side wall is 5 in the interface. The third group III nitride layer is present at a density of × 10 9 / cm 2 or more and 5 × 10 10 / cm 2 or less and an average interval of 45 nm or more and 140 nm or less, and the third group III nitride layer is the second group III nitride Formed as a graded composition layer in which the abundance ratio of Al in the group III element continuously decreases from the first boundary with the physical layer toward the second boundary with the fourth group III nitride layer. It is characterized by.

請求項2の発明は、請求項1に記載の半導体素子用エピタキシャル基板であって、前記第3のIII族窒化物層におけるAlの存在比率の変化率が0.13%/nm以下であることを特徴とする。   The invention according to claim 2 is the epitaxial substrate for a semiconductor device according to claim 1, wherein the rate of change of the Al abundance ratio in the third group III nitride layer is 0.13% / nm or less. It is characterized by.

請求項3の発明は、請求項1または請求項2に記載の半導体素子用エピタキシャル基板であって、前記第3のIII族窒化物層の厚みをt1(nm)とし前記第4のIII族窒化物の厚みをt2(nm)とするとき、t2≦40e0.0017t1であることを特徴とする。 The invention of claim 3 is the epitaxial substrate for a semiconductor device according to claim 1 or 2, wherein the thickness of the third group III nitride layer is t1 (nm) and the fourth group III nitride is provided. When the thickness of the object is t2 (nm), t2 ≦ 40e 0.0017t1 .

請求項4の発明は、請求項1ないし請求項3のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第3のIII族窒化物層の厚みが1μm以上3μm以下であることを特徴とする。   A fourth aspect of the present invention is the epitaxial substrate for a semiconductor device according to any one of the first to third aspects, wherein the thickness of the third group III nitride layer is not less than 1 μm and not more than 3 μm. And

請求項5の発明は、請求項1ないし請求項4のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第4のIII族窒化物層が、前記第3のIII族窒化物層と隣接する層としてGaNからなる層を備え、前記第3のIII族窒化物層の前記第2の境界部分がGaNからなる、ことを特徴とする。   Invention of Claim 5 is an epitaxial substrate for semiconductor elements in any one of Claim 1 thru | or 4, Comprising: The said 4th group III nitride layer is said 3rd group III nitride layer, A layer made of GaN is provided as an adjacent layer, and the second boundary portion of the third group III nitride layer is made of GaN.

請求項6の発明は、請求項1ないし請求項5のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第3のIII族窒化物層の前記第1の境界部分においてq=qaとするとき、0.8≦qa≦1である、ことを特徴とする。   A sixth aspect of the invention is an epitaxial substrate for a semiconductor device according to any one of the first to fifth aspects, wherein q = qa at the first boundary portion of the third group III nitride layer. In this case, 0.8 ≦ qa ≦ 1.

請求項7の発明は、請求項6に記載の半導体素子用エピタキシャル基板であって、前記第3のIII族窒化物層の前記第1の境界部分がAlNからなる、ことを特徴とする。   The invention according to claim 7 is the epitaxial substrate for a semiconductor device according to claim 6, wherein the first boundary portion of the third group III nitride layer is made of AlN.

請求項8の発明は、請求項1ないし請求項7のいずれかに記載の半導体素子用エピタキシャル基板であって、複数の前記第3のIII族窒化物層が積層形成されてなる、ことを特徴とする。   The invention of claim 8 is the epitaxial substrate for a semiconductor device according to any one of claims 1 to 7, wherein a plurality of the third group III nitride layers are laminated. And

請求項9の発明は、請求項1ないし請求項7のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第3のIII族窒化物層と前記第4のIII族窒化物層との間に、AlNからなる層をさらに備える、ことを特徴とする。   The invention of claim 9 is the epitaxial substrate for a semiconductor device according to any one of claims 1 to 7, wherein the third group III nitride layer and the fourth group III nitride layer are A layer made of AlN is further provided therebetween.

請求項10の発明は、請求項1ないし請求項7のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第2のIII族窒化物層と前記第3のIII族窒化物層との間に、相異なる組成の2種類以上のIII族窒化物層を周期的に積層した超格子構造層をさらに備える、ことを特徴とする。   The invention of claim 10 is the epitaxial substrate for a semiconductor device according to any one of claims 1 to 7, wherein the second group III nitride layer and the third group III nitride layer are It further comprises a superlattice structure layer in which two or more types of group III nitride layers having different compositions are periodically laminated.

請求項11の発明は、請求項1ないし請求項10のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第3のIII族窒化物層に、アクセプタ元素がドープされてなることを特徴とする。   The invention of claim 11 is the epitaxial substrate for a semiconductor device according to any one of claims 1 to 10, wherein the third group III nitride layer is doped with an acceptor element. And

請求項12の発明は、請求項11に記載の半導体素子用エピタキシャル基板であって、前記アクセプタ元素がMgであることを特徴とする。   A twelfth aspect of the invention is the epitaxial substrate for a semiconductor device according to the eleventh aspect, wherein the acceptor element is Mg.

請求項13の発明は、請求項1ないし請求項12のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第2のIII族窒化物層に、ドナー元素がドープされてなることを特徴とする。   A thirteenth aspect of the present invention is the epitaxial substrate for a semiconductor device according to any one of the first to twelfth aspects, wherein the second group III nitride layer is doped with a donor element. And

請求項14の発明は、請求項13に記載の半導体素子用エピタキシャル基板であって、前記ドナー元素がSiであることを特徴とする。   A fourteenth aspect of the invention is an epitaxial substrate for a semiconductor device according to the thirteenth aspect, wherein the donor element is Si.

請求項15の発明は、半導体素子を、請求項1ないし請求項14のいずれかに記載のエピタキシャル基板を用いて作製することを特徴とする。   According to a fifteenth aspect of the present invention, a semiconductor element is manufactured using the epitaxial substrate according to any one of the first to fourteenth aspects.

請求項16の発明は、(111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、前記下地基板の上にAlNからなる第1のIII族窒化物層を形成する第1形成工程と、前記第2のIII族窒化物層の上にAlGa1−pN(0≦p<1)からなる第2のIII族窒化物層を形成する第2形成工程と、前記第2のIII族窒化物層の上にAlGa1−qN(0≦q≦1)なる組成式で表される第3のIII族窒化物層をエピタキシャル形成する第3形成工程と、前記第3のIII族窒化物層の上に少なくとも1つの第4のIII族窒化物層をエピタキシャル形成する第4形成工程と、を備え、前記第1形成工程においては、前記第1のIII族窒化物層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面であり、平均膜厚が40nm以上200nm以下の多結晶欠陥含有性層であって、前記表面においては、AlNの(10−11)面もしくは(10−12)面が側壁を成す凸部が5×10/cm以上5×1010/cm以下の密度および45nm以上140nm以下の平均間隔にて存在するように形成し、前記第3形成工程においては、前記第3のIII族窒化物層を、前記第2のIII族窒化物層との第1の境界部分から前記第4のIII族窒化物層との第2の境界部分に向かうにつれてIII族元素中のAlの存在比率が連続的に小さくなる傾斜組成層として形成する、ことを特徴とする。 According to a sixteenth aspect of the present invention, a group III nitride layer group having a (0001) crystal plane substantially parallel to a substrate surface of the base substrate is formed on a base substrate that is single crystal silicon with (111) orientation. A method of manufacturing an epitaxial substrate for a semiconductor device, comprising: a first forming step of forming a first group III nitride layer made of AlN on the base substrate; and a step of forming on the second group III nitride layer. Forming a second group III nitride layer made of Al p Ga 1-p N (0 ≦ p <1), and Al q Ga 1 on the second group III nitride layer. A third forming step of epitaxially forming a third group III nitride layer represented by a composition formula of −q N (0 ≦ q ≦ 1), and at least one of the third group III nitride layer on the third group III nitride layer; A fourth forming step of epitaxially forming a fourth group III nitride layer, wherein the first forming step includes: The first group III nitride layer is composed of at least one of columnar or granular crystals or domains, the surface is a three-dimensional irregular surface, and the average film thickness is 40 nm or more and 200 nm or less. a-containing layer in the surface of AlN (10-11) plane or (10-12) plane is convex portion forming the side walls 5 × 10 9 / cm 2 or more 5 × 10 10 / cm 2 or less And in the third formation step, the third group III nitride layer is formed between the second group III nitride layer and the second group III nitride layer. Forming a graded composition layer in which the abundance ratio of Al in the group III element continuously decreases from the boundary portion of 1 toward the second boundary portion with the fourth group III nitride layer. To do.

請求項17の発明は、請求項16に記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程においては、Alの存在比率の変化率が0.13%/nm以下となるように前記第3のIII族窒化物層を形成することを特徴とする。   The invention according to claim 17 is the method for manufacturing an epitaxial substrate for a semiconductor device according to claim 16, wherein, in the third forming step, the rate of change of the Al abundance ratio is 0.13% / nm or less. Thus, the third group III nitride layer is formed.

請求項18の発明は、請求項16または請求項17に記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3のIII族窒化物層の厚みをt1(nm)とし前記第4のIII族窒化物の厚みをt2(nm)とするとき、t2≦40e0.0017t1となるように前記第3のIII族窒化物層と前記第4のIII族窒化物層とを形成することを特徴とする。 The invention of claim 18 is the method of manufacturing an epitaxial substrate for a semiconductor device according to claim 16 or claim 17, wherein the thickness of the third group III nitride layer is t1 (nm). When the thickness of the group III nitride is t2 (nm), the third group III nitride layer and the fourth group III nitride layer are formed to satisfy t2 ≦ 40e 0.0017t1. Features.

請求項19の発明は、請求項16ないし請求項18のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程においては、前記第3のIII族窒化物層を1μm以上3μm以下の厚みに形成することを特徴とする。   The invention of claim 19 is the method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 18, wherein the third group III nitride layer is formed in the third formation step. It is characterized by being formed in a thickness of 1 μm or more and 3 μm or less.

請求項20の発明は、請求項16ないし請求項19のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程においては、前記第3のIII族窒化物層の前記第2の境界部分をGaNにて形成し、前記第4形成工程においては、前記第3のIII族窒化物層と隣接する層をGaNにて形成する、ことを特徴とする。   The invention of claim 20 is the method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 19, wherein in the third formation step, the third group III nitride layer is formed. The second boundary portion is formed of GaN, and in the fourth forming step, a layer adjacent to the third group III nitride layer is formed of GaN.

請求項21の発明は、請求項16ないし請求項20のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程においては、前記第3のIII族窒化物層の前記第1の境界部分においてq=qaとするとき、0.8≦qa≦1であるように前記第3のIII族窒化物層を形成する、ことを特徴とする。   A twenty-first aspect of the invention is a method of manufacturing an epitaxial substrate for a semiconductor device according to any one of the sixteenth to twentieth aspects, wherein the third group III nitride layer is formed in the third forming step. The third group III nitride layer is formed so that 0.8 ≦ qa ≦ 1 when q = qa in the first boundary portion.

請求項22の発明は、請求項21に記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程においては、前記第3のIII族窒化物層の前記第1の境界部分をAlNにて形成する、ことを特徴とする。   The invention of claim 22 is the method of manufacturing an epitaxial substrate for a semiconductor device according to claim 21, wherein in the third formation step, the first boundary portion of the third group III nitride layer is formed. It is formed by AlN.

請求項23の発明は、請求項16ないし請求項22のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程においては複数の前記第3のIII族窒化物層を積層形成する、ことを特徴とする。   The invention of claim 23 is the method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 22, wherein a plurality of the third group III nitride layers are formed in the third formation step. Are laminated.

請求項24の発明は、請求項16ないし請求項22のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程の後、前記第3のIII族窒化物層の上にAlNからなる層を形成し、前記第4形成工程においては、前記AlNからなる層の上に前記第4のIII族窒化物層を形成する、ことを特徴とする。   The invention of claim 24 is the method of manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 22, wherein the third group III nitride layer is formed after the third forming step. A layer made of AlN is formed thereon, and in the fourth forming step, the fourth group III nitride layer is formed on the layer made of AlN.

請求項25の発明は、請求項16ないし請求項22のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第2形成工程の後、前記第2のIII族窒化物層の上に、相異なる組成の2種類以上のIII族窒化物層を周期的に積層した超格子構造層を形成し、前記第3形成工程においては、前記超格子構造層の上に前記第3のIII族窒化物層を形成する、ことを特徴とする。   The invention of claim 25 is the method of manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 22, wherein the second group III nitride layer is formed after the second forming step. A superlattice structure layer in which two or more types of group III nitride layers having different compositions are periodically stacked is formed on the superlattice structure layer in the third formation step. A group III nitride layer is formed.

請求項26の発明は、請求項16ないし請求項25のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第3形成工程においては、アクセプタ元素をドープしつつ前記第3のIII族窒化物層を形成することを特徴とする。   The invention of claim 26 is the method of manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 25, wherein in the third formation step, the third element is doped with an acceptor element. A group III nitride layer is formed.

請求項27の発明は、請求項26に記載の半導体素子用エピタキシャル基板の製造方法であって、前記アクセプタ元素がMgであることを特徴とする。   A twenty-seventh aspect of the invention is the method for producing an epitaxial substrate for a semiconductor device according to the twenty-sixth aspect, wherein the acceptor element is Mg.

請求項28の発明は、請求項16ないし請求項27のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記第2形成工程においては、ドナー元素をドープしつつ前記第2のIII族窒化物層を形成することを特徴とする。   The invention of claim 28 is the method of manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 27, wherein in the second formation step, the second element is doped with a donor element. A group III nitride layer is formed.

請求項29の発明は、請求項28に記載の半導体素子用エピタキシャル基板の製造方法であって、前記ドナー元素がSiであることを特徴とする。   A twenty-ninth aspect of the invention is the method for producing an epitaxial substrate for a semiconductor device according to the twenty-eighth aspect, wherein the donor element is Si.

請求項30の発明は、半導体素子用エピタキシャル基板を、請求項16ないし請求項29のいずれかに記載のエピタキシャル基板の製造方法を用いて作製したことを特徴とする。   The invention of claim 30 is characterized in that an epitaxial substrate for a semiconductor device is produced by using the method for producing an epitaxial substrate according to any one of claims 16 to 29.

請求項31の発明は、半導体素子が、請求項16ないし請求項29のいずれかに記載のエピタキシャル基板の製造方法を用いて作製した半導体素子用エピタキシャル基板を備えることを特徴とする。   The invention of claim 31 is characterized in that the semiconductor element includes an epitaxial substrate for a semiconductor element manufactured by using the method for manufacturing an epitaxial substrate according to any one of claims 16 to 29.

請求項1ないし請求項31の発明によれば、第1のIII族窒化物層を結晶性の劣った多結晶欠陥含有性層として設けることによって、下地基板と第2のIII族窒化物層との格子ミスフィットが緩和される。また、第1のIII族窒化物層と第2のIII族窒化物層との界面を三次元的凹凸面とすることによって、第1のIII族窒化物層で発生した転位は当該界面で屈曲されて第2のIII族窒化物層において合体消失することになる。これらにより、単結晶シリコン基板を下地基板として用いた場合であっても、サファイア基板またはSiC基板を用いた場合と同程度の品質および特性を有するIII族窒化物機能層を備えたエピタキシャル基板を実現することができる。   According to the invention of claim 1 to claim 31, by providing the first group III nitride layer as a polycrystalline defect-containing layer having poor crystallinity, the base substrate, the second group III nitride layer, The lattice misfit is reduced. Further, by disposing the interface between the first group III nitride layer and the second group III nitride layer as a three-dimensional uneven surface, dislocations generated in the first group III nitride layer are bent at the interface. As a result, coalescence disappears in the second group III nitride layer. As a result, even when a single crystal silicon substrate is used as the base substrate, an epitaxial substrate with a Group III nitride functional layer having the same quality and characteristics as when using a sapphire substrate or SiC substrate is realized. can do.

加えて、第3のIII族窒化物層を、第2のIII族窒化物層との第1の境界部分から第4のIII族窒化物層との第2の境界部分に向かうにつれてIII族元素中のAlの存在比率が連続的に小さくなる傾斜組成層として形成することで、クラックフリーでかつ反りが抑制されてなり、転位密度が低減されたエピタキシャル基板を実現することができる。   In addition, the third group III nitride layer is moved from the first boundary portion with the second group III nitride layer toward the second boundary portion with the fourth group III nitride layer. By forming it as a graded composition layer in which the abundance ratio of Al is continuously reduced, it is possible to realize an epitaxial substrate which is crack-free and warpage is suppressed and the dislocation density is reduced.

係るエピタキシャル基板を用いることで、例えばHEMTのような半導体素子を、サファイア基板またはSiC基板を用いた場合よりも低コストでかつ提供することができるとともに、高耐電圧化することができ、あるいはさらにリーク電流の低減も実現できる。   By using such an epitaxial substrate, for example, a semiconductor element such as HEMT can be provided at a lower cost than when a sapphire substrate or a SiC substrate is used, and the withstand voltage can be increased. Reduction of leakage current can also be realized.

本発明の第1の実施の形態に係るエピタキシャル基板10の構成を概略的に示す模式断面図である。1 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 10 according to a first embodiment of the present invention. エピタキシャル基板10のHAADF(高角散乱電子)像を示す図である。1 is a diagram showing a HAADF (high angle scattered electron) image of an epitaxial substrate 10. FIG. エピタキシャル基板10における転位の消失の様子を模式的に示す図である。2 is a diagram schematically showing dislocation disappearance in an epitaxial substrate 10. FIG. 傾斜組成層6および機能層5の膜厚と、クラックの有無との関係を例示する図である。It is a figure which illustrates the relationship between the film thickness of the gradient composition layer 6 and the functional layer 5, and the presence or absence of a crack. 本発明の第2の実施の形態に係るエピタキシャル基板20の構成を概略的に示す模式断面図である。3 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 20 according to a second embodiment of the present invention. FIG. 本発明の第3の実施の形態に係るエピタキシャル基板30の構成を概略的に示す模式断面図である。4 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 30 according to a third embodiment of the present invention. FIG. 本発明の第4の実施の形態に係るエピタキシャル基板40の構成を概略的に示す模式断面図である。6 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 40 according to a fourth embodiment of the present invention. FIG. 実施例1および比較例2の各試料についての濃度勾配を示す図である。It is a figure which shows the concentration gradient about each sample of Example 1 and Comparative Example 2. FIG. 実施例1、比較例1、および比較例2の各試料についての評価結果を一覧にして示す図である。It is a figure which lists and shows the evaluation result about each sample of Example 1, the comparative example 1, and the comparative example 2. FIG. 実施例2の各試料についての評価結果を一覧にして示す図である。It is a figure which lists and shows the evaluation result about each sample of Example 2. FIG.

<第1の実施の形態>
<エピタキシャル基板の概略構成>
図1は、本発明の第1の実施の形態に係るエピタキシャル基板10の構成を概略的に示す模式断面図である。
<First Embodiment>
<Schematic configuration of epitaxial substrate>
FIG. 1 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 10 according to the first embodiment of the present invention.

エピタキシャル基板10は、下地基板1と、初期層3と、第1中間層4と、機能層5と、傾斜組成層6とを主として備える。また、エピタキシャル基板10は、図1に示すように、下地基板1と初期層3の間に界面層2を備える態様であってもよい。界面層2については後述する。なお、以降においては、下地基板1の上に形成した各層を、エピタキシャル膜と総称することがある。また、III族元素中のAlの存在比率のことを、便宜上、AlNモル分率とも称する場合がある。   The epitaxial substrate 10 mainly includes a base substrate 1, an initial layer 3, a first intermediate layer 4, a functional layer 5, and a gradient composition layer 6. Further, the epitaxial substrate 10 may be provided with an interface layer 2 between the base substrate 1 and the initial layer 3 as shown in FIG. The interface layer 2 will be described later. Hereinafter, each layer formed on the base substrate 1 may be collectively referred to as an epitaxial film. In addition, the abundance ratio of Al in the group III element may be referred to as an AlN molar fraction for convenience.

下地基板1は、(111)面の単結晶シリコンウェハーである。下地基板1の厚みに特段の制限はないが、取り扱いの便宜上、数百μmから数mmの厚みを有する下地基板1を用いるのが好ましい。   The base substrate 1 is a (111) plane single crystal silicon wafer. Although there is no special restriction | limiting in the thickness of the base substrate 1, For convenience of handling, it is preferable to use the base substrate 1 which has a thickness of several hundred micrometers to several mm.

初期層3と、第1中間層4と、機能層5と、傾斜組成層6とは、それぞれ、ウルツ鉱型のIII族窒化物を(0001)結晶面が下地基板1の基板面に対し略平行となるように、エピタキシャル成長手法によって形成した層である。これらの層の形成は、有機金属化学気相成長法(MOCVD法)により行うのが好適な一例である。   The initial layer 3, the first intermediate layer 4, the functional layer 5, and the graded composition layer 6 are each composed of a wurtzite group III nitride whose (0001) crystal plane is substantially the same as the substrate surface of the base substrate 1. It is a layer formed by an epitaxial growth technique so as to be parallel. These layers are preferably formed by metal organic chemical vapor deposition (MOCVD).

初期層3は、AlNからなる層(第1のIII族窒化物層)である。初期層3は、下地基板1の基板面に略垂直な方向(成膜方向)に成長した多数の微細な柱状結晶等(柱状結晶、粒状結晶、柱状ドメインあるいは粒状ドメインの少なくとも一種)から構成される層である。換言すれば、初期層3は、エピタキシャル基板10の積層方向への一軸配向はしてなるものの、積層方向に沿った多数の結晶粒界もしくは転位を含有する、結晶性の劣った多欠陥含有性層である。なお、本実施の形態においては、便宜上、ドメイン粒界あるいは転位も含めて、結晶粒界と称することがある。初期層3における結晶粒界の間隔は大きくても数十nm程度である。   The initial layer 3 is a layer made of AlN (first group III nitride layer). The initial layer 3 is composed of a large number of fine columnar crystals and the like (at least one of columnar crystals, granular crystals, columnar domains, or granular domains) grown in a direction substantially perpendicular to the substrate surface of the base substrate 1 (film forming direction). Layer. In other words, the initial layer 3 is uniaxially oriented in the stacking direction of the epitaxial substrate 10, but contains a large number of crystal grain boundaries or dislocations along the stacking direction and has a poor crystallinity. Is a layer. In the present embodiment, for convenience, the term “crystal grain boundary” including domain grain boundaries or dislocations may be used. The distance between crystal grain boundaries in the initial layer 3 is about several tens of nm at most.

係る構成を有する初期層3は、c軸傾き成分についてのモザイク性の大小もしくはらせん転位の多少の指標となる(0002)面のX線ロッキングカーブ半値幅が、0.5度以上1.1度以下となるように、かつ、c軸を回転軸とした結晶の回転成分についてのモザイク性の大小もしくは刃状転位の多少の指標となる(10−10)面のX線ロッキングカーブ半値幅が0.8度以上1.1度以下となるように、形成される。   The initial layer 3 having such a configuration has an X-ray rocking curve half-value width of 0.5 degrees or more and 1.1 degrees on the (0002) plane, which is an indication of the magnitude of the mosaic property with respect to the c-axis tilt component or some degree of screw dislocation. The X-ray rocking curve half-value width of the (10-10) plane, which is a small index of the degree of mosaicity or edge dislocation about the rotational component of the crystal with the c-axis as the rotation axis, is 0 It is formed to be 8 degrees or more and 1.1 degrees or less.

一方、第1中間層4は、初期層3の上に形成された、AlGa1−pN(0≦p<1)なる組成のIII族窒化物からなる層(第2のIII族窒化物層)である。なお、詳細は後述するが、本実施の形態に係るエピタキシャル基板10においては、第1中間層4の前後において、エピタキシャル膜の結晶品質と歪みエネルギーの蓄積状態とが異なっている。 On the other hand, the first intermediate layer 4 is a layer made of a group III nitride (second group III nitride) formed on the initial layer 3 and having a composition of Al p Ga 1-p N (0 ≦ p <1). Material layer). Although details will be described later, in the epitaxial substrate 10 according to the present embodiment, the crystal quality of the epitaxial film and the accumulated state of strain energy are different before and after the first intermediate layer 4.

機能層5は、傾斜組成層6の上に形成された、III族窒化物により形成される少なくとも1つの層であり、エピタキシャル基板10の上にさらに所定の半導体層や電極などを形成することで半導体素子を構成する場合において、所定の機能を発現する層である。それゆえ、機能層5は、当該機能に応じた組成および厚みを有する1または複数の層にて形成される。   The functional layer 5 is at least one layer formed of a group III nitride formed on the gradient composition layer 6, and a predetermined semiconductor layer, an electrode, or the like is further formed on the epitaxial substrate 10. In the case of constituting a semiconductor element, it is a layer that exhibits a predetermined function. Therefore, the functional layer 5 is formed of one or more layers having a composition and thickness corresponding to the function.

図1においては、エピタキシャル基板10がHEMT素子の基板として用いられる場合を想定して、機能層5として、高抵抗のGaNからなるチャネル層5aと、AlNからなる第1スペーサ層5bと、AlGaNやInAlNなどからなる障壁層5cとが形成される場合を例示している。チャネル層5aは数μm程度の厚みに形成されるのが好適である。第1スペーサ層5bは1nm程度の厚みに形成されるのが好適である。ただし、HEMT素子を構成するにあたって第1スペーサ層5bは必須の構成要素ではない。障壁層5cは、数十nm程度の厚みに形成されるのが好適である。係る層構成を有することにより、チャネル層5aの障壁層5c(あるいは第1スペーサ層5b)とのヘテロ接合界面近傍には、自発分極効果やピエゾ分極効果などによって二次元電子ガス領域が形成される。   In FIG. 1, assuming that the epitaxial substrate 10 is used as a substrate for a HEMT device, the functional layer 5 includes a channel layer 5a made of high-resistance GaN, a first spacer layer 5b made of AlN, AlGaN, The case where the barrier layer 5c made of InAlN or the like is formed is illustrated. The channel layer 5a is preferably formed to a thickness of about several μm. The first spacer layer 5b is preferably formed to a thickness of about 1 nm. However, the first spacer layer 5b is not an essential component in configuring the HEMT element. The barrier layer 5c is preferably formed to a thickness of about several tens of nm. By having such a layer structure, a two-dimensional electron gas region is formed in the vicinity of the heterojunction interface between the channel layer 5a and the barrier layer 5c (or the first spacer layer 5b) due to a spontaneous polarization effect or a piezoelectric polarization effect. .

そして、障壁層5cの上に、図示を省略するゲート電極、ソース電極、およびドレイン電極を形成することで、HEMT素子が得られる。これらの電極形成には、フォトリソグラフィープロセスなどの公知の技術を適用可能である。   Then, a HEMT element is obtained by forming a gate electrode, a source electrode, and a drain electrode (not shown) on the barrier layer 5c. A known technique such as a photolithography process can be applied to the formation of these electrodes.

あるいは、機能層5として、1つのIII族窒化物層(例えばGaN層)を形成し、その上に図示を省略するアノードとカソードとを形成することで、同心円型ショットキーバリアダイオードが実現される。これらの電極形成にも、フォトリソグラフィープロセスなどの公知の技術を適用可能である。   Alternatively, a concentric Schottky barrier diode is realized by forming one group III nitride layer (for example, a GaN layer) as the functional layer 5 and forming an anode and a cathode (not shown) thereon. . Known techniques such as a photolithography process can also be applied to these electrode formations.

傾斜組成層6は、第1中間層4と機能層5の間に形成された、III族窒化物からなる層である。ただし、傾斜組成層6は、第1中間層4との境界部分6aから機能層5との境界部分6bに向かうにつれてIII族元素中のAlの存在比率が連続的に小さくなるように形成されてなる。つまりは、第1中間層4に近いほどAlリッチであり、機能層5に近いほどGaリッチであるように、形成されてなる。   The graded composition layer 6 is a layer made of a group III nitride formed between the first intermediate layer 4 and the functional layer 5. However, the graded composition layer 6 is formed such that the abundance ratio of Al in the group III element continuously decreases from the boundary portion 6 a with the first intermediate layer 4 toward the boundary portion 6 b with the functional layer 5. Become. That is, it is formed such that the closer to the first intermediate layer 4, the richer the Al, and the closer to the functional layer 5, the richer the Ga.

より具体的には、傾斜組成層6がAlGa1−qN(0≦q≦1)なる組成式で表されるとし、さらに、第1中間層4との境界部分6aにおいてはq=qa、機能層5との境界部分6bにおいてはq=qbであるとするとき、少なくとも、qb<qaなる関係をみたすように形成されてなる。エピタキシャル成長方向におけるAlの存在比率qの変化の割合(組成変化率)は一定である必要はなく、位置ごとに異なっていてもよいが、最大の組成変化率が0.13%/nm以下であることが必要である。本実施の形態においては、係る要件を満たす場合に、III族元素中のAlの存在比率が「連続的に」小さくなるように傾斜組成層6が形成されてなるものとする。 More specifically, it is assumed that the gradient composition layer 6 is represented by a composition formula of Al q Ga 1-q N (0 ≦ q ≦ 1), and further, in the boundary portion 6a with the first intermediate layer 4, q = In the boundary portion 6b between qa and the functional layer 5, when q = qb, at least the relationship of qb <qa is formed. The rate of change of the Al abundance ratio q in the epitaxial growth direction (composition change rate) does not need to be constant and may vary from position to position, but the maximum composition change rate is 0.13% / nm or less. It is necessary. In the present embodiment, it is assumed that the graded composition layer 6 is formed so that the abundance ratio of Al in the group III element is “continuously” smaller when such requirements are satisfied.

傾斜組成層6は、100nm〜3μm程度の厚みに形成されるのが好適である。より好ましくは、1μm〜3μm程度の厚みに形成される。なお、傾斜組成層6は、残留ドナーによりn型の導電型を呈する。傾斜組成層6の詳細については後述する。   The gradient composition layer 6 is preferably formed to a thickness of about 100 nm to 3 μm. More preferably, it is formed to a thickness of about 1 μm to 3 μm. Note that the graded composition layer 6 exhibits n-type conductivity due to residual donors. Details of the gradient composition layer 6 will be described later.

<初期層と中間層の詳細構成とその効果>
初期層3と第1中間層4との界面I1(初期層3の表面)は、初期層3を構成する柱状結晶等の外形形状を反映した三次元的凹凸面となっている。界面I1がこのような形状を有することは、図2に例示する、エピタキシャル基板10のHAADF(高角散乱電子)像において、明瞭に確認される。なお、HAADF像とは、走査透過電子顕微鏡(STEM)によって得られる、高角度に非弾性散乱された電子の積分強度のマッピング像である。HAADF像においては、像強度は原子番号の二乗に比例し、原子番号が大きい原子が存在する箇所ほど明るく(白く)観察される。
<Detailed structure and effects of initial layer and intermediate layer>
The interface I1 (the surface of the initial layer 3) between the initial layer 3 and the first intermediate layer 4 is a three-dimensional uneven surface reflecting the external shape such as columnar crystals constituting the initial layer 3. It is clearly confirmed in the HAADF (high angle scattered electron) image of the epitaxial substrate 10 illustrated in FIG. 2 that the interface I1 has such a shape. The HAADF image is a mapping image of the integrated intensity of electrons inelastically scattered at a high angle, obtained by a scanning transmission electron microscope (STEM). In the HAADF image, the image intensity is proportional to the square of the atomic number, and the portion where an atom with a large atomic number exists is observed brighter (whiter).

エピタキシャル基板10においては、初期層3はAlNからなるのに対して、第1中間層4は、上記の組成式が示すように、少なくともGaを含むとともにAlNとは異なる組成を有する層である。Gaの方がAlよりも原子番号が大きいので、図2においては、第1中間層4が相対的に明るく、初期層3が相対的に暗く観察される。これにより、図2からは、両者の界面I1が、三次元的凹凸面となっていることが容易に認識される。   In the epitaxial substrate 10, the initial layer 3 is made of AlN, whereas the first intermediate layer 4 is a layer containing at least Ga and having a composition different from that of AlN, as indicated by the above composition formula. Since Ga has a larger atomic number than Al, in FIG. 2, the first intermediate layer 4 is observed to be relatively bright and the initial layer 3 is observed to be relatively dark. Thereby, it can be easily recognized from FIG. 2 that the interface I1 between them is a three-dimensional uneven surface.

なお、図1の模式断面においては、初期層3の凸部3aが略等間隔に位置するように示されているが、これは図示の都合にすぎず、実際には必ずしも等間隔に凸部3aが位置するわけではない。好ましくは、初期層3は、凸部3aの密度が5×10/cm以上5×1010/cm以下であり、凸部3aの平均間隔が45nm以上140nm以下であるように形成される。これらの範囲をみたす場合、特に結晶品質の優れた機能層5の形成が可能となる。なお、本実施の形態において、初期層3の凸部3aとは、表面(界面I1)において上に凸の箇所の略頂点位置のことを指し示すものとする。なお、本発明の発明者の実験および観察の結果、凸部3aの側壁を形成しているのは、AlNの(10−11)面もしくは(10−12)面であることが確認されている。 In the schematic cross section of FIG. 1, the protrusions 3a of the initial layer 3 are shown to be positioned at approximately equal intervals, but this is merely for convenience of illustration, and actually the protrusions are not necessarily evenly spaced. 3a is not located. Preferably, the initial layer 3 is formed such that the density of the protrusions 3a is 5 × 10 9 / cm 2 or more and 5 × 10 10 / cm 2 or less, and the average interval of the protrusions 3a is 45 nm or more and 140 nm or less. The When these ranges are satisfied, it is possible to form the functional layer 5 having particularly excellent crystal quality. In the present embodiment, the convex portion 3a of the initial layer 3 indicates a substantially vertex position of a convex portion on the surface (interface I1). In addition, as a result of experiments and observations by the inventors of the present invention, it is confirmed that the side wall of the convex portion 3a is formed by the (10-11) plane or the (10-12) plane of AlN. .

初期層3の表面に上記の密度および平均間隔を満たす凸部3aが形成されるには、平均膜厚が40nm以上200nm以下となるように初期層3を形成することが好ましい。平均膜厚が40nmより小さい場合には、上述のような凸部3aを形成しつつAlNが基板表面を覆い尽くす状態を実現することが難しくなる。一方、平均膜厚を200nmより大きくしようとすると、AlN表面の平坦化が進行し始めるために上述のような凸部3aを形成することが難しくなる。   In order to form the convex portions 3a satisfying the above-described density and average interval on the surface of the initial layer 3, it is preferable to form the initial layer 3 so that the average film thickness is 40 nm or more and 200 nm or less. When the average film thickness is smaller than 40 nm, it is difficult to realize a state in which AlN covers the substrate surface while forming the convex portions 3a as described above. On the other hand, if the average film thickness is to be made larger than 200 nm, it becomes difficult to form the convex portions 3a as described above because the AlN surface begins to flatten.

なお、初期層3の形成は、所定のエピタキシャル成長条件のもとで実現されるが、初期層3をAlNにて形成することは、シリコンと液相化合物を形成するGaを含まないという点、および、横方向成長が比較的進みにくいので界面I1が三次元的凹凸面として形成されやすいという点において好適である。   The formation of the initial layer 3 is realized under predetermined epitaxial growth conditions, but forming the initial layer 3 with AlN does not include Ga that forms a liquid phase compound with silicon, and Since the lateral growth is relatively difficult to proceed, it is preferable in that the interface I1 is easily formed as a three-dimensional uneven surface.

エピタキシャル基板10においては、下地基板1と第1中間層4との間に、上述のような態様にて結晶粒界を内在する多欠陥含有性層である初期層3を介在させることにより、下地基板1と第1中間層4との間の格子ミスフィットが緩和され、係る格子ミスフィットに起因する歪みエネルギーの蓄積が抑制されている。上述した初期層3についての(0002)面および(10−10)面のX線ロッキングカーブ半値幅の範囲は、この結晶粒界による歪みエネルギーの蓄積が好適に抑制される範囲として定まるものである。   In the epitaxial substrate 10, the base layer 1 and the first intermediate layer 4 are interposed between the base layer 1 and the first intermediate layer 4 by interposing the initial layer 3, which is a multi-defect-containing layer having crystal grain boundaries in the above-described manner. The lattice misfit between the substrate 1 and the first intermediate layer 4 is relaxed, and the accumulation of strain energy due to the lattice misfit is suppressed. The range of the half width of the X-ray rocking curve of the (0002) plane and the (10-10) plane for the initial layer 3 described above is determined as a range in which the accumulation of strain energy due to the crystal grain boundary is suitably suppressed. .

ただし、係る初期層3が介在することで、第1中間層4には、初期層3の柱状結晶等の結晶粒界が起点となった非常に多数の転位が伝播する。本実施の形態においては、初期層3と第1中間層4との界面I1を上述のように三次元的凹凸面とすることで、係る転位を効果的に低減させてなる。図3は、エピタキシャル基板10における転位の消失の様子を模式的に示す図である。なお、図3においては後述する界面層2を省略している。   However, due to the presence of the initial layer 3, a large number of dislocations originating from crystal grain boundaries such as columnar crystals of the initial layer 3 propagate to the first intermediate layer 4. In the present embodiment, the dislocations are effectively reduced by making the interface I1 between the initial layer 3 and the first intermediate layer 4 a three-dimensional uneven surface as described above. FIG. 3 is a diagram schematically showing dislocation disappearance in the epitaxial substrate 10. In FIG. 3, an interface layer 2 described later is omitted.

初期層3と第1中間層4との界面I1が三次元的凹凸面として形成されていることにより、初期層3で発生した転位dのほとんどは、図3に示すように、初期層3から第1中間層4へと伝播する(貫通する)際に、界面I1で屈曲される。より具体的には、界面I1のうち下地基板1に略平行な箇所を伝播する転位d(d0)については第1中間層4の上方にまで達しうるが、界面I1のうち下地基板1に対して傾斜している箇所を伝播する転位d(d1)は、第1中間層4の内部において合体消失する。結果として、初期層3を起点とする転位のうち、第1中間層4を貫通する転位はごく一部となる。   Since the interface I1 between the initial layer 3 and the first intermediate layer 4 is formed as a three-dimensional uneven surface, most of the dislocations d generated in the initial layer 3 are from the initial layer 3 as shown in FIG. When propagating (penetrating) to the first intermediate layer 4, it is bent at the interface I1. More specifically, the dislocation d (d0) propagating in a portion substantially parallel to the base substrate 1 in the interface I1 can reach the upper side of the first intermediate layer 4, but the interface I1 with respect to the base substrate 1 is included in the interface I1. The dislocation d (d1) propagating through the inclined part disappears in the first intermediate layer 4. As a result, among the dislocations starting from the initial layer 3, only a few dislocations penetrate the first intermediate layer 4.

また、図3にその様子を模式的に示すように、第1中間層4は、好ましくは、その成長初期こそ初期層3の表面形状に沿って形成されるものの、成長が進むにつれて徐々にその表面が平坦化されていき、最終的には、10nm以下の表面粗さを有するように形成される。なお、本実施の形態において、表面粗さは、AFM(原子間力顕微鏡)により計測した5μm×5μm領域についての平均粗さraで表すものとする。ちなみに、第1中間層4が、横方向成長が比較的進みやすい、少なくともGaを含む組成のIII族窒化物にて形成されることは、第1中間層4の表面平坦性を良好なものとするうえで好適である。   Further, as schematically shown in FIG. 3, the first intermediate layer 4 is preferably formed along the surface shape of the initial layer 3 at the initial stage of growth, but gradually as the growth proceeds. The surface is flattened and finally formed to have a surface roughness of 10 nm or less. In the present embodiment, the surface roughness is represented by an average roughness ra for a 5 μm × 5 μm region measured by an AFM (atomic force microscope). By the way, the first intermediate layer 4 is formed of a group III nitride having a composition containing at least Ga, in which the lateral growth is relatively easy, and the surface flatness of the first intermediate layer 4 is good. This is preferable.

また、第1中間層4の平均厚みは、40nm以上とするのが好適である。これは、40nmより薄く形成した場合には、初期層3に由来する凹凸が十分に平坦化しきれないことや、第1中間層4に伝播した転位の相互合体による消失が十分に起こらない、などの問題が生じるからである。尚、平均厚みが40nm以上となるように形成した場合には、転位密度の低減や表面の平坦化が効果的になされるので、第1中間層4の厚みの上限については特に技術上の制限はないが、生産性の観点からは数μm以下程度の厚みに形成するのが好ましい。   The average thickness of the first intermediate layer 4 is preferably 40 nm or more. This is because, when formed to be thinner than 40 nm, the unevenness derived from the initial layer 3 cannot be sufficiently flattened, or the disappearance due to the mutual coalescence of the dislocations propagated to the first intermediate layer 4 does not occur sufficiently. This is because the problem arises. When the average thickness is 40 nm or more, the dislocation density is reduced and the surface is flattened effectively. Therefore, the upper limit of the thickness of the first intermediate layer 4 is particularly limited in terms of technology. However, it is preferably formed to a thickness of about several μm or less from the viewpoint of productivity.

上述のような態様にて形成されてなることで、第1中間層4は、少なくとも表面近傍において(傾斜組成層6との界面近傍において)、転位密度が好適に低減されてなるとともに良好な結晶品質を有する。これにより、傾斜組成層6さらにはその上に形成された機能層5においても、良好な結晶品質が得られる。あるいは、第1中間層4、傾斜組成層6、および機能層5の組成や形成条件によっては、機能層5を第1中間層4よりも低転位に形成することもできる。例えば、転位密度が6×10/cm以下(うち、らせん転位の密度は2×10/cm以下)であり、(0002)面、(10−10)面のX線ロッキングカーブ半値幅がともに1000sec以下であるという、優れた結晶品質の機能層5を形成することができる。すなわち、機能層5は、低転位でかつ非常に良好な結晶性を有するとともに、初期層3に比べてモザイク度が非常に小さい層として形成される。 By being formed in the above-described manner, the first intermediate layer 4 has a favorable dislocation density at least in the vicinity of the surface (in the vicinity of the interface with the gradient composition layer 6) and a favorable crystal. Have quality. Thereby, also in the gradient composition layer 6 and the functional layer 5 formed thereon, good crystal quality can be obtained. Alternatively, depending on the composition and formation conditions of the first intermediate layer 4, the gradient composition layer 6, and the functional layer 5, the functional layer 5 can be formed with lower dislocations than the first intermediate layer 4. For example, the dislocation density is 6 × 10 9 / cm 2 or less (of which the density of screw dislocations is 2 × 10 9 / cm 2 or less), and the X-ray rocking curve half of (0002) plane and (10-10) plane It is possible to form the functional layer 5 with excellent crystal quality that the value width is 1000 sec or less. That is, the functional layer 5 is formed as a layer having low dislocations and very good crystallinity and having a very small mosaic degree as compared with the initial layer 3.

MOCVD法によりサファイア基板またはSiC基板上に低温GaNバッファ層などを介して同じ総膜厚のIII族窒化物層群(エピタキシャル膜)を形成した場合の転位密度の値は、おおよそ5×10〜1×1010/cmの範囲であるので、上述の結果は、サファイア基板を用いた場合と同等の品質を有するエピタキシャル基板が、サファイア基板よりも安価な単結晶シリコンウェハーを下地基板1として用いて実現されたことを意味している。 The value of dislocation density when a group III nitride layer group (epitaxial film) having the same total film thickness is formed on a sapphire substrate or SiC substrate via a low-temperature GaN buffer layer or the like by MOCVD is approximately 5 × 10 8 to Since the range is 1 × 10 10 / cm 2 , the above results show that the epitaxial substrate having the same quality as that using the sapphire substrate uses a single crystal silicon wafer cheaper than the sapphire substrate as the base substrate 1. It means that it was realized.

<界面層>
上述のように、エピタキシャル基板10は、下地基板1と初期層3の間に界面層2を備える態様であってもよい。界面層2は、数nm程度の厚みを有し、アモルファスのSiAlからなるのが好適な一例である。
<Interface layer>
As described above, the epitaxial substrate 10 may be provided with the interface layer 2 between the base substrate 1 and the initial layer 3. The interface layer 2 has a thickness of about several nm and is preferably made of amorphous SiAl x O y N z .

下地基板1と初期層3との間に界面層2を備える場合、下地基板1と第1中間層4などとの格子ミスフィットがより効果的に緩和され、第1中間層4、傾斜組成層6、および機能層5の結晶品質がさらに向上する。すなわち、界面層2を備える場合には、初期層3であるAlN層が、界面層2を備えない場合と同様の凹凸形状を有しかつ界面層2を備えない場合よりも内在する結晶粒界が少なくなるように形成される。特に(0002)面でのX線ロッキングカーブ半値幅の値が改善された初期層3が得られる。これは、下地基板1の上に直接に初期層3を形成する場合に比して、界面層2の上に初期層3を形成する場合の方が初期層3となるAlNの核形成が進みにくく、結果的に、界面層2が無い場合に比べて横方向成長が促進されることによる。なお、界面層2の膜厚は5nmを超えない程度で形成される。このような界面層2を備えた場合、初期層3を、(0002)面のX線ロッキングカーブ半値幅が、0.5度以上0.8度以下の範囲となるように形成することができる。この場合、(0002)面のX線ロッキングカーブ半値幅が800sec以下であり、らせん転位密度が1×10/cm以下であるという、さらに結晶品質の優れた機能層5を形成することができる。 When the interface layer 2 is provided between the base substrate 1 and the initial layer 3, the lattice misfit between the base substrate 1 and the first intermediate layer 4 is more effectively mitigated, and the first intermediate layer 4, the gradient composition layer 6 and the crystal quality of the functional layer 5 are further improved. That is, in the case where the interface layer 2 is provided, the AlN layer as the initial layer 3 has the same uneven shape as that in the case where the interface layer 2 is not provided, and there is an inherent grain boundary than in the case where the interface layer 2 is not provided. It is formed so that there is less. In particular, the initial layer 3 having an improved X-ray rocking curve half-width value in the (0002) plane is obtained. This is because, compared with the case where the initial layer 3 is formed directly on the base substrate 1, the nucleation of AlN that becomes the initial layer 3 proceeds in the case where the initial layer 3 is formed on the interface layer 2. As a result, the lateral growth is promoted as compared with the case where the interface layer 2 is not provided. The interface layer 2 is formed with a thickness not exceeding 5 nm. When such an interface layer 2 is provided, the initial layer 3 can be formed so that the half width of the X-ray rocking curve of the (0002) plane is in the range of 0.5 degrees or more and 0.8 degrees or less. . In this case, it is possible to form the functional layer 5 with further excellent crystal quality in which the X-ray rocking curve half-width of the (0002) plane is 800 sec or less and the screw dislocation density is 1 × 10 9 / cm 2 or less. it can.

なお、初期層3の形成時に、Si原子とO原子の少なくとも一方が初期層3に拡散固溶してなる態様や、N原子とO原子の少なくとも一方が下地基板1に拡散固溶してなる態様であってもよい。   At the time of forming the initial layer 3, an aspect in which at least one of Si atoms and O atoms is diffused and dissolved in the initial layer 3, or at least one of N atoms and O atoms is diffused and dissolved in the base substrate 1. An aspect may be sufficient.

<傾斜組成層>
次に、傾斜組成層6についてより詳細に説明する。
<Gradient composition layer>
Next, the gradient composition layer 6 will be described in more detail.

傾斜組成層6は、上述したように第1中間層4との境界部分6aから機能層5との境界部分6bに向かうにつれてIII族元素中のAlの存在比率qが小さくなるように形成されてなる。これにより、エピタキシャル基板10においては、境界部分6aおよび境界部分6bにおいて隣接する第1中間層4および機能層5との組成差が小さくなるように傾斜組成層6が形成されていることになる。換言すれば、エピタキシャル基板10においては、組成が異なる(すなわち格子定数が本来的に異なる)第1中間層4と機能層5とを、両者の間に実質的なヘテロ界面を生じさせることなく積層した状態が実現されてなる。これは、傾斜組成層6の形成過程において、傾斜組成層6を構成するAlGa1−qNなるIII族窒化物の結晶が、直前に形成された格子定数のより小さい(Alリッチな)結晶格子に整合しようとしながら成長することで実現されたものである。係る場合、第1中間層4の上に機能層5が直接に形成されたことによってヘテロ界面を備えるエピタキシャル基板とは異なり、格子ミスフィット転位に伴う歪みエネルギーの解放がなされることなく、第1中間層4から機能層5までが形成されていることになる。 As described above, the gradient composition layer 6 is formed so that the abundance q of Al in the group III element decreases from the boundary portion 6a with the first intermediate layer 4 toward the boundary portion 6b with the functional layer 5. Become. Thereby, in the epitaxial substrate 10, the gradient composition layer 6 is formed so that the composition difference between the first intermediate layer 4 and the functional layer 5 adjacent to each other at the boundary portion 6a and the boundary portion 6b is reduced. In other words, in the epitaxial substrate 10, the first intermediate layer 4 and the functional layer 5 having different compositions (that is, having inherently different lattice constants) are stacked without causing a substantial heterointerface between them. This state is realized. This is because, in the formation process of the graded composition layer 6, the group III nitride crystal of Al q Ga 1-q N constituting the graded composition layer 6 has a smaller lattice constant (Al-rich) formed immediately before. It was realized by growing while trying to match the crystal lattice. In such a case, unlike the epitaxial substrate having a heterointerface due to the functional layer 5 being directly formed on the first intermediate layer 4, the strain energy associated with the lattice misfit dislocation is not released and the first The intermediate layer 4 to the functional layer 5 are formed.

別の見方をすれば、傾斜組成層6の形成は、下地基板1との間の格子ミスフィットに起因した歪みエネルギーの蓄積を抑制しつつ優れた結晶性を有するように形成された第1中間層4の上に、歪みエネルギーを蓄積させる態様にて行われたものともいえる。このことは、傾斜組成層6および機能層5の側からみれば、第1中間層4が、歪みが少なく結晶性の優れた下地層となっているともいえる。   From another viewpoint, the gradient composition layer 6 is formed in the first intermediate layer having excellent crystallinity while suppressing accumulation of strain energy due to lattice misfit with the base substrate 1. It can be said that it was performed in a mode in which strain energy is accumulated on the layer 4. From the viewpoint of the gradient composition layer 6 and the functional layer 5, this can be said that the first intermediate layer 4 is a ground layer with less distortion and excellent crystallinity.

第1中間層4との境界部分6aから機能層5との境界部分6bに向かうにつれてIII族元素中のAlの存在比率qが小さくなるように成長が進むことから、傾斜組成層6においては、後から形成されたところほど(第1中間層4から離れたところほど)面内方向に強い圧縮応力が作用するようになる。そして、これに続く機能層5の形成も、係る圧縮応力が作用する状態で進むことになる。なお、エピタキシャル基板10の作製過程においては、機能層5の形成後、下地基板1とエピタキシャル膜との熱膨張係数の差に起因した引張応力が面内方向に作用するが、本実施の形態においては、これら圧縮応力と引張応力とが互いに相殺・軽減しあう結果、エピタキシャル基板10は残留引張応力が良好に低減されたものとなっている。これにより、エピタキシャル基板10においては、数μm程度という大きな膜厚にてエピタキシャル膜が形成されてなる場合であっても、反りや、表面におけるクラックの発生が好適に抑制されてなる。   In the graded composition layer 6, the growth proceeds so that the abundance ratio q of Al in the group III element decreases from the boundary portion 6 a with the first intermediate layer 4 toward the boundary portion 6 b with the functional layer 5. A stronger compressive stress acts in the in-plane direction as it is formed later (away from the first intermediate layer 4). The subsequent formation of the functional layer 5 also proceeds in a state in which such compressive stress acts. In the process of manufacturing the epitaxial substrate 10, after the functional layer 5 is formed, tensile stress due to the difference in thermal expansion coefficient between the base substrate 1 and the epitaxial film acts in the in-plane direction. In the epitaxial substrate 10, the residual tensile stress is satisfactorily reduced as a result of the compressive stress and the tensile stress canceling and mitigating each other. Thereby, in the epitaxial substrate 10, even when the epitaxial film is formed with a large film thickness of about several μm, the occurrence of warpage and cracks on the surface is suitably suppressed.

図4は、傾斜組成層6および機能層5の膜厚と、クラックの有無との関係を例示する図である。具体的には、傾斜組成層6を、qa=1、qb=0であり、かつ第1中間層4との境界部分6aから機能層5との境界部分6bの間の組成変化(濃度勾配)が直線的に(一次関数的に)変化するように種々の厚みに形成する一方、機能層5はGaNにて種々の厚みに形成したエピタキシャル基板についての、評価結果を示している。なおクラックが存在しない場合の機能層5の表面はいずれも鏡面となっていた。図4に示す結果からは、傾斜組成層6の膜厚t1(nm)と機能層5の膜厚t2(nm)との関係が、次の(1)式を満たすように傾斜組成層6および機能層5を形成することで、機能層5においてクラックが発生しないエピタキシャル基板10が得られるといえる。   FIG. 4 is a diagram illustrating the relationship between the thickness of the gradient composition layer 6 and the functional layer 5 and the presence or absence of cracks. Specifically, the gradient composition layer 6 has a composition change (concentration gradient) between qa = 1 and qb = 0 and between the boundary portion 6a with the first intermediate layer 4 and the boundary portion 6b with the functional layer 5. The evaluation results are shown for epitaxial substrates formed with various thicknesses of GaN, while the functional layer 5 is formed with various thicknesses so that is linearly (linear function). Note that the surface of the functional layer 5 in the absence of cracks was a mirror surface. From the results shown in FIG. 4, the gradient composition layer 6 and the gradient composition layer 6 are formed so that the relationship between the film thickness t1 (nm) of the gradient composition layer 6 and the film thickness t2 (nm) of the functional layer 5 satisfies the following expression (1). By forming the functional layer 5, it can be said that the epitaxial substrate 10 in which no cracks are generated in the functional layer 5 is obtained.

t2≦40e0.0017t1・・・・(1)
さらに、上述のように傾斜組成層6を形成した場合、第1中間層4から伝播した転位は傾斜組成層6の内部で消滅する。傾斜組成層6の形成は、その上に形成する機能層5の転位密度を低減させる効果もある。
t2 ≦ 40e 0.0017t1 (1)
Furthermore, when the gradient composition layer 6 is formed as described above, the dislocation propagated from the first intermediate layer 4 disappears inside the gradient composition layer 6. Formation of the gradient composition layer 6 also has an effect of reducing the dislocation density of the functional layer 5 formed thereon.

傾斜組成層6における上述のような圧縮応力導入の効果は、傾斜組成層6において第1中間層4との境界部分6aと機能層5との境界部分6bとの組成差が大きいほど、大きくなる。従って、qaの値は1に近いほど、qbの値は0に近いほどよい。   The effect of introducing the compressive stress as described above in the gradient composition layer 6 increases as the composition difference between the boundary portion 6a between the first intermediate layer 4 and the boundary portion 6b between the functional layer 5 in the gradient composition layer 6 increases. . Therefore, the qa value is closer to 1 and the qb value is closer to 0.

例えば、エピタキシャル基板10が、高抵抗のGaNからなるチャネル層5aと、AlNからなる第1スペーサ層5bと、AlGaNやInAlNなどからなる障壁層5cとをこの順に備える機能層5を有する、HEMT素子の基板として用いられる場合であれば、傾斜組成層6は、0.8≦qa≦1、qb=0となるように形成されるのが好適である。   For example, the HEMT device in which the epitaxial substrate 10 has a functional layer 5 including a channel layer 5a made of high-resistance GaN, a first spacer layer 5b made of AlN, and a barrier layer 5c made of AlGaN or InAlN in this order. In the case where it is used as a substrate, it is preferable that the graded composition layer 6 is formed so that 0.8 ≦ qa ≦ 1 and qb = 0.

なお、残留応力導入の効果をさらに高めるべく境界部分6bにおける格子定数をより大きくしたい場合は、境界部分6bをqの値が0に近いAlGa1−qNにて形成するようにする代わりに、InNやInGaNなどにて形成するようにしてもよい。ただし、基板温度の設定や雰囲気ガスの選択など、Inを含むIII族窒化物を形成するための成長条件は、AlGa1−qNを形成する場合と大きくなる点に留意が必要である。 In order to further increase the lattice constant at the boundary portion 6b in order to further increase the effect of introducing residual stress, instead of forming the boundary portion 6b with Al q Ga 1-q N having a q value close to zero. Further, it may be formed of InN or InGaN. However, it should be noted that the growth conditions for forming the group III nitride containing In, such as the setting of the substrate temperature and the selection of the atmospheric gas, are larger than those when forming Al q Ga 1-q N. .

<傾斜組成層とデバイス特性との関係>
HEMT素子のような電子デバイスの作成に用いるエピタキシャル基板10に、上述のように傾斜組成層6を設けることには、以下のような利点がある。
<Relationship between graded composition layer and device characteristics>
Providing the graded composition layer 6 on the epitaxial substrate 10 used for producing an electronic device such as a HEMT element as described above has the following advantages.

まず、傾斜組成層6の上に残留応力が少なく良質な結晶からなる機能層5が形成されることは、電子デバイスの高性能化(低オン抵抗、低リーク電流、高耐圧)に寄与している。   First, the formation of the functional layer 5 made of a high-quality crystal with little residual stress on the gradient composition layer 6 contributes to high performance of electronic devices (low on-resistance, low leakage current, high breakdown voltage). Yes.

また、第1中間層4と機能層5との間に傾斜組成層6を介在させることによってエピタキシャル基板10がクラックフリーでかつ反りが小さい状態で厚膜化されることも、電子デバイスの高耐圧化に寄与している。加えて、本実施形態の場合は、傾斜組成層6を、その直上に形成されるチャネル層5aを構成するGaNよりもバンドギャップが大きく、絶縁破壊強度の高いAlGa1−qNなるIII族窒化物によって形成している。つまりは、傾斜組成層6それ自体が耐圧保持機能を有する層である。すなわち、エピタキシャル基板10において、傾斜組成層6は耐圧保持層であるともいえる。これにより、本実施の形態においては、傾斜組成層6を設けることで、単に厚膜化することによる耐圧性の確保のみならず、傾斜組成層6自体の耐圧保持機能もが、高耐圧化に寄与していることになる。ゆえに、エピタキシャル基板10においては、単に膜厚をかせぐことのみを目的として介在させる場合に比して、より効果的に高耐圧化が実現されてなる。 Further, by interposing the graded composition layer 6 between the first intermediate layer 4 and the functional layer 5, the epitaxial substrate 10 can be thickened in a crack-free and small warp state. Has contributed to In addition, in the case of the present embodiment, the graded composition layer 6 is made of Al q Ga 1-q N having a larger band gap and higher dielectric breakdown strength than GaN constituting the channel layer 5a formed immediately above it. It is formed of a group nitride. That is, the gradient composition layer 6 itself is a layer having a withstand voltage holding function. That is, in the epitaxial substrate 10, the gradient composition layer 6 can be said to be a breakdown voltage holding layer. As a result, in the present embodiment, by providing the gradient composition layer 6, not only is the breakdown voltage secured simply by increasing the thickness, but the breakdown voltage holding function of the gradient composition layer 6 itself is also increased. It will contribute. Therefore, in the epitaxial substrate 10, a higher breakdown voltage can be achieved more effectively than in the case where the epitaxial substrate 10 is interposed only for the purpose of increasing the film thickness.

また、連続的に組成が変化し、実質的なヘテロ界面が形成されていない傾斜組成層6においては、ヘテロ界面で発生しやすい電界集中が起こりにくくなっている。このことは、高耐圧化および低リーク電流化に寄与している。   Further, in the gradient composition layer 6 in which the composition changes continuously and a substantial hetero interface is not formed, electric field concentration that is likely to occur at the hetero interface is less likely to occur. This contributes to high breakdown voltage and low leakage current.

さらには、傾斜組成層6の上に2元混晶であるGaNからなるチャネル層5aを形成することで、合金散乱による電子移動度の低下を抑制し、窒化物HEMTに特有の低いオン抵抗が維持されてなる。   Furthermore, by forming the channel layer 5a made of GaN, which is a binary mixed crystal, on the gradient composition layer 6, a decrease in electron mobility due to alloy scattering is suppressed, and a low on-resistance characteristic of the nitride HEMT is reduced. Be maintained.

<エピタキシャル基板の製造方法>
次に、MOCVD法を用いる場合を例として、エピタキシャル基板10を製造する方法について概説する。
<Epitaxial substrate manufacturing method>
Next, the method for manufacturing the epitaxial substrate 10 will be outlined with reference to the case of using the MOCVD method.

まず、下地基板1として(111)面の単結晶シリコンウェハーを用意し、希フッ酸洗浄により自然酸化膜を除去し、さらにその後、SPM洗浄を施してウェハー表面に厚さ数Å程度の酸化膜が形成された状態とする。これをMOCVD装置のリアクタ内にセットする。   First, a (111) plane single crystal silicon wafer is prepared as the base substrate 1, and the natural oxide film is removed by dilute hydrofluoric acid cleaning. After that, SPM cleaning is performed, and an oxide film having a thickness of about several mm on the wafer surface. Is formed. This is set in the reactor of the MOCVD apparatus.

そして所定の加熱条件とガス雰囲気のもとで各層を形成する。まず、AlNからなる初期層3は、基板温度を800℃以上、1200℃以下の所定の初期層形成温度に保ち、リアクタ内圧力を0.1kPa〜30kPa程度とした状態で、アルミニウム原料であるTMA(トリメチルアルミニウム)バブリングガスとNHガスとを適宜のモル流量比にてリアクタ内に導入し、成膜速度を20nm/min以上、目標膜厚を200nm以下、とすることによって、形成させることができる。 Then, each layer is formed under a predetermined heating condition and gas atmosphere. First, the initial layer 3 made of AlN has a substrate temperature maintained at a predetermined initial layer formation temperature of 800 ° C. or higher and 1200 ° C. or lower, and the reactor internal pressure is about 0.1 kPa to 30 kPa. (Trimethylaluminum) Bubbling gas and NH 3 gas are introduced into the reactor at an appropriate molar flow ratio, and the film formation rate is set to 20 nm / min or more and the target film thickness is set to 200 nm or less. it can.

なお、シリコンウェハーが初期層形成温度に達した後、初期層3の形成に先立って、TMAバブリングガスのみをリアクタ内に導入し、ウェハーをTMAバブリングガス雰囲気に晒すようにした場合には、SiAlからなる界面層2が形成される。 In addition, after the silicon wafer reaches the initial layer formation temperature, prior to the formation of the initial layer 3, only TMA bubbling gas is introduced into the reactor, and the wafer is exposed to the TMA bubbling gas atmosphere. An interface layer 2 made of x O y N z is formed.

第1中間層4の形成は、初期層3の形成後、基板温度を800℃以上1200℃以下の所定の中間層形成温度に保ち、リアクタ内圧力を0.1kPa〜100kPaとした状態で、ガリウム原料であるTMG(トリメチルガリウム)バブリングガスとTMAバブリングガスとNHガスとを、作製しようとする第1中間層4の組成に応じた所定の流量比にてリアクタ内に導入し、NHとTMAおよびTMGとを反応させることにより実現される。 After the initial layer 3 is formed, the first intermediate layer 4 is formed by maintaining the substrate temperature at a predetermined intermediate layer formation temperature of 800 ° C. or higher and 1200 ° C. or lower, and setting the reactor internal pressure to 0.1 kPa to 100 kPa. the and TMG (trimethylgallium) bubbling gas and TMA bubbling gas and NH 3 gas as a raw material, is introduced into the reactor at a predetermined flow rate corresponding to the composition of the first intermediate layer 4 to be produced, and NH 3 This is realized by reacting TMA and TMG.

傾斜組成層6の形成は、第1中間層4の形成に続いて、基板温度を800℃以上1200℃以下の傾斜組成層形成温度に保ち、リアクタ内圧力を0.1kPa〜100kPaとした状態で、リアクタ内に導入するNHガスとIII族窒化物原料ガス(TMA、TMGのバブリングガス)との流量比を、傾斜組成層6において実現しようとする組成変化(濃度勾配)に応じて、徐々に変化させるようにすればよい。 In the formation of the gradient composition layer 6, following the formation of the first intermediate layer 4, the substrate temperature is maintained at a gradient composition layer formation temperature of 800 ° C. or more and 1200 ° C. or less, and the reactor pressure is 0.1 kPa to 100 kPa. The flow rate ratio between the NH 3 gas introduced into the reactor and the group III nitride source gas (TMA, TMG bubbling gas) is gradually increased according to the composition change (concentration gradient) to be realized in the gradient composition layer 6. It should be changed to.

機能層5の形成は、傾斜組成層6の形成後、基板温度を800℃以上1200℃以下の所定の機能層形成温度に保ち、リアクタ内圧力を0.1kPa〜100kPaとした状態で、TMIバブリングガス、TMAバブリングガス、あるいはTMGバブリングガスの少なくとも1つとNHガスとを、作製しようとする機能層5の組成に応じた流量比にてリアクタ内に導入し、NHとTMI,TMA、およびTMGの少なくとも1つとを反応させることにより実現される。図1のように、機能層5を組成の異なる複数の層から構成する場合は、それぞれの層組成に応じた作製条件が適用される。 The functional layer 5 is formed after the gradient composition layer 6 is formed, with the substrate temperature maintained at a predetermined functional layer forming temperature of 800 ° C. or higher and 1200 ° C. or lower, and the reactor internal pressure set to 0.1 kPa to 100 kPa. At least one of gas, TMA bubbling gas, or TMG bubbling gas and NH 3 gas are introduced into the reactor at a flow ratio according to the composition of the functional layer 5 to be produced, and NH 3 and TMI, TMA, and This is realized by reacting with at least one of TMG. As shown in FIG. 1, when the functional layer 5 is composed of a plurality of layers having different compositions, manufacturing conditions corresponding to each layer composition are applied.

以上、説明したように、本実施の形態によれば、安価で大口径のものを入手容易なシリコン基板を下地基板とし、かつ、クラックフリーで反りが少なく、結晶品質の優れたエピタキシャル基板を、得ることができる。より詳細には、シリコン基板上に凹凸構造を有するとともに多欠陥含有性層である初期層を形成した上で、中間層その他の層(機能層など)を形成することで、シリコン基板と中間層等との間の格子ミスフィットを抑制する一方、中間層と機能層との間に面内圧縮応力が作用する傾斜組成層を介在させることで、転位低減と残留応力低減とが実現される。これにより、エピタキシャル膜が厚膜化されたエピタキシャル基板が実現される。係る厚膜化は、エピタキシャル基板の耐圧性を向上させる。   As described above, according to the present embodiment, a silicon substrate that is inexpensive and easily available with a large diameter is used as a base substrate, and an epitaxial substrate that is crack-free and less warped and has excellent crystal quality. Can be obtained. In more detail, after forming an initial layer which has a concavo-convex structure and a multi-defect-containing layer on a silicon substrate, an intermediate layer and other layers (functional layers etc.) are formed, so that the silicon substrate and the intermediate layer are formed. While suppressing the lattice misfit between the intermediate layer and the functional layer, a gradient composition layer in which in-plane compressive stress acts is interposed between the intermediate layer and the functional layer, thereby realizing dislocation reduction and residual stress reduction. Thereby, an epitaxial substrate having a thick epitaxial film is realized. Such thickening improves the pressure resistance of the epitaxial substrate.

さらに、本実施の形態によれば、エピタキシャル基板をHEMT素子などの電子デバイス用の基板として構成する場合、傾斜組成層自体を、耐圧保持機能を有するように形成できるので、上述した厚膜化による耐圧性の向上効果に、係る耐圧保持機能がさらに重畳することになる。これにより、従来に比して耐圧性の極めて優れた電子デバイスが実現される。   Furthermore, according to the present embodiment, when the epitaxial substrate is configured as a substrate for an electronic device such as a HEMT element, the gradient composition layer itself can be formed so as to have a withstand voltage holding function. The withstand voltage holding function is further superimposed on the withstand voltage improvement effect. As a result, an electronic device having extremely superior pressure resistance compared to the prior art is realized.

<第2の実施の形態>
図5は、本発明の第2の実施の形態に係るエピタキシャル基板20の構成を概略的に示す模式断面図である。
<Second Embodiment>
FIG. 5 is a schematic cross-sectional view schematically showing the configuration of the epitaxial substrate 20 according to the second embodiment of the present invention.

エピタキシャル基板20は、複数の傾斜組成層6が積層形成されてなる点で、第1の実施の形態に係るエピタキシャル基板10と相違する。それぞれの傾斜組成層6は、第1の実施の形態と同様に形成されてなる。図5においては、複数の傾斜組成層6として、第1単位傾斜組成層61と第2単位傾斜組成層62とを積層してなる場合を例示している。   The epitaxial substrate 20 is different from the epitaxial substrate 10 according to the first embodiment in that a plurality of graded composition layers 6 are stacked. Each gradient composition layer 6 is formed in the same manner as in the first embodiment. FIG. 5 illustrates a case where a first unit gradient composition layer 61 and a second unit gradient composition layer 62 are stacked as the plurality of gradient composition layers 6.

より具体的には、第1中間層4の上に、第1単位傾斜組成層61が、第1中間層4との境界部分61aから第2単位傾斜組成層62との境界部分61bに向かうにつれてIII族元素中のAlの存在比率が小さくなるように形成されてなる。そしてその上に、第2単位傾斜組成層62が、第1単位傾斜組成層61との境界部分62aから機能層5との境界部分62bに向かうにつれてIII族元素中のAlの存在比率が小さくなるように形成されてなる。   More specifically, on the first intermediate layer 4, the first unit gradient composition layer 61 moves from the boundary portion 61 a with the first intermediate layer 4 toward the boundary portion 61 b with the second unit gradient composition layer 62. It is formed so that the abundance ratio of Al in the group III element is small. On top of that, as the second unit gradient composition layer 62 moves from the boundary portion 62a with the first unit gradient composition layer 61 toward the boundary portion 62b with the functional layer 5, the Al ratio in the group III element decreases. It is formed as follows.

係る構成を有するエピタキシャル基板20においては、Gaリッチな境界部分61bとAlリッチな境界部分62aとの界面で組成の不連続があるものの、第1単位傾斜組成層61が面内に圧縮応力が作用する態様にて形成されてなるので、第2単位傾斜組成層62は、第1単位傾斜組成層61と整合を保って結晶成長してなる。   In the epitaxial substrate 20 having such a configuration, although there is a discontinuity in composition at the interface between the Ga-rich boundary portion 61b and the Al-rich boundary portion 62a, the first unit gradient composition layer 61 is subjected to compressive stress in the plane. Therefore, the second unit graded composition layer 62 is crystal-grown while maintaining alignment with the first unit graded composition layer 61.

その結果、第2単位傾斜組成層62の上に形成された機能層5においては、第1の実施の形態に係るエピタキシャル基板10の機能層5と同様、圧縮応力が作用してなる。これにより、エピタキシャル基板20は、第1の実施の形態に係るエピタキシャル基板10と同様、残留引張応力が低減されたものとなっており、反りが抑制されてなる。   As a result, in the functional layer 5 formed on the second unit gradient composition layer 62, a compressive stress acts as in the functional layer 5 of the epitaxial substrate 10 according to the first embodiment. As a result, the epitaxial substrate 20 has a reduced residual tensile stress as in the epitaxial substrate 10 according to the first embodiment, and the warpage is suppressed.

また、エピタキシャル基板20は、第1の実施の形態に係るエピタキシャル基板10よりも総膜厚が大きいので、これを用いた電子デバイスにおいては、反りを抑制しつつエピタキシャル基板10を用いた場合よりもさらに高い高耐圧化が実現される。   In addition, since the total thickness of the epitaxial substrate 20 is larger than that of the epitaxial substrate 10 according to the first embodiment, in an electronic device using the epitaxial substrate 20 than when the epitaxial substrate 10 is used while suppressing warpage. Higher breakdown voltage is realized.

<第3の実施の形態>
図6は、本発明の第3の実施の形態に係るエピタキシャル基板30の構成を概略的に示す模式断面図である。
<Third Embodiment>
FIG. 6 is a schematic cross-sectional view schematically showing the configuration of the epitaxial substrate 30 according to the third embodiment of the present invention.

エピタキシャル基板30は、傾斜組成層6と機能層5との間に、第2中間層7を備える点で、第1の実施の形態に係るエピタキシャル基板10と相違する。   The epitaxial substrate 30 is different from the epitaxial substrate 10 according to the first embodiment in that the second intermediate layer 7 is provided between the gradient composition layer 6 and the functional layer 5.

第2中間層7は、AlNにて1nm〜数十nm程度の厚みを有するように形成するのが好適である。   The second intermediate layer 7 is preferably formed of AlN so as to have a thickness of about 1 nm to several tens of nm.

係る構成を有するエピタキシャル基板30においては、傾斜組成層6のGaリッチな境界部分6bの上にAlリッチな第2中間層7が形成されてなることで、両者の界面で組成の不連続があるものの、傾斜組成層6が面内に圧縮応力が作用する態様にて形成されてなるので、第2中間層7は、傾斜組成層6と整合を保って結晶成長してなる。   In the epitaxial substrate 30 having such a configuration, the Al-rich second intermediate layer 7 is formed on the Ga-rich boundary portion 6b of the gradient composition layer 6, so that there is a discontinuity in composition at the interface between the two. However, since the gradient composition layer 6 is formed in such a manner that compressive stress acts in the plane, the second intermediate layer 7 is formed by crystal growth while maintaining alignment with the gradient composition layer 6.

その結果、第2中間層7の上に形成された機能層5においては、第1の実施の形態に係るエピタキシャル基板10と同様、強い圧縮応力が作用してなる。これにより、エピタキシャル基板30は、第1の実施の形態に係るエピタキシャル基板10よりもさらに残留引張応力が低減されたものとなっており、エピタキシャル基板10よりもさらに、反りが抑制されてなる。   As a result, in the functional layer 5 formed on the second intermediate layer 7, a strong compressive stress acts as in the epitaxial substrate 10 according to the first embodiment. As a result, the epitaxial substrate 30 has a lower residual tensile stress than that of the epitaxial substrate 10 according to the first embodiment, and warpage is further suppressed as compared with the epitaxial substrate 10.

<第4の実施の形態>
図7は、本発明の第4の実施の形態に係るエピタキシャル基板40の構成を概略的に示す模式断面図である。
<Fourth embodiment>
FIG. 7 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 40 according to the fourth embodiment of the present invention.

エピタキシャル基板40は、第1中間層4と傾斜組成層6との間に、超格子構造層8を備える点で、第1の実施の形態に係るエピタキシャル基板10と相違する。   The epitaxial substrate 40 is different from the epitaxial substrate 10 according to the first embodiment in that a superlattice structure layer 8 is provided between the first intermediate layer 4 and the graded composition layer 6.

超格子構造層8は、相異なる組成の2種類のIII族窒化物層である第1単位層8aと第2単位層8bとを繰り返し交互に積層することにより形成されてなる。ここで、1つの第1単位層8aと1つの第2単位層8bとの組をペア層とも称する。   The superlattice structure layer 8 is formed by repeatedly laminating first unit layers 8a and second unit layers 8b, which are two types of group III nitride layers having different compositions. Here, a set of one first unit layer 8a and one second unit layer 8b is also referred to as a pair layer.

超格子構造層8は、下地基板1である単結晶シリコンウェハーとIII族窒化物との膨張係数差に起因して第1中間層4の面内方向に生じる歪をさらに緩和し、傾斜組成層6への歪の伝播をより抑制する作用を有している。   The superlattice structure layer 8 further relaxes the strain generated in the in-plane direction of the first intermediate layer 4 due to the difference in expansion coefficient between the single crystal silicon wafer as the base substrate 1 and the group III nitride, and the gradient composition layer 6 has an effect of further suppressing the propagation of strain to 6.

超格子構造層8を備えるエピタキシャル基板40は、第1の実施の形態に係るエピタキシャル基板10に比してエピタキシャル膜の総膜厚が大きいので、エピタキシャル基板10よりもさらに高い耐圧性を有してなる。   The epitaxial substrate 40 including the superlattice structure layer 8 has a higher breakdown voltage than the epitaxial substrate 10 because the total thickness of the epitaxial film is larger than that of the epitaxial substrate 10 according to the first embodiment. Become.

なお、超格子構造層8を介在させたとしても、形成条件が好適に設定されていれば、傾斜組成層6および機能層5の結晶品質は十分良好な程度に(超格子構造層8を有さない場合と同程度に)確保される。   Even when the superlattice structure layer 8 is interposed, the crystal quality of the gradient composition layer 6 and the functional layer 5 is sufficiently good (provided that the superlattice structure layer 8 is present) if the formation conditions are set appropriately. To the same extent as if not).

超格子構造層8は、第1単位層8aをGaNにて数十nm程度の厚みに形成し、第2単位層8bをAlNにて数nm程度の厚みに形成するのが好適な一例である。   The superlattice structure layer 8 is a preferred example in which the first unit layer 8a is formed of GaN to a thickness of about several tens of nm, and the second unit layer 8b is formed of AlN to a thickness of about several nm. .

ペア層の形成を繰り返すことによって、第1中間層4に内在する歪を第1の実施の形態よりもさらに十分に開放させたうえで、傾斜組成層6および機能層5を形成してなることで、エピタキシャル基板40においては、下地基板1とIII族窒化物層群との熱膨張係数の差に起因するクラックや反りの発生がさらに好適に抑制される。換言すれば、超格子構造層8は、エピタキシャル基板10において、傾斜組成層6および機能層5に対する歪の伝播を緩和する歪緩和能を有してなるといえる。また、エピタキシャル基板40は、第1の実施の形態に係るエピタキシャル基板10よりも総膜厚が大きいので、これを用いた電子デバイスにおいては、反りを抑制しつつエピタキシャル基板10を用いた場合よりもさらに高い高耐圧化が実現される。   The gradient composition layer 6 and the functional layer 5 are formed by releasing the strain inherent in the first intermediate layer 4 more sufficiently than in the first embodiment by repeating the formation of the pair layers. Thus, in the epitaxial substrate 40, the occurrence of cracks and warpage due to the difference in thermal expansion coefficient between the base substrate 1 and the group III nitride layer group is further preferably suppressed. In other words, it can be said that the superlattice structure layer 8 has a strain relaxation capability for relaxing the propagation of strain to the gradient composition layer 6 and the functional layer 5 in the epitaxial substrate 10. In addition, since the total thickness of the epitaxial substrate 40 is larger than that of the epitaxial substrate 10 according to the first embodiment, in an electronic device using the epitaxial substrate 40, the epitaxial substrate 10 is used while suppressing warpage. Higher breakdown voltage is realized.

<変形例>
上述の各実施の形態においては、傾斜組成層6は残留ドナーによってn型の導電型を呈するが、その形成時にアクセプタ元素を補償ドーピングすることで、傾斜組成層6が高抵抗化されてなる態様であってもよい。例えば、1×1018/cm〜(1×1020/cm程度のMgをドープするのが好適な一例である。MOCVD法でエピタキシャル基板を形成する場合であれば、Mgのドープは、CpMgバブリングガスを原料ガスとすることで実現される。
<Modification>
In each of the above-described embodiments, the graded composition layer 6 exhibits n-type conductivity depending on the residual donor. A mode in which the graded composition layer 6 is increased in resistance by compensating doping the acceptor element at the time of formation. It may be. For example, it is a preferable example to dope Mg of about 1 × 10 18 / cm 3 to (1 × 10 20 / cm 3. If an epitaxial substrate is formed by MOCVD, Mg doping is This is realized by using Cp 2 Mg bubbling gas as a raw material gas.

傾斜組成層6にアクセプタ元素がドープされたエピタキシャル基板をショットキーバリアダイオードの形成に用いた場合、逆方向リーク電流がより低減される。   When an epitaxial substrate in which the graded composition layer 6 is doped with an acceptor element is used for forming a Schottky barrier diode, the reverse leakage current is further reduced.

また、第1中間層4の形成時にドナー元素をドーピングするようにしてもよい。例えば、1×1016/cm〜1×1017/cm程度のSiをドープするのが好適な一例である。MOCVD法でエピタキシャル基板を形成する場合であれば、Siのドープは、SiHバブリングガスを原料ガスとすることで実現される。 Further, a donor element may be doped when the first intermediate layer 4 is formed. For example, it is a preferable example to dope Si of about 1 × 10 16 / cm 3 to 1 × 10 17 / cm 3 . In the case of forming an epitaxial substrate by MOCVD, Si doping is realized by using SiH 4 bubbling gas as a source gas.

第1中間層4にドナー元素がドープされたエピタキシャル基板をショットキーバリアダイオードの形成に用いた場合、電圧印加時にショットキー電極から拡がる空乏層の端部を傾斜組成層6の内部に留まらせることができる。すなわち、下地基板1への空乏層の伸長(いわゆるパンチスルー)が防止される。これにより、ショットキーバリアダイオードの耐電圧性がより向上する。   When an epitaxial substrate in which the first intermediate layer 4 is doped with a donor element is used to form a Schottky barrier diode, the end of the depletion layer extending from the Schottky electrode is applied to the gradient composition layer 6 when a voltage is applied. Can do. That is, extension of the depletion layer to the base substrate 1 (so-called punch through) is prevented. Thereby, the voltage resistance of the Schottky barrier diode is further improved.

(実施例1、比較例1、および比較例2)
実施例1として、AlGa1−qN(0≦q≦1)なる組成式で表される傾斜組成層6の形成条件を違えた5種のエピタキシャル基板10(試料a−1〜a−5)を作製した。また、比較例1として、傾斜組成層6を備えない2種のエピタキシャル基板(試料b−1〜b−2)を作製した。さらに、比較例2として、傾斜組成層6に代え、同じくAlGa1−qN(0≦q≦1)なる組成式で表されるものの、階段状に組成が変化してなる層(不連続組成層と称する)を設けたほかは、実施例1と同様の手順によって、2種のエピタキシャル基板(試料c−1〜c−2)を作製した。ただし、いずれの試料においても、界面層2の形成は省略した。
(Example 1, Comparative Example 1, and Comparative Example 2)
As Example 1, five types of epitaxial substrates 10 (samples a-1 to a-) having different formation conditions of the gradient composition layer 6 represented by the composition formula of Al q Ga 1-q N (0 ≦ q ≦ 1) were used. 5) was produced. Moreover, as Comparative Example 1, two types of epitaxial substrates (samples b-1 to b-2) not including the gradient composition layer 6 were produced. Further, as Comparative Example 2, a layer whose composition changes in a staircase shape (although not represented by the composition formula Al q Ga 1-q N (0 ≦ q ≦ 1)) instead of the graded composition layer 6 (not shown) Except for providing a continuous composition layer), two types of epitaxial substrates (samples c-1 to c-2) were prepared in the same procedure as in Example 1. However, the formation of the interface layer 2 was omitted in any sample.

第1中間層4までの形成は各試料とも同様の手順で行った。まず、下地基板1として直径が4インチで基板厚みが525μmの(111)面単結晶シリコンウェハー(以下、シリコンウェハー)を用意した。用意したシリコンウェハーに、フッ化水素酸/純水=1/10(体積比)なる組成の希フッ酸による希フッ酸洗浄と硫酸/過酸化水素水=1/1(体積比)なる組成の洗浄液によるSPM洗浄とを施して、ウェハー表面に厚さ数Åの酸化膜が形成された状態とし、これをMOCVD装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、リアクタ内圧力を15kPaとして、基板温度が初期層形成温度である1100℃となるまで加熱した。   The formation up to the first intermediate layer 4 was performed in the same procedure for each sample. First, as the base substrate 1, a (111) plane single crystal silicon wafer (hereinafter referred to as silicon wafer) having a diameter of 4 inches and a substrate thickness of 525 μm was prepared. The prepared silicon wafer was washed with dilute hydrofluoric acid with a composition of hydrofluoric acid / pure water = 1/10 (volume ratio) and sulfuric acid / hydrogen peroxide solution = 1/1 (volume ratio). An SPM cleaning with a cleaning liquid was performed to form an oxide film having a thickness of several millimeters on the wafer surface, which was set in the reactor of the MOCVD apparatus. Next, the reactor was heated to a hydrogen / nitrogen mixed atmosphere, the reactor pressure was set to 15 kPa, and the substrate temperature was heated to 1100 ° C., which is the initial layer formation temperature.

基板温度が1100℃に達すると、リアクタ内にNHガスを導入し、1分間、基板表面をNHガス雰囲気に晒した。 When the substrate temperature reached 1100 ° C., NH 3 gas was introduced into the reactor, and the substrate surface was exposed to an NH 3 gas atmosphere for 1 minute.

その後、TMAバブリングガスを所定の流量比にてリアクタ内に導入し、NHとTMAを反応させることによって表面が三次元的凹凸形状を有する初期層3を形成した。その際、初期層3の成長速度(成膜速度)は20nm/minとし、初期層3の目標平均膜厚は100nmとした。 Thereafter, TMA bubbling gas was introduced into the reactor at a predetermined flow ratio, and NH 3 and TMA were reacted to form an initial layer 3 having a three-dimensional uneven shape on the surface. At that time, the growth rate (deposition rate) of the initial layer 3 was 20 nm / min, and the target average film thickness of the initial layer 3 was 100 nm.

初期層3が形成されると、続いて、基板温度を1100℃とし、リアクタ内圧力を15kPaとして、TMGバブリングガスをリアクタ内にさらに導入し、NHとTMAならびにTMGとの反応により、第1中間層4としてのAl0.3Ga0.7N層を平均膜厚が50nm程度となるように形成した。 When the initial layer 3 is formed, subsequently, the substrate temperature is set to 1100 ° C., the pressure in the reactor is set to 15 kPa, TMG bubbling gas is further introduced into the reactor, and the reaction between NH 3 , TMA, and TMG results in the first An Al 0.3 Ga 0.7 N layer as the intermediate layer 4 was formed so as to have an average film thickness of about 50 nm.

なお、以上の工程までを行った試料についてTEM(透過型電子顕微鏡)およびHAADF(高角散乱電子)像による構造分析を行った結果、初期層3たるAlN層が三次元的な表面凹凸形状を有する態様にて堆積されていることが確認された。また、凸部3aの密度が1×1010/cm程度であり、凸部3aの平均間隔が100nm程度であることが確認された。なお、AlN層のX線ロッキングカーブの半値幅を測定したところ、(0002)面、(10−10)面ともに0.8度(2870sec)程度であった。 In addition, as a result of conducting the structural analysis by the TEM (transmission electron microscope) and HAADF (high angle scattering electron) image about the sample which performed the above process, the AlN layer which is the initial layer 3 has a three-dimensional uneven surface shape. It was confirmed that it was deposited in the mode. The density of the convex portion 3a is that 1 × 10 10 / cm 2 or so, the average interval of the convex portions 3a was confirmed to be about 100 nm. When the half width of the X-ray rocking curve of the AlN layer was measured, it was about 0.8 degrees (2870 sec) for both the (0002) plane and the (10-10) plane.

また、Al0.3Ga0.7N層の転位密度を評価したところ、層全体の平均値としては約1×1011/cm程度(らせん転位は1×1010/cm程度)であったが、Al0.3Ga0.7N層表面においては、1×1010/cm程度(らせん転位は約2×10/cm程度)となっていた。すなわち、多くの転位がAlGaN膜の成長過程において合体、消失していることが確認された。 When the dislocation density of the Al 0.3 Ga 0.7 N layer was evaluated, the average value of the entire layer was about 1 × 10 11 / cm 2 (the screw dislocation was about 1 × 10 10 / cm 2 ). However, on the surface of the Al 0.3 Ga 0.7 N layer, it was about 1 × 10 10 / cm 2 (the screw dislocation was about 2 × 10 9 / cm 2 ). That is, it was confirmed that many dislocations were coalesced and disappeared during the growth process of the AlGaN film.

第1中間層4が形成されると、続いて、実施例1および比較例2に係る試料については、基板温度を1100℃とし、リアクタ内圧力を15kPaとして、傾斜組成層6または不連続組成層を2μmの厚みに形成した。図8に、実施例1および比較例2の各試料についての、傾斜組成層6の厚み方向位置とAlNモル分率との関係、つまりは濃度勾配を示している。なお、図8に示した各試料についてのAlNモル分率は、試料断面をTEMによって観察した際にEDS(エネルギー分散型X線分光分析)スポット分析を行うことによって得た値である。   When the first intermediate layer 4 is formed, for the samples according to Example 1 and Comparative Example 2, the gradient composition layer 6 or the discontinuous composition layer is set by setting the substrate temperature to 1100 ° C. and the reactor pressure to 15 kPa. Was formed to a thickness of 2 μm. FIG. 8 shows the relationship between the position in the thickness direction of the gradient composition layer 6 and the AlN mole fraction, that is, the concentration gradient, for each sample of Example 1 and Comparative Example 2. The AlN mole fraction for each sample shown in FIG. 8 is a value obtained by performing EDS (energy dispersive X-ray spectroscopic analysis) spot analysis when observing the sample cross section with TEM.

図8に示したように、傾斜組成層の第1中間層4との境界部分の組成は、試料a−5を除いてAlNであるようにした。試料a−5のみAl0.8Ga0.2Nとした。一方、機能層5との境界部分の組成はいずれの試料においてもGaNであるようにした。また、試料a−1〜a−5、およびb−1〜b−2の最大組成変化率はそれぞれ、約0.05%/nm、約0.1%/nm、約0.13%/nm、約0.13%/nm、約0.04%/nm、約0.98%/nm、約0.6%/nmである。 As shown in FIG. 8, the composition of the boundary portion between the graded composition layer and the first intermediate layer 4 was AlN except for the sample a-5. Only sample a-5 was Al 0.8 Ga 0.2 N. On the other hand, the composition of the boundary portion with the functional layer 5 was made to be GaN in any sample. The maximum composition change rates of samples a-1 to a-5 and b-1 to b-2 are about 0.05% / nm, about 0.1% / nm, and about 0.13% / nm, respectively. , About 0.13% / nm, about 0.04% / nm, about 0.98% / nm, and about 0.6% / nm.

実施例1および比較例2に係る試料については傾斜組成層6または不連続組成層の形成後、比較例1に係る試料については第1中間層4の形成後直ちに、基板温度を1100℃とし、リアクタ内圧力を30kPaとして、TMGとNHを反応させて機能層5としてのGaN層を形成した。GaN層は、試料b−2のみ800nmの厚みに形成し、他の試料については、1μmの厚みに形成した。これによりエピタキシャル基板が得られた。 For the samples according to Example 1 and Comparative Example 2, the substrate temperature was set to 1100 ° C. immediately after the formation of the gradient composition layer 6 or the discontinuous composition layer, and immediately after the formation of the first intermediate layer 4 for the sample according to Comparative Example 1. The reactor internal pressure was set to 30 kPa, and TMG and NH 3 were reacted to form a GaN layer as the functional layer 5. The GaN layer was formed to a thickness of 800 nm only for sample b-2, and to a thickness of 1 μm for the other samples. As a result, an epitaxial substrate was obtained.

得られたエピタキシャル基板のGaN層について、表面クラックの有無の評価と転位密度の測定とを行った。また、エピタキシャル基板の反り量も測定した。なお、エピタキシャル基板の反り量は、レーザー変位計によって測定した。   The obtained GaN layer of the epitaxial substrate was evaluated for the presence or absence of surface cracks and measured for the dislocation density. The amount of warpage of the epitaxial substrate was also measured. The amount of warpage of the epitaxial substrate was measured with a laser displacement meter.

図9に、得られたエピタキシャル基板におけるエピタキシャル膜の総膜厚と、上記の評価の結果を一覧にして示す。図9に示すように、試料b−1およびc−1においてはGaN層の表面(つまりはエピタキシャル膜の表面)にクラックが観察されたが、傾斜組成層6を備えた試料a−1〜a−5においては、クラックは観察されなかった。また、傾斜組成層6を備えた試料a−1〜a−5の方が、これを備えない試料b−1、b−2、c−1、c−2よりも、反りが小さかった。係る結果は、傾斜組成層6を設けることが、エピタキシャル基板のクラック抑制と反り低減に効果的であることを指し示している。   FIG. 9 shows a list of the total thickness of the epitaxial films in the obtained epitaxial substrate and the results of the above evaluation. As shown in FIG. 9, in samples b-1 and c-1, cracks were observed on the surface of the GaN layer (that is, the surface of the epitaxial film), but samples a-1 to a with the gradient composition layer 6 were observed. In -5, no crack was observed. Further, the samples a-1 to a-5 provided with the gradient composition layer 6 were less warped than the samples b-1, b-2, c-1, and c-2 not provided with this. This result indicates that the provision of the gradient composition layer 6 is effective for suppressing cracks and reducing warpage of the epitaxial substrate.

なお、比較例1と比較例2とをみると、クラックの発生した試料の方が、クラックが発生していない試料よりも反りが小さいが、これは、クラックの発生によって応力がある程度解放されたためであると解される。   In Comparative Example 1 and Comparative Example 2, the sample in which the crack was generated had a smaller warp than the sample in which no crack was generated. This is because the stress was released to some extent by the generation of the crack. It is understood that.

GaN層の転位密度についてみると、傾斜組成層6を備えた試料a−1〜a−5では1×10/cm程度であり、傾斜組成層6を備えない試料b−1、b−2、c−1、c−2の1/4〜1/5程度の小さい値が得られている。この結果は、傾斜組成層6を設けることが、エピタキシャル膜の低転位化に効果的であることを指し示している。 The dislocation density of the GaN layer is about 1 × 10 9 / cm 2 in the samples a-1 to a-5 including the gradient composition layer 6, and the samples b-1 and b− not including the gradient composition layer 6 are used. A small value of about 1/4 to 1/5 of 2, c-1, and c-2 is obtained. This result indicates that providing the graded composition layer 6 is effective in reducing the dislocation of the epitaxial film.

次に、GaN層にクラックが生じていた試料b−1、c−1を除き、それぞれのエピタキシャル基板にフォトリソグラフィープロセスによりGaN層の上にアノード電極としてPt電極を形成するとともにカソード電極としてTi/Alオーミック電極を形成して、電極間隔10μmの同心円型ショットキーバリアダイオードを得た。係るショットキーバリアダイオードについて、シリコンウェハーとカソード電極とをともに接地した状態で、逆方向電流−電圧特性として、印加電圧100V時のリーク電流と、ダイオード素子が破壊に至る電圧である耐電圧とを評価した。これらの評価結果も併せて図9に示している。   Next, except for samples b-1 and c-1 in which cracks were generated in the GaN layer, a Pt electrode was formed as an anode electrode on the GaN layer on each epitaxial substrate by a photolithography process, and Ti / An Al ohmic electrode was formed to obtain a concentric Schottky barrier diode with an electrode spacing of 10 μm. With respect to such a Schottky barrier diode, with the silicon wafer and the cathode electrode both grounded, the reverse current-voltage characteristics include a leakage current at an applied voltage of 100 V and a withstand voltage that is a voltage that causes the diode element to break down. evaluated. These evaluation results are also shown in FIG.

図9に示すように、傾斜組成層6を備える試料a−1〜試料a−5のリーク電流は、比較例2に係る試料c−2の1/100程度であった。これは、上述したエピタキシャル膜の低転位化の効果であるといえる。   As shown in FIG. 9, the leakage currents of Sample a-1 to Sample a-5 including the graded composition layer 6 were about 1/100 that of Sample c-2 according to Comparative Example 2. This can be said to be an effect of lowering the dislocation of the epitaxial film described above.

また、耐電圧についてみれば、傾斜組成層6を備える試料a−1〜試料a−5においては、900V以上という高い耐電圧が得られたのに対し、総膜厚が同じであるものの傾斜組成層6ではなく不連続組成層を備える比較例2に係る試料c−2の耐電圧は620Vに留まっていた。また、総膜厚が小さい比較例1に係る試料b−2の耐電圧の値は、さらに小さい180Vであった。係る結果は、単に総膜厚を大きくするだけではなく、耐圧保持機能を有する傾斜組成層6により厚膜化を図ることが、高耐電圧化に効果的であることを示している。   In terms of the withstand voltage, the samples a-1 to a-5 including the graded composition layer 6 have a high withstand voltage of 900 V or higher, while the total composition is the same. The withstand voltage of the sample c-2 according to the comparative example 2 including the discontinuous composition layer instead of the layer 6 remained at 620V. Moreover, the withstand voltage value of Sample b-2 according to Comparative Example 1 having a small total film thickness was 180 V, which is even smaller. The results show that it is effective to increase the withstand voltage by increasing the thickness with the graded composition layer 6 having a withstand voltage holding function as well as simply increasing the total film thickness.

以上に示した実施例1、比較例1、および比較例2の対比より、傾斜組成層を備えるエピタキシャル基板を用いることが、リーク電流の低減および高耐電圧化という、ショットキーバリアダイオードの逆方向特性の向上に効果があるといえる。   From the comparison of Example 1, Comparative Example 1 and Comparative Example 2 described above, the use of an epitaxial substrate having a graded composition layer reduces the leakage current and increases the withstand voltage, which is the reverse direction of the Schottky barrier diode. It can be said that it is effective in improving the characteristics.

(実施例2)
傾斜組成層6と機能層5としてのGaN層の膜厚を種々に違えたほかは、実施例1と同様の手順で10種のエピタキシャル基板(試料d−1〜d−10)を作製した。なお、傾斜組成層6における組成変化率は実施例1の試料a−1と同じ約0.05%/nmとなるようにした。また、試料d−1〜d−7については、傾斜組成層6と機能層5の膜厚が(1)式の関係をみたすようにした。
(Example 2)
Ten types of epitaxial substrates (samples d-1 to d-10) were prepared in the same procedure as in Example 1, except that the thicknesses of the GaN layers as the gradient composition layer 6 and the functional layer 5 were variously changed. The composition change rate in the gradient composition layer 6 was set to about 0.05% / nm, which is the same as that of the sample a-1 in Example 1. For samples d-1 to d-7, the thicknesses of the gradient composition layer 6 and the functional layer 5 satisfy the relationship of the formula (1).

得られたエピタキシャル基板のGaN層について、表面クラックの有無の評価と転位密度の測定とを行った。また、エピタキシャル基板の反り量も測定した。   The obtained GaN layer of the epitaxial substrate was evaluated for the presence or absence of surface cracks and measured for the dislocation density. The amount of warpage of the epitaxial substrate was also measured.

さらに、表面にクラックの発生しなかったものについては、やはり実施例1と同様に、同心円型ショットキーバリアダイオードを作製した。係るショットキーバリアダイオードについて、実施例1と同様に印加電圧100V時のリーク電流と耐電圧とを評価した。   Further, for those in which no cracks occurred on the surface, concentric Schottky barrier diodes were produced in the same manner as in Example 1. For such a Schottky barrier diode, the leakage current and the withstand voltage at an applied voltage of 100 V were evaluated in the same manner as in Example 1.

図10は、各試料についての、傾斜組成層6の膜厚、機能層の膜厚、およびエピタキシャル膜の総膜厚と、上記の各評価結果とを、一覧にして示す図である。なお、図10においては、試料a−1についての値も併記している。   FIG. 10 is a table showing a list of the film thickness of the gradient composition layer 6, the film thickness of the functional layer, the total film thickness of the epitaxial film, and the evaluation results for each sample. In FIG. 10, values for the sample a-1 are also shown.

図10に示すように、(1)式をみたす試料d−1〜d−7においては、クラックが発生しなかったが、(1)式をみたさない試料d−8〜d−10にはクラックが発生していた。   As shown in FIG. 10, cracks did not occur in the samples d-1 to d-7 satisfying the equation (1), but cracks were not generated in the samples d-8 to d-10 not satisfying the equation (1). Had occurred.

一方、エピタキシャル基板の反り量は、最も値が大きい試料d−1でも比較例1より小さく、概ね実施例1と同等あるいはそれ以下であった。係る結果も、実施例1と同様、傾斜組成層6を設けることでエピタキシャル基板の反りが抑制されることを指し示している。   On the other hand, the amount of warpage of the epitaxial substrate was smaller than that of Comparative Example 1 even in the sample d-1 having the largest value, and was almost equal to or less than that of Example 1. This result also indicates that the warpage of the epitaxial substrate is suppressed by providing the gradient composition layer 6, as in Example 1.

GaN層の転位密度については、傾斜組成層6の厚みによって差異があり、傾斜組成層6の厚みが1μm以上である試料d−1〜d−5およびd−8〜d−10は当該厚みが1μm未満の試料d−6〜d−7よりも転位密度が小さかった。これは、傾斜組成層6を厚く形成するほど、傾斜組成層6さらにはGaN層に伝播した転位が消失することを示す結果である。また、これに対応して、試料d−1〜d−5は試料d−6〜d−7よりもショットキーバリアダイオードにおけるリーク電流の値が小さかった。以上の結果は、(1)式をみたし、かつ、傾斜組成層6を1μm以上の厚みに形成することで、エピタキシャル膜の低転位化と、ショットキーバリアダイオードにおけるリーク電流の抑制が実現されることを示している。   The dislocation density of the GaN layer varies depending on the thickness of the gradient composition layer 6, and samples d-1 to d-5 and d-8 to d-10 in which the thickness of the gradient composition layer 6 is 1 μm or more have the thickness. The dislocation density was smaller than those of samples d-6 to d-7 of less than 1 μm. This is a result showing that dislocations propagated to the gradient composition layer 6 and further to the GaN layer disappear as the gradient composition layer 6 is formed thicker. Correspondingly, Samples d-1 to d-5 had smaller leakage current values in the Schottky barrier diodes than Samples d-6 to d-7. The above results are based on Equation (1) and by forming the graded composition layer 6 to a thickness of 1 μm or more, low dislocation of the epitaxial film and suppression of leakage current in the Schottky barrier diode are realized. Which indicates that.

さらに、図10からは、(1)式をみたしかつ傾斜組成層の厚みを4μm以上とすることで、1300V以上という、実施例1よりもさらに高い耐電圧が実現されることがわかる。   Furthermore, it can be seen from FIG. 10 that, by satisfying the formula (1) and setting the thickness of the gradient composition layer to 4 μm or more, a higher withstand voltage of 1300 V or higher than that of Example 1 is realized.

(比較例3)
比較例3として、下地基板にSiCウェハーを用いたエピタキシャル基板を作製した。
(Comparative Example 3)
As Comparative Example 3, an epitaxial substrate using a SiC wafer as a base substrate was produced.

具体的には、まず、下地基板として(111)面のn型導電性である4インチ径単結晶6H−SiCウェハーを用意した。用意したSiC基板をMOCVD装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、リアクタ圧力を15kPaとし、基板温度がバッファ層形成温度である1100℃となるまでSiCウェハーを加熱した。   Specifically, first, a 4-inch single crystal 6H—SiC wafer having n-type conductivity of (111) plane was prepared as a base substrate. The prepared SiC substrate was set in the reactor of the MOCVD apparatus. Next, the SiC wafer was heated until the inside of the reactor was a hydrogen / nitrogen mixed atmosphere, the reactor pressure was 15 kPa, and the substrate temperature was 1100 ° C., which is the buffer layer formation temperature.

基板温度が1100℃に達すると、リアクタ内にNHガスとTMAバブリングガスを導入し、いわゆるバッファ層として、厚さ200nm程度のAlN層を形成した。 When the substrate temperature reached 1100 ° C., NH 3 gas and TMA bubbling gas were introduced into the reactor, and an AlN layer having a thickness of about 200 nm was formed as a so-called buffer layer.

AlNからなるバッファ層が形成されると、次いで基板温度を1100℃とし、リアクタ内圧力を30kPaとして、TMGとNHを反応させて機能層に相当するGaN層を3μmの厚さで形成した。これによりエピタキシャル基板が得られた。エピタキシャル基板にクラックは確認されなかった。作製したエピタキシャル基板の総膜厚は、3.2μmであった。 When the buffer layer made of AlN was formed, the substrate temperature was set to 1100 ° C., the reactor internal pressure was set to 30 kPa, and TMG and NH 3 were reacted to form a GaN layer corresponding to the functional layer with a thickness of 3 μm. As a result, an epitaxial substrate was obtained. No cracks were confirmed on the epitaxial substrate. The total film thickness of the produced epitaxial substrate was 3.2 μm.

続いて、得られたエピタキシャル基板を用いて、実施例1と同様の手順にてショットキーバリアダイオード素子を作製し、そのリーク電流と耐電圧とを測定した。その結果、印加電圧100V時の逆方向リーク電流は1×10−6A/cmであり、耐電圧は885Vであった。 Subsequently, using the obtained epitaxial substrate, a Schottky barrier diode element was produced in the same procedure as in Example 1, and the leakage current and withstand voltage were measured. As a result, the reverse leakage current at an applied voltage of 100 V was 1 × 10 −6 A / cm 2 , and the withstand voltage was 885 V.

(比較例3と実施例1との対比)
図9に示した実施例1に係るエピタキシャル基板の評価結果と上述した比較例3に係るエピタキシャル基板の評価結果とを対比すると、実施例1に係るエピタキシャル基板が、比較例3に係るエピタキシャル基板と同等あるいはそれ以上の特性を有していることが明らかである。特に、両者の総膜厚はほぼ同程度であるのに関わらず、実施例1に係るエピタキシャル基板を用いたショットキーバリアダイオードにおいては、より高い耐電圧が得られている。係る結果は、SiCウェハーよりも安価なSiウェハーを用いて、より特性の優れたエピタキシャル基板を提供することができることを示している。
(Comparison between Comparative Example 3 and Example 1)
When comparing the evaluation result of the epitaxial substrate according to Example 1 shown in FIG. 9 with the evaluation result of the epitaxial substrate according to Comparative Example 3 described above, the epitaxial substrate according to Example 1 is different from the epitaxial substrate according to Comparative Example 3 as follows. It is clear that they have equivalent or better characteristics. In particular, the Schottky barrier diode using the epitaxial substrate according to Example 1 has a higher withstand voltage despite the fact that the total film thickness of the both is substantially the same. This result shows that an epitaxial substrate with better characteristics can be provided by using a Si wafer that is cheaper than a SiC wafer.

実施例1においては、傾斜組成層6を、その直上に形成されるGaNからなる機能層よりもバンドギャップが大きく、絶縁破壊強度の高いAlGa1−qNなるIII族窒化物によって形成しているので、エピタキシャル膜の総膜厚の差異がほとんどないにもかかわらず耐電圧に大きな差異が生じているということは、傾斜組成層6それ自体の耐圧保持機能が高耐圧化に寄与していることを指し示すものといえる。 In Example 1, the graded composition layer 6 is formed of a group III nitride of Al q Ga 1-q N having a larger band gap and higher dielectric breakdown strength than the functional layer made of GaN formed immediately above. Therefore, the fact that there is a large difference in the withstand voltage even though there is almost no difference in the total film thickness of the epitaxial film means that the withstand voltage holding function of the graded composition layer 6 itself contributes to the high withstand voltage. It can be said that it points to being.

(実施例3および比較例4)
実施例3として、GaN層の形成までは実施例1の試料a−1と同様に行い、続いて、基板温度を1100℃、リアクタ内圧力を10kPaとして、TMA、TMG、NHをリアクタ内に導入し、障壁層としてのAl0.2Ga0.8N層を25nmの厚みに形成した。
(Example 3 and Comparative Example 4)
As Example 3, until the formation of the GaN layer, it was performed in the same manner as the sample a-1 of Example 1, and then TMA, TMG, and NH 3 were placed in the reactor at a substrate temperature of 1100 ° C. and a reactor pressure of 10 kPa. Then, an Al 0.2 Ga 0.8 N layer as a barrier layer was formed to a thickness of 25 nm.

また、比較例4として、GaN層の形成までを比較例3と同様に行い、続いて、基板温度を1100℃、リアクタ内圧力を10kPaとして、TMA、TMG、NHをリアクタ内に導入し、障壁層としてのAl0.2Ga0.8N層を25nmの厚みに形成した。 Further, as Comparative Example 4, the process up to the formation of the GaN layer was performed in the same manner as in Comparative Example 3, and subsequently, TMA, TMG, and NH 3 were introduced into the reactor at a substrate temperature of 1100 ° C. and a reactor pressure of 10 kPa. An Al 0.2 Ga 0.8 N layer as a barrier layer was formed to a thickness of 25 nm.

以上の手順により作製されたそれぞれのエピタキシャル基板のAlGaN/GaN積層構造について、電子移動度と2次元電子密度を測定したところ、いずれも、エピタキシャル基板の電子移動度は約1500cm/Vsであり、2次元電子密度は約1×1013/cmであった。この結果は、下地基板にSiウェハーを用いた実施例3に係るエピタキシャル基板は、下地基板にSiCウェハーを用いた比較例4に係るエピタキシャル基板と同等の特性を有することを指し示している。 When the electron mobility and the two-dimensional electron density were measured for the AlGaN / GaN laminated structure of each epitaxial substrate manufactured by the above procedure, the electron mobility of the epitaxial substrate was about 1500 cm 2 / Vs in both cases. The two-dimensional electron density was about 1 × 10 13 / cm 2 . This result indicates that the epitaxial substrate according to Example 3 using the Si wafer as the base substrate has the same characteristics as the epitaxial substrate according to Comparative Example 4 using the SiC wafer as the base substrate.

(実施例4)
実施例4として、単位体積あたりのMg濃度が1018/cm程度となるように、傾斜組成層6の形成中にCpMgのバブリングガスを導入したこと以外は、実施例1の試料a−1と同様にエピタキシャル基板を作製した。さらには、実施例1と同様にショットキーバリアダイオードを作製した。
(Example 4)
As Example 4, the sample a of Example 1 was used except that a bubbling gas of Cp 2 Mg was introduced during the formation of the gradient composition layer 6 so that the Mg concentration per unit volume was about 10 18 / cm 3. The epitaxial substrate was produced similarly to -1. Further, a Schottky barrier diode was produced in the same manner as in Example 1.

作製したショットキーバリアダイオード素子の逆方向特性を評価したところ、耐電圧は実施例1の各試料と同程度の975Vであったが、逆方向リーク電流は試料a−1よりもさらに少ない2×10−7A/cmという値が得られた。この結果は、Mgのドープが、残留ドナーによりn型伝導層を示す傾斜組成層を高比抵抗化させる効果があることを示すものといえる。 When the reverse direction characteristics of the manufactured Schottky barrier diode element were evaluated, the withstand voltage was 975 V, which was about the same as that of each sample of Example 1, but the reverse leakage current was 2 × smaller than that of the sample a-1. A value of 10 −7 A / cm 2 was obtained. This result can be said to indicate that Mg doping has an effect of increasing the specific resistance of the gradient composition layer showing the n-type conductive layer by the residual donor.

(実施例5)
実施例5として、第1中間層としてのAl0.3Ga0.7N層における単位体積あたりのSi濃度が、7×1016/cm程度となるように、Al0.3Ga0.7N層の形成中にSiHガスを導入したこと以外は、実施例1の試料a−1と同様にエピタキシャル基板を作製した。さらには、実施例1と同様にショットキーバリアダイオードを作製した。
(Example 5)
As Example 5, as Si concentration per unit volume in the Al 0.3 Ga 0.7 N layer as a first intermediate layer, a 7 × 10 16 / cm 3 approximately, Al 0.3 Ga 0. An epitaxial substrate was produced in the same manner as the sample a-1 in Example 1 except that SiH 4 gas was introduced during the formation of the 7 N layer. Further, a Schottky barrier diode was produced in the same manner as in Example 1.

作製したショットキーバリアダイオード素子の逆方向特性を評価したところ、逆方向リーク電流は実施例1と同等程度の1×10−6A/cmであったが、耐電圧は、実施例1よりも高い1025Vという値が得られた。この結果は、第1中間層にドナー元素をドーピングすることが、電圧印加時にショットキー電極から拡がる空乏層のSi下地基板へのパンチスルーを防止し、n型の導電型を呈する傾斜組成層の内部に空乏層端を留めるという効果があることを示している。 When the reverse characteristics of the manufactured Schottky barrier diode element were evaluated, the reverse leakage current was 1 × 10 −6 A / cm 2 which was comparable to that in Example 1, but the withstand voltage was higher than that in Example 1. A value of 1025 V was also obtained. This result shows that doping the first intermediate layer with a donor element prevents punch-through of the depletion layer extending from the Schottky electrode when a voltage is applied to the Si base substrate, and the gradient composition layer exhibiting an n-type conductivity type. It shows that there is an effect of keeping the edge of the depletion layer inside.

(実施例6)
実施例6においては、第2の実施の形態に係るエピタキシャル基板を作製した。具体的には、傾斜組成層6の形成を実施例1の試料a−1と同様に2回繰り返した後、その上に実施例1と同様に、機能層としてのGaN層を1μmの厚みに形成した。得られたエピタキシャル基板の総膜厚は、5.15μmであった。
(Example 6)
In Example 6, an epitaxial substrate according to the second embodiment was produced. Specifically, after the formation of the gradient composition layer 6 was repeated twice in the same manner as the sample a-1 in Example 1, a GaN layer as a functional layer was formed thereon with a thickness of 1 μm, as in Example 1. Formed. The total film thickness of the obtained epitaxial substrate was 5.15 μm.

得られたエピタキシャル基板に対し、実施例1と同様に、表面クラックの有無の評価と転位密度の測定とを行った。また、エピタキシャル基板の反り量も測定した。その結果、クラックは観測されなかった。反り量は67μmであり、比較例1よりは小さい値が得られていた。また、GaN層の転位密度は1×10/cmであった。 Similar to Example 1, the obtained epitaxial substrate was evaluated for the presence or absence of surface cracks and measured for the dislocation density. The amount of warpage of the epitaxial substrate was also measured. As a result, no cracks were observed. The amount of warpage was 67 μm, and a value smaller than that of Comparative Example 1 was obtained. The dislocation density of the GaN layer was 1 × 10 9 / cm 2 .

さらに、実施例1と同様の手順でショットキーバリアダイオードを作製し、そのリーク電流と耐電圧とを測定した。その結果、印加電圧100V時の逆方向リーク電流は1×10−6A/cmと実施例1と同程度であったが、耐電圧は、実施例1に係るエピタキシャル基板に比して高い、1660Vという値が得られた。係る結果は、複数の傾斜組成層6を積層形成することにより、ウェハーの反りを抑制しつつ総膜厚を増加させることができ、これによって耐電圧を大幅に向上させることができることを示している。 Further, a Schottky barrier diode was produced in the same procedure as in Example 1, and the leakage current and withstand voltage were measured. As a result, the reverse leakage current at an applied voltage of 100 V was 1 × 10 −6 A / cm 2 , which was similar to that in Example 1, but the withstand voltage was higher than that of the epitaxial substrate according to Example 1. A value of 1660V was obtained. The results show that by forming a plurality of graded composition layers 6, it is possible to increase the total film thickness while suppressing the warpage of the wafer, thereby greatly improving the withstand voltage. .

(実施例7)
実施例7においては、第3の実施の形態に係るエピタキシャル基板として、第2中間層7としてのAlN層の厚みが異なる3種のエピタキシャル基板を作製した。AlN層の目標膜厚はそれぞれ、5、10、20nmとした。具体的には、傾斜組成層6の形成までは実施例1と同様に行い、続いて、目標膜厚のAlN層を形成した後、その上に機能層としてのGaN層を1μmの厚みに形成した。作製したエピタキシャル基板の総膜厚は、3.15μm前後であった。
(Example 7)
In Example 7, three types of epitaxial substrates having different thicknesses of the AlN layer as the second intermediate layer 7 were produced as the epitaxial substrates according to the third embodiment. The target film thickness of the AlN layer was set to 5, 10, and 20 nm, respectively. Specifically, the process up to the formation of the gradient composition layer 6 is performed in the same manner as in Example 1. Subsequently, an AlN layer having a target film thickness is formed, and then a GaN layer as a functional layer is formed thereon with a thickness of 1 μm. did. The total thickness of the produced epitaxial substrate was around 3.15 μm.

得られた3種のエピタキシャル基板のGaN層について、実施例1と同様に、表面クラックの有無の評価と転位密度の測定とを行った。また、エピタキシャル基板の反り量も測定した。その結果、3種のエピタキシャル基板のいずれにもクラックは観測されなかった。また、反り量は各々42、43、42μmと、第2中間層7の厚みによらずほぼ同様であったが、いずれも実施例1よりも値は小さかった。GaN層の転位密度はいずれも1×10/cmであり、実施例1と同程度であった。 For the GaN layers of the obtained three types of epitaxial substrates, evaluation of the presence or absence of surface cracks and measurement of dislocation density were performed in the same manner as in Example 1. The amount of warpage of the epitaxial substrate was also measured. As a result, no cracks were observed in any of the three types of epitaxial substrates. Further, the amounts of warpage were 42, 43, and 42 μm, respectively, which were substantially the same regardless of the thickness of the second intermediate layer 7, but all values were smaller than in Example 1. The dislocation density of the GaN layer was 1 × 10 9 / cm 2 , which was almost the same as in Example 1.

続いて、得られたエピタキシャル基板を用いて、実施例1と同様の手順にてショットキーバリアダイオード素子を作製し、そのリーク電流と耐電圧とを測定した。   Subsequently, using the obtained epitaxial substrate, a Schottky barrier diode element was produced in the same procedure as in Example 1, and the leakage current and withstand voltage were measured.

その結果、印加電圧100V時の逆方向リーク電流は、いずれの試料についても実施例1と同程度の1×10−6A/cmであった。また、耐電圧も、それぞれ980V、975V、977Vと、第2中間層の厚みによらず実施例1とほぼ同程度であった。係る結果は、傾斜組成層と機能層の間に第2中間層を挿入することで、特性を変動させることなくエピタキシャル基板の反りをさらに抑制することができることを示している。 As a result, the reverse leakage current at an applied voltage of 100 V was 1 × 10 −6 A / cm 2 which was the same as that in Example 1 for any sample. The withstand voltages were 980 V, 975 V, and 977 V, respectively, which were almost the same as those in Example 1 regardless of the thickness of the second intermediate layer. The result shows that the warpage of the epitaxial substrate can be further suppressed without changing the characteristics by inserting the second intermediate layer between the gradient composition layer and the functional layer.

(実施例8)
実施例8においては、第4の実施の形態に係るエピタキシャル基板を作製した。具体的には、第1中間層4の形成までは実施例1と同様に行った後、続いて、第1単位層8aをGaN層とし、第2単位層8bをAlN層とするペア層を40周期分形成することにより、超格子構造層8を形成した。その際、AlN層の目標膜厚を5nm、GaN層の目標膜厚を20nmとした。得られた超格子構造層の厚みは、1μmであった。係る周期構造層の上に、傾斜組成層6と機能層5としてのGaN層とを実施例1の試料a−1と同様に形成した。得られたエピタキシャル基板の総膜厚は、4.15μmであった。
(Example 8)
In Example 8, an epitaxial substrate according to the fourth embodiment was produced. Specifically, after the first intermediate layer 4 is formed in the same manner as in Example 1, a pair layer in which the first unit layer 8a is a GaN layer and the second unit layer 8b is an AlN layer is subsequently formed. The superlattice structure layer 8 was formed by forming 40 periods. At that time, the target film thickness of the AlN layer was 5 nm, and the target film thickness of the GaN layer was 20 nm. The thickness of the obtained superlattice structure layer was 1 μm. On the periodic structure layer, a gradient composition layer 6 and a GaN layer as the functional layer 5 were formed in the same manner as the sample a-1 of Example 1. The total film thickness of the obtained epitaxial substrate was 4.15 μm.

得られたエピタキシャル基板のGaN層について、実施例1と同様に、表面クラックの有無の評価と転位密度の測定とを行った。また、エピタキシャル基板の反り量も測定した。その結果、クラックは観測されなかった。エピタキシャル基板の反り量は62μmであり、比較例1よりは小さい値が得られていた。また、GaN層の転位密度は1×10/cmであった。 The GaN layer of the obtained epitaxial substrate was evaluated for the presence or absence of surface cracks and the measurement of dislocation density in the same manner as in Example 1. The amount of warpage of the epitaxial substrate was also measured. As a result, no cracks were observed. The amount of warpage of the epitaxial substrate was 62 μm, and a value smaller than that of Comparative Example 1 was obtained. The dislocation density of the GaN layer was 1 × 10 9 / cm 2 .

続いて、得られたエピタキシャル基板を用いて、実施例1と同様の手順にてショットキーバリアダイオード素子を作製し、そのリーク電流と耐電圧とを測定した。その結果、印加電圧100V時の逆方向リーク電流は1×10−6A/cmと実施例1と同程度であったが、耐電圧は、実施例1に係るエピタキシャル基板に比して高い、1180Vであった。係る結果は、超格子構造層を形成することにより、ウェハーの反りを抑制しつつ総膜厚を増加させることができ、これによって耐電圧を大幅に向上させることができることを示している。 Subsequently, using the obtained epitaxial substrate, a Schottky barrier diode element was produced in the same procedure as in Example 1, and the leakage current and withstand voltage were measured. As a result, the reverse leakage current at an applied voltage of 100 V was 1 × 10 −6 A / cm 2 , which was similar to that in Example 1, but the withstand voltage was higher than that of the epitaxial substrate according to Example 1. 1180V. Such a result shows that by forming the superlattice structure layer, the total film thickness can be increased while suppressing the warpage of the wafer, whereby the withstand voltage can be greatly improved.

1 下地基板
2 界面層
3 初期層
3a 凸部
4 第1中間層
5 機能層
5a チャネル層
5b スペーサ層
5c 障壁層
6 傾斜組成層
6a (傾斜組成層6の中間層4との)境界部分
6b (傾斜組成層6の機能層5との)境界部分
7 第2中間層
8 超格子構造層
8a 第1単位層
8b 第2単位層
10、20、30、40 エピタキシャル基板
DESCRIPTION OF SYMBOLS 1 Base substrate 2 Interface layer 3 Initial layer 3a Convex part 4 1st intermediate | middle layer 5 Functional layer 5a Channel layer 5b Spacer layer 5c Barrier layer 6 Gradient composition layer 6a Boundary part 6b (with the intermediate layer 4 of the gradient composition layer 6) Boundary portion of gradient composition layer 6 with functional layer 5 7 Second intermediate layer 8 Superlattice structure layer 8a First unit layer 8b Second unit layer 10, 20, 30, 40 Epitaxial substrate

Claims (31)

(111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行となるようにIII族窒化物層群を形成してなる、半導体素子用のエピタキシャル基板であって、
前記下地基板の上に形成された、AlNからなる第1のIII族窒化物層と、
前記第1のIII族窒化物層の上に形成され、AlGa1−pN(0≦p<1)からなる第2のIII族窒化物層と、
前記第2のIII族窒化物層の上にエピタキシャル形成され、AlGa1−qN(0≦q≦1)なる組成式で表される第3のIII族窒化物層と、
前記第3のIII族窒化物層の上にエピタキシャル形成された少なくとも1つの第4のIII族窒化物層と、
を備え、
前記第1のIII族窒化物層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される、平均膜厚が40nm以上200nm以下の多結晶欠陥含有性層であり、
前記第1のIII族窒化物層と前記第2のIII族窒化物層との界面が3次元的凹凸面であり、
前記界面においては、AlNの(10−11)面もしくは(10−12)面が側壁を成す前記第1のIII族窒化物層の凸部が、5×10/cm以上5×1010/cm以下の密度および45nm以上140nm以下の平均間隔にて存在しており、
前記第3のIII族窒化物層が、前記第2のIII族窒化物層との第1の境界部分から前記第4のIII族窒化物層との第2の境界部分に向かうにつれてIII族元素中のAlの存在比率が連続的に小さくなる傾斜組成層として形成されてなる、
ことを特徴とする半導体素子用エピタキシャル基板。
A semiconductor element formed by forming a group III nitride layer group on a base substrate made of single crystal silicon of (111) orientation so that the (0001) crystal plane is substantially parallel to the substrate surface of the base substrate An epitaxial substrate for
A first group III nitride layer made of AlN formed on the base substrate;
A second group III nitride layer formed on the first group III nitride layer and made of Al p Ga 1-p N (0 ≦ p <1);
A third group III nitride layer epitaxially formed on the second group III nitride layer and represented by a composition formula of Al q Ga 1-q N (0 ≦ q ≦ 1);
At least one fourth group III nitride layer epitaxially formed on the third group III nitride layer;
With
The first group III nitride layer is composed of at least one of columnar or granular crystals or domains, and is a polycrystalline defect-containing layer having an average film thickness of 40 nm or more and 200 nm or less,
An interface between the first group III nitride layer and the second group III nitride layer is a three-dimensional uneven surface;
At the interface, the convex portion of the first group III nitride layer in which the (10-11) plane or the (10-12) plane of AlN forms a side wall is 5 × 10 9 / cm 2 or more and 5 × 10 10. / Cm 2 or less and an average interval of 45 nm or more and 140 nm or less,
The group III element as the third group III nitride layer moves from the first boundary part with the second group III nitride layer toward the second boundary part with the fourth group III nitride layer It is formed as a gradient composition layer in which the abundance ratio of Al is continuously reduced,
An epitaxial substrate for a semiconductor device, characterized in that:
請求項1に記載の半導体素子用エピタキシャル基板であって、
前記第3のIII族窒化物層におけるAlの存在比率の変化率が0.13%/nm以下であることを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to claim 1,
An epitaxial substrate for a semiconductor element, wherein the rate of change of the Al abundance ratio in the third group III nitride layer is 0.13% / nm or less.
請求項1または請求項2に記載の半導体素子用エピタキシャル基板であって、
前記第3のIII族窒化物層の厚みをt1(nm)とし前記第4のIII族窒化物の厚みをt2(nm)とするとき、
t2≦40e0.0017t1
であることを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to claim 1 or 2, wherein
When the thickness of the third group III nitride layer is t1 (nm) and the thickness of the fourth group III nitride is t2 (nm),
t2 ≦ 40e 0.0017t1
An epitaxial substrate for a semiconductor device, characterized in that:
請求項1ないし請求項3のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記第3のIII族窒化物層の厚みが1μm以上3μm以下であることを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 3,
An epitaxial substrate for a semiconductor device, wherein a thickness of the third group III nitride layer is 1 μm or more and 3 μm or less.
請求項1ないし請求項4のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記第4のIII族窒化物層が、前記第3のIII族窒化物層と隣接する層としてGaNからなる層を備え、
前記第3のIII族窒化物層の前記第2の境界部分がGaNからなる、
ことを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 4,
The fourth group III nitride layer includes a layer made of GaN as a layer adjacent to the third group III nitride layer;
The second boundary portion of the third group III nitride layer is made of GaN;
An epitaxial substrate for a semiconductor device, characterized in that:
請求項1ないし請求項5のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記第3のIII族窒化物層の前記第1の境界部分においてq=qaとするとき、0.8≦qa≦1である、
ことを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 5,
When q = qa at the first boundary portion of the third group III nitride layer, 0.8 ≦ qa ≦ 1;
An epitaxial substrate for a semiconductor device, characterized in that:
請求項6に記載の半導体素子用エピタキシャル基板であって、
前記第3のIII族窒化物層の前記第1の境界部分がAlNからなる、
ことを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to claim 6,
The first boundary portion of the third group III nitride layer is made of AlN;
An epitaxial substrate for a semiconductor device, characterized in that:
請求項1ないし請求項7のいずれかに記載の半導体素子用エピタキシャル基板であって、
複数の前記第3のIII族窒化物層が積層形成されてなる、
ことを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 7,
A plurality of the third group III nitride layers are laminated.
An epitaxial substrate for a semiconductor device, characterized in that:
請求項1ないし請求項7のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記第3のIII族窒化物層と前記第4のIII族窒化物層との間に、AlNからなる層をさらに備える、
ことを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 7,
A layer made of AlN is further provided between the third group III nitride layer and the fourth group III nitride layer;
An epitaxial substrate for a semiconductor device, characterized in that:
請求項1ないし請求項7のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記第2のIII族窒化物層と前記第3のIII族窒化物層との間に、相異なる組成の2種類以上のIII族窒化物層を周期的に積層した超格子構造層をさらに備える、
ことを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 7,
A superlattice structure layer in which two or more types of group III nitride layers having different compositions are periodically stacked is further provided between the second group III nitride layer and the third group III nitride layer. ,
An epitaxial substrate for a semiconductor device, characterized in that:
請求項1ないし請求項10のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記第3のIII族窒化物層に、アクセプタ元素がドープされてなることを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 10,
An epitaxial substrate for a semiconductor device, wherein the third group III nitride layer is doped with an acceptor element.
請求項11に記載の半導体素子用エピタキシャル基板であって、
前記アクセプタ元素がMgであることを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to claim 11,
An epitaxial substrate for a semiconductor device, wherein the acceptor element is Mg.
請求項1ないし請求項12のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記第2のIII族窒化物層に、ドナー元素がドープされてなることを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to any one of claims 1 to 12,
An epitaxial substrate for a semiconductor device, wherein the second group III nitride layer is doped with a donor element.
請求項13に記載の半導体素子用エピタキシャル基板であって、
前記ドナー元素がSiであることを特徴とする半導体素子用エピタキシャル基板。
An epitaxial substrate for a semiconductor device according to claim 13,
An epitaxial substrate for a semiconductor device, wherein the donor element is Si.
請求項1ないし請求項14のいずれかに記載のエピタキシャル基板を用いて作製した半導体素子。   A semiconductor device manufactured using the epitaxial substrate according to claim 1. (111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、
前記下地基板の上にAlNからなる第1のIII族窒化物層を形成する第1形成工程と、
前記第2のIII族窒化物層の上にAlGa1−pN(0≦p<1)からなる第2のIII族窒化物層を形成する第2形成工程と、
前記第2のIII族窒化物層の上にAlGa1−qN(0≦q≦1)なる組成式で表される第3のIII族窒化物層をエピタキシャル形成する第3形成工程と、
前記第3のIII族窒化物層の上に少なくとも1つの第4のIII族窒化物層をエピタキシャル形成する第4形成工程と、
を備え、
前記第1形成工程においては、前記第1のIII族窒化物層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面であり、平均膜厚が40nm以上200nm以下の多結晶欠陥含有性層であって、前記表面においては、AlNの(10−11)面もしくは(10−12)面が側壁を成す凸部が5×10/cm以上5×1010/cm以下の密度および45nm以上140nm以下の平均間隔にて存在するように形成し、
前記第3形成工程においては、前記第3のIII族窒化物層を、前記第2のIII族窒化物層との第1の境界部分から前記第4のIII族窒化物層との第2の境界部分に向かうにつれてIII族元素中のAlの存在比率が連続的に小さくなる傾斜組成層として形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
An epitaxial substrate for a semiconductor device, in which a group III nitride layer group having a (0001) crystal plane substantially parallel to the substrate surface of the base substrate is formed on a base substrate that is single crystal silicon of (111) orientation A manufacturing method comprising:
A first forming step of forming a first group III nitride layer made of AlN on the base substrate;
A second forming step of forming a second group III nitride layer made of Al p Ga 1-p N (0 ≦ p <1) on the second group III nitride layer;
A third forming step of epitaxially forming a third group III nitride layer represented by a composition formula of Al q Ga 1-q N (0 ≦ q ≦ 1) on the second group III nitride layer; ,
A fourth forming step of epitaxially forming at least one fourth group III nitride layer on the third group III nitride layer;
With
In the first formation step, the first group III nitride layer is composed of at least one of columnar or granular crystals or domains, the surface is a three-dimensional uneven surface, and the average film thickness is 40 nm or more and 200 nm. It is the following polycrystalline defect-containing layer, and on the surface, the convex portion of which the (10-11) plane or the (10-12) plane of AlN forms a side wall is 5 × 10 9 / cm 2 or more and 5 × 10 5 Formed so as to exist at a density of 10 / cm 2 or less and an average interval of 45 nm or more and 140 nm or less,
In the third formation step, the third group III nitride layer is moved from the first boundary portion with the second group III nitride layer to the second group III nitride layer. Forming as a graded composition layer in which the abundance ratio of Al in the group III element continuously decreases toward the boundary part,
A method for producing an epitaxial substrate for a semiconductor device, comprising:
請求項16に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程においては、Alの存在比率の変化率が0.13%/nm以下となるように前記第3のIII族窒化物層を形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for producing an epitaxial substrate for a semiconductor device according to claim 16,
In the third formation step, the third group III nitride layer is formed so that the rate of change of the Al abundance ratio is 0.13% / nm or less. Production method.
請求項16または請求項17に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3のIII族窒化物層の厚みをt1(nm)とし前記第4のIII族窒化物の厚みをt2(nm)とするとき、
t2≦40e0.0017t1
となるように前記第3のIII族窒化物層と前記第4のIII族窒化物層とを形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for producing an epitaxial substrate for a semiconductor device according to claim 16 or 17,
When the thickness of the third group III nitride layer is t1 (nm) and the thickness of the fourth group III nitride is t2 (nm),
t2 ≦ 40e 0.0017t1
The third group III nitride layer and the fourth group III nitride layer are formed so as to satisfy the following: A method for manufacturing an epitaxial substrate for a semiconductor device.
請求項16ないし請求項18のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程においては、前記第3のIII族窒化物層を1μm以上3μm以下の厚みに形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 18, comprising:
In the third forming step, the third group III nitride layer is formed to a thickness of 1 μm or more and 3 μm or less.
請求項16ないし請求項19のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程においては、前記第3のIII族窒化物層の前記第2の境界部分をGaNにて形成し、
前記第4形成工程においては、前記第3のIII族窒化物層と隣接する層をGaNにて形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 19,
In the third formation step, the second boundary portion of the third group III nitride layer is formed of GaN,
In the fourth formation step, a layer adjacent to the third group III nitride layer is formed of GaN.
A method for producing an epitaxial substrate for a semiconductor device, comprising:
請求項16ないし請求項20のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程においては、前記第3のIII族窒化物層の前記第1の境界部分においてq=qaとするとき、0.8≦qa≦1であるように前記第3のIII族窒化物層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 20,
In the third formation step, when q = qa at the first boundary portion of the third group III nitride layer, the third group III nitride is set such that 0.8 ≦ qa ≦ 1. Forming a physical layer,
A method for producing an epitaxial substrate for a semiconductor device, comprising:
請求項21に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程においては、前記第3のIII族窒化物層の前記第1の境界部分をAlNにて形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
It is a manufacturing method of the epitaxial substrate for semiconductor devices according to claim 21,
In the third formation step, the first boundary portion of the third group III nitride layer is formed of AlN.
A method for producing an epitaxial substrate for a semiconductor device, comprising:
請求項16ないし請求項22のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程においては複数の前記第3のIII族窒化物層を積層形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 22,
In the third formation step, a plurality of the third group III nitride layers are stacked.
A method for producing an epitaxial substrate for a semiconductor device, comprising:
請求項16ないし請求項22のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程の後、前記第3のIII族窒化物層の上にAlNからなる層を形成し、前記第4形成工程においては、前記AlNからなる層の上に前記第4のIII族窒化物層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 22,
After the third forming step, a layer made of AlN is formed on the third group III nitride layer, and in the fourth forming step, the fourth group III is formed on the layer made of AlN. Forming a nitride layer,
A method for producing an epitaxial substrate for a semiconductor device, comprising:
請求項16ないし請求項22のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第2形成工程の後、前記第2のIII族窒化物層の上に、相異なる組成の2種類以上のIII族窒化物層を周期的に積層した超格子構造層を形成し、
前記第3形成工程においては、前記超格子構造層の上に前記第3のIII族窒化物層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 22,
After the second forming step, a superlattice structure layer in which two or more types of group III nitride layers having different compositions are periodically stacked is formed on the second group III nitride layer;
In the third formation step, the third group III nitride layer is formed on the superlattice structure layer.
A method for producing an epitaxial substrate for a semiconductor device, comprising:
請求項16ないし請求項25のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程においては、アクセプタ元素をドープしつつ前記第3のIII族窒化物層を形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for manufacturing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 25, wherein:
In the third formation step, the third group III nitride layer is formed while doping an acceptor element.
請求項26に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記アクセプタ元素がMgであることを特徴とする半導体素子用エピタキシャル基板の製造方法。
It is a manufacturing method of the epitaxial substrate for semiconductor elements according to claim 26,
The method of manufacturing an epitaxial substrate for a semiconductor device, wherein the acceptor element is Mg.
請求項16ないし請求項27のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第2形成工程においては、ドナー元素をドープしつつ前記第2のIII族窒化物層を形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for producing an epitaxial substrate for a semiconductor device according to any one of claims 16 to 27, wherein:
In the second forming step, the second group III nitride layer is formed while doping with a donor element.
請求項28に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記ドナー元素がSiであることを特徴とする半導体素子用エピタキシャル基板の製造方法。
A method for producing an epitaxial substrate for a semiconductor device according to claim 28, comprising:
The method for producing an epitaxial substrate for a semiconductor device, wherein the donor element is Si.
請求項16ないし請求項29のいずれかに記載のエピタキシャル基板の製造方法を用いて作製した半導体素子用エピタキシャル基板。   30. An epitaxial substrate for a semiconductor device, produced by using the method for producing an epitaxial substrate according to any one of claims 16 to 29. 請求項16ないし請求項29のいずれかに記載のエピタキシャル基板の製造方法を用いて作製した半導体素子用エピタキシャル基板を備える半導体素子。   A semiconductor device comprising an epitaxial substrate for a semiconductor device manufactured using the method for manufacturing an epitaxial substrate according to any one of claims 16 to 29.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016149410A (en) * 2015-02-10 2016-08-18 Dowaエレクトロニクス株式会社 Epitaxial substrate for electronic device and high electron mobility transistor, and methods of manufacturing them

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2546283B2 (en) * 1987-08-12 1996-10-23 ソニー株式会社 Switching power supply
US7314520B2 (en) * 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
WO2011161791A1 (en) * 2010-06-24 2011-12-29 富士通株式会社 Semiconductor device
JP5653109B2 (en) * 2010-07-26 2015-01-14 住友電工デバイス・イノベーション株式会社 Semiconductor device
JP5891650B2 (en) * 2011-08-18 2016-03-23 富士通株式会社 Compound semiconductor device and manufacturing method thereof
US20130082274A1 (en) * 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers
DE102011114671A1 (en) 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip
DE102011114670A1 (en) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip
US8507947B2 (en) * 2011-12-09 2013-08-13 Power Integrations, Inc. High quality GaN high-voltage HFETS on silicon
KR102281726B1 (en) 2012-07-11 2021-07-26 루미리즈 홀딩 비.브이. Reducing or eliminating nanopipe defects in iii-nitride structures
CN103828030B (en) * 2012-08-10 2017-11-10 日本碍子株式会社 The manufacture method of semiconductor element, HEMT elements and semiconductor element
JP5705179B2 (en) * 2012-08-15 2015-04-22 株式会社東芝 Nitride semiconductor wafer, nitride semiconductor device, and method for growing nitride semiconductor crystal
TWI495154B (en) * 2012-12-06 2015-08-01 Genesis Photonics Inc Semiconductor structure
TWI562402B (en) * 2012-12-06 2016-12-11 Genesis Photonics Inc Semiconductor structure
JP2014183285A (en) * 2013-03-21 2014-09-29 Stanley Electric Co Ltd Light-emitting element
KR102071019B1 (en) * 2013-05-10 2020-01-29 서울반도체 주식회사 Nitride high electron mobility transistor and manufacturing method thereof
JP5996489B2 (en) * 2013-07-09 2016-09-21 株式会社東芝 Nitride semiconductor wafer, nitride semiconductor device, and method of manufacturing nitride semiconductor wafer
WO2015068448A1 (en) * 2013-11-06 2015-05-14 シャープ株式会社 Nitride semiconductor
JP5833202B2 (en) * 2014-08-26 2015-12-16 株式会社東芝 Nitride semiconductor device and wafer
JP6142893B2 (en) * 2015-03-30 2017-06-07 富士通株式会社 Compound semiconductor device and manufacturing method thereof
CN105355650A (en) * 2015-10-30 2016-02-24 江苏能华微电子科技发展有限公司 Epitaxial wafer for Schottky diodes and preparation method thereof
JP6288187B2 (en) * 2016-08-22 2018-03-07 富士通株式会社 Compound semiconductor device and manufacturing method thereof
TWI703726B (en) 2016-09-19 2020-09-01 新世紀光電股份有限公司 Semiconductor device containing nitrogen
JP6264485B2 (en) * 2017-03-06 2018-01-24 富士通株式会社 Compound semiconductor device and manufacturing method thereof
US20200381898A1 (en) * 2017-12-01 2020-12-03 Sony Semiconductor Solutions Corporation Semiconductor light-emitting device
WO2019127422A1 (en) * 2017-12-29 2019-07-04 深圳前海小有技术有限公司 Led structure and preparation method therefor
JP7260089B2 (en) * 2018-11-09 2023-04-18 学校法人 名城大学 nitride semiconductor
US11942519B2 (en) * 2021-09-01 2024-03-26 Vanguard International Semiconductor Corporation Semiconductor structure and high electron mobility transistor
JP2023105952A (en) * 2022-01-20 2023-08-01 スタンレー電気株式会社 SINGLE CRYSTAL AlN SUBSTRATE, SEMICONDUCTOR WAFER USING THE SAME AND METHOD FOR MANUFACTURING THEM
US20240162341A1 (en) * 2022-11-14 2024-05-16 Raytheon Company Double continuous graded back barrier group iii-nitride high electron mobility heterostructure

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163528A (en) * 1996-11-27 1998-06-19 Furukawa Electric Co Ltd:The Element provided with group iii-vi nitride crystal film and its manufacture
JP2003277196A (en) * 2002-03-26 2003-10-02 Hitachi Cable Ltd Method for producing nitride semiconductor crystal, nitride semiconductor wafer and nitride semiconductor device
JP2004349387A (en) * 2003-05-21 2004-12-09 Sanken Electric Co Ltd Semiconductor substrate and its manufacturing method
JP2005350321A (en) * 2004-06-14 2005-12-22 Nippon Telegr & Teleph Corp <Ntt> Substrate for growing nitride semiconductor
JP2007221001A (en) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The Semiconductor element
JP2007250721A (en) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd Nitride semiconductor field effect transistor structure
JP2007254258A (en) * 2005-06-06 2007-10-04 Sumitomo Electric Ind Ltd Nitride semiconductor substrate and method for producing the same
JP2008098245A (en) * 2006-10-06 2008-04-24 Showa Denko Kk Film forming method of group iii nitride compound semiconductor laminate structure
JP2009158804A (en) * 2007-12-27 2009-07-16 Dowa Electronics Materials Co Ltd Semiconductor material, method for manufacturing semiconductor material, and semiconductor element
WO2011016304A1 (en) * 2009-08-07 2011-02-10 日本碍子株式会社 Epitaxial substrate for semiconductor element, method for manufacturing epitaxial substrate for semiconductor element, and semiconductor element

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255004B1 (en) 1996-11-27 2001-07-03 The Furukawa Electric Co., Ltd. III-V nitride semiconductor devices and process for the production thereof
US6153894A (en) * 1998-11-12 2000-11-28 Showa Denko Kabushiki Kaisha Group-III nitride semiconductor light-emitting device
JP2001326232A (en) * 2000-05-12 2001-11-22 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
US6649287B2 (en) * 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6541799B2 (en) * 2001-02-20 2003-04-01 Showa Denko K.K. Group-III nitride semiconductor light-emitting diode
TWI252599B (en) * 2004-04-27 2006-04-01 Showa Denko Kk N-type group III nitride semiconductor layered structure
US7687827B2 (en) * 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
JP5400266B2 (en) 2006-04-17 2014-01-29 パナソニック株式会社 Field effect transistor
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US7598108B2 (en) * 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
JP5634681B2 (en) * 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 Semiconductor element
JP4924681B2 (en) * 2009-09-10 2012-04-25 住友電気工業株式会社 Group III nitride semiconductor laser device and method of manufacturing group III nitride semiconductor laser device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163528A (en) * 1996-11-27 1998-06-19 Furukawa Electric Co Ltd:The Element provided with group iii-vi nitride crystal film and its manufacture
JP2003277196A (en) * 2002-03-26 2003-10-02 Hitachi Cable Ltd Method for producing nitride semiconductor crystal, nitride semiconductor wafer and nitride semiconductor device
JP2004349387A (en) * 2003-05-21 2004-12-09 Sanken Electric Co Ltd Semiconductor substrate and its manufacturing method
JP2005350321A (en) * 2004-06-14 2005-12-22 Nippon Telegr & Teleph Corp <Ntt> Substrate for growing nitride semiconductor
JP2007254258A (en) * 2005-06-06 2007-10-04 Sumitomo Electric Ind Ltd Nitride semiconductor substrate and method for producing the same
JP2007221001A (en) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The Semiconductor element
JP2007250721A (en) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd Nitride semiconductor field effect transistor structure
JP2008098245A (en) * 2006-10-06 2008-04-24 Showa Denko Kk Film forming method of group iii nitride compound semiconductor laminate structure
JP2009158804A (en) * 2007-12-27 2009-07-16 Dowa Electronics Materials Co Ltd Semiconductor material, method for manufacturing semiconductor material, and semiconductor element
WO2011016304A1 (en) * 2009-08-07 2011-02-10 日本碍子株式会社 Epitaxial substrate for semiconductor element, method for manufacturing epitaxial substrate for semiconductor element, and semiconductor element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016149410A (en) * 2015-02-10 2016-08-18 Dowaエレクトロニクス株式会社 Epitaxial substrate for electronic device and high electron mobility transistor, and methods of manufacturing them

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