Nothing Special   »   [go: up one dir, main page]

JP2014082484A - パワー半導体モジュール - Google Patents

パワー半導体モジュール Download PDF

Info

Publication number
JP2014082484A
JP2014082484A JP2013201205A JP2013201205A JP2014082484A JP 2014082484 A JP2014082484 A JP 2014082484A JP 2013201205 A JP2013201205 A JP 2013201205A JP 2013201205 A JP2013201205 A JP 2013201205A JP 2014082484 A JP2014082484 A JP 2014082484A
Authority
JP
Japan
Prior art keywords
power semiconductor
load current
current connection
voltage load
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013201205A
Other languages
English (en)
Other versions
JP6216594B2 (ja
Inventor
Peter Beckedahl
ベッケダール ペーター
Jurgen Steger
シュテーガー ユルゲン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semikron GmbH and Co KG
Semikron Elektronik GmbH and Co KG
Original Assignee
Semikron GmbH and Co KG
Semikron Elektronik GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semikron GmbH and Co KG, Semikron Elektronik GmbH and Co KG filed Critical Semikron GmbH and Co KG
Publication of JP2014082484A publication Critical patent/JP2014082484A/ja
Application granted granted Critical
Publication of JP6216594B2 publication Critical patent/JP6216594B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Inverter Devices (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】特に低インダクタンスの構成を有するパワー半導体モジュールを提供する。
【解決手段】基板を含むパワー半導体モジュールに関し、このパワー半導体モジュールは、第一と第二のＤＣ電圧負荷電流接続素子と、第一と第二のパワー半導体部品と、を有し、第一と第二のパワー半導体部品は基板の第一の横方向に沿って配設され、パワー半導体モジュールは、第一の金属箔層と、構造化された第二の金属箔層と、第一と第二の金属箔層間に配設された電気絶縁箔層と、を有する箔複合材を有し、第一のパワー半導体部品と第二のパワー半導体部品は箔複合材と基板に導電接続され、第一と第二のパワー半導体部品は、第一と第二のＤＣ電圧負荷電流接続素子に対して共通面上に配設される。
【選択図】図２

Description

本発明はパワー半導体モジュールに関する。
先行技術から知られているパワー半導体モジュールの場合、一般に、たとえばパワー半導体スイッチやダイオード等のパワー半導体部品が基板上に配設され、基板の導体層、ボンディングワイヤおよび／または箔複合材によって相互に導電接続される。この場合、パワー半導体スイッチは一般に、たとえばＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）またはＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の形態か、サイリスタの形態で存在する。
基板上に配設されるパワー半導体部品はこの場合、しばしば電気的に相互接続されて、個々の、または複数のいわゆるハーフブリッジ回路を形成し、これらは通常、電圧と電流の整流と反転に使用される。基板は一般に、ヒートシンクに直接または間接に接続される。
特許文献１は、パワー半導体部品が箔複合材によって相互に電気的に接続されたパワー半導体モジュールを開示している。
パワー半導体モジュールのパワー半導体部品同士間およびパワー半導体部品と負荷電流接続素子との間の電気的負荷電流通過接続部には寄生インダクタンスがあり、これがそのパワー半導体モジュールの動作中にパワー半導体部品への過電圧を引き起こす可能性がある。過電圧を低減させるためには、パワー半導体モジュールを特に低インダクタンスの構成とすることが望ましい。
独国特許出願公開第１０３ ５５ ９２５ Ａ１号明細書
本発明の目的は、特に低インダクタンスの構成を有するパワー半導体モジュールを提供することである。
上記の目的は、基板を含むパワー半導体モジュールによって達成され、この基板は絶縁体と、絶縁体上に配設された導電性の構造化された導体層と、を有し、前記導体層は相互に電気的に絶縁されるように配設された導体トラックを形成し、第一と第二の負荷電流接続部を有する第一のパワー半導体部品が第一の導体トラック上に配設され、第一のパワー半導体部品の第一の負荷電流接続部は第一の導体トラックに導電接続され、第一と第二の負荷電流接続部を有する第二のパワー半導体部品が第二の導体トラック上に配設され、第二のパワー半導体部品の第一の負荷電流接続部は第二の導体トラックに導電接続され、パワー半導体モジュールは第一と第二のＤＣ電圧負荷電流接続素子を有し、第一と第二のパワー半導体部品は基板の第一の横方向に沿って配設され、第一と第二のＤＣ電圧負荷電流接続素子は相互に前後に配設され、パワー半導体モジュールは、第一の金属箔層と構造化された第二の金属箔層と第一と第二の金属箔層との間に配設された電気絶縁箔層を有する箔複合材を有し、第一のパワー半導体部品の第二の負荷電流接続部は第二の金属箔層に導電接続され、第二の金属箔層は第二の導体トラックに導電接続され、第二のパワー半導体部品の第二の負荷電流接続部は第一の金属箔層に導電接続され、第一のＤＣ電圧負荷電流接続素子は第一の導体トラックに導電接続され、第二のＤＣ電圧負荷電流接続素子は第一の金属箔層に導電接続され、第一と第二のパワー半導体部品は、第一と第二のＤＣ電圧負荷電流接続素子に対して共通面上に配設される。
本発明の有利な実施形態は、特許請求の範囲の従属項から明らかとなる。
第一と第二のＤＣ電圧負荷電流接続素子が基板の第一の横方向に沿って配設され、第一と第二のＤＣ電圧負荷電流接続素子が基板の第一の方向に沿って相互に前後に配設され、第一と第二のパワー半導体部品が、第一と第二のＤＣ電圧負荷電流接続素子に対して共通面上に、基板の第一の方向に沿って配設されていれば有利であることがわかっている。これによって、パワー半導体モジュールを特に低インダクタンス化することができる。
第一と第二のパワー半導体部品がパワー半導体スイッチとして実施されていれば有利であることがわかっており、それは、これが第一と第二のパワー半導体部品の通常の実施形態であるからである。
さらに、第一と第二の負荷電流接続部を有する第三のパワー半導体部品が第一の導体トラック上に配設され、第三のパワー半導体部品の第一の負荷電流接続部が第一の導体トラックに導電接続され、第一と第二の負荷電流接続部を有する第四のパワー半導体部品は第二の導体トラック上に配設され、第四のパワー半導体部品の第一の負荷電流接続部は第二の導体トラックに導電接続され、第三と第四のパワー半導体部品は基板の第一の方向に沿って配設され、第三のパワー半導体部品の第二の負荷電流接続部は第二の金属箔層に導電接続され、第四のパワー半導体部品の第二の負荷電流接続部は第一の金属箔層に導電接続され、第一、第二、第三、第四のパワー半導体部品は第一と第二のＤＣ電圧負荷電流接続素子に対して共通面上に配設されていれば有利であることがわかっている。これによって、少なくとも４つのパワー半導体部品を有する、技術的に通常のハーフブリッジ回路を低インダクタンス化できる。
さらに、第一、第二、第三、第四のパワー半導体部品が第一と第二のＤＣ電圧負荷電流接続素子に対して共通面上に、基板の第一の方向に沿って配設されていれば有利であることがわかっている。これによって、パワー半導体モジュールを特に低インダクタンス化できる。
さらに、第三と第四のパワー半導体部品がダイオードとして実施されていれば有利であることがわかっており、それは、これが第三と第四のパワー半導体部品の通常の実施形態であるからである。
さらに、第一のＤＣ電圧負荷電流接続素子が、特に基板の第一の方向に延びる基部と、基板から離れる方向に延びる第一の部分と、を有し、第二のＤＣ電圧負荷電流接続素子が第一のＤＣ電圧負荷電流接続素子の基部に箔複合材を介して機械的に接続されていれば有利であることがわかっており、それは、これによって、第一と第二のＤＣ電圧負荷電流接続素子を特に緊密に隣接させて配設することおよび、したがって、パワー半導体モジュールを特に低インダクタンスの構成とすることが可能となるからである。
さらに、第一のＤＣ電圧負荷電流接続素子が基板から離れる方向に延びる第一の部分を有し、第二のＤＣ電圧負荷電流接続素子が第一の導体トラックに箔複合材を介して機械的に接続されていれば有利であることがわかっており、それは、これによって第二のＤＣ電圧負荷電流接続素子を柔軟に配設できるからである。
さらに、第二のＤＣ電圧負荷電流接続素子が基板から離れる方向に延びる第一の部分を有し、電気絶縁素子が第一のＤＣ電圧負荷電流接続素子の第一の部分と第二のＤＣ電圧負荷電流接続素子の第一の部分との間に配設されていれば有利であることがわかっている。この方法によって、第一と第二のＤＣ電圧負荷電流接続素子間の電気絶縁強度が高くなる。
さらに、絶縁素子が電気絶縁箔層の一部分の形態で実施されていれば有利であることがわかっており、それは、これによってパワー半導体モジュールを特に単純な構成とすることができるからである。
さらに、第一のＤＣ電圧負荷電流接続素子が、基板から離れる方向に延びる第一のピンを有し、第二のＤＣ電圧負荷電流接続素子が基板から離れる方向に延びる第二のピンを有し、第二のピンが、第一のピンに対して、特に基板の第二の横方向に、相互に反対となるように配設されていれば有利であることがわかっており、それは、これによって、第一と第二のＤＣ電圧負荷電流接続素子間の電気絶縁強度が高くなるからである。たとえば、第一と第二のピンを介して外部電線を第一と第二のＤＣ電圧負荷電流接続素子に接続できる。
さらに、第二のＤＣ電圧負荷電流接続素子が第一の金属箔層の一部分の形態で実施され、第二のＤＣ電圧負荷電流接続素子が、第二のＤＣ電圧負荷電流接続素子が第一の金属箔層と一体に実施されることによって第一の金属箔層に導電接続され、電気絶縁箔層の一部分が第一のＤＣ電圧負荷電流接続素子の第一の部分と第二のＤＣ電圧負荷電流接続素子との間に配設されていれば有利であることがわかっている。この方法により、パワー半導体モジュールを特に低インダクタンスの構成とすることと、パワー半導体モジュールを特に単純で、特に省スペースの構成とすることができる。
さらに、第一と第二のＤＣ電圧負荷電流接続素子と第一と第二のパワー半導体部品が基板上に一直線状に配設され、この直線が第一の方向に向かって延びていれば有利であることがわかっている。この方法によって、パワー半導体モジュールを特に低インダクタンスの構成とすることができる。
さらに、特に基板の第二の横方向において、第一と第二のＤＣ電圧負荷電流接続素子の範囲と第二のＤＣ電圧負荷電流接続素子における箔複合材の範囲が少なくとも第一または第二の、または存在する場合は第三または第四のパワー半導体部品の範囲に対応していれば有利であることがわかっており、それは、これによってパワー半導体モジュールを特に低インダクタンスの構成とすることができるからである。
さらに、同じタイプのさらに別のパワー半導体部品がパワー半導体部品のうちの少なくとも１つと並列に電気的に接続され、基板上に配設され、特に基板の第二の横方向において、第一と第二のＤＣ電圧負荷電流素子の範囲と第二のＤＣ電圧負荷電流接続素子における箔複合材の範囲が少なくとも対応するパワー半導体部品と、並列に電気的に接続されている同じタイプのさらに別のパワー半導体部品の、相互から最も遠い外縁間の距離に対応していれば有利であることがわかっている。この方法によって、パワー半導体モジュールを特に低インダクタンスの構成とすることができる。
本発明の例示的実施形態を図面に示し、以下に詳しく説明する。
技術的に通常のハーフブリッジ回路の電気回路図を示す。 本発明によるパワー半導体モジュールのある実施形態の概略断面図を示す。 図２に関連して、本発明によるパワー半導体モジュールのある実施形態の、上から見た図を示す。 本発明によるパワー半導体モジュールの別の実施形態の概略断面図を示す。 本発明によるパワー半導体モジュールの別の実施形態の概略断面図を示す。 本発明によるパワー半導体モジュールの別の実施形態の概略断面図を示す。 本発明によるパワー半導体モジュールの別の実施形態の、上から見た図を示す。 本発明によるパワー半導体モジュールの別の実施形態の、上から見た図を示す。
図１は、技術的に通常のハーフブリッジ回路の電気回路図を示す。図２は、本発明によるある実施形態のパワー半導体モジュール１ａの概略断面図を示し、図３は、図２に関連して、本発明によるパワー半導体モジュール１ａの、上から見た図を示し、図２に示される断面図は図３に示される線Ｆに沿っている。この時点で留意するべき点として、この例示的実施形態の文脈においては、図１に示される技術的に通常のハーフブリッジ回路がパワー半導体モジュール１ａの中で実現されているが、必ずしもこれに限られない。この点で、たとえば、複数のハーフブリッジ回路、設計の異なるハーフブリッジ回路または、ハーフブリッジ回路とは異なる電気回路もまた、本発明によるパワー半導体モジュールの中に実現することができる。
本発明によるパワー半導体モジュール１ａは基板２を有し、これはこの例示的実施形態ではＤＣＢ基板の形態で存在する。基板２は、絶縁体４と、絶縁体４の上に配設された導電性の構造化された導体層５と、を有し、前記導体層は相互に電気絶縁されるように配設された導体トラック５ａと５ｂを形成する。好ましくは、第一の基板２は、第二の導電性の、好ましくは構造化されていない導体層３を有し、絶縁体４が構造化された第一の導体層５と第二の導体層３との間に配設される。基板２の構造化された第一の導体層５は、たとえば銅で構成できる。基板２は、この例示的実施形態のように、たとえばＤＣＢ基板の形態でも、または絶縁型金属基板の形態でも存在できる。ＤＣＢ基板の場合、第一の絶縁体４は、たとえばセラミックで構成でき、第一の基板の第二の導体層は、たとえば銅で構成できる。絶縁型金属基板の場合、絶縁体４は、たとえばポリイミドまたはエポキシからなる層で構成でき、第一の基板の第二の導体層３は金属成形体で構成できる。金属成形体は、たとえばアルミニウムまたはアルミニウム合金で構成できる。
第一と第二の負荷電流接続部ＣとＥを有する第一のパワー半導体部品Ｔ１が第一の導体トラック５ａの上に配設され、第一のパワー半導体部品Ｔ１の第一の負荷電流接続部Ｃは、たとえばはんだまたは焼結層６ａによって第一の導体トラック５ａに導電接続される。この時点で留意するべき点として、明瞭さを期し、図２、４、５、６においては、パワー半導体部品の場合、第一のパワー半導体部品Ｔ１を他の素子に接続する手段であるはんだまたは焼結層６ａと７ａにのみ参照符号を付しており、図４〜６においては、パワー半導体部品の負荷電流接続部に対して、第一のパワー半導体部品Ｔ１の第一と第二の負荷電流接続部にのみ参照符号を付している。第一と第二の負荷電流接続部ＣとＥを有する第二のパワー半導体部品Ｔ２が第二の導体トラック５ｂの上に配設され、第二のパワー半導体部品Ｔ２の第一の負荷電流接続部Ｃは、たとえばはんだまたは焼結層によって第二の導体トラック５ｂに導電接続される。
この例示的実施形態において、第一と第二の負荷電流接続部ＫとＡを有する第三のパワー半導体部品Ｄ１が第一の導体トラック５ａの上に配設され、第三のパワー半導体部品Ｄ１の第一の負荷電流接続部Ｋは、たとえばはんだまたは焼結層によって第一の導体トラック５ａに導電接続され、第一と第二の負荷電流接続部ＫとＡを有する第四のパワー半導体部品Ｄ２が第二の導体トラック５ｂの上に配設され、第四のパワー半導体部品Ｄ２の第一の負荷電流接続部Ｋは、たとえばはんだまたは焼結層によって第二の導体トラック５ｂに導電接続される。
負荷電流は負荷電流接続部を流れ、この負荷電流は、制御電流とは異なり、高い電流強度を有する場合がある。
この時点で留意するべき点として、この例示的実施形態の文脈においては、第一と第二のパワー半導体部品はパワー半導体スイッチとして、特にＩＧＢＴの形態で存在し、それぞれのパワー半導体スイッチの第一の負荷電流接続部Ｃは、それぞれのＩＧＢＴのコレクタの形態で存在し、それぞれのパワー半導体スイッチの第二の負荷電流接続部Ｅは、それぞれのＩＧＢＴのエミッタの形態で存在する。この例示的実施形態において、パワー半導体スイッチの制御接続部Ｇは、それぞれのＩＧＢＴのゲートの形態で存在する。
さらに、この時点で留意するべき点として、この例示的実施形態においては、第三と第四のパワー半導体部品がダイオードとして存在し、それぞれのダイオードの第一の負荷電流接続部Ｋは、それぞれのダイオードのカソードの形態で存在し、それぞれのダイオードの第二の負荷電流接続部Ａはそれぞれのダイオードのアノードの形態で存在する。
さらに、パワー半導体モジュール１ａは、第一と第二のＤＣ電圧負荷電流接続素子１４と１５を有し、第一、第二、第三、第四のパワー半導体部品と第一と第二のＤＣ電圧負荷電流接続素子１４と１５は基板２の第一の横方向Ｘに沿って配設され、第一と第二のＤＣ電圧負荷電流接続素子１４と１５は基板２の第一の方向Ｘに沿って相互に前後に配設される。第一と第二のＤＣ電圧負荷電流接続素子１４と１５は好ましくは、パワー半導体モジュール１ａを外界とＤＣ電圧負荷電流接続させる機能を果たし、パワー半導体モジュール１ａの動作中、第一と第二のＤＣ電圧負荷電流接続素子１４と１５との間にＤＣ電圧Ｕｄが存在する。
パワー半導体モジュール１ａはさらに箔複合材１１を有し、これは、第一の金属箔層８と、構造化された第二の金属箔層１０と、第一と第二の金属箔層８と１０との間に配設された電気絶縁箔層９とを有する。これらの金属箔層は、たとえば接着ボンドによって相互に接続される。第二の金属箔層１０はその構造上、中断箇所３０を有し、それによって第二の金属箔層１０が、相互に電気絶縁されるように配設された導体トラックを形成する。第一の金属箔層８も同様に、構造化された方法で実施することができる。第一のパワー半導体部品Ｔ１の第二の負荷電流接続部Ｅは、たとえばはんだまたは焼結層７ａによって第二の金属箔層１０に導電接続され、第二の金属箔層１０は、たとえばはんだまたは焼結層６ｃによって第二の導体トラック５ａに導電接続される。
さらに、第二のパワー半導体部品Ｔ２の第二の負荷電流接続部Ｅは、第二のパワー半導体部品Ｔ２の第二の負荷電流接続部Ｅを第二の金属箔層１０に導電接続する、たとえばはんだまたは焼結層を介して、および第一と第二の金属箔層８と１０を相互に導電接続する導電性めっきスルーホール１８を介して、第一の金属箔層８に導電接続される。
さらに、第三のパワー半導体部品Ｄ１の第二の負荷電流接続部Ａは、たとえばはんだまたは焼結層によって第二の金属箔層１０に導電接続され、第四のパワー半導体部品Ｄ２の第二の負荷電流接続部Ａは、第四のパワー半導体部品Ｄ２の第二の負荷電流接続部Ａを第二の金属箔層１０に導電接続する、たとえばはんだまたは焼結層を介して、および第一と第二の金属箔層８と１０を相互に導電接続する第一の導電性めっきスルーホール１８を介して、第一の金属箔層８に導電的に接続される。図中、明瞭さを期し、１つの第一のめっきスルーホール１８のみに参照番号を付している。
第一のパワー半導体部品Ｔ１の第二の負荷電流接続部Ｅは、第二の金属箔層１０を介して第三のパワー半導体部品Ｄ１の第二の負荷電流接続部Ａに導電接続され、第二のパワー半導体部品Ｔ２の第二の負荷電流接続部Ｅは、第二の金属箔層１０を介して第四のパワー半導体部品Ｄ２の第二の負荷電流接続部Ａに導電接続される。第一のパワー半導体部品Ｔ１の第二の負荷電流接続部Ｅと第三のパワー半導体部品Ｄ１の第二の負荷電流接続部Ａは、第二の金属箔層１０を介して、および第二の導体トラック５ｂを介して、第二のパワー半導体部品Ｔ２の第一の負荷電流接続部Ｃと第四のパワー半導体部品Ｄ２の第一の負荷電流接続部Ｋに導電接続される。
箔複合材１１の下に配設されたパワー半導体部品Ｔ１、Ｔ２、Ｄ１、Ｄ２に対して、前記パワー半導体部品は図３の視点からは見えず、図３では破線で示されている。
さらに、第一のＤＣ電圧負荷電流接続素子１４は、たとえばはんだまたは焼結層６ｂによって第一の導体トラック５ａに導電接続され、第二のＤＣ電圧負荷電流接続素子１５は、たとえばはんだまたは焼結層７ｃによって第一の金属箔層８に導電接続され、第一、第二、第三、第四のパワー半導体部品Ｔ１、Ｔ２、Ｄ１、Ｄ２は、第一と第二のＤＣ電圧負荷電流接続素子１４と１５に対して共通面ＳＥ上に、基板２の第一の方向Ｘに沿って配設される。図２による図面の例示的実施形態において、第一、第二の、第三、第四のパワー半導体部品Ｔ１、Ｔ２、Ｄ１、Ｄ２は、このようにして、第一と第二のＤＣ電圧負荷電流接続素子１４と１５の右側に配設されている。ＤＣ電圧負荷電流接続素子１４と１５は、このようにして、基板２の第一の方向Ｘに沿って第一、第二、第三、第四のパワー半導体部品Ｔ１、Ｔ２、Ｄ１、Ｄ２の間に配設されていない。好ましくは、第一と第二のＤＣ電圧負荷電流接続素子１４と１５と、第一、第二、第三、第四のパワー半導体部品Ｔ１、Ｔ２、Ｄ１、Ｄ２は、基板２の第一の方向Ｘに沿って、基板２上の第一の方向Ｘの方向に延びる直線Ｂの上に配設される。好ましくは、ＡＣ電圧負荷電流接続素子１７もまた、基板２の第一の方向Ｘに沿って配設され、特に好ましくは、基板２上の第一の方向Ｘの方向に延びる直線Ｂの上に配設される。
本発明によるパワー半導体モジュールの非常に低インダクタンスの構成は、本発明によって、本発明によるパワー半導体モジュールを流れる負荷電流の電線を狭い間隔で配索する（これは平面的に実施される）ことによって、または電線が正と負の電位を有することによって、実現される。
この例示的実施形態の文脈において、第一のＤＣ電圧負荷電流接続素子１４は、パワー半導体モジュール１ａの正の電位の負荷電流接続部を形成し、第二のＤＣ電圧負荷電流接続素子１５は負の電位の負荷電流接続部を形成する。
さらに、この例示的実施形態の文脈において、本発明によるパワー半導体モジュールは、ＡＣ電圧負荷電流接続素子１７を有し、これは、たとえばはんだまたは焼結層６ｄによって第二の導体トラック５ｂに導電接続される。
この例示的実施形態の文脈において、第一の金属箔層８は、この例示的実施形態ではパワー半導体スイッチとして実施されている第一と第二のパワー半導体部品Ｔ１とＴ２の制御接続部Ｇ（ゲート）を接続するためのフレーム状の切欠き１９（図３参照）を有し、第一の金属箔層８のうち、それぞれの切欠きの中央に配置される表面区画は、第二のめっきスルーホール２０を介して、それぞれのパワー半導体スイッチの制御接続部Ｇに導電接続される。第一の金属箔層８のうち、切欠きの中央に配置されるそれぞれの表面区画は、このようにして、第一の金属箔層８の残りの部分から電気的に絶縁されるように配置される。明瞭さを期し、図中、関係するパワー半導体スイッチに導電接続された１つの切欠き１９のみと１つの第二のめっきスルーホール２０のみに参照符号を付している。
この時点で留意するべき点として、箔複合材１１は適当であれば、１つまたはそれ以上の別の導電性の構造化された、または構造化されていない金属箔層を有していてもよく、これらはそれぞれ、別の電気絶縁箔層によって相互から分離される。別の導電性金属箔層は、たとえば制御線の配索のために役立てることができる。
この例示的実施形態の文脈において、第一のＤＣ電圧負荷電流接続素子１４は、基板２の第一の方向Ｘに延びる基部２６と、基部２６から離れる方向に、特に垂直に離れる方向に（方向Ｚに）延びる第一の部分２７と、を有し、第二のＤＣ電圧負荷電流接続素子１５が箔複合材１１を介して基部２６に機械的に接続される。この目的のために、第二のＤＣ電圧負荷電流接続素子１５は、たとえばはんだまたは焼結層７ｃによって第一の金属箔層８に導電接続され、第二の金属箔層１０は、たとえばはんだまたは焼結層７ｂによって基部２６に導電接続される。
この例示的実施形態の文脈において、第二のＤＣ電圧負荷電流接続素子１５は、基板２から離れる方向に、特に垂直に離れる方向に（方向Ｚに）延びる第一の部分２８を有し、電気絶縁素子１３が、第一のＤＣ電圧負荷電流接続素子１４の第一の部分２７と第二のＤＣ電圧負荷電流接続素子１５の第一の部分２８との間に配設される。絶縁素子１３は、たとえばプラスチックの素子として実施でき、必ずしも、第一と第二のＤＣ電圧負荷電流接続素子１４と１５の第一の部分２７と２８との間で、第一のＤＣ電圧負荷電流接続素子１４の第一の部分２７の全体の上方および／または第二のＤＣ電圧負荷電流接続素子１５の第一の部分２８の全体の上方に配設されていなくてもよい。絶縁素子１３の代わりに、または絶縁素子１３に加えて、電気絶縁ポッティング１２（たとえば、シリコンまたはエポキシ樹脂で構成）もまた、第一のＤＣ電圧負荷電流接続素子１４の第一の部分２７と第二のＤＣ電圧負荷電流接続素子１５の第一の部分２８との間に配設することができる。
好ましくは、基板２の第二の横方向Ｙにおける第一と第二のＤＣ電圧負荷電流接続素子１４と１５の範囲ＡＧと第二のＤＣ電圧負荷電流接続素子１５における箔複合材１１の範囲ＡＦは少なくとも、基板２の第二の横方向Ｙにおける第一、第二、第三または第四のパワー半導体部品の範囲ＡＬに対応する。基板２の第二の横方向Ｙは好ましくは、基板２の第一の横方向Ｘに垂直に延びる。
第一のＤＣ電圧負荷電流接続素子１４、第二のＤＣ電圧負荷電流接続素子１５、ＡＣ電圧負荷電流接続素子１７を外部電線に導電接続するためのねじ式接続を実現するために、第一のＤＣ電圧負荷電流接続素子１４はスルーホール１６ａを有し、第二のＤＣ電圧負荷電流接続素子１５はスルーホール１６ｂを有し、ＡＣ電圧負荷電流接続素子１７はスルーホール１６ｃを有する。この場合、スルーホール１６ａ、１６ｂ、１６ｃはそれぞれ、好ましくは、それぞれの負荷電流接続素子のそれぞれの第二の部分の中に配設され、前記第二の部分は第一の方向Ｘに延びる。
図４は、本発明による別の実施形態のパワー半導体モジュール１ｂの概略断面図を示し、これは図２と図３による本発明のパワー半導体モジュール１ａに対応するが、絶縁素子が電気絶縁箔層９の部分３１の形態で実施されている点が異なる。
図５は、本発明による別の実施形態のパワー半導体モジュール１ｃの概略断面図を示し、これは図２と図３による本発明のパワー半導体モジュール１ａに対応するが、第二のＤＣ電圧負荷電流接続素子１５が箔複合材１１を介して第一の導体トラック５ａに機械的に接続されている点が異なる。この目的のために、第二のＤＣ電圧負荷電流接続素子１５は、たとえばはんだまたは焼結層７ｃによって第一の金属箔層８に導電接続され、第二の金属箔層１０は、たとえばはんだまたは焼結層６ｅによって第一の導体トラック５ａに導電接続される。
図６は、本発明による別の実施形態のパワー半導体モジュール１ｄの概略断面図を示し、これは図２と図３による本発明のパワー半導体モジュール１ａに対応するが、第二のＤＣ電圧負荷電流接続素子１５が第一の金属箔層８の部分３５の形態で実施され、第二のＤＣ電圧負荷電流接続素子１５が、第二のＤＣ電圧負荷電流接続素子１５が第一の金属箔層８と一体に実施されていることによって第一の金属箔層８に導電接続され、電気絶縁箔層９の部分３１が第一のＤＣ電圧負荷電流接続素子１４の第一の部分２７と第二のＤＣ電圧負荷電流接続素子１５との間に配設されている点が異なる。この場合、電気絶縁箔層９の部分３１は好ましくは、第一のＤＣ電圧負荷電流接続素子１４の第一の部分２７に配設される。好ましくは、この場合、電気絶縁箔層９の部分３１は、たとえば接着剤層３２によって第一のＤＣ電圧負荷電流接続素子１４の第一の部分２７に接続される。さらに、好ましくは、第二の金属箔層１０は、たとえばはんだまたは焼結層７ｂによって第一のＤＣ電圧負荷電流接続素子１４の基部２６に導電接続される。あるいは、またはこれに加えて、第二の金属箔層１０は、図５による例示的実施形態と同様に、たとえばはんだまたは焼結層６ｅによって第一の導体トラック５ａに導電接続することができる。
図７は、本発明による別の実施形態のパワー半導体モジュール１ｅの概略断面図を示し、これは図２と図３による本発明のパワー半導体モジュール１ａに対応するが、第一のＤＣ電圧負荷電流接続素子１４が、基板２から離れる方向に、特に基板２から垂直に離れる方向に延びる第一のピン２１ａを有し、第二のＤＣ電圧負荷電流接続素子１５が、基板２から離れる方向に、特に基板２から垂直に離れる方向に延びる第二のピン２１ｂを有し、好ましくは電気絶縁強度を高めるために、第二のピン２１ｂが、第一のピン２１ａに対して、基板２の第二の横方向Ｙに、相互にずれるように配設される点が異なる。明瞭さを期し、図７では１つの第一のピン２１ａのみと１つの第二のピン２１ｂのみに参照番号を付している。好ましくは、ＡＣ電圧負荷電流接続素子１７は、基板２から離れる方向に、特に基板２から垂直に離れる方向に延びる第三のピン２１ｃを有し、明瞭さを期し、図７では１つの第三のピン２１ｃのみに参照符号を付している。
特に、本発明によるパワー半導体モジュールの電流容量を増大させるために、それぞれ同じタイプの１つまたは複数の別のパワー半導体部品をそれぞれ、１つまたは複数のパワー半導体部品と並列に電気的に接続し、基板２上に配設することができる。図８は、本発明によるこのような別の実施形態のパワー半導体モジュールの例示的実施形態の、上から見た図を示し、この中では、別の第一のパワー半導体部品Ｔ１’が箔複合材１１と第一の導体トラック５ａによって第一のパワー半導体部品Ｔ１と並列に電気的に接続され、別の第二のパワー半導体部品Ｔ２’が箔複合材１１と第二の導体トラック５ｂによって第二のパワー半導体部品Ｔ２に並列に電気的に接続され、別の第三のパワー半導体部品Ｄ１’が箔複合材１１と第一の導体トラック５ａによって第三のパワー半導体部品Ｄ１に並列に電気的に接続され、別の第四のパワー半導体部品Ｄ２’が箔複合材１１と第二の導体トラック５ｂによって第四のパワー半導体部品Ｄ２に並列に電気的に接続されている。この場合、それぞれ相互に並列に電気的に接続されているパワー半導体部品は同じタイプであり、すなわち、たとえば第一のパワー半導体部品Ｔ１がパワー半導体スイッチであれば第一の別のパワー半導体部品Ｔ１’も同様にパワー半導体スイッチであり、たとえば第三のパワー半導体部品Ｄ１がダイオードであれば第三の別のパワー半導体部品Ｄ１’も同様にダイオードである。
基板２の第二の横方向Ｙにおいて、第一と第二のＤＣ電圧負荷電流接続素子１４と１５の範囲ＡＧと第二のＤＣ電圧負荷電流接続素子１５における箔複合材１１の範囲ＡＦは少なくとも、基板２の第二の横方向Ｙにおいて、対応するパワー半導体部品Ｔ１、Ｔ２、Ｄ１またはＤ２と、同じタイプで並列に電気的に接続された別のパワー半導体部品Ｔ１’、Ｔ２’、Ｄ１’またはＤ２’の、相互から最も遠い外縁３３と３４との間の距離ＡＢに対応する。
他の点については、図８による例示的実施形態は図２と図３による例示的実施形態に対応しており、図８による例示的実施形態はまた、他すべての例示的実施形態と組み合わせることができる。
さらに、この時点で留意するべき点として、本発明の意味では、２つの素子が導電接続されるという表現は、２つの素子を、たとえばこれら２つの素子間に存在する溶接、はんだまたは焼結接続部によって直接導電接続することと、たとえばこれら２つの素子を相互に電気的に接続する１つまたは複数の導電素子、導電層および／またはめっきスルーホールによって間接的に導電接続することも意味するものとし、それによって、相互に導電接続された２つの素子間では双方向の電流の流れが可能となる。特に焼結接続の場合、焼結層の他に、１つまたは複数の接着促進層（たとえば、貴金属からなり、特に銀からなる）を相互に導電接続された２つの素子間に配設し、相互に導電接続された２つの素子のうちの一方または両方に配設することができる。
さらに、留意するべき点として、好ましくは、第一と第二のＤＣ電圧負荷電流接続素子１４と１５は基板２上において、基板２の第一の端領域Ｅ１に配設される。
さらに、留意するべき点として、好ましくは、ＡＣ電圧負荷電流接続素子１７は基板２上において、基板２の第二の端領域Ｅ２に配設され、第一、第二、第三、第四のパワー半導体部品は基板２上において、第一と第二の端領域Ｅ１とＥ２との間に配設される。
さらに、留意するべき点として、好ましくは、第一の方向Ｘの方向に延びる第一と第二のＤＣ電圧負荷電流接続素子１４と１５の第一の部分２７と２８の厚さは、第一と第二のＤＣ電圧負荷電流接続素子１４と１５の範囲ＡＧに対して小さい。第一と第二のＤＣ電圧負荷電流接続素子１４と１５の第一の部分２７と２８は好ましくは、平面的に実施される。
この時点でさらに留意するべき点として、例示的実施形態では第三と第四のパワー半導体部品を省くことができる。
さらに、留意するべき点として、図中、同じ素子には同じ参照符号を付している。
例示的実施形態において、第一と第二のＤＣ電圧負荷電流接続素子１４と１５は、基板２の第一の横方向Ｘに沿って配設され、第一と第二のＤＣ電圧負荷電流接続素子１４と１５は、基板２の第一の方向Ｘに沿って相互に前後に配設され、第一と第二のパワー半導体部品Ｔ１とＴ２は、第一と第二のＤＣ電圧負荷電流接続素子１４と１５に対して共通面ＳＥ上に、基板２の第一の方向Ｘに沿って配設される。必ずしもこれに限られない。一般的に、本発明の場合、第一と第二のＤＣ電圧負荷電流接続素子１４と１５は相互に前後に配設され、第一と第二のパワー半導体部品Ｔ１とＴ２は、第一と第二のＤＣ電圧負荷電流接続素子１４と１５に対して共通面ＳＥ上に配設される。第一と第二のＤＣ電圧負荷電流接続素子１４と１５はそれゆえ、たとえば図３、図７、図８では基板２上でたとえば９０°回転させて配設することができる（回転軸は、基板２を垂直に通る）。さらに、第一と第二のＤＣ電圧負荷電流接続素子１４と１５はまた、たとえば図３、図７、図８による図に関連して、第一のパワー半導体部品Ｔ１および／または第三のパワー半導体部品Ｄ１の上方または下方に配設することもできる。
さらに、この時点で留意するべき点として、例示的実施形態のように、好ましくは第二のＤＣ電圧負荷電流接続素子１５も同様に基部５０を有し、第二のＤＣ電圧負荷電流接続素子１５は、第二のＤＣ電圧負荷電流接続素子１５の基部５０が箔複合材１１を介して第一のＤＣ電圧負荷電流接続素子の基部２６に機械的に接続されることによって、箔複合材１１を介して第一のＤＣ電圧負荷電流接続素子の基部２６に機械的に接続され、または第二のＤＣ電圧負荷電流接続素子１５は、第二のＤＣ電圧負荷電流接続素子１５の基部５０が箔複合材１１を介して第一の導体トラック５ａに機械的に接続されることによって、箔複合材１１を介して第一の導体トラック５ａに機械的に接続される。
さらに、留意するべき点として、電気絶縁装置が第二のＤＣ電圧負荷電流接続素子１５と導電性の構造化された導体層５との間に配設され、前記電気絶縁装置は好ましくは、箔複合材１１の絶縁金属箔層９の一部分の形態で存在する。第二のＤＣ電圧負荷電流接続素子１５は、電気絶縁装置によって導電性の構造化された導体層５から電気的に絶縁されるように配設される。
１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ パワー半導体モジュール
２ 基板
３ 導体層
４ 絶縁体
５ 導体層
５ａ 第一の導体トラック
５ｂ 第二の導体トラック
６、７ 焼結層
８ 第一の金属箔層
９ 電気絶縁箔層
１０ 第二の金属箔層
１１ 箔複合材
１２ 電気絶縁ポッティング
１３ 絶縁素子
１４ 第一のＤＣ電圧負荷電流接続素子
１５ 第二のＤＣ電圧負荷電流接続素子
１６ スルーホール
１７ ＡＣ電圧負荷電流接続素子
１８、２０ めっきスルーホール
１９ 切欠き
２１ａ 第一のピン
２１ｂ 第二のピン
２１ｃ 第三のピン
２６、５０ 基部
２７ 第一のＤＣ電圧負荷電流接続素子の第一の部分
２８ 第二のＤＣ電圧負荷電流接続素子の第一の部分
３０ 中断箇所
３２ 接着剤層
３１ 電気絶縁箔層の一部分
３３、３４ パワー半導体部品の外縁
３５ 第一の金属箔層の一部分
Ａ （第三と第四のパワー半導体部品の）第二の負荷電流接続部
ＡＢ （外縁間の）距離
ＡＦ （第二のＤＣ電圧負荷電流接続素子における箔複合材の）範囲
ＡＧ （第一と第二のＤＣ電圧負荷電流接続素子の）範囲
ＡＬ （パワー半導体部品の）範囲
Ｃ （第一と第二のパワー半導体部品の）第一の負荷電流接続部
Ｄ１、Ｄ１’ 第三のパワー半導体部品
Ｄ２、Ｄ２’ 第四のパワー半導体部品
Ｅ （第一と第二のパワー半導体部品の）第二の負荷電流接続部
Ｇ 制御接続部
Ｋ （第三と第四のパワー半導体部品の）第一の負荷電流接続部
ＳＥ 共通面
Ｔ１、Ｔ１’ 第一のパワー半導体部品
Ｔ２、Ｔ２’ 第二のパワー半導体部品
Ｕｄ ＤＣ電圧
Ｘ、Ｙ、Ｚ 方向

Claims (15)

  1. 基板（２）を備えるパワー半導体モジュールであって、前記基板（２）は絶縁体（４）と、前記絶縁体（４）上に配設された導電性の構造化された導体層（５）とを有し、前記導体層は相互に電気的に絶縁されるように配設された導体トラック（５ａ、５ｂ）を形成し、第一と第二の負荷電流接続部（Ｃ、Ｅ）を有する第一のパワー半導体部品（Ｔ１）が第一の導体トラック（５ａ）上に配設され、前記第一のパワー半導体部品（Ｔ１）の前記第一の負荷電流接続部（Ｃ）は前記第一の導体トラック（５ａ）に導電接続され、第一と第二の負荷電流接続部（Ｃ、Ｅ）を有する第二のパワー半導体部品（Ｔ２）が第二の導体トラック（５ｂ）上に配設され、前記第二のパワー半導体部品（Ｔ２）の前記第一の負荷電流接続部（Ｃ）は前記第二の導体トラック（５ｂ）に導電接続され、前記パワー半導体モジュール（１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ）は第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）を有し、前記第一と第二のパワー半導体部品（Ｔ１、Ｔ２）は前記基板（２）の第一の横方向（Ｘ）に沿って配設され、前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）は相前後して配設され、前記パワー半導体モジュール（１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ）は、第一の金属箔層（８）と構造化された第二の金属箔層（１０）とこれら第一と第二の金属箔層（８、１０）の間に配設された電気絶縁箔層（９）とを有する箔複合材（１１）を有し、前記第一のパワー半導体部品（Ｔ１）の前記第二の負荷電流接続部（Ｅ）は前記第二の金属箔層（１０）に導電接続され、前記第二の金属箔層（１０）は前記第二の導体トラック（５ｂ）に導電接続され、前記第二のパワー半導体部品（Ｔ２）の前記第二の負荷電流接続部（Ｅ）は前記第一の金属箔層（８）に導電接続され、前記第一のＤＣ電圧負荷電流接続素子（１４）は前記第一の導体トラック（５ａ）に導電接続され、前記第二のＤＣ電圧負荷電流接続素子（１５）は前記第一の金属箔層（８）に導電接続され、前記第一と第二のパワー半導体部品（Ｔ１、Ｔ２）は、前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）に対して共通面（ＳＥ）上に配設される、パワー半導体モジュール。
  2. 請求項１に記載のパワー半導体モジュールにおいて、前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）が前記基板（２）の第一の横方向（Ｘ）に沿って配設され、前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）が前記基板（２）の前記第一の方向（Ｘ）に沿って相前後して配設され、前記第一と第二のパワー半導体部品（Ｔ１、Ｔ２）が、前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）に対して共通面（ＳＥ）上に、前記基板（２）の前記第一の方向（Ｘ）に沿って配設されていることを特徴とするパワー半導体モジュール。
  3. 請求項１または２に記載のパワー半導体モジュールにおいて、前記第一と第二のパワー半導体部品（Ｔ１、Ｔ２）がパワー半導体スイッチとして具現化されていることを特徴とするパワー半導体モジュール。
  4. 請求項１〜３のいずれか一項に記載のパワー半導体モジュールにおいて、第一と第二の負荷電流接続部（Ｋ、Ａ）を有する第三のパワー半導体部品（Ｄ１）が前記第一の導体トラック（５ａ）上に配設され、前記第三のパワー半導体部品（Ｄ１）の前記第一の負荷電流接続部（Ｋ）が前記第一の導体トラック（５ａ）に導電接続され、第一と第二の負荷電流接続部（Ｋ、Ａ）を有する第四のパワー半導体部品（Ｄ２）が前記第二の導体トラック（５ｂ）上に配設され、前記第四のパワー半導体部品（Ｄ２）の前記第一の負荷電流接続部（Ｋ）が前記第二の導体トラック（５ｂ）に導電接続され、前記第三と第四のパワー半導体部品（Ｄ１、Ｄ２）が前記基板（２）の前記第一の方向（Ｘ）に沿って配設され、前記第三のパワー半導体部品（Ｄ１）の前記第二の負荷電流接続部（Ａ）が前記第二の金属箔層（１０）に導電接続され、前記第四のパワー半導体部品（Ｄ２）の前記第二の負荷電流接続部（Ａ）が前記第一の金属箔層（８）に導電接続され、前記第一、第二、第三、第四のパワー半導体部品（Ｔ１、Ｔ２、Ｄ１、Ｄ２）が前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）に対して共通面（ＳＥ）上に配設されていることを特徴とするパワー半導体モジュール。
  5. 請求項４に記載のパワー半導体モジュールにおいて、前記第一、第二、第三、第四のパワー半導体部品（Ｔ１、Ｔ２、Ｄ１、Ｄ２）が前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）に対して共通面（ＳＥ）上に、前記基板（２）の前記第一の方向（Ｘ）に沿って配設されていることを特徴とするパワー半導体モジュール。
  6. 請求項４または５に記載のパワー半導体モジュールにおいて、前記第三と第四のパワー半導体部品（Ｄ１、Ｄ２）がダイオードとして具現化されていることを特徴とするパワー半導体モジュール。
  7. 請求項１〜６のいずれか一項に記載のパワー半導体モジュールにおいて、前記第一のＤＣ電圧負荷電流接続素子（１４）が、基部（２６）と、前記基板（２）から離れる方向に延びる第一の部分（２７）とを有し、前記第二のＤＣ電圧負荷電流接続素子（１５）が前記第一のＤＣ電圧負荷電流接続素子（１４）の前記基部（２６）に前記箔複合材（１１）を介して機械的に接続されていることを特徴とするパワー半導体モジュール。
  8. 請求項１〜６のいずれか一項に記載のパワー半導体モジュールにおいて、前記第一のＤＣ電圧負荷電流接続素子（１４）が前記基板（２）から離れる方向に延びる第一の部分（２７）を有し、前記第二のＤＣ電圧負荷電流接続素子（１５）が前記第一の導体トラック（５ａ）に前記箔複合材（１１）を介して機械的に接続されていることを特徴とするパワー半導体モジュール。
  9. 請求項１〜８のいずれか一項に記載のパワー半導体モジュールにおいて、前記第二のＤＣ電圧負荷電流接続素子（１５）が前記基板（２）から離れる方向に延びる第一の部分（２８）を有し、電気絶縁素子（１３）が前記第一のＤＣ電圧負荷電流接続素子（１４）の前記第一の部分（２７）と前記第二のＤＣ電圧負荷電流接続素子（１５）の前記第一の部分（２８）との間に配設されていることを特徴とするパワー半導体モジュール。
  10. 請求項９に記載のパワー半導体モジュールにおいて、前記絶縁素子（１３）が前記電気絶縁箔層（９）の一部分（３１）の形態で具現化されていることを特徴とするパワー半導体モジュール。
  11. 請求項１〜１０のいずれか一項に記載のパワー半導体モジュールにおいて、前記第一のＤＣ電圧負荷電流接続素子（１４）が前記基板（２）から離れる方向に延びる第一のピン（２１ａ）を有し、前記第二のＤＣ電圧負荷電流接続素子（１５）が前記基板（２）から離れる方向に延びる第二のピン（２１ｂ）を有し、前記第二のピン（２１ｂ）が、前記基板（２）の前記第一のピン（２１ａ）に対して、相互に反対となるように配設されていることを特徴とするパワー半導体モジュール。
  12. 請求項１〜６のいずれか一項に記載のパワー半導体モジュールにおいて、前記第二のＤＣ電圧負荷電流接続素子（１５）が前記第一の金属箔層（８）の一部分（３５）の形態で具現化され、前記第二のＤＣ電圧負荷電流接続素子（１５）が、前記第二のＤＣ電圧負荷電流接続素子（１５）が前記第一の金属箔層（８）と一体に具現化されることによって前記第一の金属箔層（８）に導電接続され、前記電気絶縁箔層（９）の一部分（３１）が前記第一のＤＣ電圧負荷電流接続素子（１４）の前記第一の部分（２７）と前記第二のＤＣ電圧負荷電流接続素子（１５）との間に配設されていることを特徴とするパワー半導体モジュール。
  13. 請求項１〜１２のいずれか一項に記載のパワー半導体モジュールにおいて、前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）と前記第一と第二のパワー半導体部品（Ｔ１、Ｔ２）が前記基板（２）上の直線（Ｂ）の上に配設され、前記直線（Ｂ）は前記第一の方向（Ｘ）の方向に延びていることを特徴とするパワー半導体モジュール。
  14. 請求項１〜１３のいずれか一項に記載のパワー半導体モジュールにおいて、前記第一と第二のＤＣ電圧負荷電流接続素子（１４、１５）の範囲（ＡＧ）と前記第二のＤＣ電圧負荷電流接続素子（１５）における前記箔複合材（１１）の範囲（ＡＦ）が少なくとも、前記第一または第二の、または存在するならば前記第三または第四のパワー半導体部品（Ｔ１、Ｔ２、Ｄ１、Ｄ２）の範囲（ＡＬ）に対応していることを特徴とするパワー半導体モジュール。
  15. 請求項１〜１３のいずれか一項に記載のパワー半導体モジュールにおいて、同じタイプの別のパワー半導体部品（Ｔ１’、Ｔ２’、Ｄ１’、Ｄ２’）が前記パワー半導体部品（Ｔ１、Ｔ２、Ｄ１、Ｄ２）のうちの少なくとも１つと並列に電気的に接続され、前記基板（２）上に配設され、前記第一と第二のＤＣ電圧負荷電流素子（１４、１５）の範囲（ＡＧ）と前記第二のＤＣ電圧負荷電流接続素子（１５）における前記箔複合材（１１）の範囲（ＡＦ）が少なくとも、対応する前記パワー半導体部品（Ｔ１、Ｔ２、Ｄ１、Ｄ２）と、並列に電気的に接続されている同じタイプの別のパワー半導体部品（Ｔ１’、Ｔ２’、Ｄ１’、Ｄ２’）との、相互から最も遠い外縁（３３、３４）の間の距離（ＡＢ）に対応していることを特徴とするパワー半導体モジュール。
JP2013201205A 2012-10-17 2013-09-27 パワー半導体モジュール Active JP6216594B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102012218868.1 2012-10-17
DE201210218868 DE102012218868B3 (de) 2012-10-17 2012-10-17 Leistungshalbleitermodul

Publications (2)

Publication Number Publication Date
JP2014082484A true JP2014082484A (ja) 2014-05-08
JP6216594B2 JP6216594B2 (ja) 2017-10-18

Family

ID=49384697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013201205A Active JP6216594B2 (ja) 2012-10-17 2013-09-27 パワー半導体モジュール

Country Status (5)

Country Link
US (1) US9196572B2 (ja)
JP (1) JP6216594B2 (ja)
KR (1) KR102055458B1 (ja)
CN (1) CN103779339B (ja)
DE (1) DE102012218868B3 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230897A (ja) * 2014-06-03 2015-12-21 三菱電機株式会社 半導体装置及びその製造方法
JP2017228694A (ja) * 2016-06-23 2017-12-28 三菱電機株式会社 半導体装置
WO2019171804A1 (ja) * 2018-03-07 2019-09-12 富士電機株式会社 半導体装置
JP7541154B2 (ja) 2022-05-06 2024-08-27 ジーイー・アビエイション・システムズ・エルエルシー モジュラパワーオーバレイデバイスおよび方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013104522B3 (de) * 2013-05-03 2014-06-26 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Subeinheiten und Anordnung hiermit
DE102016104283B4 (de) 2016-03-09 2019-05-16 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitereinrichtung mit einem Leistungshalbleitermodul mit einem Gehäuse
US11037855B2 (en) * 2016-12-30 2021-06-15 Intel IP Corporation Contoured-on-heat-sink, wrapped printed wiring boards for system-in-package apparatus
DE102017100328B4 (de) * 2017-01-10 2020-03-19 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einem Leistungshalbleiterbauelement
JP7178713B2 (ja) * 2017-05-19 2022-11-28 学校法人早稲田大学 パワー半導体モジュール装置及びパワー半導体モジュール製造方法
DE102017209515A1 (de) * 2017-06-06 2018-12-06 Bayerische Motoren Werke Aktiengesellschaft Leistungsumrichtermodul und Verfahren zu dessen Herstellung
CN109427707B (zh) * 2017-08-31 2020-07-07 华中科技大学 一种功率器件的三维封装结构及封装方法
EP3598489A1 (en) 2018-07-18 2020-01-22 Delta Electronics (Shanghai) Co., Ltd. Power module structure
USD937294S1 (en) 2019-02-18 2021-11-30 Samsung Electronics Co., Ltd. Display screen or portion thereof with graphical user interface
DE102019117476B4 (de) * 2019-06-28 2024-03-14 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Schalteinrichtung mit einem Anschlusselement
WO2024132151A1 (en) * 2022-12-22 2024-06-27 Dynex Semiconductor Limited Power semiconductor module

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001501376A (ja) * 1996-09-30 2001-01-30 シーメンス アクチエンゲゼルシヤフト サンドイッチ構造のマイクロエレクトロニクス構成部材
JP2008270527A (ja) * 2007-04-20 2008-11-06 Mitsubishi Electric Corp 電力用半導体モジュール

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274322A (ja) * 2000-03-27 2001-10-05 Mitsubishi Electric Corp パワー半導体モジュール
DE10355925B4 (de) * 2003-11-29 2006-07-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul und Verfahren seiner Herstellung
DE102006015198A1 (de) * 2006-04-01 2007-10-11 Semikron Elektronik Gmbh & Co. Kg Verbindungseinrichtung für elektronische Bauelemente
CN102460693A (zh) * 2009-06-19 2012-05-16 株式会社安川电机 电力变换装置
DE102010039824B4 (de) * 2010-08-26 2018-03-29 Semikron Elektronik Gmbh & Co. Kg Leistungsbaugruppe mit einer flexiblen Verbindungseinrichtung
DE102011078806B4 (de) * 2011-07-07 2014-10-30 Semikron Elektronik Gmbh & Co. Kg Herstellungsverfahren für ein leistungselektronisches System mit einer Kühleinrichtung
DE102013104522B3 (de) * 2013-05-03 2014-06-26 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Subeinheiten und Anordnung hiermit
DE102013010452A1 (de) * 2013-06-21 2014-12-24 Audi Ag Kraftfahrzeug

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001501376A (ja) * 1996-09-30 2001-01-30 シーメンス アクチエンゲゼルシヤフト サンドイッチ構造のマイクロエレクトロニクス構成部材
JP2008270527A (ja) * 2007-04-20 2008-11-06 Mitsubishi Electric Corp 電力用半導体モジュール

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230897A (ja) * 2014-06-03 2015-12-21 三菱電機株式会社 半導体装置及びその製造方法
JP2017228694A (ja) * 2016-06-23 2017-12-28 三菱電機株式会社 半導体装置
WO2019171804A1 (ja) * 2018-03-07 2019-09-12 富士電機株式会社 半導体装置
JPWO2019171804A1 (ja) * 2018-03-07 2020-10-01 富士電機株式会社 半導体装置
US11189608B2 (en) 2018-03-07 2021-11-30 Fuji Electric Co., Ltd. Semiconductor device
JP7541154B2 (ja) 2022-05-06 2024-08-27 ジーイー・アビエイション・システムズ・エルエルシー モジュラパワーオーバレイデバイスおよび方法

Also Published As

Publication number Publication date
JP6216594B2 (ja) 2017-10-18
US9196572B2 (en) 2015-11-24
KR20140049468A (ko) 2014-04-25
CN103779339B (zh) 2017-11-17
US20140103519A1 (en) 2014-04-17
CN103779339A (zh) 2014-05-07
KR102055458B1 (ko) 2019-12-12
DE102012218868B3 (de) 2013-11-07

Similar Documents

Publication Publication Date Title
JP6216594B2 (ja) パワー半導体モジュール
US9659912B2 (en) Low-inductance circuit arrangement comprising load current collecting conductor track
US9660356B1 (en) Semiconductor device
JP5954410B2 (ja) 半導体装置
US9899328B2 (en) Power semiconductor module
JP6047423B2 (ja) 半導体モジュール
US10398023B2 (en) Semiconductor device
KR101946074B1 (ko) 3 레벨 컨버터 하프 브리지
KR20140126668A (ko) 3 레벨 전력 변환기 하프 브리지
JP2017162866A (ja) 半導体装置
KR20150036347A (ko) 반도체장치
US20140231982A1 (en) Semiconductor device and manufacturing method thereof
JPWO2015182284A1 (ja) 半導体装置
JP6480856B2 (ja) 半導体モジュール
US11538725B2 (en) Semiconductor module arrangement
JP2013062551A (ja) 半導体装置
US12062601B2 (en) Power semiconductor module having a DC voltage connecting device
CN107210281B (zh) 带有改进的键合连接结构的功率半导体模块
JP6383614B2 (ja) コンデンサモジュール及びパワーユニット
CN115799208A (zh) 功率半导体模块
JP2010251556A (ja) 半導体装置及び放熱体
JP2022130754A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160603

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170912

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170925

R150 Certificate of patent or registration of utility model

Ref document number: 6216594

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250