JP2013239654A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、フレキシブルフィルム上に半導体素子からなる半導体集積回路を実装してなる半導体装置において、フレキシブルフィルム上の配線と半導体集積回路との接続に関する。 The present invention relates to a semiconductor device, and more particularly, to a connection between a wiring on a flexible film and a semiconductor integrated circuit in a semiconductor device in which a semiconductor integrated circuit made of a semiconductor element is mounted on a flexible film.
現在、液晶表示パネル、プラズマ画像表示パネル、EL(Electro-Luminescence)画像表示パネル等の薄型画像表示パネルを用いた薄型画像表示装置が実用化されている。かかる画像表示パネルの駆動用の半導体装置の実装方法として、LSI等からなる半導体チップをフィルム基板上に搭載してなるCOF(Chip On Film)が使用されている。 Currently, thin image display devices using thin image display panels such as liquid crystal display panels, plasma image display panels, and EL (Electro-Luminescence) image display panels have been put into practical use. As a method of mounting a semiconductor device for driving such an image display panel, COF (Chip On Film) in which a semiconductor chip made of LSI or the like is mounted on a film substrate is used.
COFの場合、半導体チップの周縁部に所定の配線ピッチにて、突起電極(パッド)が設置され、かかる突起電極とフィルム基板に支持されたインナーリードとが接続されて、半導体チップとフィルム基板とが接合される。 In the case of COF, protruding electrodes (pads) are installed on the periphery of a semiconductor chip at a predetermined wiring pitch, and the protruding electrodes and the inner leads supported by the film substrate are connected to each other. Are joined.
近年、微細化技術の発達に伴って、半導体チップの突起電極数の増加による多出力化が進められている。一方、半導体装置の小型化の要請から半導体チップの縮小化が進められている。このような多出色化および半導体チップの縮小化を実現するためには、半導体チップ上の突起電極のファインピッチ化を進める必要がある。 In recent years, with the development of miniaturization technology, multi-output has been promoted by increasing the number of protruding electrodes of a semiconductor chip. On the other hand, downsizing of semiconductor chips has been promoted due to the demand for downsizing of semiconductor devices. In order to realize such a large number of colors and a reduction in the size of the semiconductor chip, it is necessary to advance the fine pitch of the protruding electrodes on the semiconductor chip.
また、半導体チップの形状について、実装領域をより小型化するために短辺の長さをより短くし、より細長い形状となっており、チップ長辺側に設置される突起電極数を増やす必要がある。 Also, the shape of the semiconductor chip has a shorter and shorter shape in order to further reduce the mounting area, and it is necessary to increase the number of protruding electrodes installed on the long side of the chip. is there.
具体的には、突起電極を高密度に、半導体チップの周縁部に並べて配置し、突起電極数を増加させても半導体チップサイズが大きくならないようにファインピッチ化を図る。突起電極を高密度に配置するためには、突起電極間を狭く、突起電極の占有面積を減らし(少なくとも突起電極の幅を狭くし)、且つ、突起電極の数を増やす必要がある。 Specifically, the protruding electrodes are arranged at a high density along the periphery of the semiconductor chip, and a fine pitch is achieved so that the semiconductor chip size does not increase even if the number of protruding electrodes is increased. In order to arrange the protruding electrodes at high density, it is necessary to narrow the space between the protruding electrodes, reduce the area occupied by the protruding electrodes (at least reduce the width of the protruding electrodes), and increase the number of protruding electrodes.
特許文献1には、半導体チップ単位長さあたりの出力数(バンプ数)の増加の要求に対して、各バンプを同一列上に配列せずにバンプを1つおきに第1バンプ列と第2バンプ列に分け、所謂千鳥状に突起電極を配置することが記載されている。これにより、例えば図39に示すような、突起電極31が千鳥状に配置され、インナーリード32が各突起電極と各別に接続する半導体チップを実現でき、ファインピッチ化が図れる。
In
特許文献2では、特許文献1と同様突起電極を第1バンプ列と第2バンプ列に分けて配置し、さらに、例えば図40に示すように、インナーリード32を屈曲させることで、ファインピッチ化を図っている。
In
このように、ファインピッチ化が必要な製品にあたっては、突起電極を第1バンプ列と第2バンプ列に分けて配置するものが主流となっている。 As described above, in products that require a fine pitch, it is the mainstream to arrange the protruding electrodes separately in the first bump row and the second bump row.
特許文献3には、突起電極を第1バンプ列と第2バンプ列に分けて配置する際に、半導体チップの端部から遠い方の内側のバンプ列に配置される突起電極を、半導体チップ端部側のバンプ列に配置される突起電極よりも幅広とすることで、基板への半導体チップのマウント位置精度を緩和することが記載されている。
In
上述の通り、半導体チップ面積の縮小化に伴い、突起電極の幅を狭くし、且つ、突起電極間の離間距離を小さくして突起電極のファインピッチ化を行っている。しかしながら、かかるファインピッチ化を進めるためには、突起電極とインナーリードとの接合位置の位置ずれの問題を解決する必要がある。 As described above, with the reduction in the area of the semiconductor chip, the width of the protruding electrodes is reduced and the distance between the protruding electrodes is reduced to reduce the pitch of the protruding electrodes. However, in order to advance such fine pitches, it is necessary to solve the problem of displacement of the joint position between the protruding electrode and the inner lead.
かかる突起電極とインナーリードとの接合位置の位置ずれを回避するには、まず第1に、フィルム基板および突起電極のパターン精度、及び、フィルム基板と半導体チップとを接合する接合装置のマウント精度を高めることが必要である。しかしながら、かかる接合位置の位置ずれは、これらのパターン精度およびマウント精度のみに起因して発生するものではない。単にパターン精度およびマウント精度を高くするだけでは、突起電極とインナーリードとの接合位置の位置ずれを回避できない場合がある。これを以下に説明する。 In order to avoid such misalignment of the bonding position between the protruding electrode and the inner lead, first, the pattern accuracy of the film substrate and the protruding electrode and the mounting accuracy of the bonding apparatus for bonding the film substrate and the semiconductor chip are increased. It is necessary to increase. However, such misalignment of the joining position does not occur only due to these pattern accuracy and mounting accuracy. In some cases, it is not possible to avoid displacement of the bonding position between the protruding electrode and the inner lead simply by increasing the pattern accuracy and the mounting accuracy. This will be described below.
半導体チップ上の突起電極は、フィルム基板上のインナーリードと加熱圧着により接合される。このため、フィルム基板の熱膨張によりフィルム基板上のインナーリードの位置にばらつきが生じ、半導体チップ上に形成された突起電極に対応するように形成されているフィルム基板上のインナーリードが、熱膨張によってかかる対応する突起電極の形成位置からずれてしまうことがある。この結果、インナーリードと突起電極との接触面積が小さくなる。或いは、インナーリードが本来接合されるべき突起電極以外の突起電極に接触して、リーク不良やショート不良を招くことになる。 The protruding electrode on the semiconductor chip is bonded to the inner lead on the film substrate by thermocompression bonding. For this reason, the position of the inner lead on the film substrate varies due to the thermal expansion of the film substrate, and the inner lead on the film substrate formed so as to correspond to the protruding electrode formed on the semiconductor chip is thermally expanded. May be displaced from the position where the corresponding protruding electrode is formed. As a result, the contact area between the inner lead and the protruding electrode is reduced. Alternatively, the inner lead comes into contact with the protruding electrode other than the protruding electrode to be originally bonded, thereby causing a leakage defect or a short circuit defect.
図39に示す突起電極31とインナーリード32の配置レイアウトにおいて、インナーリードの接合位置ずれが発生した場合の様子を図41に示す。
FIG. 41 shows a situation where a displacement of the joining position of the inner leads occurs in the layout of the
位置ずれが発生しない場合、図41(A)に示すように、突起電極31とインナーリード32間は十分な距離X1だけ離間した状態で配置されており、リーク不良やショート不良は発生しない。
When no misalignment occurs, as shown in FIG. 41A, the protruding
これに対し、接合位置ずれが発生すると、図41(B)に示すように、突起電極とインナーリード間に十分な離間距離を確保できなくなり、且つ、インナーリードと突起電極との接触面積が減少する。最悪の場合、図41(C)に示すように、ショート不良を招くことになる。 On the other hand, when the joining position shift occurs, as shown in FIG. 41B, a sufficient separation distance cannot be secured between the protruding electrode and the inner lead, and the contact area between the inner lead and the protruding electrode is reduced. To do. In the worst case, as shown in FIG. 41C, a short circuit failure is caused.
このため、インナーリードの位置ずれが発生してもリーク不良やショート不良が起きないように、インナーリードの位置ずれを考慮したうえで離間距離X1の値を設定する必要がある。 For this reason, it is necessary to set the value of the separation distance X1 in consideration of the positional deviation of the inner leads so that no leak failure or short-circuit failure occurs even if the positional deviation of the inner lead occurs.
さらに、半導体チップの厚さのばらつき、及び、突起電極の高さのばらつきに起因して、加熱圧着時にフィルム基板上のインナーリードが、対応する突起電極の形成位置からずれてしまうことがある。これは、フィルム基板と半導体チップとの圧着接合時に不均一な圧力が加わり、初期のインナーリードと突起電極の合わせ位置から突起電極側が滑り移動することで発生する。 Furthermore, due to the variation in the thickness of the semiconductor chip and the variation in the height of the protruding electrode, the inner lead on the film substrate may be displaced from the position of the corresponding protruding electrode during thermocompression bonding. This occurs when non-uniform pressure is applied at the time of pressure bonding between the film substrate and the semiconductor chip, and the protruding electrode side slides from the initial alignment position of the inner lead and protruding electrode.
図42に半導体チップをフィルム基板に加熱圧着する装置の一例を示す。ボンディングステージ33に載せられたフィルム基板(ここでは、ポリイミド)34は、ボンディングツール35に真空吸着穴36を介して真空吸着された半導体チップ30に対し、インナーリード32と突起電極31が正対するように位置決めがされる。ボンディングツール35を下降させることで、インナーリードと突起電極とが圧着接続される。
FIG. 42 shows an example of an apparatus for thermocompression bonding a semiconductor chip to a film substrate. A film substrate (here, polyimide) 34 placed on the
ここで、半導体チップの厚さのばらつき、及び、突起電極の高さのばらつきがある場合の半導体チップ30とフィルム基板34との加熱圧着の様子を図43に示す。図43では、半導体チップの厚みにばらつきがあり、突起電極の高さが図の右側ほど低くなっている。
Here, FIG. 43 shows a state of thermocompression bonding between the
このように突起電極の高さが異なる場合にボンディングツールを下降させて圧着を行うと、まず図43の左方向から先にインナーリードと突起電極が接触する。この状態の半導体チップ30とフィルム基板34の拡大図を図44に示す。この状態でさらにボンディングツールの下降を続けると、図左側のインナーリードと突起電極に過剰な圧力が加わり、図45に示すように突起電極がインナーリードから滑り落ち、インナーリードとインナーリードの間の間隙に嵌まり込んでしまう。この結果インナーリードと突起電極の接続において位置ずれが発生し、ショート不良やリーク不良の原因となる。
Thus, when the height of the protruding electrode is different, when the bonding tool is lowered and crimped, the inner lead and the protruding electrode first come into contact first from the left in FIG. FIG. 44 shows an enlarged view of the
このため、インナーリードと突起電極の熱圧着時の接合位置ずれを考慮すると、上述したパターン精度およびマウント精度から決まる値以上に突起電極とインナーリード間のスペースを広げる必要があり、さらなるファインピッチ化の障害となっていた。 For this reason, considering the misalignment between the inner lead and the protruding electrode during thermocompression bonding, it is necessary to expand the space between the protruding electrode and the inner lead beyond the value determined from the pattern accuracy and mounting accuracy described above, and further fine pitch It was an obstacle.
つまり、現状でファインピッチ化を行う場合、突起電極とインナーリード間のスペースを狭くすると接合位置ずれの問題が発生するため、突起電極とインナーリード間のスペースを維持したまま、突起電極或いはインナーリードの幅を縮小してファインピッチ化を行う必要がある。ところが、そうすると、突起電極とインナーリードとの接合面積が減るため、接合信頼性の低下が懸念される。 In other words, when fine pitch is used at present, if the space between the protruding electrode and the inner lead is narrowed, a problem of misalignment of the bonding position occurs. Therefore, the space between the protruding electrode and the inner lead is maintained and the protruding electrode or inner lead is maintained. Therefore, it is necessary to reduce the width of the pitch and make it fine pitch. However, in that case, the bonding area between the protruding electrode and the inner lead is reduced, and there is a concern that the bonding reliability may be lowered.
本発明は、上記の状況に鑑み、インナーリードと突起電極の接合位置ずれを低減でき、インナーリード及び突起電極のファインピッチ化が容易な半導体装置を提供することをその目的とする。 In view of the above situation, an object of the present invention is to provide a semiconductor device that can reduce the joining position deviation between the inner lead and the protruding electrode and can easily make the fine pitch between the inner lead and the protruding electrode.
上記目的を達成するための本発明に係る半導体装置は、半導体チップの周縁部に配置された複数の第1突起電極と、フィルム基板上に形成された複数の第1リード配線を備え、前記第1突起電極の夫々を前記第1リード配線と各別に接続して、前記半導体チップの内部回路との接続がなされる半導体装置において、
前記第1突起電極の間に挟まれた所定の領域に対応する前記フィルム基板上の領域に、1又は複数の第2リード配線からなる第2リード配線群が配置され、
前記第2リード配線群を構成する前記第2リード配線の少なくとも1本の特定第2リード配線において、前記特定第2リード配線と、当該第2リード配線に隣接して配置された前記第1突起電極または前記第1突起電極とは別に当該第2リード配線に隣接して配置された第2突起電極との離間距離が、前記第1リード配線と、当該第1リード配線と接続する前記第1突起電極に隣接する前記第1突起電極との離間距離よりも短いことを第1の特徴とする。
In order to achieve the above object, a semiconductor device according to the present invention includes a plurality of first protruding electrodes disposed on a peripheral portion of a semiconductor chip, and a plurality of first lead wires formed on a film substrate. In the semiconductor device in which each of the one protruding electrode is connected to the first lead wiring and connected to the internal circuit of the semiconductor chip,
A second lead wiring group consisting of one or a plurality of second lead wirings is disposed in a region on the film substrate corresponding to a predetermined region sandwiched between the first protruding electrodes;
In at least one specific second lead wiring of the second lead wiring constituting the second lead wiring group, the specific second lead wiring and the first protrusion disposed adjacent to the second lead wiring A separation distance from a second protruding electrode arranged adjacent to the second lead wire separately from the electrode or the first protruding electrode is connected to the first lead wire and the first lead wire. The first feature is that the distance is shorter than the distance from the first protruding electrode adjacent to the protruding electrode.
上記第1の特徴の本発明に係る半導体装置は、更に、前記特定第2リード配線が、2つの前記第2突起電極、又は、前記第1突起電極と前記第2突起電極に挟まれるように配置されていることを第2の特徴とする。 In the semiconductor device according to the first aspect of the present invention, the specific second lead wiring is further sandwiched between the two second projecting electrodes, or the first projecting electrode and the second projecting electrode. Arrangement is a second feature.
上記第2の特徴の本発明に係る半導体装置は、更に、前記特定第2リード配線が、2つの前記第2突起電極に挟まれるように配置されていることを第3の特徴とする。 The semiconductor device according to the second aspect of the present invention is further characterized in that the specific second lead wiring is disposed so as to be sandwiched between the two second protruding electrodes.
上記第3の特徴の本発明に係る半導体装置は、更に、前記第2リード配線群を構成する前記第2リード配線の夫々が、前記第2突起電極の間に挟まれるように配置されていることを第4の特徴とする。 The semiconductor device according to the third aspect of the present invention is further arranged such that each of the second lead wires constituting the second lead wire group is sandwiched between the second protruding electrodes. This is the fourth feature.
上記第1乃至第4の何れかの特徴の本発明に係る半導体装置は、更に、前記特定第2リード配線が、ダミーの配線であることが好ましい。 In the semiconductor device according to the present invention having any one of the first to fourth characteristics, it is preferable that the specific second lead wiring is a dummy wiring.
上記第1乃至第4の何れかの特徴の本発明に係る半導体装置は、更に、前記特定第2リード配線が、前記第1リード配線と電気的に接続する配線であることが好ましい。 In the semiconductor device according to the present invention having any one of the first to fourth characteristics, it is preferable that the specific second lead wire is a wire electrically connected to the first lead wire.
このとき、前記特定第2リード配線が前記第1リード配線と電気的に接続する配線の場合には、当該特定第2リード配線を挟んで、当該第1突起電極(前記第2リード配線が電気的に接続する前記第1突起電極)と対向する位置に、別の前記第2リード配線、又は、前記第1突起電極とは別の突起電極を配置する。 At this time, if the specific second lead wiring is a wiring electrically connected to the first lead wiring, the first protruding electrode (the second lead wiring is electrically connected to the specific second lead wiring). The second lead wiring, or a protruding electrode different from the first protruding electrode, is disposed at a position opposite to the first protruding electrode to be electrically connected.
上記第1乃至第4の何れかの特徴の本発明に係る半導体装置は、更に、前記第2突起電極が、ダミーの突起電極であることが好ましい。 In the semiconductor device according to the present invention having any one of the first to fourth characteristics, it is preferable that the second protruding electrode is a dummy protruding electrode.
上記第1乃至第4の何れかの特徴の本発明に係る半導体装置は、更に、
前記第2突起電極が、前記半導体チップの端部から第1の距離に配置された外側第2突起電極と、前記半導体チップの端部からの距離が前記第1の距離より遠い位置に配置された内側第2突起電極の2種類を含み、
前記特定第2リード配線が、前記外側第2突起電極と前記内側第2突起電極の間隙に沿って配置されていることを第5の特徴とする。この場合、前記外側第2突起電極および前記内側第2突起電極が、千鳥状に配置されていることが好ましい。
The semiconductor device according to the present invention having any one of the first to fourth features is further provided.
The second projecting electrode is disposed at a position farther from the first distance than the outer second projecting electrode disposed at a first distance from the end of the semiconductor chip, and the distance from the end of the semiconductor chip. Including two types of inner second protruding electrodes,
A fifth feature is that the specific second lead wiring is disposed along a gap between the outer second protruding electrode and the inner second protruding electrode. In this case, it is preferable that the outer second protruding electrodes and the inner second protruding electrodes are arranged in a staggered manner.
上記第5の特徴の本発明に係る半導体装置は、更に、前記特定第2リード配線と、当該特定第2リード配線に隣接して配置された前記外側第2突起電極または前記内側第2突起電極との離間距離が、前記第1リード配線と、当該第1リード配線と接続する前記第1突起電極に隣接する前記第1突起電極との離間距離よりも短いことが好ましい。 The semiconductor device according to the present invention of the fifth feature further includes the specific second lead wiring and the outer second projecting electrode or the inner second projecting electrode disposed adjacent to the specific second lead wiring. Is preferably shorter than the separation distance between the first lead wiring and the first protruding electrode adjacent to the first protruding electrode connected to the first lead wiring.
上記第1乃至第5の何れかの特徴の本発明に係る半導体装置は、更に、前記第2リード配線群が、前記半導体チップ周縁部の辺の中央部に設けられていることを第6の特徴とする。 In the semiconductor device according to the present invention having any one of the first to fifth features, it is further preferable that the second lead wiring group is provided in a central portion of the side edge of the semiconductor chip. Features.
上記第1乃至第6の何れかの特徴の本発明に係る半導体装置は、更に、複数の前記第2リード配線群が、一定の間隔で前記半導体チップ周縁部に設けられていることが好ましい。 In the semiconductor device according to the present invention having any one of the first to sixth features, it is preferable that a plurality of the second lead wiring groups are further provided on the peripheral edge of the semiconductor chip at a constant interval.
上記第1乃至第6の何れかの特徴の本発明に係る半導体装置は、更に、前記第1突起電極が、千鳥状に配置されていることが好ましい。 In the semiconductor device according to the present invention having any one of the first to sixth features, it is preferable that the first protruding electrodes are further arranged in a staggered pattern.
上記特徴の本発明に係る半導体装置に依れば、半導体チップ周縁部の所定の位置ずれ防止領域に、少なくとも1本の第2リード配線を配置し、又は、第2突起電極をリード配線に挟まれるように配置して、位置ずれ防止パターンを設置している。これにより、半導体チップの厚さや突起電極の高さのばらつきに起因して生じる第1リード配線(インナーリード)と第1突起電極の接合位置ずれを低減し、ショート不良やリーク不良を回避しつつ、突起電極のファインピッチ化が容易な半導体装置を実現できる。 According to the semiconductor device of the present invention having the above characteristics, at least one second lead wiring is disposed in a predetermined misalignment prevention region at the periphery of the semiconductor chip, or the second protruding electrode is sandwiched between the lead wirings. In order to prevent misalignment, a misalignment prevention pattern is provided. As a result, the displacement of the bonding position between the first lead wiring (inner lead) and the first protruding electrode caused by the variation in the thickness of the semiconductor chip and the height of the protruding electrode is reduced, while avoiding short-circuit defects and leak defects. Thus, a semiconductor device in which the fine pitch of the protruding electrodes can be easily realized.
ここで、第2リード配線および第2突起電極は、第1リード配線及び第1突起電極とは異なり、基本的に、チップ上の半導体回路との接続に使用されないダミーの配線及びダミーの突起電極である。例えば第1リード配線間に、少なくとも1本の第2リード配線を含んで形成されるダミーパターンを配置することにより、熱圧着時の接合位置ずれを、半導体チップの厚さや突起電極の高さのばらつきに依らず所定量以下に制限できる。ただし、後述する種々の実施形態に示すように、構成によっては、第2リード配線および第2突起電極を、チップ上の半導体回路との接続に使用できる場合もある。 Here, unlike the first lead wiring and the first protruding electrode, the second lead wiring and the second protruding electrode are basically a dummy wiring and a dummy protruding electrode that are not used for connection to the semiconductor circuit on the chip. It is. For example, by disposing a dummy pattern formed including at least one second lead wiring between the first lead wirings, the bonding position shift at the time of thermocompression bonding is reduced in the thickness of the semiconductor chip and the height of the protruding electrode. It can be limited to a predetermined amount or less regardless of variations. However, as shown in various embodiments described later, depending on the configuration, the second lead wiring and the second protruding electrode may be used for connection to a semiconductor circuit on the chip.
ある実施形態においては、第2リード配線が第2突起電極に挟まれるように配置されることで、2つの第2突起電極間の間隙に第2リード配線が嵌まり込む。この結果、半導体チップの厚さや突起電極の高さのばらつきの結果、半導体チップとフィルム基板の圧着接合時の圧力の不均一に起因して発生する滑りに対しても、接合位置ずれを第2リード配線が第2突起電極の側面と接触した時点で止め、接合位置ずれ量を第2リード配線と第2突起電極の離間距離以内に抑えることができる。また、他の実施形態においては、第2リード配線の第2突起電極との接触部分の幅を広く取ることで、第2突起電極と第2リード配線との接合面積を大きくし、接合位置ずれを低減することができる。 In one embodiment, the second lead wiring is fitted into the gap between the two second protruding electrodes by arranging the second lead wiring so as to be sandwiched between the second protruding electrodes. As a result, as a result of the variation in the thickness of the semiconductor chip and the height of the protruding electrode, the second bonding position shift is caused even by the slip generated due to the non-uniform pressure during the pressure bonding between the semiconductor chip and the film substrate. When the lead wire comes into contact with the side surface of the second protruding electrode, it can be stopped, and the displacement of the joining position can be suppressed within the distance between the second lead wire and the second protruding electrode. In another embodiment, by increasing the width of the contact portion of the second lead wiring with the second protruding electrode, the bonding area between the second protruding electrode and the second lead wiring is increased, and the bonding position is shifted. Can be reduced.
これにより、マウント工程の接合装置の高精度化にともなう装置価格の上昇や接続不良率の上昇にともなうコスト増、及び、半導体チップの厚さや突起電極の高さのばらつきの低減に伴うコスト増を抑制しつつ、インナーリード配線のファインピッチ化を促進することが可能となる。 As a result, cost increases associated with increased device prices and connection failure rates due to higher accuracy of the bonding device in the mounting process, and increased costs due to reduced variations in semiconductor chip thickness and bump electrode height. It is possible to promote the fine pitch of the inner lead wiring while suppressing.
本発明では、位置ずれ防止領域内に第2リード配線または第2突起電極を配置する分のスペースが別に必要となるが、第1リード配線と第1突起電極との接合位置ずれ量が低減されることにより、第1リード配線同士の間隔を従来技術よりも狭めて配置することが可能となる。この結果、ファインピッチ化が容易に可能となり、特に、第1突起電極数の多い多出力の半導体チップにおいて、チップサイズの縮小化が可能となる。 In the present invention, a separate space for arranging the second lead wiring or the second protruding electrode is required in the misalignment prevention region, but the amount of bonding position shift between the first lead wiring and the first protruding electrode is reduced. As a result, it is possible to arrange the first lead wires with a smaller interval than in the prior art. As a result, a fine pitch can be easily achieved. In particular, in a multi-output semiconductor chip having a large number of first protruding electrodes, the chip size can be reduced.
本発明の一実施形態について図1〜図38に基づいて説明すると以下の通りである。なお、以降に示す図面では、説明の都合上、要部を強調して示すこととし、構成部材の夫々の厚みや長さなどの寸法比は実際の寸法比とは必ずしも一致しない場合がある。 An embodiment of the present invention will be described below with reference to FIGS. In the drawings shown below, for the convenience of explanation, the main parts are emphasized and the dimensional ratios such as the thicknesses and lengths of the constituent members may not necessarily match the actual dimensional ratios.
〈第1実施形態〉
図1は、本発明の一実施形態に係る半導体装置(以下、適宜「本発明装置1」と称す)において、リード配線と突起電極の配置を示すレイアウト図である。図2に図1のA−A’方向の熱圧着後の断面図を示す。なお、図1は、従来技術である図3に対して本発明を適用した場合のリード配線と突起電極の配置レイアウトである。
<First Embodiment>
FIG. 1 is a layout diagram showing the arrangement of lead wires and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “
図1及び図2に示すように、第1突起電極11が、半導体チップ20の周縁部に複数配置され、かかる第1突起電極11の夫々は、フィルム基板21上に形成された、半導体チップ端22を越えて半導体チップ20の内方に延伸する第1リード配線12と各別に接続されている。フィルム基板21は、例えば、ポリイミドテープからなる。第1突起電極11は、半導体チップ20の内部回路と接続し、これにより第1リード配線12と半導体チップ20の内部回路との電気的接続がなされている。
As shown in FIG. 1 and FIG. 2, a plurality of first
一方、かかる第1電極11の間に挟まれる半導体チップ20の周縁部の所定の領域(位置ずれ防止領域)23には、第2リード配線14がフィルム基板21上に配置されている。さらに、かかる第2リード配線14は、半導体チップ20の周縁部に配置された2つの第2突起電極13に挟まれるように配置されている。本実施形態において、第2突起電極13、及び、第2リード配線14は、半導体チップ20の内部回路と接続しないダミーの突起電極及びリード配線である。
On the other hand, the
第1突起電極11、及び、第2突起電極13は、例えば金で構成され、第1リード配線12、及び、第2リード配線14は、例えば錫メッキが施された銅箔で構成されている。熱圧着により、第1突起電極11と第1リード配線12を接合させると、突起電極がリード配線よりも柔らかい材料であることにより、第1リード配線12が第1突起電極11内部にめり込んで形成される。このとき、第1突起電極11と第1リード配線12との間に金−錫金属間接合が形成され、これにより第1突起電極11と第1リード配線12との電気的接続がなされる。第1突起電極11と第1リード配線12の熱圧着時の接合位置ずれを考慮して、接合位置ずれにより断線やショート不良が発生しないように、第1突起電極11の第1リード配線12の延伸方向に垂直な方向の幅を、第1リード配線12よりも広く確保している。
The first protruding
一方で、第2リード配線14が、第2突起電極13に挟まれるように配置されているため、熱圧着の結果、第2リード配線14は、第2突起電極13の間の間隙に丁度嵌まり込むように形成される。
On the other hand, since the
このため、半導体チップの厚さや突起電極の高さのばらつきに起因して、第1突起電極11と第1リード配線12との間に接合位置ずれが発生する場合でも、かかる接合位置ずれは第2リード配線14が第2突起電極13の側面に接触する時点で止まり、これ以上、接合位置ずれが進行することはない。図4に、本発明装置1において接合位置ずれが発生し、突起電極11、13がリード配線12、14に対し相対的に図1の右方向に滑り移動した状態におけるリード配線と突起電極の配置を示す。図5に図4のA−A’方向の熱圧着後の断面図を示す。
For this reason, even when the bonding position shift occurs between the first protruding
図4及び図5に示すように、本発明装置1では、第2突起電極13及び第2リード配線14の配置により、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、強制的に第2リード配線14とかかる第2リード配線に隣接する第2突起電極13との離間距離X2以下に抑えることが可能となる。
As shown in FIGS. 4 and 5, in the
図1及び図3において、例えば、第1突起電極11の間隔(ピッチ)が20μmで第1リード配線12の間隔(ピッチ)が20μmであり、第1突起電極11の幅を16μmとし、第1リード配線12の幅を8μmとする。この場合、第1リード配線12とかかる第1リード配線と接続する第1突起電極11に隣接する第1突起電極11との離間距離X1が8μmであるので、接合位置ずれが8μm以上発生するとショート不良に至る。
In FIG. 1 and FIG. 3, for example, the interval (pitch) between the first
従来方式(図3)の配置レイアウトの場合、半導体チップの厚さや突起電極の高さのばらつきを考慮した位置合わせ精度は7.8μmであり、離間距離X1が8μmであることから、ショート不良が起こらない条件を一応は満足している。しかしながら、かかる位置合わせ精度は離間距離X1に対して殆ど余裕がないため、温度要因、或いは半導体チップの厚さや突起電極の高さのばらつき要因が想定を超えると、想定以上の接合位置ずれが発生し、これにより第1突起電極11と第1リード配線12のショート不良を引き起こす虞があった。
In the case of the arrangement layout of the conventional method (FIG. 3), the alignment accuracy in consideration of the variation in the thickness of the semiconductor chip and the height of the protruding electrode is 7.8 μm, and the separation distance X1 is 8 μm. I'm satisfied with the conditions that don't happen. However, since the alignment accuracy has almost no margin for the separation distance X1, if the temperature factor or the variation factor of the thickness of the semiconductor chip or the height of the protruding electrode exceeds the assumption, the displacement of the bonding position more than expected will occur. As a result, there is a risk of causing a short circuit failure between the first protruding
これに対し、図1では、接合位置ずれは最大で上記の離間距離X2しか発生しないため、離間距離X2を離間距離X1よりも小さく設定しておくことで、第1突起電極11と第1リード配線12間の距離を所定距離(X1−X2)以上に維持することが可能となりショート不良を防止できる。
On the other hand, in FIG. 1, since the maximum misalignment of the joining position occurs only in the above-mentioned separation distance X2, the
例えば、図1において、2つの第2突起電極13の離間距離を8μmとし、第2リード配線14の幅を4μmとする。第1及び第2突起電極のパターン精度、及び、フィルム基板21と半導体チップ20とを接合する接合装置のマウント精度は高精度で制御できるので、加圧圧着装置へマウントした状態では第2リード配線14と第2突起電極13との離間距離X2は2μmに設定できる。
For example, in FIG. 1, the distance between the two second
この場合、熱圧着時に、熱膨張やチップ高さばらつき等により第1リード配線12が第1突起電極からずれる力が働いても、接合位置ずれは2μm以上発生することはない。このため、離間距離X1を2μmよりも大きな値に設定しておく限り、第1突起電極11同士の間隔、及び、第1リード配線12同士の間隔を詰めて配置することができ、ファインピッチ化が容易に可能となる。
In this case, even when a force that causes the
本発明装置1では、第2突起電極13及び第2リード配線14を配置するためのスペース(位置ずれ防止領域23)が必要となるが、接合位置ずれ量を離間距離X2以下に制限できることにより、第1リード配線12同士の間隔を従来技術よりも狭めて配置することができる。この結果、特に第1突起電極数の多い多出力の半導体チップにおいては、位置ずれ防止領域23を設けることに伴うチップ実装面積の増大よりも、第1リード配線12同士の間隔を狭くできることによる実装面積の縮小の効果が大きく、チップサイズの縮小化を実現できる。
In the
なお、本発明装置1では、2つの第2突起電極13と第2リード配線14を配置することで接合位置ずれを所定値以下に制限しているが、本発明はこれに限られるものではない。少なくとも1本の第2リード配線14を用いて、接合位置ずれを制限することができる。
In the
図6の配置レイアウトに示す半導体装置(以下、適宜「本発明装置2」と称す)では、第2リード配線14が、第1リード配線12に挟まれる半導体チップ20周縁部の所定の領域(位置ずれ防止領域)23のフィルム基板21上に配置されている。第2リード配線14は、半導体チップ20の内部回路と接続しないダミーのリード配線である。図7に図6のA−A’方向の熱圧着後の断面図を示す。
In the semiconductor device shown in the arrangement layout of FIG. 6 (hereinafter referred to as “
図6では、かかる第2リード配線14が、隣接する第1リード配線12に夫々接続する第1突起電極11に挟まれるように配置されている。これにより、第2リード配線14は、熱圧着の結果、図7に示すように第1突起電極11の間の間隙に丁度嵌まり込むように形成される。
In FIG. 6, the
このため、半導体チップの厚さや突起電極の高さのばらつきに起因して、第1突起電極11と第1リード配線12との間に接合位置ずれが発生する場合でも、かかる接合位置ずれは第2リード配線14が第1突起電極11の側面に接触する時点で止まり、それ以上接合位置ずれが進行することはない。また、第2リード配線14はダミーのリード配線であるので、第1突起電極11と接触しても回路ショートの問題は生じない。
For this reason, even when the bonding position shift occurs between the first protruding
すなわち、本発明装置2では、第2リード配線14の配置により、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、強制的に第2リード配線14とかかる第2リード配線14に隣接する第1突起電極11との離間距離X3以下に抑えることが可能となる。そして、かかる離間距離X3を、第1リード配線12とかかる第1リード配線と接続する第1突起電極11に隣接する第1突起電極11との離間距離X1よりも小さく設定することで、第1突起電極11と第1リード配線12間の距離を所定距離(X1−X3)以上に維持することが可能となりショート不良を防止できる。
That is, in the
また、位置ずれ防止領域23において、複数の第2リード配線14を配置することもできる。図8に第2リード配線14が2本の場合、図9に第2リード配線14が3本の場合の本発明装置1の配置レイアウトの一例を示す。
In addition, a plurality of second lead wirings 14 can be arranged in the
図8において、第1電極11に挟まれた位置ずれ防止領域23内に、2本の第2リード配線14(14a、14b)からなる第2リード配線群が配置され、うち図の左側の第2リード配線14aが、第1突起電極11と第2突起電極13の間に挟まれるように配置され、図の右側の第2リード配線14bが、2つの第2突起電極13の間に挟まれるように配置されている。このように構成することで、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、第2リード配線14aと第2リード配線14aに隣接する第1突起電極11との離間距離X3以下で、且つ、第2リード配線14a、14bとかかる夫々の第2リード配線に隣接する第2突起電極13との離間距離X2以下に、確実に抑制することができる。
In FIG. 8, a second lead wiring group consisting of two second lead wirings 14 (14a, 14b) is arranged in the
図9において、第1電極11に挟まれた位置ずれ防止領域23内に、複数(3本)の第2リード配線14からなる第2リード配線群が配置され、第2リード配線14の夫々が、第2突起電極13の間に挟まれるように配置されている。このように構成することで、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、第2リード配線14とかかる第2リード配線に隣接する第2突起電極13との離間距離X2以下に、確実に抑制することができる。
In FIG. 9, a second lead wiring group composed of a plurality (three) of second lead wirings 14 is disposed in the
また、図10の配置レイアウトに示すように、第2リード配線14は第1リード配線12よりも幅広であってもよい。第2リード配線14の幅を広く取ることで、位置ずれ抑制時に発生するストレスによる第2リード配線の剥がれを防止して、熱圧着時の接合位置ずれを確実に抑制することができる。
Further, as shown in the layout of FIG. 10, the
また、上記実施形態では、第2リード配線14は半導体チップ20の内部回路と接続しないダミーのリード配線とした。かかる第2リード配線14は、接合位置ずれが発生しない限り、第1突起電極11とも第2突起電極13とも接触することはない。ここで、ダミー配線の構成方法については、本発明は上記の構成に限定されるものではなく、図11の配置レイアウトに示すように、第2リード配線14が半導体チップ20の端部22より内側で分断され、孤立したリード配線を形成していてもよいし、或いは、半導体チップ20の端部より外側で分断され、孤立したリード配線を形成してもよい。また、第2リード配線14が半導体チップ20外部の回路に接続していても、半導体チップ20の内部回路に接続されない限り、別段の問題は生じない。
In the above embodiment, the
〈第2実施形態〉
上記第1実施形態では、第2リード配線は半導体チップ20の内部回路と接続しないダミーのリード配線としたが、第1リード配線12と接続する構成も考えられる。図12の配置レイアウトに示す半導体装置(以下、適宜「本発明装置3」と称す)では、第2リード配線14が、第1リード配線12(12a、12b)に挟まれる半導体チップ20周縁部の所定の領域(位置ずれ防止領域)23に配置されているが、かかる第2リード配線14は、隣接する一方の第1リード配線12aと接続されている。したがって、第1リード配線12aに接続する第1突起電極11aを介して、第2リード配線14と半導体チップ20の内部回路とが接続される。
Second Embodiment
In the first embodiment, the second lead wiring is a dummy lead wiring that is not connected to the internal circuit of the
しかしながら、第2リード配線14は、第2突起電極13(13a、13b)に挟まれるように配置されているため、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、第2リード配線14とかかる第2リード配線14に隣接する第2突起電極13a、13bとの離間距離X2以下に抑制することができる。また、第2突起電極13a、13bはダミーの突起電極であるので、第2リード配線14が第2突起電極13a、13bの側面と接触し、結果、第1リード配線12aが第2突起電極13a、13bと接続することとなっても回路ショートの問題は生じない。
However, since the
この場合、図13の配置レイアウトに示すように、第2突起電極13aの配置を省略し、第2リード配線14が第1突起電極11aと第2突起電極13bに挟まれるように構成しても構わない。ただし、図12において、第2リード配線14は、第1リード配線12aと接続されているため、第1リード配線12aと第1リード配線12bが第2リード配線14を介してショートする危険があり、第2突起電極13bの配置を省略し、図6に示した半導体装置2と同様の構成とすることはできない。つまり、図12に示す配置レイアウトの場合、第2リード配線14と第1突起電極11bが接合位置ずれにより接触しないように、第2リード配線14を挟んで、かかる第2リード配線14が接続する第1リード配線12aと接続する第1突起電極11aと対向する位置には、第2突起電極か、或いは、別の第2リード配線が配置されている必要がある。
In this case, as shown in the layout of FIG. 13, the second
図14の配置レイアウトでは、2本の第2リード配線14aと14bを半導体チップ20周縁部の位置ずれ防止領域23に配置し、第2リード配線14aは第1リード配線12aと、第2リード配線14bは第1リード配線12bと、夫々接続されている。この場合、第2リード配線14aと第2リード配線14bは分離形成され、電気的に接続しないことにより、第2突起電極13を設けなくとも、第1リード配線12aと第1リード配線12bがショートする危険はない。熱圧着時の接合位置ずれは、突起電極が図14の右方向に滑り移動する場合も左方向に滑り移動する場合も、離間距離X3以下に抑制できる。
In the arrangement layout of FIG. 14, two
また、図15に示す配置レイアウトは、図14において第1リード配線12bと接続していた第2リード配線14bを、第1リード配線12bと接続しない孤立配線としたものである。
Further, the layout shown in FIG. 15 is such that the second
〈第3実施形態〉
以下に、第1突起電極が千鳥状に配置された半導体チップ(図39参照)に対して、本発明を適用する場合の例を示す。図16は、本発明の一実施形態に係る半導体装置(以下、適宜「本発明装置4」と称す)において、リード配線と突起電極の配置を示すレイアウト図である。図17に図16のA−A’方向及びB−B’方向の熱圧着後の断面図を示す。
<Third Embodiment>
Hereinafter, an example in which the present invention is applied to a semiconductor chip (see FIG. 39) in which the first protruding electrodes are arranged in a staggered manner will be described. FIG. 16 is a layout diagram showing the arrangement of lead wires and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “
図16及び図17に示すように、第1突起電極15、16が、半導体チップ20の周縁部に複数配置され、かかる第1突起電極15、16の夫々は、フィルム基板21上に形成された、半導体チップ端22を越えて半導体チップ20の内方に延伸する第1リード配線12と各別に接続されている。ここで、第1突起電極は、半導体チップ20の端部22からの距離が相対的に近い位置に配置され、相対的に外側に位置する外側第1突起電極15と、半導体チップ20の端部22からの距離が相対的に遠い位置に配置され、相対的に内側に位置する内側第1突起電極16の2種類からなる。かかる外側第1突起電極15及び内側第1突起電極16は、半導体チップ20の周方向に沿って千鳥状に、つまり交互交替的に配列している。外側第1突起電極15及び内側第1突起電極16の夫々は、半導体チップ20の内部回路と接続し、これにより第1リード配線12と半導体チップ20の内部回路との電気的接続がなされている。
As shown in FIGS. 16 and 17, a plurality of first
一方、第1突起電極11に挟まれる半導体チップ20の周縁部の所定の領域(位置ずれ防止領域)23には、第2リード配線14がフィルム基板21上に配置されている。さらに、かかる第2リード配線14は、第2突起電極17、18に挟まれるように配置されている。本実施形態において、第2突起電極17、18、及び、第2リード配線14は、半導体チップ20の内部回路と接続しないダミーの突起電極及びリード配線である。
On the other hand, the
ここで、第2突起電極は、半導体チップ20の端部22からの距離が相対的に近い位置に配置され、相対的に外側に位置する外側第2突起電極17と、半導体チップ20の端部22からの距離が相対的に遠い位置に配置され、相対的に内側に位置する内側第2突起電極18の2種類からなる。つまり、第2突起電極は、半導体チップ20の端部22からの距離が第1の距離に配置された外側第2突起電極17と、かかる第1の距離よりも遠い位置に、外側第2突起電極17よりも半導体チップ20の内側に配置された内側第2突起電極18からなり、かかる外側第2突起電極17及び内側第2突起電極18は、半導体チップ20の周方向に沿って千鳥状に配列している。
Here, the second protruding electrode is disposed at a position where the distance from the
このように千鳥状に配列した隣接する3つの外側第2突起電極17と隣接する2つの内側第2突起電極18の間隙に沿って、第2リード配線14が、二又のフォーク形状で配置されている。かかる外側第2突起電極17と第2リード配線14との離間距離、及び、かかる内側第2突起電極18と第2リード配線14との離間距離は、ともにX2で同じである。
In this way, the
このように、第2リード配線14が、外側第2突起電極17及び内側第2突起電極18に挟まれるように配置されているため、熱圧着の結果、図17に示すように、第2リード配線14は、外側第2突起電極17の間の間隙、及び、内側第2突起電極18の間の間隙に丁度嵌まり込むように形成される。
As described above, since the
この結果、半導体チップの厚さや突起電極の高さのばらつきに起因して、外側第1突起電極15又は内側第1突起電極16と第1リード配線12との間に接合位置ずれが熱圧着時に発生する場合でも、かかる接合位置ずれは第2リード配線14が外側第2突起電極17と内側第2突起電極18の何れかの側面に接触する時点で止まり、それ以上接合位置ずれが進行することはない。
As a result, due to variations in the thickness of the semiconductor chip and the height of the protruding electrodes, a displacement of the bonding position between the outer first protruding
すなわち、本発明装置4では、外側第2突起電極17、内側第2突起電極18、及び、第2リード配線14からなる配置パターンにより、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、強制的に第2リード配線14とかかる第2リード配線に隣接する外側第2突起電極17又は内側第2突起電極18との離間距離X2以下に抑えることが可能となる。
That is, in the
そして、かかる離間距離X2を、第1リード配線12とかかる第1リード配線12と接続する外側第1突起電極15に隣接する内側第1突起電極16との離間距離、及び、第1リード配線12とかかる第1リード配線12と接続する内側第1突起電極16に隣接する外側第1突起電極15との離間距離(本実施形態では、どちらもX1)よりも小さく設定することで、外側第1突起電極15と第1リード配線12間の距離、及び、内側第1突起電極16と第1リード配線12間の距離をともに所定距離(X1−X2)以上に維持することが可能となりショート不良を防止できる。
The separation distance X2 is defined as the separation distance between the
図18に示す配置レイアウトは、第2リード配線14を、隣接する4つの外側第2突起電極17と隣接する3つの内側第2突起電極18の間に挟まれた間隙に沿うように、三又のフォーク形状に形成した一例である。
In the layout shown in FIG. 18, the
図19に示す配置レイアウトは、第2リード配線14を、隣接する5つの外側第2突起電極17と隣接する4つの内側第2突起電極18の間に挟まれた間隙に沿うように、四又のフォーク形状に形成した一例である。
In the arrangement layout shown in FIG. 19, the
図18及び図19では、第2リード配線14の外側第2突起電極17又は内側第2突起電極18に挟まれる領域の面積を増やすことにより、効率的に熱圧着時の接合位置ずれを、第2リード配線14と外側第2突起電極17又は内側第2突起電極18との離間距離X2以下に抑えることが可能となる。
In FIGS. 18 and 19, by increasing the area of the region sandwiched between the outer second protruding
なお、図16、図18、及び、図19では、第2リード配線14は、半導体チップの外方から、半導体チップ端22を越えてチップ内方に延伸しているが、例えば図20に示すように、半導体チップ上の領域のみに配置した孤立した第2リード配線としてもよい。なお、図20は図18の配置レイアウトにおいて、第2リード配線14を半導体チップ上の領域のみに配置したものである。
In FIG. 16, FIG. 18, and FIG. 19, the
また、図21及び図22に示すように、複数の第2リード配線を外側第2突起電極17又は内側第2突起電極18との間隙に沿って配置し、その一部が第1リード配線と接続していても構わない。図21は、図19に示す配置レイアウトにおいて、位置ずれ防止領域23に配置される第2リード配線を第2リード配線14c〜14eからなる第2リード配線群とし、第2リード配線14cを第1リード配線12cと接続したものである。第1リード配線12cと第2リード配線14cは、一体形成されている。
Further, as shown in FIGS. 21 and 22, a plurality of second lead wires are arranged along the gap with the outer second projecting
図22は、図19に示す配置レイアウトにおいて、位置ずれ防止領域23に配置される第2リード配線を第2リード配線14f〜14hからなる第2リード配線群とし、第2リード配線14fを第1リード配線12cと、第2リード配線14hを第1リード配線12dと接続したものである。第1リード配線12cと第2リード配線14f、第1リード配線12dと第2リード配線14hは、夫々、一体形成されている。
FIG. 22 shows that in the layout shown in FIG. 19, the second lead wiring arranged in the
図21及び図22において、外側第2突起電極17又は内側第2突起電極18はダミーの突起電極であり、第2リード配線14c(14f)が内側第2突起電極18a、18bの側面と接触し、結果、第1リード配線12cが内側第2突起電極18a、18bと接続することとなっても回路ショートの問題は生じない。同様に、図22において、第2リード配線14hが内側第2突起電極18c、18dの側面と接触し、結果、第1リード配線12dが内側第2突起電極18c、18dと接続することとなっても回路ショートの問題は生じない。
21 and 22, the outer second protruding
さらに、図23及び図24は、第1突起電極(外側第1突起電極15及び内側第1突起電極16)が変則的な千鳥状に配置され、第1リード配線11が屈曲して配置された半導体チップ(図40参照)において、本発明を適用する場合の例である。第2リード配線14が、外側第2突起電極17及び内側第2突起電極18に挟まれた間隙に沿って配置されており、熱圧着時の接合位置ずれを、第2リード配線14と外側第2突起電極17又は内側第2突起電極18との離間距離X2以下に抑えることができる。
Further, in FIGS. 23 and 24, the first protruding electrodes (the outer first protruding
上記の本発明装置1〜4とその変形例によれば、位置ずれ防止領域23に配置された第2リード配線14と第2突起電極で構成されるパターンにより、半導体チップの厚さや突起電極の高さのばらつきに起因した接合位置ずれを所定量以下に制限でき、これによりファインピッチ化が容易で、チップサイズの縮小化が容易な半導体装置を実現できる。
According to the above-described
〈第4実施形態〉
図25に、本発明の一実施形態に係る半導体装置(以下、適宜「本発明装置5」と称す)において、リード配線と突起電極の配置を示すレイアウト図を示す。図26に図25のA−A’方向の熱圧着後の断面図を示す。
<Fourth embodiment>
FIG. 25 is a layout diagram showing the arrangement of lead wirings and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “
図25に示す本発明装置5では、第1突起電極(外側第1突起電極15)が、半導体チップ20の周縁部に、半導体チップ20の端部22からの距離が相対的に近い位置に、複数配置されている。そして、外側第1突起電極15は、フィルム基板21上に形成された、半導体チップ端22を越えて半導体チップ20の内方に延伸する第1リード配線12と各別に接続されている。これにより第1リード配線12と半導体チップ20の内部回路との電気的接続がなされている。
In the
ここで、第1リード配線12の一部が、外側第1突起電極15よりもチップ20の内方に延伸し、半導体チップ20の端部22からの距離がかかる外側第1突起電極15よりも遠い位置に配置された内側第2突起電極18に挟まれている。内側第2突起電極18は、半導体チップ20の内部回路と接続しないダミーの突起電極である。
Here, a part of the
換言すると、本発明装置5は、位置ずれ防止領域23を半導体チップ20の周縁部の内側の領域に設け、かかる位置ずれ防止領域23内に第2リード配線14を配置しつつ、第2リード配線14を近接する第1リード配線と接続するように構成したものである。かかる第2リード配線14が、内側第2突起電極18に挟まれて配置されていることにより、熱圧着時の接合位置ずれを、第2リード配線14と内側第2突起電極18との離間距離X2以下に抑えることができる。第2リード配線14は、外側第1突起電極15と電気的に接続するが、内側第2突起電極18がダミーの突起電極であるので、ショートの問題は生じない。
In other words, the
そして、かかる離間距離X2を、第1リード配線12とかかる第1リード配線12と接続する外側第1突起電極15に隣接する外側第1突起電極15との離間距離X1よりも小さく設定することで、外側第1突起電極15と第1リード配線12間の距離を所定距離(X1−X2)以上に維持することが可能となりショート不良を防止できる。
The separation distance X2 is set to be smaller than the separation distance X1 between the
このように構成することで、上述の各実施形態と比較して、第1突起電極(外側第1突起電極15)の間に第2リード配線を配置しないため、第1突起電極数(即ち、チップの入出力端子数)を減らすことなく、位置ずれを抑制することが可能となる。 By configuring in this way, since the second lead wiring is not arranged between the first protruding electrodes (outer first protruding electrodes 15) as compared with the above-described embodiments, the number of first protruding electrodes (that is, It is possible to suppress misalignment without reducing the number of input / output terminals of the chip.
ここで、突起電極(少なくとも外側第1突起電極15)は最上層配線と接続するように形成されるため、かかる突起電極の下には最上層配線以外の配線を配置することができる。このため内側第2突起電極18を外側第1突起電極15よりチップ内側に設けても、内部回路の集積度への影響は少ない。
Here, since the protruding electrode (at least the outer first protruding electrode 15) is formed so as to be connected to the uppermost layer wiring, wiring other than the uppermost layer wiring can be arranged under the protruding electrode. Therefore, even if the inner second protruding
また、外側第1突起電極15は集積回路である内部回路の最上層配線層と接続されるが、内側第2突起電極18は、内部回路と電気的に接続する必要がないため、内部回路の最上層配線層と必ずしも接続する必要はない。内側第2突起電極18との密着強度に問題が無ければ、内部集積回路の最上層配線層の保護膜上に第2突起電極を配置することができる。このように、内側第2突起電極18を保護膜上に配置することで、内側第2突起電極18の下方に最上層配線を自由に配置することができるようになり、内部回路の集積度への影響をなくすことができる。
Further, the outer first protruding
なお、図25では第2リード配線14が第1リード配線12と接続する構成となっているが、図27に示す配置レイアウトのように、第1リード配線12と接続しない孤立配線としても構わない。
In FIG. 25, the
また、図28及び図29の配置レイアウトに示すように、内側第2突起電極18同士が対向する領域に別の第2リード配線14iを配置してもよい。かかる第2リード配線14iは、図28に示すように、第1リード配線12eと接続するものとしてもよいし、図29に示すように、孤立配線としても構わない。
Further, as shown in the layout of FIGS. 28 and 29, another second
また、図30の配置レイアウトに示すように、第2リード配線14を第1リード配線12と接続せず(即ち、第1リード配線12を介して外側第1突起電極15と接続せず)、且つ、半導体チップ端22を越えて半導体チップ20の外方に延伸するダミーの配線としてもよい。なお、図30は、上述した図1に示す本発明装置1の配置レイアウトにおいて、第2突起電極13を第1突起電極11よりもチップ内側に配置することで、第1リード配線12と第2リード配線14との間隔を狭めて配置したものに相当する。
In addition, as shown in the layout of FIG. 30, the
さらに、図31の配置レイアウトに示すように、第1リード配線12の一部を半導体チップ20の内方まで延伸させ、半導体チップ20の端部22からの距離が相対的に遠い位置に配置された内側第1突起電極16と接続するようにし、かかる内側第1突起電極16と接続するリード配線を挟むように、半導体チップ20の端部22からの距離が内側第1突起電極16より近い位置に第2突起電極(外側第2突起電極17)を配置する構成も可能である。換言すると、図31は、第2リード配線14が、半導体チップ端22を越えて半導体チップ20の内方に延伸し、半導体チップの端部22より内側に配置された第1リード配線12fと接続することで、第2リード配線14が第1リード配線12fを介して内側第1突起電極16と電気的に接続する構成を示している。また、図31は、上述した図1に示す本発明装置1の配置レイアウトにおいて、第2リード配線14を半導体チップ20のより内方まで延伸させ、内側第1突起電極16と電気的に接続するようにしたものに相当する。
Further, as shown in the layout of FIG. 31, a part of the
上記の本発明装置5とその変形例によれば、位置ずれ防止領域23に配置された第2リード配線14と第2突起電極で構成されるパターンにより、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを所定量以下に制限でき、これによりファインピッチ化が容易で、チップサイズの縮小化が容易な半導体装置を実現できる。
According to the
〈第5実施形態〉
図32に、本発明の一実施形態に係る半導体装置(以下、適宜「本発明装置6」と称す)において、リード配線と突起電極の配置を示すレイアウト図を示す。図33に図32のA−A’方向およびB−B’方向の熱圧着後の断面図を示す。
<Fifth Embodiment>
FIG. 32 is a layout diagram showing the arrangement of lead wirings and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “
図32及び図33に示す本発明装置6では、第1突起電極(外側第1突起電極15)が、半導体チップ20の周縁部に、半導体チップ20の端部22からの距離が相対的に近い位置に、複数配置されている。そして、外側第1突起電極15は、フィルム基板21上に形成された、半導体チップ端22を越えて半導体チップ20の内方に延伸する第1リード配線12と各別に接続されている。これにより第1リード配線12と半導体チップ20の内部回路との電気的接続がなされている。
In the
一方、第2突起電極(内側第2突起電極18)が、半導体チップ20の周縁部に、半導体チップ20の端部22からの距離が相対的に遠い位置に、複数配置されている。かかる内側第2突起電極18は、フィルム基板21上に形成された、半導体チップ端22を越えて半導体チップ20の内方に延伸する第2リード配線14と各別に接続されている。つまり、本発明装置6では、外側第1突起電極15が、半導体チップ20の端部22から第1の距離に配置され、内側第2突起電極18が、かかる第1の距離よりも遠い位置に、外側第1突起電極15よりも半導体チップ20の内側に配置され、外側第1突起電極15、及び、内側第2突起電極18は、千鳥状に配置されている。
On the other hand, a plurality of second projecting electrodes (inner second projecting electrodes 18) are arranged on the periphery of the
ここで、第2リード配線14の幅は、内側第2突起電極18との接触領域において、第1リード配線12よりも幅広となっている。本実施形態では、第2リード配線14のかかる接触領域における幅は、内側第2突起電極18の第2リード配線14の延伸方向に垂直な方向の幅よりも幅広となっており、第2リード配線14は、内側第2突起電極18を覆うように配置されている。
Here, the width of the
このように、半導体チップ20の周縁部の内側の領域に設けられた位置ずれ防止領域23において、第2リード配線14の第2突起電極との接触領域における幅を第1リード配線12よりも幅広とすることにより、第2リード配線14と内側第2突起電極18との接触面積を稼ぎ、外側第1突起電極15が第1リード配線12から滑り移動し、内側第2突起電極18第2リード配線14から滑り移動するのを抑制し、接合位置ずれを引き起こしにくくすることができる。
As described above, in the
特に、第2リード配線14の第2突起電極との接触領域における幅を内側第2突起電極18の第2リード配線14の延伸方向に垂直な方向の幅よりも幅広とすることで、内側第2突起電極18のかかる幅が内側第2突起電極18との接触領域の幅となる。さらに、第2リード配線14を内側第2突起電極18を覆うように配置することで、内側第2突起電極18の面積が内側第2突起電極18との接触面積となり、接触面積が最大化される。
In particular, the width of the contact area of the
この場合、第2リード配線14と内側第2突起電極18との接触面積を稼ぐため、内側第2突起電極18の面積を大きく設定しておくとよい。好ましくは、内側第2突起電極18の面積を外側第1突起電極15の面積よりも大きな配置レイアウトにしておくとよい。
In this case, in order to increase the contact area between the
本発明装置6では、第1リード配線12が内側第2突起電極18のあるチップ内方にまで延伸していないため、内側第2突起電極18の第2リード配線14の延伸方向に垂直な方向の幅を外側第1突起電極15よりも幅広とし、内側第2突起電極18の面積を外側第1突起電極15よりも大きくとることは容易である。内側第2突起電極18の面積を大きくとることにより、第2リード配線14との接触面積を増加させ、第1リード配線12及び第2リード配線14が突起電極から滑り落ちることを防止する効果が向上する。
In the
本発明装置6において、内側第2突起電極18は半導体チップ20の内部回路と接続している。第2リード配線14は外部回路と接続し、内側第2突起電極18を介してチップ20の内部回路と接続する。つまり、第2リード配線14、及び、内側第2突起電極18は、夫々、ダミーでない配線及び突起電極とすることができる。
In the
しかしながら、少なくとも1つの内側第2突起電極18については、半導体チップ20の内部回路と接続しないダミー突起電極としても構わない。
However, the at least one inner second protruding
図34に示す配置レイアウトは、本発明装置6の配置レイアウトに図4に示す本発明装置2の配置レイアウトを組み合わせたものであり、少なくとも1本の第2リード配線14j、及び、それに覆われるように配置された内側第2突起電極18eを、半導体チップ20の内部回路と接続しないダミーの配線及び突起電極としている。このとき、第2リード配線14jと第1リード配線12との離間距離を、他の第2リード配線14と第1リード配線12との離間距離よりも短く設計することが好ましい。
The arrangement layout shown in FIG. 34 is obtained by combining the arrangement layout of the
このような構成とすることで、第2リード配線14、14jと内側第2突起電極18、18eとの接触面積により熱圧着時の接合位置ずれを抑制するととともに、接合位置ずれを第2リード配線14jとそれに隣接する外側第1突起電極15a、15bの側面に接触する時点で止め、接合位置ずれ量を第2リード配線14jとそれに隣接する外側第1突起電極15a、15bとの離間距離X3以内に抑えることができる。
By adopting such a configuration, it is possible to suppress the joining position deviation at the time of thermocompression bonding by the contact area between the second lead wirings 14 and 14j and the inner second projecting
また、図35に示す配置レイアウトは、本発明装置6の配置レイアウトに図1に示す本発明装置1の配置レイアウトを組み合わせたものであり、少なくとも1本の第2リード配線14kに挟まれるように、半導体チップ20の内部回路と接続しないダミー突起電極としての突起電極17a、17bを、内側第2突起電極18よりも半導体チップ20の端部22からの距離が相対的に近い外側に配置している。このような構成とすることで、第2リード配線14、14kと内側第2突起電極18との接触面積により熱圧着時の接合位置ずれを抑制するととともに、接合位置ずれを第2リード配線14kとそれに隣接する突起電極17a、17bの側面に接触する時点で止め、接合位置ずれ量を第2リード配線14kとそれに隣接する外側第2突起電極17a、17bとの離間距離X2以内に抑えることができる。なお、この場合、突起電極17a、17bがダミー突起電極であるので、第2リード配線14k、及び、第2リード配線14kと接触する内側第2突起電極18を半導体チップ20の内部回路と接続する配線及び電極として使用できる。しかしながら、第2リード配線14kと接触する内側第2突起電極18を半導体チップ20の内部回路と接続しないダミー突起電極とし、第2リード配線14kをダミーの配線としても構わない。
35 is a combination of the layout of the
さらに、図36の配置レイアウトに示す本発明の一実施形態に係る半導体装置(以下、適宜「本発明装置7」と称す)は、第1突起電極(外側第1突起電極15)と接続する第1リード配線の一部が、より半導体チップ20の内方に延伸する第2リード配線14と接続し、かかる第2リード配線が、外側第1突起電極15よりも面積が大きく、半導体チップ20の端部22からの距離が外側第1突起電極15よりも遠い内側に位置する内側第2突起電極18と接触するようにしたものである。内側第2突起電極18は、半導体チップ20の内部回路と接続しないダミーの突起電極である。換言すると、本発明装置7は、図25に示す本発明装置5において、第2リード配線14を内側第2突起電極18に挟まれるように配置する代わりに、面積の大きな内側第2突起電極18を覆うように配置することで熱圧着時の接合位置ずれを抑制するものである。
Furthermore, a semiconductor device according to an embodiment of the present invention shown in the layout of FIG. 36 (hereinafter referred to as “
ここで、内側第2突起電極18は、その接続先が、かかる内側第2突起電極18と第2リード配線14を介して電気的に接続する外側第1突起電極15と同じ接続ノードであれば、半導体チップ20の内部回路と接続されていても、回路ショートの虞はなく、内部回路の動作に影響を与えない。
Here, the inner second projecting
上記の本発明装置6、7とその変形例によれば、第2リード配線の幅を、第1リード配線の幅よりも幅広とすることで、第2突起電極と第2リード配線との接触面積を稼ぎ、半導体チップの厚さや突起電極の高さのばらつきに起因して熱圧着時の圧力が不均一となる場合であっても、リード配線が突起電極から滑り落ちることを抑制し、これによりファインピッチ化が容易で、チップサイズの縮小化が容易な半導体装置を実現できる。
According to the
〈第6実施形態〉
以下に、上記各実施形態において第2リード配線14又は第2突起電極を配置する位置ずれ防止領域23を設ける場所について説明する。
<Sixth Embodiment>
Below, the place where the
図37に、半導体チップ20上における突起電極の配置の様子ならびに位置ずれ防止領域23の配置の例を示す。一般に、半導体チップ20上の突起電極の配置としては、図37(A)に示すように半導体チップ20の長辺に1段で突起電極を配置するものと、図37(B)に示すように半導体チップ20の長辺に2段で突起電極を千鳥状に配置するものが一般的である。
FIG. 37 shows an example of the arrangement of the protruding electrodes on the
この場合、位置ずれ防止領域23を、半導体チップ20の周縁部のうち、半導体チップ20の長辺の中央部に設けるのが好ましい。さらに、2つの長辺の中央部の夫々に位置ずれ防止領域23を設けることがより好ましい。位置ずれ防止領域23を中央部に設けることにより、第2リード配線14又は第2突起電極13(17、18)が接合位置ずれを抑制する機能が左右均等に発揮され、より少ない第2リード配線14及び第2突起電極で効果を発揮することができる。
In this case, it is preferable to provide the
しかしながら、半導体チップ20の辺が長くなると、中央部以外にも位置ずれ防止領域23を設けるのが効果的となる。この場合、図38に示すように、略一定の間隔で、各長辺に位置ずれ防止領域23を複数配置することが好ましい。これにより、第2リード配線14又は第2突起電極が接合位置ずれを抑制する機能を分散させ、半導体チップ20の辺が長い場合であっても接合位置ずれを抑制する機能を効率よく発揮することができる。
However, when the side of the
〈第7実施形態〉
以下に、上記の本発明装置に対し、熱圧着時の接合位置ずれを評価した結果を示す。
<Seventh embodiment>
Below, the result of having evaluated the joining position shift at the time of thermocompression bonding with respect to said apparatus of this invention is shown.
まず、従来構成において、図39に示す突起電極(第1突起電極)31が千鳥状に配置された構成の場合には、突起電極31の間隔(インナーリード(第1リード配線)32の配列方向におけるチップのより内側とより端部側に配置された突起電極31同士の間隔)が20μm、インナーリード32の間隔が20μm、突起電極31の幅が16μm、インナーリード32の幅が8μmのとき、突起電極31とインナーリード32との接合位置ずれが最大で7.8μm発生した。
First, in the conventional configuration, in the configuration in which the protruding electrodes (first protruding electrodes) 31 shown in FIG. 39 are arranged in a staggered manner, the interval between the protruding electrodes 31 (the arrangement direction of the inner leads (first lead wiring) 32) The distance between the protruding
一方、半導体チップ20の中央部に位置ずれ防止領域23を設け、図9に示す配置レイアウトで第2突起電極13及び第2リード配線14を配置した構成の場合には、第2突起電極13の間隔が32μmで第2突起電極13同士の離間距離が16μm、第2リード配線14の幅が8μmで第2突起電極13と第2リード配線14との離間距離X2が4μmのとき、接合位置ずれは最大でも4μmしか発生しなかった。
On the other hand, in the configuration in which the
さらに、半導体チップ20の中央部に位置ずれ防止領域23を設け、図19に示す4又フォーク形状の配置レイアウトで外側第2突起電極17、内側第2突起電極18、及び、第2リード配線14を配置した構成の場合には、外側第2突起電極17及び内側第2突起電極18の幅が16μmで第2リード配線14と外側第2突起電極17又は内側第2突起電極18との離間距離X2が4μmのとき、接合位置ずれは最大でも4μmしか発生しなかった。
Further, a
さらに、半導体チップ20の中央部に位置ずれ防止領域23を設け、図25に示す配置レイアウトで内側第2突起電極18と第2リード配線14を配置した構成の場合には、内側第2突起電極18の幅が16μmで第2リード配線14の幅が8μm、第2リード配線14と内側第2突起電極18との離間距離X2が4μmのとき、接合位置ずれは最大でも4μmしか発生しなかった。
Further, in the case of the configuration in which the
さらに、図32に示す配置レイアウトで内側第2突起電極18を覆うように第2リード配線14を配置した構成の場合には、内側第2突起電極18の幅が22μm、第2リード配線14の内側第2突起電極18との接触領域における幅が29μmのとき、接合位置ずれは最大でも4μmしか発生しなかった。
Further, in the configuration in which the
したがって、本発明に依れば、半導体チップ周縁部の所定の領域に、第2リード配線14または第2突起電極13(17、18)を含んでなる位置ずれ防止パターンを配置することにより、半導体チップの厚さや突起電極の高さのばらつきに起因して生じる熱圧着時の第1リード配線と第1突起電極の接合位置ずれが低減され、ショート不良やリーク不良を回避しつつ、突起電極のファインピッチ化が容易となる。
Therefore, according to the present invention, by disposing a misregistration prevention pattern including the
〈別実施形態〉
以下に、別実施形態について説明する。
<Another embodiment>
Another embodiment will be described below.
〈1〉本発明は、半導体チップをフィルム基板上に実装する場合のリード配線と突起電極のレイアウトに関するものであり、実装される半導体チップの構成により、何らその実施が制限されるものではない。例えば、突起電極や第1リード配線の材料により、本発明が限定されるものではない。 <1> The present invention relates to the layout of lead wires and protruding electrodes when a semiconductor chip is mounted on a film substrate, and its implementation is not limited at all by the configuration of the mounted semiconductor chip. For example, the present invention is not limited by the material of the protruding electrode and the first lead wiring.
〈2〉上記実施形態では、本発明の第2突起電極13(17、18)と第2リード配線14の配置パターンについて、代表的な場合を例示した。本発明はかかる例示した構成に限られるものではなく、実際の突起電極の配置パターンに併せて種々の設計変更が可能であることは言うまでもない。上記各実施形態において説明した2つ以上の配置パターンを、適宜、必要に応じて組み合わせた配置パターンを設計することができる。 <2> In the above-described embodiment, a representative case has been exemplified for the arrangement pattern of the second protruding electrodes 13 (17, 18) and the second lead wirings 14 of the present invention. The present invention is not limited to such an exemplified configuration, and it goes without saying that various design changes can be made in accordance with the actual arrangement pattern of the protruding electrodes. It is possible to design an arrangement pattern in which two or more arrangement patterns described in the above embodiments are appropriately combined as necessary.
〈3〉上記第4及び第5実施形態(図25〜図30、図32〜図36)では、第1突起電極が、半導体チップ20の端部22からの距離が相対的に近い位置に配置された外側第1突起電極15であり、第2突起電極が、半導体チップ20の端部22からの距離が相対的に遠い位置に配置された内側第2突起電極18であるとして説明している。しかしながら、これらの実施形態では、半導体チップ20上の位置ずれ防止領域23近傍における、突起電極とリード配線の配置レイアウトを例示したものであり、半導体チップ20周縁部の位置ずれ防止領域23から離れた領域では、半導体チップ20の端部22からの距離が相対的に遠い位置にも、第1突起電極(内側第1突起電極16)を配置してよい。このとき、外側第1突起電極15と内側第1突起電極16は、好ましくは千鳥状に配置することができる。
<3> In the fourth and fifth embodiments (FIGS. 25 to 30 and FIGS. 32 to 36), the first protruding electrode is disposed at a position where the distance from the
〈4〉上記実施形態において、第2突起電極がダミーの突起電極である場合に、かかるダミー突起電極は半導体チップ20の内部回路と接続しない突起電極であるとして説明している。しかしながら、本発明において、ダミー突起電極とは、半導体チップ20の内部回路の動作に影響を与えない電極という意味であり、必ずしも半導体チップ20の内部回路から絶縁されている場合に限られるものではない。
<4> In the above embodiment, when the second protruding electrode is a dummy protruding electrode, the dummy protruding electrode is described as a protruding electrode that is not connected to the internal circuit of the
例えば、かかるダミー突起電極である第2突起電極に対し、対応する第2リード配線(かかるダミー突起電極に隣接して配置され、接合位置ずれが発生した場合にかかるダミー突起電極と接触する第2リード配線)が内部回路と接続するリード配線(第1リード配線)と接続している構成の場合、接合位置ずれが発生すると、かかる第1リード配線と接続する第1突起電極と、ダミー突起電極とが電気的に接続する虞がある。しかし、ダミー突起電極の半導体チップ20の内部回路の接続ノードを、かかる第1突起電極の接続ノードと一致させておけば、ダミー突起電極と第1突起電極が接合位置ずれの結果電気的に接続しても、回路ショートの虞はなく、半導体チップ20の内部回路の動作に影響を与えないと考えられる。
For example, a second lead wiring corresponding to the second protruding electrode which is the dummy protruding electrode (a second protruding wiring which is arranged adjacent to the dummy protruding electrode and contacts the dummy protruding electrode when a bonding position shift occurs) In the configuration in which the lead wiring) is connected to the lead wiring (first lead wiring) connected to the internal circuit, when a displacement of the joining position occurs, the first protruding electrode connected to the first lead wiring and the dummy protruding electrode And may be electrically connected. However, if the connection node of the internal circuit of the
また、かかるダミー突起電極に対し、対応する第2リード配線が半導体チップ20の外部の回路と接続されない配線となっている場合には、ダミー突起電極が半導体チップ20の内部回路と接続されていても、半導体チップ20の内部回路の動作に影響を与えなと考えられる。
In addition, when the corresponding second lead wiring is not connected to a circuit outside the
〈5〉同様に、上記実施形態において、第2リード配線がダミーのリード配線である場合に、かかるダミーのリード配線は半導体チップ20の内部回路と接続しない配線であるとして説明している。しかしながら、本発明において、ダミーのリード配線とは、半導体チップ20の内部回路の動作に影響を与えない配線という意味であり、必ずしも半導体チップ20の内部回路から絶縁されている場合に限られるものではない。例えば、かかるダミーリード配線が、チップ外部から与えられる信号に対して絶縁されていれば、チップの内部回路と接続されていても動作に影響を与えないと考えられる。つまり、ダミーのリード配線は、チップの内部回路を介して特定の電位に固定されないフローティングの配線である。
<5> Similarly, in the above embodiment, when the second lead wiring is a dummy lead wiring, the dummy lead wiring is described as a wiring that is not connected to the internal circuit of the
例えば、かかるダミーのリード配線(第2リード配線)が、内部回路と接続する第1又は第2突起電極と隣接している構成の場合、接合位置ずれが発生した場合にダミーのリード配線と突起電極が接触する。このとき、ダミーのリード配線に対してチップ外部から信号が与えられていると、かかるダミーリード配線と突起電極との間でリーク電流等が発生し、内部回路の動作に影響を与える虞がある。この場合、ダミーのリード配線である第2リード配線は、チップ外部から信号が印加されないように絶縁することが好ましい。或いは、かかるダミーのリード配線が、第1突起電極と隣接している場合には、かかる第1突起電極と接続する第1リード配線と同じ信号をダミーのリード配線に与えておけば、ダミーリード配線が接合位置ずれの結果第1突起電極と接続しても、半導体チップ20の内部回路の動作に影響を与えないと考えられる。
For example, in the case where the dummy lead wiring (second lead wiring) is adjacent to the first or second projecting electrode connected to the internal circuit, the dummy lead wiring and the projecting when the bonding position shift occurs. The electrode contacts. At this time, if a signal is given to the dummy lead wiring from the outside of the chip, a leakage current or the like is generated between the dummy lead wiring and the protruding electrode, which may affect the operation of the internal circuit. . In this case, the second lead wiring, which is a dummy lead wiring, is preferably insulated so that no signal is applied from the outside of the chip. Alternatively, if the dummy lead wire is adjacent to the first protruding electrode, the dummy lead wire can be provided with the same signal as the first lead wire connected to the first protruding electrode. Even if the wiring is connected to the first protruding electrode as a result of the displacement of the bonding position, it is considered that the operation of the internal circuit of the
なお、上記実施形態で示した孤立配線は、半導体チップ20の内部回路からも外部からも絶縁されている状態であるので、ダミーリード配線の一形態である。すなわち、ダミーリード配線には、孤立配線が含まれる。
The isolated wiring shown in the above embodiment is a form of dummy lead wiring because it is insulated from both the internal circuit and the outside of the
本発明は、半導体装置のCOFによる実装に利用可能である。 The present invention can be used for mounting a semiconductor device by COF.
1〜7: 本発明の一実施形態に係る半導体装置(本発明装置)
11、11a、11b: 第1突起電極
12、12a〜12f: 第1リード配線
13、13a、13b: 第2突起電極
14、14a〜14k: 第2リード配線
15、15a、15b: 外側第1突起電極
16: 内側第1突起電極
17、17a、17b: 外側第2突起電極
18、18a〜18e: 内側第2突起電極
20、30: 半導体チップ
21、34: フィルム基板
22: 半導体チップ端
23: 位置ずれ防止領域
31: 突起電極
32: インナーリード
33: ボンディングステージ
35: ボンディングツール
36: 真空吸着穴
X1: 第2リード配線から隣接する第2突起電極までの離間距離
X2: 第1リード配線から隣接する第1突起電極までの離間距離
X3: 第2リード配線から隣接する第1突起電極までの離間距離
1 to 7: Semiconductor device according to one embodiment of the present invention (device of the present invention)
11, 11a, 11b:
Claims (13)
前記第1突起電極の間に挟まれた所定の領域に対応する前記フィルム基板上の領域に、1又は複数の第2リード配線からなる第2リード配線群が配置され、
前記第2リード配線群を構成する前記第2リード配線の少なくとも1本の特定第2リード配線において、前記特定第2リード配線と、当該第2リード配線に隣接して配置された前記第1突起電極または前記第1突起電極とは別に当該第2リード配線に隣接して配置された第2突起電極との離間距離が、前記第1リード配線と、当該第1リード配線と接続する前記第1突起電極に隣接する前記第1突起電極との離間距離よりも短いことを特徴とする半導体装置。 A plurality of first protruding electrodes disposed on the peripheral edge of the semiconductor chip and a plurality of first lead wirings formed on the film substrate, each of the first protruding electrodes being connected to the first lead wiring separately. In a semiconductor device connected to an internal circuit of the semiconductor chip,
A second lead wiring group consisting of one or a plurality of second lead wirings is disposed in a region on the film substrate corresponding to a predetermined region sandwiched between the first protruding electrodes;
In at least one specific second lead wiring of the second lead wiring constituting the second lead wiring group, the specific second lead wiring and the first protrusion disposed adjacent to the second lead wiring A separation distance from a second protruding electrode arranged adjacent to the second lead wire separately from the electrode or the first protruding electrode is connected to the first lead wire and the first lead wire. A semiconductor device, wherein the distance is shorter than a distance from the first protruding electrode adjacent to the protruding electrode.
当該特定第2リード配線を挟んで当該第1突起電極と対向する位置に、別の前記第2リード配線、又は、前記第2突起電極が配置されていることを特徴とする請求項1〜4の何れか一項に記載の半導体装置。 The specific second lead wiring is a wiring electrically connected to the first lead wiring;
5. The second lead wiring or the second projecting electrode is disposed at a position facing the first projecting electrode across the specific second lead wiring. The semiconductor device according to any one of the above.
前記特定第2リード配線が、前記外側第2突起電極と前記内側第2突起電極の間隙に沿って配置されていることを特徴とする請求項1〜7の何れか一項に記載の半導体装置。 The second projecting electrode is disposed at a position farther from the first distance than the outer second projecting electrode disposed at a first distance from the end of the semiconductor chip, and the distance from the end of the semiconductor chip. Including two types of inner second protruding electrodes,
The semiconductor device according to claim 1, wherein the specific second lead wiring is arranged along a gap between the outer second protruding electrode and the inner second protruding electrode. .
The semiconductor device according to claim 1, wherein the first protruding electrodes are arranged in a staggered manner.
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