JP6006527B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関し、特に、フレキシブルフィルム上に半導体素子からなる半導体集積回路を実装してなる半導体装置において、フレキシブルフィルム上の配線と半導体集積回路との接続に関する。 The present invention relates to a semiconductor device, and more particularly, to a connection between a wiring on a flexible film and a semiconductor integrated circuit in a semiconductor device in which a semiconductor integrated circuit made of a semiconductor element is mounted on a flexible film.
現在、液晶表示パネル、プラズマ画像表示パネル、ＥＬ（Electro-Luminescence）画像表示パネル等の薄型画像表示パネルを用いた薄型画像表示装置が実用化されている。かかる画像表示パネルの駆動用の半導体装置の実装方法として、ＬＳＩ等からなる半導体チップをフィルム基板上に搭載してなるＣＯＦ（Chip On Film）が使用されている。 Currently, thin image display devices using thin image display panels such as liquid crystal display panels, plasma image display panels, and EL (Electro-Luminescence) image display panels have been put into practical use. As a method of mounting a semiconductor device for driving such an image display panel, COF (Chip On Film) in which a semiconductor chip made of LSI or the like is mounted on a film substrate is used.
ＣＯＦの場合、半導体チップの周縁部に所定の配線ピッチにて、突起電極（パッド）が設置され、かかる突起電極とフィルム基板に支持されたインナーリードとが接続されて、半導体チップとフィルム基板とが接合される。 In the case of COF, protruding electrodes (pads) are installed on the periphery of a semiconductor chip at a predetermined wiring pitch, and the protruding electrodes and the inner leads supported by the film substrate are connected to each other. Are joined.
近年、微細化技術の発達に伴って、半導体チップの突起電極数の増加による多出力化が進められている。一方、半導体装置の小型化の要請から半導体チップの縮小化が進められている。このような多出色化および半導体チップの縮小化を実現するためには、半導体チップ上の突起電極のファインピッチ化を進める必要がある。 In recent years, with the development of miniaturization technology, multi-output has been promoted by increasing the number of protruding electrodes of a semiconductor chip. On the other hand, downsizing of semiconductor chips has been promoted due to the demand for downsizing of semiconductor devices. In order to realize such a large number of colors and a reduction in the size of the semiconductor chip, it is necessary to advance the fine pitch of the protruding electrodes on the semiconductor chip.
また、半導体チップの形状について、実装領域をより小型化するために短辺の長さをより短くし、より細長い形状となっており、チップ長辺側に設置される突起電極数を増やす必要がある。 Also, the shape of the semiconductor chip has a shorter and shorter shape in order to further reduce the mounting area, and it is necessary to increase the number of protruding electrodes installed on the long side of the chip. is there.
具体的には、突起電極を高密度に、半導体チップの周縁部に並べて配置し、突起電極数を増加させても半導体チップサイズが大きくならないようにファインピッチ化を図る。突起電極を高密度に配置するためには、突起電極間を狭く、突起電極の占有面積を減らし（少なくとも突起電極の幅を狭くし）、且つ、突起電極の数を増やす必要がある。 Specifically, the protruding electrodes are arranged at a high density along the periphery of the semiconductor chip, and a fine pitch is achieved so that the semiconductor chip size does not increase even if the number of protruding electrodes is increased. In order to arrange the protruding electrodes at high density, it is necessary to narrow the space between the protruding electrodes, reduce the area occupied by the protruding electrodes (at least reduce the width of the protruding electrodes), and increase the number of protruding electrodes.
特許文献１には、半導体チップ単位長さあたりの出力数（バンプ数）の増加の要求に対して、各バンプを同一列上に配列せずにバンプを１つおきに第１バンプ列と第２バンプ列に分け、所謂千鳥状に突起電極を配置することが記載されている。これにより、例えば図３９に示すような、突起電極３１が千鳥状に配置され、インナーリード３２が各突起電極と各別に接続する半導体チップを実現でき、ファインピッチ化が図れる。
In
特許文献２では、特許文献１と同様突起電極を第１バンプ列と第２バンプ列に分けて配置し、さらに、例えば図４０に示すように、インナーリード３２を屈曲させることで、ファインピッチ化を図っている。
In
このように、ファインピッチ化が必要な製品にあたっては、突起電極を第１バンプ列と第２バンプ列に分けて配置するものが主流となっている。 As described above, in products that require a fine pitch, it is the mainstream to arrange the protruding electrodes separately in the first bump row and the second bump row.
特許文献３には、突起電極を第１バンプ列と第２バンプ列に分けて配置する際に、半導体チップの端部から遠い方の内側のバンプ列に配置される突起電極を、半導体チップ端部側のバンプ列に配置される突起電極よりも幅広とすることで、基板への半導体チップのマウント位置精度を緩和することが記載されている。 In Patent Document 3, when projecting electrodes are arranged separately in a first bump row and a second bump row, the projecting electrodes arranged on the inner bump row farther from the end of the semiconductor chip are arranged on the end of the semiconductor chip. It is described that the mounting position accuracy of the semiconductor chip on the substrate is relaxed by making the width wider than the bump electrode arranged in the bump row on the part side.
上述の通り、半導体チップ面積の縮小化に伴い、突起電極の幅を狭くし、且つ、突起電極間の離間距離を小さくして突起電極のファインピッチ化を行っている。しかしながら、かかるファインピッチ化を進めるためには、突起電極とインナーリードとの接合位置の位置ずれの問題を解決する必要がある。 As described above, with the reduction in the area of the semiconductor chip, the width of the protruding electrodes is reduced and the distance between the protruding electrodes is reduced to reduce the pitch of the protruding electrodes. However, in order to advance such fine pitches, it is necessary to solve the problem of displacement of the joint position between the protruding electrode and the inner lead.
かかる突起電極とインナーリードとの接合位置の位置ずれを回避するには、まず第１に、フィルム基板および突起電極のパターン精度、及び、フィルム基板と半導体チップとを接合する接合装置のマウント精度を高めることが必要である。しかしながら、かかる接合位置の位置ずれは、これらのパターン精度およびマウント精度のみに起因して発生するものではない。単にパターン精度およびマウント精度を高くするだけでは、突起電極とインナーリードとの接合位置の位置ずれを回避できない場合がある。これを以下に説明する。 In order to avoid such misalignment of the bonding position between the protruding electrode and the inner lead, first, the pattern accuracy of the film substrate and the protruding electrode and the mounting accuracy of the bonding apparatus for bonding the film substrate and the semiconductor chip are increased. It is necessary to increase. However, such misalignment of the joining position does not occur only due to these pattern accuracy and mounting accuracy. In some cases, it is not possible to avoid displacement of the bonding position between the protruding electrode and the inner lead simply by increasing the pattern accuracy and the mounting accuracy. This will be described below.
半導体チップ上の突起電極は、フィルム基板上のインナーリードと加熱圧着により接合される。このため、フィルム基板の熱膨張によりフィルム基板上のインナーリードの位置にばらつきが生じ、半導体チップ上に形成された突起電極に対応するように形成されているフィルム基板上のインナーリードが、熱膨張によってかかる対応する突起電極の形成位置からずれてしまうことがある。この結果、インナーリードと突起電極との接触面積が小さくなる。或いは、インナーリードが本来接合されるべき突起電極以外の突起電極に接触して、リーク不良やショート不良を招くことになる。 The protruding electrode on the semiconductor chip is bonded to the inner lead on the film substrate by thermocompression bonding. For this reason, the position of the inner lead on the film substrate varies due to the thermal expansion of the film substrate, and the inner lead on the film substrate formed so as to correspond to the protruding electrode formed on the semiconductor chip is thermally expanded. May be displaced from the position where the corresponding protruding electrode is formed. As a result, the contact area between the inner lead and the protruding electrode is reduced. Alternatively, the inner lead comes into contact with the protruding electrode other than the protruding electrode to be originally bonded, thereby causing a leakage defect or a short circuit defect.
図３９に示す突起電極３１とインナーリード３２の配置レイアウトにおいて、インナーリードの接合位置ずれが発生した場合の様子を図４１に示す。
FIG. 41 shows a situation where a displacement of the joining position of the inner leads occurs in the layout of the
位置ずれが発生しない場合、図４１（Ａ）に示すように、突起電極３１とインナーリード３２間は十分な距離Ｘ１だけ離間した状態で配置されており、リーク不良やショート不良は発生しない。
When no misalignment occurs, as shown in FIG. 41A, the protruding
これに対し、接合位置ずれが発生すると、図４１（Ｂ）に示すように、突起電極とインナーリード間に十分な離間距離を確保できなくなり、且つ、インナーリードと突起電極との接触面積が減少する。最悪の場合、図４１（Ｃ）に示すように、ショート不良を招くことになる。 On the other hand, when the joining position shift occurs, as shown in FIG. 41B, a sufficient separation distance cannot be secured between the protruding electrode and the inner lead, and the contact area between the inner lead and the protruding electrode is reduced. To do. In the worst case, as shown in FIG. 41C, a short circuit failure is caused.
このため、インナーリードの位置ずれが発生してもリーク不良やショート不良が起きないように、インナーリードの位置ずれを考慮したうえで離間距離Ｘ１の値を設定する必要がある。 For this reason, it is necessary to set the value of the separation distance X1 in consideration of the positional deviation of the inner leads so that no leak failure or short-circuit failure occurs even if the positional deviation of the inner lead occurs.
さらに、半導体チップの厚さのばらつき、及び、突起電極の高さのばらつきに起因して、加熱圧着時にフィルム基板上のインナーリードが、対応する突起電極の形成位置からずれてしまうことがある。これは、フィルム基板と半導体チップとの圧着接合時に不均一な圧力が加わり、初期のインナーリードと突起電極の合わせ位置から突起電極側が滑り移動することで発生する。 Furthermore, due to the variation in the thickness of the semiconductor chip and the variation in the height of the protruding electrode, the inner lead on the film substrate may be displaced from the position of the corresponding protruding electrode during thermocompression bonding. This occurs when non-uniform pressure is applied at the time of pressure bonding between the film substrate and the semiconductor chip, and the protruding electrode side slides from the initial alignment position of the inner lead and protruding electrode.
図４２に半導体チップをフィルム基板に加熱圧着する装置の一例を示す。ボンディングステージ３３に載せられたフィルム基板（ここでは、ポリイミド）３４は、ボンディングツール３５に真空吸着穴３６を介して真空吸着された半導体チップ３０に対し、インナーリード３２と突起電極３１が正対するように位置決めがされる。ボンディングツール３５を下降させることで、インナーリードと突起電極とが圧着接続される。
FIG. 42 shows an example of an apparatus for thermocompression bonding a semiconductor chip to a film substrate. A film substrate (here, polyimide) 34 placed on the
ここで、半導体チップの厚さのばらつき、及び、突起電極の高さのばらつきがある場合の半導体チップ３０とフィルム基板３４との加熱圧着の様子を図４３に示す。図４３では、半導体チップの厚みにばらつきがあり、突起電極の高さが図の右側ほど低くなっている。
Here, FIG. 43 shows a state of thermocompression bonding between the
このように突起電極の高さが異なる場合にボンディングツールを下降させて圧着を行うと、まず図４３の左方向から先にインナーリードと突起電極が接触する。この状態の半導体チップ３０とフィルム基板３４の拡大図を図４４に示す。この状態でさらにボンディングツールの下降を続けると、図左側のインナーリードと突起電極に過剰な圧力が加わり、図４５に示すように突起電極がインナーリードから滑り落ち、インナーリードとインナーリードの間の間隙に嵌まり込んでしまう。この結果インナーリードと突起電極の接続において位置ずれが発生し、ショート不良やリーク不良の原因となる。
Thus, when the height of the protruding electrode is different, when the bonding tool is lowered and crimped, the inner lead and the protruding electrode first come into contact first from the left in FIG. FIG. 44 shows an enlarged view of the
このため、インナーリードと突起電極の熱圧着時の接合位置ずれを考慮すると、上述したパターン精度およびマウント精度から決まる値以上に突起電極とインナーリード間のスペースを広げる必要があり、さらなるファインピッチ化の障害となっていた。 For this reason, considering the misalignment between the inner lead and the protruding electrode during thermocompression bonding, it is necessary to expand the space between the protruding electrode and the inner lead beyond the value determined from the pattern accuracy and mounting accuracy described above, and further fine pitch It was an obstacle.
つまり、現状でファインピッチ化を行う場合、突起電極とインナーリード間のスペースを狭くすると接合位置ずれの問題が発生するため、突起電極とインナーリード間のスペースを維持したまま、突起電極或いはインナーリードの幅を縮小してファインピッチ化を行う必要がある。ところが、そうすると、突起電極とインナーリードとの接合面積が減るため、接合信頼性の低下が懸念される。 In other words, when fine pitch is used at present, if the space between the protruding electrode and the inner lead is narrowed, a problem of misalignment of the bonding position occurs. Therefore, the space between the protruding electrode and the inner lead is maintained and the protruding electrode or inner lead is maintained. Therefore, it is necessary to reduce the width of the pitch and make it fine pitch. However, in that case, the bonding area between the protruding electrode and the inner lead is reduced, and there is a concern that the bonding reliability may be lowered.
本発明は、上記の状況に鑑み、インナーリードと突起電極の接合位置ずれを低減でき、インナーリード及び突起電極のファインピッチ化が容易な半導体装置を提供することをその目的とする。 In view of the above situation, an object of the present invention is to provide a semiconductor device that can reduce the joining position deviation between the inner lead and the protruding electrode and can easily make the fine pitch between the inner lead and the protruding electrode.
上記目的を達成するための本発明に係る半導体装置は、半導体チップの周縁部に配置された複数の第１突起電極と、フィルム基板上に形成された複数の第１リード配線を備え、前記第１突起電極の夫々を前記第１リード配線と各別に接続して、前記半導体チップの内部回路との接続がなされる半導体装置において、
前記半導体チップの周縁部の、前記半導体チップの端部からの距離が前記第１突起電極よりも遠い位置に配置された第２突起電極と、
前記フィルム基板上に配置された、１又は複数の第２リード配線からなる第２リード配線群と、を有し、
前記第２リード配線群を構成する前記第２リード配線の少なくとも１本の特定第２リード配線が、２つの前記第２突起電極に挟まれるように配置されていることを第１の特徴とする。
In order to achieve the above object, a semiconductor device according to the present invention includes a plurality of first protruding electrodes disposed on a peripheral portion of a semiconductor chip, and a plurality of first lead wires formed on a film substrate. In the semiconductor device in which each of the one protruding electrode is connected to the first lead wiring and connected to the internal circuit of the semiconductor chip,
A second projecting electrode disposed at a position farther from the end of the semiconductor chip than the first projecting electrode at the peripheral edge of the semiconductor chip;
A second lead wiring group consisting of one or a plurality of second lead wirings disposed on the film substrate;
The first feature is that at least one specific second lead wiring of the second lead wiring constituting the second lead wiring group is disposed so as to be sandwiched between the two second protruding electrodes. .
上記第１の特徴の本発明に係る半導体装置は、更に、前記特定第２リード配線と、前記特定第２リード配線に隣接して配置された前記第２突起電極との離間距離が、前記第１リード配線と、当該第１リード配線と接続する前記第１突起電極に隣接する前記第１突起電極との離間距離よりも短いことを第２の特徴とする。 In the semiconductor device according to the first aspect of the present invention, the separation distance between the specific second lead wiring and the second protruding electrode disposed adjacent to the specific second lead wiring is further increased. The second feature is that the distance is shorter than the distance between one lead wire and the first bump electrode adjacent to the first bump electrode connected to the first lead wire.
上記第１又は第２の特徴の本発明に係る半導体装置は、更に、前記第２突起電極が、前記半導体チップの保護膜上に形成されていることを第３の特徴とする。 The semiconductor device according to the first or second feature of the present invention has a third feature that the second protruding electrode is further formed on a protective film of the semiconductor chip.
上記第１乃至第３の何れかの特徴の本発明に係る半導体装置は、更に、前記特定第２リード配線が、前記第１突起電極と電気的に接続し、前記内部回路との接続がされていることが好ましい。 In the semiconductor device according to the present invention having any one of the first to third features, the specific second lead wiring is further electrically connected to the first protruding electrode and connected to the internal circuit. It is preferable.
上記第１乃至第３の何れかの特徴の本発明に係る半導体装置は、更に、前記特定第２リード配線が、ダミーの配線であることが好ましい。 In the semiconductor device according to the present invention having any one of the first to third characteristics, it is preferable that the specific second lead wiring is a dummy wiring.
上記第１乃至第３の何れかの特徴の本発明に係る半導体装置は、更に、前記第２リード配線群を構成する前記第２リード配線の夫々が、前記第２突起電極の間に挟まれるように配置されていることを第４の特徴とする。 In the semiconductor device according to the present invention having any one of the first to third features, each of the second lead wirings constituting the second lead wiring group is further sandwiched between the second protruding electrodes. The fourth feature is that they are arranged as described above.
上記第１乃至第４の何れかの特徴の本発明に係る半導体装置は、更に、前記第２リード配線群が、前記半導体チップ周縁部の辺の中央部に設けられていることを第５の特徴とする。 In the semiconductor device according to the present invention having any one of the first to fourth characteristics, it is further preferable that the second lead wiring group is provided at a central portion of the side edge of the semiconductor chip. Features.
上記第１乃至第５の何れかの特徴の本発明に係る半導体装置は、更に、複数の前記第２リード配線群が、一定の間隔で前記半導体チップ周縁部に設けられていることが好ましい。 In the semiconductor device according to the present invention having any one of the first to fifth features, it is preferable that a plurality of the second lead wiring groups are further provided on the periphery of the semiconductor chip at a constant interval.
上記特徴の本発明に係る半導体装置に依れば、半導体チップ周縁部の所定の位置ずれ防止領域に、少なくとも１本の第２リード配線を配置し、又は、第２突起電極をリード配線に挟まれるように配置して、位置ずれ防止パターンを設置している。これにより、半導体チップの厚さや突起電極の高さのばらつきに起因して生じる第１リード配線（インナーリード）と第１突起電極の接合位置ずれを低減し、ショート不良やリーク不良を回避しつつ、突起電極のファインピッチ化が容易な半導体装置を実現できる。 According to the semiconductor device of the present invention having the above characteristics, at least one second lead wiring is disposed in a predetermined misalignment prevention region at the periphery of the semiconductor chip, or the second protruding electrode is sandwiched between the lead wirings. In order to prevent misalignment, a misalignment prevention pattern is provided. As a result, the displacement of the bonding position between the first lead wiring (inner lead) and the first protruding electrode caused by the variation in the thickness of the semiconductor chip and the height of the protruding electrode is reduced, while avoiding short-circuit defects and leak defects. Thus, a semiconductor device in which the fine pitch of the protruding electrodes can be easily realized.
ここで、第２リード配線および第２突起電極は、第１リード配線及び第１突起電極とは異なり、基本的に、チップ上の半導体回路との接続に使用されないダミーの配線及びダミーの突起電極である。例えば第１リード配線間に、少なくとも１本の第２リード配線を含んで形成されるダミーパターンを配置することにより、熱圧着時の接合位置ずれを、半導体チップの厚さや突起電極の高さのばらつきに依らず所定量以下に制限できる。ただし、後述する種々の実施形態に示すように、構成によっては、第２リード配線および第２突起電極を、チップ上の半導体回路との接続に使用できる場合もある。 Here, unlike the first lead wiring and the first protruding electrode, the second lead wiring and the second protruding electrode are basically a dummy wiring and a dummy protruding electrode that are not used for connection to the semiconductor circuit on the chip. It is. For example, by disposing a dummy pattern formed including at least one second lead wiring between the first lead wirings, the bonding position shift at the time of thermocompression bonding is reduced in the thickness of the semiconductor chip and the height of the protruding electrode. It can be limited to a predetermined amount or less regardless of variations. However, as shown in various embodiments described later, depending on the configuration, the second lead wiring and the second protruding electrode may be used for connection to a semiconductor circuit on the chip.
ある実施形態においては、第２リード配線が第２突起電極に挟まれるように配置されることで、２つの第２突起電極間の間隙に第２リード配線が嵌まり込む。この結果、半導体チップの厚さや突起電極の高さのばらつきの結果、半導体チップとフィルム基板の圧着接合時の圧力の不均一に起因して発生する滑りに対しても、接合位置ずれを第２リード配線が第２突起電極の側面と接触した時点で止め、接合位置ずれ量を第２リード配線と第２突起電極の離間距離以内に抑えることができる。また、他の実施形態においては、第２リード配線の第２突起電極との接触部分の幅を広く取ることで、第２突起電極と第２リード配線との接合面積を大きくし、接合位置ずれを低減することができる。 In one embodiment, the second lead wiring is fitted into the gap between the two second protruding electrodes by arranging the second lead wiring so as to be sandwiched between the second protruding electrodes. As a result, as a result of the variation in the thickness of the semiconductor chip and the height of the protruding electrode, the second bonding position shift is caused even by the slip generated due to the non-uniform pressure during the pressure bonding between the semiconductor chip and the film substrate. When the lead wire comes into contact with the side surface of the second protruding electrode, it can be stopped, and the displacement of the joining position can be suppressed within the distance between the second lead wire and the second protruding electrode. In another embodiment, by increasing the width of the contact portion of the second lead wiring with the second protruding electrode, the bonding area between the second protruding electrode and the second lead wiring is increased, and the bonding position is shifted. Can be reduced.
これにより、マウント工程の接合装置の高精度化にともなう装置価格の上昇や接続不良率の上昇にともなうコスト増、及び、半導体チップの厚さや突起電極の高さのばらつきの低減に伴うコスト増を抑制しつつ、インナーリード配線のファインピッチ化を促進することが可能となる。 As a result, cost increases associated with increased device prices and connection failure rates due to higher accuracy of the bonding device in the mounting process, and increased costs due to reduced variations in semiconductor chip thickness and bump electrode height. It is possible to promote the fine pitch of the inner lead wiring while suppressing.
本発明では、位置ずれ防止領域内に第２リード配線または第２突起電極を配置する分のスペースが別に必要となるが、第１リード配線と第１突起電極との接合位置ずれ量が低減されることにより、第１リード配線同士の間隔を従来技術よりも狭めて配置することが可能となる。この結果、ファインピッチ化が容易に可能となり、特に、第１突起電極数の多い多出力の半導体チップにおいて、チップサイズの縮小化が可能となる。 In the present invention, a separate space for arranging the second lead wiring or the second protruding electrode is required in the misalignment prevention region, but the amount of bonding position shift between the first lead wiring and the first protruding electrode is reduced. As a result, it is possible to arrange the first lead wires with a smaller interval than in the prior art. As a result, a fine pitch can be easily achieved. In particular, in a multi-output semiconductor chip having a large number of first protruding electrodes, the chip size can be reduced.
本発明の一実施形態について図１〜図３８に基づいて説明すると以下の通りである。なお、以降に示す図面では、説明の都合上、要部を強調して示すこととし、構成部材の夫々の厚みや長さなどの寸法比は実際の寸法比とは必ずしも一致しない場合がある。 An embodiment of the present invention will be described below with reference to FIGS. In the drawings shown below, for the convenience of explanation, the main parts are emphasized and the dimensional ratios such as the thicknesses and lengths of the constituent members may not necessarily match the actual dimensional ratios.
〈第１実施形態〉
図１は、本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置１」と称す）において、リード配線と突起電極の配置を示すレイアウト図である。図２に図１のＡ−Ａ’方向の熱圧着後の断面図を示す。なお、図１は、従来技術である図３に対して本発明を適用した場合のリード配線と突起電極の配置レイアウトである。
<First Embodiment>
FIG. 1 is a layout diagram showing the arrangement of lead wires and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “
図１及び図２に示すように、第１突起電極１１が、半導体チップ２０の周縁部に複数配置され、かかる第１突起電極１１の夫々は、フィルム基板２１上に形成された、半導体チップ端２２を越えて半導体チップ２０の内方に延伸する第１リード配線１２と各別に接続されている。フィルム基板２１は、例えば、ポリイミドテープからなる。第１突起電極１１は、半導体チップ２０の内部回路と接続し、これにより第１リード配線１２と半導体チップ２０の内部回路との電気的接続がなされている。
As shown in FIG. 1 and FIG. 2, a plurality of first
一方、かかる第１電極１１の間に挟まれる半導体チップ２０の周縁部の所定の領域（位置ずれ防止領域）２３には、第２リード配線１４がフィルム基板２１上に配置されている。さらに、かかる第２リード配線１４は、半導体チップ２０の周縁部に配置された２つの第２突起電極１３に挟まれるように配置されている。本実施形態において、第２突起電極１３、及び、第２リード配線１４は、半導体チップ２０の内部回路と接続しないダミーの突起電極及びリード配線である。
On the other hand, the
第１突起電極１１、及び、第２突起電極１３は、例えば金で構成され、第１リード配線１２、及び、第２リード配線１４は、例えば錫メッキが施された銅箔で構成されている。熱圧着により、第１突起電極１１と第１リード配線１２を接合させると、突起電極がリード配線よりも柔らかい材料であることにより、第１リード配線１２が第１突起電極１１内部にめり込んで形成される。このとき、第１突起電極１１と第１リード配線１２との間に金−錫金属間接合が形成され、これにより第１突起電極１１と第１リード配線１２との電気的接続がなされる。第１突起電極１１と第１リード配線１２の熱圧着時の接合位置ずれを考慮して、接合位置ずれにより断線やショート不良が発生しないように、第１突起電極１１の第１リード配線１２の延伸方向に垂直な方向の幅を、第１リード配線１２よりも広く確保している。
The first protruding
一方で、第２リード配線１４が、第２突起電極１３に挟まれるように配置されているため、熱圧着の結果、第２リード配線１４は、第２突起電極１３の間の間隙に丁度嵌まり込むように形成される。
On the other hand, since the
このため、半導体チップの厚さや突起電極の高さのばらつきに起因して、第１突起電極１１と第１リード配線１２との間に接合位置ずれが発生する場合でも、かかる接合位置ずれは第２リード配線１４が第２突起電極１３の側面に接触する時点で止まり、これ以上、接合位置ずれが進行することはない。図４に、本発明装置１において接合位置ずれが発生し、突起電極１１、１３がリード配線１２、１４に対し相対的に図１の右方向に滑り移動した状態におけるリード配線と突起電極の配置を示す。図５に図４のＡ−Ａ’方向の熱圧着後の断面図を示す。
For this reason, even when the bonding position shift occurs between the first protruding
図４及び図５に示すように、本発明装置１では、第２突起電極１３及び第２リード配線１４の配置により、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、強制的に第２リード配線１４とかかる第２リード配線に隣接する第２突起電極１３との離間距離Ｘ２以下に抑えることが可能となる。
As shown in FIGS. 4 and 5, in the
図１及び図３において、例えば、第１突起電極１１の間隔（ピッチ）が２０μｍで第１リード配線１２の間隔（ピッチ）が２０μｍであり、第１突起電極１１の幅を１６μｍとし、第１リード配線１２の幅を８μｍとする。この場合、第１リード配線１２とかかる第１リード配線と接続する第１突起電極１１に隣接する第１突起電極１１との離間距離Ｘ１が８μｍであるので、接合位置ずれが８μｍ以上発生するとショート不良に至る。
In FIG. 1 and FIG. 3, for example, the interval (pitch) between the first
従来方式（図３）の配置レイアウトの場合、半導体チップの厚さや突起電極の高さのばらつきを考慮した位置合わせ精度は７．８μｍであり、離間距離Ｘ１が８μｍであることから、ショート不良が起こらない条件を一応は満足している。しかしながら、かかる位置合わせ精度は離間距離Ｘ１に対して殆ど余裕がないため、温度要因、或いは半導体チップの厚さや突起電極の高さのばらつき要因が想定を超えると、想定以上の接合位置ずれが発生し、これにより第１突起電極１１と第１リード配線１２のショート不良を引き起こす虞があった。
In the case of the arrangement layout of the conventional method (FIG. 3), the alignment accuracy in consideration of the variation in the thickness of the semiconductor chip and the height of the protruding electrode is 7.8 μm, and the separation distance X1 is 8 μm. I'm satisfied with the conditions that don't happen. However, since the alignment accuracy has almost no margin for the separation distance X1, if the temperature factor or the variation factor of the thickness of the semiconductor chip or the height of the protruding electrode exceeds the assumption, the displacement of the bonding position more than expected will occur. As a result, there is a risk of causing a short circuit failure between the first protruding
これに対し、図１では、接合位置ずれは最大で上記の離間距離Ｘ２しか発生しないため、離間距離Ｘ２を離間距離Ｘ１よりも小さく設定しておくことで、第１突起電極１１と第１リード配線１２間の距離を所定距離（Ｘ１−Ｘ２）以上に維持することが可能となりショート不良を防止できる。
On the other hand, in FIG. 1, since the maximum misalignment of the joining position occurs only in the above-mentioned separation distance X2, the
例えば、図１において、２つの第２突起電極１３の離間距離を８μｍとし、第２リード配線１４の幅を４μｍとする。第１及び第２突起電極のパターン精度、及び、フィルム基板２１と半導体チップ２０とを接合する接合装置のマウント精度は高精度で制御できるので、加圧圧着装置へマウントした状態では第２リード配線１４と第２突起電極１３との離間距離Ｘ２は２μｍに設定できる。
For example, in FIG. 1, the distance between the two second
この場合、熱圧着時に、熱膨張やチップ高さばらつき等により第１リード配線１２が第１突起電極からずれる力が働いても、接合位置ずれは２μｍ以上発生することはない。このため、離間距離Ｘ１を２μｍよりも大きな値に設定しておく限り、第１突起電極１１同士の間隔、及び、第１リード配線１２同士の間隔を詰めて配置することができ、ファインピッチ化が容易に可能となる。
In this case, even when a force that causes the
本発明装置１では、第２突起電極１３及び第２リード配線１４を配置するためのスペース（位置ずれ防止領域２３）が必要となるが、接合位置ずれ量を離間距離Ｘ２以下に制限できることにより、第１リード配線１２同士の間隔を従来技術よりも狭めて配置することができる。この結果、特に第１突起電極数の多い多出力の半導体チップにおいては、位置ずれ防止領域２３を設けることに伴うチップ実装面積の増大よりも、第１リード配線１２同士の間隔を狭くできることによる実装面積の縮小の効果が大きく、チップサイズの縮小化を実現できる。
In the
なお、本発明装置１では、２つの第２突起電極１３と第２リード配線１４を配置することで接合位置ずれを所定値以下に制限しているが、本発明はこれに限られるものではない。少なくとも１本の第２リード配線１４を用いて、接合位置ずれを制限することができる。
In the
図６の配置レイアウトに示す半導体装置（以下、適宜「本発明装置２」と称す）では、第２リード配線１４が、第１リード配線１２に挟まれる半導体チップ２０周縁部の所定の領域（位置ずれ防止領域）２３のフィルム基板２１上に配置されている。第２リード配線１４は、半導体チップ２０の内部回路と接続しないダミーのリード配線である。図７に図６のＡ−Ａ’方向の熱圧着後の断面図を示す。
In the semiconductor device shown in the arrangement layout of FIG. 6 (hereinafter referred to as “
図６では、かかる第２リード配線１４が、隣接する第１リード配線１２に夫々接続する第１突起電極１１に挟まれるように配置されている。これにより、第２リード配線１４は、熱圧着の結果、図７に示すように第１突起電極１１の間の間隙に丁度嵌まり込むように形成される。
In FIG. 6, the
このため、半導体チップの厚さや突起電極の高さのばらつきに起因して、第１突起電極１１と第１リード配線１２との間に接合位置ずれが発生する場合でも、かかる接合位置ずれは第２リード配線１４が第１突起電極１１の側面に接触する時点で止まり、それ以上接合位置ずれが進行することはない。また、第２リード配線１４はダミーのリード配線であるので、第１突起電極１１と接触しても回路ショートの問題は生じない。
For this reason, even when the bonding position shift occurs between the first protruding
すなわち、本発明装置２では、第２リード配線１４の配置により、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、強制的に第２リード配線１４とかかる第２リード配線１４に隣接する第１突起電極１１との離間距離Ｘ３以下に抑えることが可能となる。そして、かかる離間距離Ｘ３を、第１リード配線１２とかかる第１リード配線と接続する第１突起電極１１に隣接する第１突起電極１１との離間距離Ｘ１よりも小さく設定することで、第１突起電極１１と第１リード配線１２間の距離を所定距離（Ｘ１−Ｘ３）以上に維持することが可能となりショート不良を防止できる。
That is, in the
また、位置ずれ防止領域２３において、複数の第２リード配線１４を配置することもできる。図８に第２リード配線１４が２本の場合、図９に第２リード配線１４が３本の場合の本発明装置１の配置レイアウトの一例を示す。
In addition, a plurality of second lead wirings 14 can be arranged in the
図８において、第１電極１１に挟まれた位置ずれ防止領域２３内に、２本の第２リード配線１４（１４ａ、１４ｂ）からなる第２リード配線群が配置され、うち図の左側の第２リード配線１４ａが、第１突起電極１１と第２突起電極１３の間に挟まれるように配置され、図の右側の第２リード配線１４ｂが、２つの第２突起電極１３の間に挟まれるように配置されている。このように構成することで、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、第２リード配線１４ａと第２リード配線１４ａに隣接する第１突起電極１１との離間距離Ｘ３以下で、且つ、第２リード配線１４ａ、１４ｂとかかる夫々の第２リード配線に隣接する第２突起電極１３との離間距離Ｘ２以下に、確実に抑制することができる。
In FIG. 8, a second lead wiring group consisting of two second lead wirings 14 (14a, 14b) is arranged in the
図９において、第１電極１１に挟まれた位置ずれ防止領域２３内に、複数（３本）の第２リード配線１４からなる第２リード配線群が配置され、第２リード配線１４の夫々が、第２突起電極１３の間に挟まれるように配置されている。このように構成することで、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、第２リード配線１４とかかる第２リード配線に隣接する第２突起電極１３との離間距離Ｘ２以下に、確実に抑制することができる。
In FIG. 9, a second lead wiring group composed of a plurality (three) of second lead wirings 14 is disposed in the
また、図１０の配置レイアウトに示すように、第２リード配線１４は第１リード配線１２よりも幅広であってもよい。第２リード配線１４の幅を広く取ることで、位置ずれ抑制時に発生するストレスによる第２リード配線の剥がれを防止して、熱圧着時の接合位置ずれを確実に抑制することができる。
Further, as shown in the layout of FIG. 10, the
また、上記実施形態では、第２リード配線１４は半導体チップ２０の内部回路と接続しないダミーのリード配線とした。かかる第２リード配線１４は、接合位置ずれが発生しない限り、第１突起電極１１とも第２突起電極１３とも接触することはない。ここで、ダミー配線の構成方法については、本発明は上記の構成に限定されるものではなく、図１１の配置レイアウトに示すように、第２リード配線１４が半導体チップ２０の端部２２より内側で分断され、孤立したリード配線を形成していてもよいし、或いは、半導体チップ２０の端部より外側で分断され、孤立したリード配線を形成してもよい。また、第２リード配線１４が半導体チップ２０外部の回路に接続していても、半導体チップ２０の内部回路に接続されない限り、別段の問題は生じない。
In the above embodiment, the
〈第２実施形態〉
上記第１実施形態では、第２リード配線は半導体チップ２０の内部回路と接続しないダミーのリード配線としたが、第１リード配線１２と接続する構成も考えられる。図１２の配置レイアウトに示す半導体装置（以下、適宜「本発明装置３」と称す）では、第２リード配線１４が、第１リード配線１２（１２ａ、１２ｂ）に挟まれる半導体チップ２０周縁部の所定の領域（位置ずれ防止領域）２３に配置されているが、かかる第２リード配線１４は、隣接する一方の第１リード配線１２ａと接続されている。したがって、第１リード配線１２ａに接続する第１突起電極１１ａを介して、第２リード配線１４と半導体チップ２０の内部回路とが接続される。
Second Embodiment
In the first embodiment, the second lead wiring is a dummy lead wiring that is not connected to the internal circuit of the
しかしながら、第２リード配線１４は、第２突起電極１３（１３ａ、１３ｂ）に挟まれるように配置されているため、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、第２リード配線１４とかかる第２リード配線１４に隣接する第２突起電極１３ａ、１３ｂとの離間距離Ｘ２以下に抑制することができる。また、第２突起電極１３ａ、１３ｂはダミーの突起電極であるので、第２リード配線１４が第２突起電極１３ａ、１３ｂの側面と接触し、結果、第１リード配線１２ａが第２突起電極１３ａ、１３ｂと接続することとなっても回路ショートの問題は生じない。
However, since the
この場合、図１３の配置レイアウトに示すように、第２突起電極１３ａの配置を省略し、第２リード配線１４が第１突起電極１１ａと第２突起電極１３ｂに挟まれるように構成しても構わない。ただし、図１２において、第２リード配線１４は、第１リード配線１２ａと接続されているため、第１リード配線１２ａと第１リード配線１２ｂが第２リード配線１４を介してショートする危険があり、第２突起電極１３ｂの配置を省略し、図６に示した半導体装置２と同様の構成とすることはできない。つまり、図１２に示す配置レイアウトの場合、第２リード配線１４と第１突起電極１１ｂが接合位置ずれにより接触しないように、第２リード配線１４を挟んで、かかる第２リード配線１４が接続する第１リード配線１２ａと接続する第１突起電極１１ａと対向する位置には、第２突起電極か、或いは、別の第２リード配線が配置されている必要がある。
In this case, as shown in the layout of FIG. 13, the second
図１４の配置レイアウトでは、２本の第２リード配線１４ａと１４ｂを半導体チップ２０周縁部の位置ずれ防止領域２３に配置し、第２リード配線１４ａは第１リード配線１２ａと、第２リード配線１４ｂは第１リード配線１２ｂと、夫々接続されている。この場合、第２リード配線１４ａと第２リード配線１４ｂは分離形成され、電気的に接続しないことにより、第２突起電極１３を設けなくとも、第１リード配線１２ａと第１リード配線１２ｂがショートする危険はない。熱圧着時の接合位置ずれは、突起電極が図１４の右方向に滑り移動する場合も左方向に滑り移動する場合も、離間距離Ｘ３以下に抑制できる。
In the arrangement layout of FIG. 14, two
また、図１５に示す配置レイアウトは、図１４において第１リード配線１２ｂと接続していた第２リード配線１４ｂを、第１リード配線１２ｂと接続しない孤立配線としたものである。
Further, the layout shown in FIG. 15 is such that the second
〈第３実施形態〉
以下に、第１突起電極が千鳥状に配置された半導体チップ（図３９参照）に対して、本発明を適用する場合の例を示す。図１６は、本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置４」と称す）において、リード配線と突起電極の配置を示すレイアウト図である。図１７に図１６のＡ−Ａ’方向及びＢ−Ｂ’方向の熱圧着後の断面図を示す。
<Third Embodiment>
Hereinafter, an example in which the present invention is applied to a semiconductor chip (see FIG. 39) in which the first protruding electrodes are arranged in a staggered manner will be described. FIG. 16 is a layout diagram showing the arrangement of lead wires and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “
図１６及び図１７に示すように、第１突起電極１５、１６が、半導体チップ２０の周縁部に複数配置され、かかる第１突起電極１５、１６の夫々は、フィルム基板２１上に形成された、半導体チップ端２２を越えて半導体チップ２０の内方に延伸する第１リード配線１２と各別に接続されている。ここで、第１突起電極は、半導体チップ２０の端部２２からの距離が相対的に近い位置に配置され、相対的に外側に位置する外側第１突起電極１５と、半導体チップ２０の端部２２からの距離が相対的に遠い位置に配置され、相対的に内側に位置する内側第１突起電極１６の２種類からなる。かかる外側第１突起電極１５及び内側第１突起電極１６は、半導体チップ２０の周方向に沿って千鳥状に、つまり交互交替的に配列している。外側第１突起電極１５及び内側第１突起電極１６の夫々は、半導体チップ２０の内部回路と接続し、これにより第１リード配線１２と半導体チップ２０の内部回路との電気的接続がなされている。
As shown in FIGS. 16 and 17, a plurality of first
一方、第１突起電極１１に挟まれる半導体チップ２０の周縁部の所定の領域（位置ずれ防止領域）２３には、第２リード配線１４がフィルム基板２１上に配置されている。さらに、かかる第２リード配線１４は、第２突起電極１７、１８に挟まれるように配置されている。本実施形態において、第２突起電極１７、１８、及び、第２リード配線１４は、半導体チップ２０の内部回路と接続しないダミーの突起電極及びリード配線である。
On the other hand, the
ここで、第２突起電極は、半導体チップ２０の端部２２からの距離が相対的に近い位置に配置され、相対的に外側に位置する外側第２突起電極１７と、半導体チップ２０の端部２２からの距離が相対的に遠い位置に配置され、相対的に内側に位置する内側第２突起電極１８の２種類からなる。つまり、第２突起電極は、半導体チップ２０の端部２２からの距離が第１の距離に配置された外側第２突起電極１７と、かかる第１の距離よりも遠い位置に、外側第２突起電極１７よりも半導体チップ２０の内側に配置された内側第２突起電極１８からなり、かかる外側第２突起電極１７及び内側第２突起電極１８は、半導体チップ２０の周方向に沿って千鳥状に配列している。
Here, the second protruding electrode is disposed at a position where the distance from the
このように千鳥状に配列した隣接する３つの外側第２突起電極１７と隣接する２つの内側第２突起電極１８の間隙に沿って、第２リード配線１４が、二又のフォーク形状で配置されている。かかる外側第２突起電極１７と第２リード配線１４との離間距離、及び、かかる内側第２突起電極１８と第２リード配線１４との離間距離は、ともにＸ２で同じである。
In this way, the
このように、第２リード配線１４が、外側第２突起電極１７及び内側第２突起電極１８に挟まれるように配置されているため、熱圧着の結果、図１７に示すように、第２リード配線１４は、外側第２突起電極１７の間の間隙、及び、内側第２突起電極１８の間の間隙に丁度嵌まり込むように形成される。
As described above, since the
この結果、半導体チップの厚さや突起電極の高さのばらつきに起因して、外側第１突起電極１５又は内側第１突起電極１６と第１リード配線１２との間に接合位置ずれが熱圧着時に発生する場合でも、かかる接合位置ずれは第２リード配線１４が外側第２突起電極１７と内側第２突起電極１８の何れかの側面に接触する時点で止まり、それ以上接合位置ずれが進行することはない。
As a result, due to variations in the thickness of the semiconductor chip and the height of the protruding electrodes, a displacement of the bonding position between the outer first protruding
すなわち、本発明装置４では、外側第２突起電極１７、内側第２突起電極１８、及び、第２リード配線１４からなる配置パターンにより、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを、強制的に第２リード配線１４とかかる第２リード配線に隣接する外側第２突起電極１７又は内側第２突起電極１８との離間距離Ｘ２以下に抑えることが可能となる。
That is, in the
そして、かかる離間距離Ｘ２を、第１リード配線１２とかかる第１リード配線１２と接続する外側第１突起電極１５に隣接する内側第１突起電極１６との離間距離、及び、第１リード配線１２とかかる第１リード配線１２と接続する内側第１突起電極１６に隣接する外側第１突起電極１５との離間距離（本実施形態では、どちらもＸ１）よりも小さく設定することで、外側第１突起電極１５と第１リード配線１２間の距離、及び、内側第１突起電極１６と第１リード配線１２間の距離をともに所定距離（Ｘ１−Ｘ２）以上に維持することが可能となりショート不良を防止できる。
The separation distance X2 is defined as the separation distance between the
図１８に示す配置レイアウトは、第２リード配線１４を、隣接する４つの外側第２突起電極１７と隣接する３つの内側第２突起電極１８の間に挟まれた間隙に沿うように、三又のフォーク形状に形成した一例である。
In the layout shown in FIG. 18, the
図１９に示す配置レイアウトは、第２リード配線１４を、隣接する５つの外側第２突起電極１７と隣接する４つの内側第２突起電極１８の間に挟まれた間隙に沿うように、四又のフォーク形状に形成した一例である。
In the arrangement layout shown in FIG. 19, the
図１８及び図１９では、第２リード配線１４の外側第２突起電極１７又は内側第２突起電極１８に挟まれる領域の面積を増やすことにより、効率的に熱圧着時の接合位置ずれを、第２リード配線１４と外側第２突起電極１７又は内側第２突起電極１８との離間距離Ｘ２以下に抑えることが可能となる。
In FIGS. 18 and 19, by increasing the area of the region sandwiched between the outer second protruding
なお、図１６、図１８、及び、図１９では、第２リード配線１４は、半導体チップの外方から、半導体チップ端２２を越えてチップ内方に延伸しているが、例えば図２０に示すように、半導体チップ上の領域のみに配置した孤立した第２リード配線としてもよい。なお、図２０は図１８の配置レイアウトにおいて、第２リード配線１４を半導体チップ上の領域のみに配置したものである。
In FIG. 16, FIG. 18, and FIG. 19, the
また、図２１及び図２２に示すように、複数の第２リード配線を外側第２突起電極１７又は内側第２突起電極１８との間隙に沿って配置し、その一部が第１リード配線と接続していても構わない。図２１は、図１９に示す配置レイアウトにおいて、位置ずれ防止領域２３に配置される第２リード配線を第２リード配線１４ｃ〜１４ｅからなる第２リード配線群とし、第２リード配線１４ｃを第１リード配線１２ｃと接続したものである。第１リード配線１２ｃと第２リード配線１４ｃは、一体形成されている。
Further, as shown in FIGS. 21 and 22, a plurality of second lead wires are arranged along the gap with the outer second projecting
図２２は、図１９に示す配置レイアウトにおいて、位置ずれ防止領域２３に配置される第２リード配線を第２リード配線１４ｆ〜１４ｈからなる第２リード配線群とし、第２リード配線１４ｆを第１リード配線１２ｃと、第２リード配線１４ｈを第１リード配線１２ｄと接続したものである。第１リード配線１２ｃと第２リード配線１４ｆ、第１リード配線１２ｄと第２リード配線１４ｈは、夫々、一体形成されている。
FIG. 22 shows that in the layout shown in FIG. 19, the second lead wiring arranged in the
図２１及び図２２において、外側第２突起電極１７又は内側第２突起電極１８はダミーの突起電極であり、第２リード配線１４ｃ（１４ｆ）が内側第２突起電極１８ａ、１８ｂの側面と接触し、結果、第１リード配線１２ｃが内側第２突起電極１８ａ、１８ｂと接続することとなっても回路ショートの問題は生じない。同様に、図２２において、第２リード配線１４ｈが内側第２突起電極１８ｃ、１８ｄの側面と接触し、結果、第１リード配線１２ｄが内側第２突起電極１８ｃ、１８ｄと接続することとなっても回路ショートの問題は生じない。
21 and 22, the outer second protruding
さらに、図２３及び図２４は、第１突起電極（外側第１突起電極１５及び内側第１突起電極１６）が変則的な千鳥状に配置され、第１リード配線１１が屈曲して配置された半導体チップ（図４０参照）において、本発明を適用する場合の例である。第２リード配線１４が、外側第２突起電極１７及び内側第２突起電極１８に挟まれた間隙に沿って配置されており、熱圧着時の接合位置ずれを、第２リード配線１４と外側第２突起電極１７又は内側第２突起電極１８との離間距離Ｘ２以下に抑えることができる。
Further, in FIGS. 23 and 24, the first protruding electrodes (the outer first protruding
上記の本発明装置１〜４とその変形例によれば、位置ずれ防止領域２３に配置された第２リード配線１４と第２突起電極で構成されるパターンにより、半導体チップの厚さや突起電極の高さのばらつきに起因した接合位置ずれを所定量以下に制限でき、これによりファインピッチ化が容易で、チップサイズの縮小化が容易な半導体装置を実現できる。
According to the above-described
〈第４実施形態〉
図２５に、本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置５」と称す）において、リード配線と突起電極の配置を示すレイアウト図を示す。図２６に図２５のＡ−Ａ’方向の熱圧着後の断面図を示す。
<Fourth embodiment>
FIG. 25 is a layout diagram showing the arrangement of lead wirings and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “present invention device 5” as appropriate). FIG. 26 shows a cross-sectional view after thermocompression bonding in the AA ′ direction of FIG.
図２５に示す本発明装置５では、第１突起電極（外側第１突起電極１５）が、半導体チップ２０の周縁部に、半導体チップ２０の端部２２からの距離が相対的に近い位置に、複数配置されている。そして、外側第１突起電極１５は、フィルム基板２１上に形成された、半導体チップ端２２を越えて半導体チップ２０の内方に延伸する第１リード配線１２と各別に接続されている。これにより第１リード配線１２と半導体チップ２０の内部回路との電気的接続がなされている。
In the device 5 of the present invention shown in FIG. 25, the first protruding electrode (outer first protruding electrode 15) is located at a position where the distance from the
ここで、第１リード配線１２の一部が、外側第１突起電極１５よりもチップ２０の内方に延伸し、半導体チップ２０の端部２２からの距離がかかる外側第１突起電極１５よりも遠い位置に配置された内側第２突起電極１８に挟まれている。内側第２突起電極１８は、半導体チップ２０の内部回路と接続しないダミーの突起電極である。
Here, a part of the
換言すると、本発明装置５は、位置ずれ防止領域２３を半導体チップ２０の周縁部の内側の領域に設け、かかる位置ずれ防止領域２３内に第２リード配線１４を配置しつつ、第２リード配線１４を近接する第１リード配線と接続するように構成したものである。かかる第２リード配線１４が、内側第２突起電極１８に挟まれて配置されていることにより、熱圧着時の接合位置ずれを、第２リード配線１４と内側第２突起電極１８との離間距離Ｘ２以下に抑えることができる。第２リード配線１４は、外側第１突起電極１５と電気的に接続するが、内側第２突起電極１８がダミーの突起電極であるので、ショートの問題は生じない。
In other words, the device 5 of the present invention provides the
そして、かかる離間距離Ｘ２を、第１リード配線１２とかかる第１リード配線１２と接続する外側第１突起電極１５に隣接する外側第１突起電極１５との離間距離Ｘ１よりも小さく設定することで、外側第１突起電極１５と第１リード配線１２間の距離を所定距離（Ｘ１−Ｘ２）以上に維持することが可能となりショート不良を防止できる。
The separation distance X2 is set to be smaller than the separation distance X1 between the
このように構成することで、上述の各実施形態と比較して、第１突起電極（外側第１突起電極１５）の間に第２リード配線を配置しないため、第１突起電極数（即ち、チップの入出力端子数）を減らすことなく、位置ずれを抑制することが可能となる。 By configuring in this way, since the second lead wiring is not arranged between the first protruding electrodes (outer first protruding electrodes 15) as compared with the above-described embodiments, the number of first protruding electrodes (that is, It is possible to suppress misalignment without reducing the number of input / output terminals of the chip.
ここで、突起電極（少なくとも外側第１突起電極１５）は最上層配線と接続するように形成されるため、かかる突起電極の下には最上層配線以外の配線を配置することができる。このため内側第２突起電極１８を外側第１突起電極１５よりチップ内側に設けても、内部回路の集積度への影響は少ない。
Here, since the protruding electrode (at least the outer first protruding electrode 15) is formed so as to be connected to the uppermost layer wiring, wiring other than the uppermost layer wiring can be arranged under the protruding electrode. Therefore, even if the inner second protruding
また、外側第１突起電極１５は集積回路である内部回路の最上層配線層と接続されるが、内側第２突起電極１８は、内部回路と電気的に接続する必要がないため、内部回路の最上層配線層と必ずしも接続する必要はない。内側第２突起電極１８との密着強度に問題が無ければ、内部集積回路の最上層配線層の保護膜上に第２突起電極を配置することができる。このように、内側第２突起電極１８を保護膜上に配置することで、内側第２突起電極１８の下方に最上層配線を自由に配置することができるようになり、内部回路の集積度への影響をなくすことができる。
Further, the outer first protruding
なお、図２５では第２リード配線１４が第１リード配線１２と接続する構成となっているが、図２７に示す配置レイアウトのように、第１リード配線１２と接続しない孤立配線としても構わない。
In FIG. 25, the
また、図２８及び図２９の配置レイアウトに示すように、内側第２突起電極１８同士が対向する領域に別の第２リード配線１４ｉを配置してもよい。かかる第２リード配線１４ｉは、図２８に示すように、第１リード配線１２ｅと接続するものとしてもよいし、図２９に示すように、孤立配線としても構わない。
Further, as shown in the layout of FIGS. 28 and 29, another second
また、図３０の配置レイアウトに示すように、第２リード配線１４を第１リード配線１２と接続せず（即ち、第１リード配線１２を介して外側第１突起電極１５と接続せず）、且つ、半導体チップ端２２を越えて半導体チップ２０の外方に延伸するダミーの配線としてもよい。なお、図３０は、上述した図１に示す本発明装置１の配置レイアウトにおいて、第２突起電極１３を第１突起電極１１よりもチップ内側に配置することで、第１リード配線１２と第２リード配線１４との間隔を狭めて配置したものに相当する。
In addition, as shown in the layout of FIG. 30, the
さらに、図３１の配置レイアウトに示すように、第１リード配線１２の一部を半導体チップ２０の内方まで延伸させ、半導体チップ２０の端部２２からの距離が相対的に遠い位置に配置された内側第１突起電極１６と接続するようにし、かかる内側第１突起電極１６と接続するリード配線を挟むように、半導体チップ２０の端部２２からの距離が内側第１突起電極１６より近い位置に第２突起電極（外側第２突起電極１７）を配置する構成も可能である。換言すると、図３１は、第２リード配線１４が、半導体チップ端２２を越えて半導体チップ２０の内方に延伸し、半導体チップの端部２２より内側に配置された第１リード配線１２ｆと接続することで、第２リード配線１４が第１リード配線１２ｆを介して内側第１突起電極１６と電気的に接続する構成を示している。また、図３１は、上述した図１に示す本発明装置１の配置レイアウトにおいて、第２リード配線１４を半導体チップ２０のより内方まで延伸させ、内側第１突起電極１６と電気的に接続するようにしたものに相当する。
Further, as shown in the layout of FIG. 31, a part of the
上記の本発明装置５とその変形例によれば、位置ずれ防止領域２３に配置された第２リード配線１４と第２突起電極で構成されるパターンにより、半導体チップの厚さや突起電極の高さのばらつきに起因した熱圧着時の接合位置ずれを所定量以下に制限でき、これによりファインピッチ化が容易で、チップサイズの縮小化が容易な半導体装置を実現できる。
According to the device 5 of the present invention and the modification thereof, the thickness of the semiconductor chip and the height of the protruding electrode are determined by the pattern composed of the
〈第５実施形態〉
図３２に、本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置６」と称す）において、リード配線と突起電極の配置を示すレイアウト図を示す。図３３に図３２のＡ−Ａ’方向およびＢ−Ｂ’方向の熱圧着後の断面図を示す。
<Fifth Embodiment>
FIG. 32 is a layout diagram showing the arrangement of lead wirings and protruding electrodes in a semiconductor device according to an embodiment of the present invention (hereinafter referred to as “
図３２及び図３３に示す本発明装置６では、第１突起電極（外側第１突起電極１５）が、半導体チップ２０の周縁部に、半導体チップ２０の端部２２からの距離が相対的に近い位置に、複数配置されている。そして、外側第１突起電極１５は、フィルム基板２１上に形成された、半導体チップ端２２を越えて半導体チップ２０の内方に延伸する第１リード配線１２と各別に接続されている。これにより第１リード配線１２と半導体チップ２０の内部回路との電気的接続がなされている。
In the
一方、第２突起電極（内側第２突起電極１８）が、半導体チップ２０の周縁部に、半導体チップ２０の端部２２からの距離が相対的に遠い位置に、複数配置されている。かかる内側第２突起電極１８は、フィルム基板２１上に形成された、半導体チップ端２２を越えて半導体チップ２０の内方に延伸する第２リード配線１４と各別に接続されている。つまり、本発明装置６では、外側第１突起電極１５が、半導体チップ２０の端部２２から第１の距離に配置され、内側第２突起電極１８が、かかる第１の距離よりも遠い位置に、外側第１突起電極１５よりも半導体チップ２０の内側に配置され、外側第１突起電極１５、及び、内側第２突起電極１８は、千鳥状に配置されている。
On the other hand, a plurality of second projecting electrodes (inner second projecting electrodes 18) are arranged on the periphery of the
ここで、第２リード配線１４の幅は、内側第２突起電極１８との接触領域において、第１リード配線１２よりも幅広となっている。本実施形態では、第２リード配線１４のかかる接触領域における幅は、内側第２突起電極１８の第２リード配線１４の延伸方向に垂直な方向の幅よりも幅広となっており、第２リード配線１４は、内側第２突起電極１８を覆うように配置されている。
Here, the width of the
このように、半導体チップ２０の周縁部の内側の領域に設けられた位置ずれ防止領域２３において、第２リード配線１４の第２突起電極との接触領域における幅を第１リード配線１２よりも幅広とすることにより、第２リード配線１４と内側第２突起電極１８との接触面積を稼ぎ、外側第１突起電極１５が第１リード配線１２から滑り移動し、内側第２突起電極１８第２リード配線１４から滑り移動するのを抑制し、接合位置ずれを引き起こしにくくすることができる。
As described above, in the
特に、第２リード配線１４の第２突起電極との接触領域における幅を内側第２突起電極１８の第２リード配線１４の延伸方向に垂直な方向の幅よりも幅広とすることで、内側第２突起電極１８のかかる幅が内側第２突起電極１８との接触領域の幅となる。さらに、第２リード配線１４を内側第２突起電極１８を覆うように配置することで、内側第２突起電極１８の面積が内側第２突起電極１８との接触面積となり、接触面積が最大化される。
In particular, the width of the contact area of the
この場合、第２リード配線１４と内側第２突起電極１８との接触面積を稼ぐため、内側第２突起電極１８の面積を大きく設定しておくとよい。好ましくは、内側第２突起電極１８の面積を外側第１突起電極１５の面積よりも大きな配置レイアウトにしておくとよい。
In this case, in order to increase the contact area between the
本発明装置６では、第１リード配線１２が内側第２突起電極１８のあるチップ内方にまで延伸していないため、内側第２突起電極１８の第２リード配線１４の延伸方向に垂直な方向の幅を外側第１突起電極１５よりも幅広とし、内側第２突起電極１８の面積を外側第１突起電極１５よりも大きくとることは容易である。内側第２突起電極１８の面積を大きくとることにより、第２リード配線１４との接触面積を増加させ、第１リード配線１２及び第２リード配線１４が突起電極から滑り落ちることを防止する効果が向上する。
In the
本発明装置６において、内側第２突起電極１８は半導体チップ２０の内部回路と接続している。第２リード配線１４は外部回路と接続し、内側第２突起電極１８を介してチップ２０の内部回路と接続する。つまり、第２リード配線１４、及び、内側第２突起電極１８は、夫々、ダミーでない配線及び突起電極とすることができる。
In the
しかしながら、少なくとも１つの内側第２突起電極１８については、半導体チップ２０の内部回路と接続しないダミー突起電極としても構わない。
However, the at least one inner second protruding
図３４に示す配置レイアウトは、本発明装置６の配置レイアウトに図４に示す本発明装置２の配置レイアウトを組み合わせたものであり、少なくとも１本の第２リード配線１４ｊ、及び、それに覆われるように配置された内側第２突起電極１８ｅを、半導体チップ２０の内部回路と接続しないダミーの配線及び突起電極としている。このとき、第２リード配線１４ｊと第１リード配線１２との離間距離を、他の第２リード配線１４と第１リード配線１２との離間距離よりも短く設計することが好ましい。
The arrangement layout shown in FIG. 34 is obtained by combining the arrangement layout of the
このような構成とすることで、第２リード配線１４、１４ｊと内側第２突起電極１８、１８ｅとの接触面積により熱圧着時の接合位置ずれを抑制するととともに、接合位置ずれを第２リード配線１４ｊとそれに隣接する外側第１突起電極１５ａ、１５ｂの側面に接触する時点で止め、接合位置ずれ量を第２リード配線１４ｊとそれに隣接する外側第１突起電極１５ａ、１５ｂとの離間距離Ｘ３以内に抑えることができる。
By adopting such a configuration, it is possible to suppress the joining position deviation at the time of thermocompression bonding by the contact area between the second lead wirings 14 and 14j and the inner second projecting
また、図３５に示す配置レイアウトは、本発明装置６の配置レイアウトに図１に示す本発明装置１の配置レイアウトを組み合わせたものであり、少なくとも１本の第２リード配線１４ｋに挟まれるように、半導体チップ２０の内部回路と接続しないダミー突起電極としての突起電極１７ａ、１７ｂを、内側第２突起電極１８よりも半導体チップ２０の端部２２からの距離が相対的に近い外側に配置している。このような構成とすることで、第２リード配線１４、１４ｋと内側第２突起電極１８との接触面積により熱圧着時の接合位置ずれを抑制するととともに、接合位置ずれを第２リード配線１４ｋとそれに隣接する突起電極１７ａ、１７ｂの側面に接触する時点で止め、接合位置ずれ量を第２リード配線１４ｋとそれに隣接する外側第２突起電極１７ａ、１７ｂとの離間距離Ｘ２以内に抑えることができる。なお、この場合、突起電極１７ａ、１７ｂがダミー突起電極であるので、第２リード配線１４ｋ、及び、第２リード配線１４ｋと接触する内側第２突起電極１８を半導体チップ２０の内部回路と接続する配線及び電極として使用できる。しかしながら、第２リード配線１４ｋと接触する内側第２突起電極１８を半導体チップ２０の内部回路と接続しないダミー突起電極とし、第２リード配線１４ｋをダミーの配線としても構わない。
35 is a combination of the layout of the
さらに、図３６の配置レイアウトに示す本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置７」と称す）は、第１突起電極（外側第１突起電極１５）と接続する第１リード配線の一部が、より半導体チップ２０の内方に延伸する第２リード配線１４と接続し、かかる第２リード配線が、外側第１突起電極１５よりも面積が大きく、半導体チップ２０の端部２２からの距離が外側第１突起電極１５よりも遠い内側に位置する内側第２突起電極１８と接触するようにしたものである。内側第２突起電極１８は、半導体チップ２０の内部回路と接続しないダミーの突起電極である。換言すると、本発明装置７は、図２５に示す本発明装置５において、第２リード配線１４を内側第２突起電極１８に挟まれるように配置する代わりに、面積の大きな内側第２突起電極１８を覆うように配置することで熱圧着時の接合位置ずれを抑制するものである。
Furthermore, a semiconductor device according to an embodiment of the present invention shown in the layout of FIG. 36 (hereinafter referred to as “present invention device 7” as appropriate) is connected to the first protruding electrode (outer first protruding electrode 15). A part of one lead wiring is connected to the
ここで、内側第２突起電極１８は、その接続先が、かかる内側第２突起電極１８と第２リード配線１４を介して電気的に接続する外側第１突起電極１５と同じ接続ノードであれば、半導体チップ２０の内部回路と接続されていても、回路ショートの虞はなく、内部回路の動作に影響を与えない。
Here, the inner second projecting
上記の本発明装置６、７とその変形例によれば、第２リード配線の幅を、第１リード配線の幅よりも幅広とすることで、第２突起電極と第２リード配線との接触面積を稼ぎ、半導体チップの厚さや突起電極の高さのばらつきに起因して熱圧着時の圧力が不均一となる場合であっても、リード配線が突起電極から滑り落ちることを抑制し、これによりファインピッチ化が容易で、チップサイズの縮小化が容易な半導体装置を実現できる。
According to the
〈第６実施形態〉
以下に、上記各実施形態において第２リード配線１４又は第２突起電極を配置する位置ずれ防止領域２３を設ける場所について説明する。
<Sixth Embodiment>
Below, the place where the
図３７に、半導体チップ２０上における突起電極の配置の様子ならびに位置ずれ防止領域２３の配置の例を示す。一般に、半導体チップ２０上の突起電極の配置としては、図３７（Ａ）に示すように半導体チップ２０の長辺に１段で突起電極を配置するものと、図３７（Ｂ）に示すように半導体チップ２０の長辺に２段で突起電極を千鳥状に配置するものが一般的である。
FIG. 37 shows an example of the arrangement of the protruding electrodes on the
この場合、位置ずれ防止領域２３を、半導体チップ２０の周縁部のうち、半導体チップ２０の長辺の中央部に設けるのが好ましい。さらに、２つの長辺の中央部の夫々に位置ずれ防止領域２３を設けることがより好ましい。位置ずれ防止領域２３を中央部に設けることにより、第２リード配線１４又は第２突起電極１３（１７、１８）が接合位置ずれを抑制する機能が左右均等に発揮され、より少ない第２リード配線１４及び第２突起電極で効果を発揮することができる。
In this case, it is preferable to provide the
しかしながら、半導体チップ２０の辺が長くなると、中央部以外にも位置ずれ防止領域２３を設けるのが効果的となる。この場合、図３８に示すように、略一定の間隔で、各長辺に位置ずれ防止領域２３を複数配置することが好ましい。これにより、第２リード配線１４又は第２突起電極が接合位置ずれを抑制する機能を分散させ、半導体チップ２０の辺が長い場合であっても接合位置ずれを抑制する機能を効率よく発揮することができる。
However, when the side of the
〈第７実施形態〉
以下に、上記の本発明装置に対し、熱圧着時の接合位置ずれを評価した結果を示す。
<Seventh embodiment>
Below, the result of having evaluated the joining position shift at the time of thermocompression bonding with respect to said apparatus of this invention is shown.
まず、従来構成において、図３９に示す突起電極（第１突起電極）３１が千鳥状に配置された構成の場合には、突起電極３１の間隔（インナーリード（第１リード配線）３２の配列方向におけるチップのより内側とより端部側に配置された突起電極３１同士の間隔）が２０μｍ、インナーリード３２の間隔が２０μｍ、突起電極３１の幅が１６μｍ、インナーリード３２の幅が８μｍのとき、突起電極３１とインナーリード３２との接合位置ずれが最大で７．８μｍ発生した。
First, in the conventional configuration, in the configuration in which the protruding electrodes (first protruding electrodes) 31 shown in FIG. 39 are arranged in a staggered manner, the interval between the protruding electrodes 31 (the arrangement direction of the inner leads (first lead wiring) 32) The distance between the protruding
一方、半導体チップ２０の中央部に位置ずれ防止領域２３を設け、図９に示す配置レイアウトで第２突起電極１３及び第２リード配線１４を配置した構成の場合には、第２突起電極１３の間隔が３２μｍで第２突起電極１３同士の離間距離が１６μｍ、第２リード配線１４の幅が８μｍで第２突起電極１３と第２リード配線１４との離間距離Ｘ２が４μｍのとき、接合位置ずれは最大でも４μｍしか発生しなかった。
On the other hand, in the configuration in which the
さらに、半導体チップ２０の中央部に位置ずれ防止領域２３を設け、図１９に示す４又フォーク形状の配置レイアウトで外側第２突起電極１７、内側第２突起電極１８、及び、第２リード配線１４を配置した構成の場合には、外側第２突起電極１７及び内側第２突起電極１８の幅が１６μｍで第２リード配線１４と外側第２突起電極１７又は内側第２突起電極１８との離間距離Ｘ２が４μｍのとき、接合位置ずれは最大でも４μｍしか発生しなかった。
Further, a
さらに、半導体チップ２０の中央部に位置ずれ防止領域２３を設け、図２５に示す配置レイアウトで内側第２突起電極１８と第２リード配線１４を配置した構成の場合には、内側第２突起電極１８の幅が１６μｍで第２リード配線１４の幅が８μｍ、第２リード配線１４と内側第２突起電極１８との離間距離Ｘ２が４μｍのとき、接合位置ずれは最大でも４μｍしか発生しなかった。
Further, in the case of the configuration in which the
さらに、図３２に示す配置レイアウトで内側第２突起電極１８を覆うように第２リード配線１４を配置した構成の場合には、内側第２突起電極１８の幅が２２μｍ、第２リード配線１４の内側第２突起電極１８との接触領域における幅が２９μｍのとき、接合位置ずれは最大でも４μｍしか発生しなかった。
Further, in the configuration in which the
したがって、本発明に依れば、半導体チップ周縁部の所定の領域に、第２リード配線１４または第２突起電極１３（１７、１８）を含んでなる位置ずれ防止パターンを配置することにより、半導体チップの厚さや突起電極の高さのばらつきに起因して生じる熱圧着時の第１リード配線と第１突起電極の接合位置ずれが低減され、ショート不良やリーク不良を回避しつつ、突起電極のファインピッチ化が容易となる。
Therefore, according to the present invention, by disposing a misregistration prevention pattern including the
〈別実施形態〉
以下に、別実施形態について説明する。
<Another embodiment>
Another embodiment will be described below.
〈１〉本発明は、半導体チップをフィルム基板上に実装する場合のリード配線と突起電極のレイアウトに関するものであり、実装される半導体チップの構成により、何らその実施が制限されるものではない。例えば、突起電極や第１リード配線の材料により、本発明が限定されるものではない。 <1> The present invention relates to the layout of lead wires and protruding electrodes when a semiconductor chip is mounted on a film substrate, and its implementation is not limited at all by the configuration of the mounted semiconductor chip. For example, the present invention is not limited by the material of the protruding electrode and the first lead wiring.
〈２〉上記実施形態では、本発明の第２突起電極１３（１７、１８）と第２リード配線１４の配置パターンについて、代表的な場合を例示した。本発明はかかる例示した構成に限られるものではなく、実際の突起電極の配置パターンに併せて種々の設計変更が可能であることは言うまでもない。上記各実施形態において説明した２つ以上の配置パターンを、適宜、必要に応じて組み合わせた配置パターンを設計することができる。 <2> In the above-described embodiment, a representative case has been exemplified for the arrangement pattern of the second protruding electrodes 13 (17, 18) and the second lead wirings 14 of the present invention. The present invention is not limited to such an exemplified configuration, and it goes without saying that various design changes can be made in accordance with the actual arrangement pattern of the protruding electrodes. It is possible to design an arrangement pattern in which two or more arrangement patterns described in the above embodiments are appropriately combined as necessary.
〈３〉上記第４及び第５実施形態（図２５〜図３０、図３２〜図３６）では、第１突起電極が、半導体チップ２０の端部２２からの距離が相対的に近い位置に配置された外側第１突起電極１５であり、第２突起電極が、半導体チップ２０の端部２２からの距離が相対的に遠い位置に配置された内側第２突起電極１８であるとして説明している。しかしながら、これらの実施形態では、半導体チップ２０上の位置ずれ防止領域２３近傍における、突起電極とリード配線の配置レイアウトを例示したものであり、半導体チップ２０周縁部の位置ずれ防止領域２３から離れた領域では、半導体チップ２０の端部２２からの距離が相対的に遠い位置にも、第１突起電極（内側第１突起電極１６）を配置してよい。このとき、外側第１突起電極１５と内側第１突起電極１６は、好ましくは千鳥状に配置することができる。
<3> In the fourth and fifth embodiments (FIGS. 25 to 30 and FIGS. 32 to 36), the first protruding electrode is disposed at a position where the distance from the
〈４〉上記実施形態において、第２突起電極がダミーの突起電極である場合に、かかるダミー突起電極は半導体チップ２０の内部回路と接続しない突起電極であるとして説明している。しかしながら、本発明において、ダミー突起電極とは、半導体チップ２０の内部回路の動作に影響を与えない電極という意味であり、必ずしも半導体チップ２０の内部回路から絶縁されている場合に限られるものではない。
<4> In the above embodiment, when the second protruding electrode is a dummy protruding electrode, the dummy protruding electrode is described as a protruding electrode that is not connected to the internal circuit of the
例えば、かかるダミー突起電極である第２突起電極に対し、対応する第２リード配線（かかるダミー突起電極に隣接して配置され、接合位置ずれが発生した場合にかかるダミー突起電極と接触する第２リード配線）が内部回路と接続するリード配線（第１リード配線）と接続している構成の場合、接合位置ずれが発生すると、かかる第１リード配線と接続する第１突起電極と、ダミー突起電極とが電気的に接続する虞がある。しかし、ダミー突起電極の半導体チップ２０の内部回路の接続ノードを、かかる第１突起電極の接続ノードと一致させておけば、ダミー突起電極と第１突起電極が接合位置ずれの結果電気的に接続しても、回路ショートの虞はなく、半導体チップ２０の内部回路の動作に影響を与えないと考えられる。
For example, a second lead wiring corresponding to the second protruding electrode which is the dummy protruding electrode (a second protruding wiring which is arranged adjacent to the dummy protruding electrode and contacts the dummy protruding electrode when a bonding position shift occurs) In the configuration in which the lead wiring) is connected to the lead wiring (first lead wiring) connected to the internal circuit, when a displacement of the joining position occurs, the first protruding electrode connected to the first lead wiring and the dummy protruding electrode And may be electrically connected. However, if the connection node of the internal circuit of the
また、かかるダミー突起電極に対し、対応する第２リード配線が半導体チップ２０の外部の回路と接続されない配線となっている場合には、ダミー突起電極が半導体チップ２０の内部回路と接続されていても、半導体チップ２０の内部回路の動作に影響を与えなと考えられる。
In addition, when the corresponding second lead wiring is not connected to a circuit outside the
〈５〉同様に、上記実施形態において、第２リード配線がダミーのリード配線である場合に、かかるダミーのリード配線は半導体チップ２０の内部回路と接続しない配線であるとして説明している。しかしながら、本発明において、ダミーのリード配線とは、半導体チップ２０の内部回路の動作に影響を与えない配線という意味であり、必ずしも半導体チップ２０の内部回路から絶縁されている場合に限られるものではない。例えば、かかるダミーリード配線が、チップ外部から与えられる信号に対して絶縁されていれば、チップの内部回路と接続されていても動作に影響を与えないと考えられる。つまり、ダミーのリード配線は、チップの内部回路を介して特定の電位に固定されないフローティングの配線である。
<5> Similarly, in the above embodiment, when the second lead wiring is a dummy lead wiring, the dummy lead wiring is described as a wiring that is not connected to the internal circuit of the
例えば、かかるダミーのリード配線（第２リード配線）が、内部回路と接続する第１又は第２突起電極と隣接している構成の場合、接合位置ずれが発生した場合にダミーのリード配線と突起電極が接触する。このとき、ダミーのリード配線に対してチップ外部から信号が与えられていると、かかるダミーリード配線と突起電極との間でリーク電流等が発生し、内部回路の動作に影響を与える虞がある。この場合、ダミーのリード配線である第２リード配線は、チップ外部から信号が印加されないように絶縁することが好ましい。或いは、かかるダミーのリード配線が、第１突起電極と隣接している場合には、かかる第１突起電極と接続する第１リード配線と同じ信号をダミーのリード配線に与えておけば、ダミーリード配線が接合位置ずれの結果第１突起電極と接続しても、半導体チップ２０の内部回路の動作に影響を与えないと考えられる。
For example, in the case where the dummy lead wiring (second lead wiring) is adjacent to the first or second projecting electrode connected to the internal circuit, the dummy lead wiring and the projecting when the bonding position shift occurs. The electrode contacts. At this time, if a signal is given to the dummy lead wiring from the outside of the chip, a leakage current or the like is generated between the dummy lead wiring and the protruding electrode, which may affect the operation of the internal circuit. . In this case, the second lead wiring, which is a dummy lead wiring, is preferably insulated so that no signal is applied from the outside of the chip. Alternatively, if the dummy lead wire is adjacent to the first protruding electrode, the dummy lead wire can be provided with the same signal as the first lead wire connected to the first protruding electrode. Even if the wiring is connected to the first protruding electrode as a result of the displacement of the bonding position, it is considered that the operation of the internal circuit of the
なお、上記実施形態で示した孤立配線は、半導体チップ２０の内部回路からも外部からも絶縁されている状態であるので、ダミーリード配線の一形態である。すなわち、ダミーリード配線には、孤立配線が含まれる。
The isolated wiring shown in the above embodiment is a form of dummy lead wiring because it is insulated from both the internal circuit and the outside of the
本発明は、半導体装置のＣＯＦによる実装に利用可能である。 The present invention can be used for mounting a semiconductor device by COF.
１〜７： 本発明の一実施形態に係る半導体装置（本発明装置）
１１、１１ａ、１１ｂ： 第１突起電極
１２、１２ａ〜１２ｆ： 第１リード配線
１３、１３ａ、１３ｂ： 第２突起電極
１４、１４ａ〜１４ｋ： 第２リード配線
１５、１５ａ、１５ｂ： 外側第１突起電極
１６： 内側第１突起電極
１７、１７ａ、１７ｂ： 外側第２突起電極
１８、１８ａ〜１８ｅ： 内側第２突起電極
２０、３０： 半導体チップ
２１、３４： フィルム基板
２２： 半導体チップ端
２３： 位置ずれ防止領域
３１： 突起電極
３２： インナーリード
３３： ボンディングステージ
３５： ボンディングツール
３６： 真空吸着穴
Ｘ１： 第２リード配線から隣接する第２突起電極までの離間距離
Ｘ２： 第１リード配線から隣接する第１突起電極までの離間距離
Ｘ３： 第２リード配線から隣接する第１突起電極までの離間距離
1 to 7: Semiconductor device according to one embodiment of the present invention (device of the present invention)
11, 11a, 11b:
Claims (7)
前記半導体チップ周縁部の所定の位置ずれ防止領域において、前記半導体チップの周縁部の前記半導体チップの端部からの距離が前記第１突起電極よりも遠い位置に配置された第２突起電極と、
前記位置ずれ防止領域内の前記フィルム基板上に配置された、１又は複数の第２リード配線と、を有し、
前記第２リード配線のうち少なくとも１本の特定第２リード配線が、２つの前記第２突起電極に挟まれるように配置され、
前記第２突起電極がダミーの突起電極であり、且つ、前記特定第２リード配線が、前記第１突起電極と電気的に接続し、前記内部回路との接続がされていることを特徴とする半導体装置。 A plurality of first protruding electrodes disposed on the peripheral edge of the semiconductor chip and a plurality of first lead wirings formed on the film substrate, each of the first protruding electrodes being connected to the first lead wiring separately. In a semiconductor device connected to an internal circuit of the semiconductor chip,
A second protruding electrode disposed in a position where the peripheral edge of the semiconductor chip is farther from the end of the semiconductor chip than the first protruding electrode in a predetermined misalignment prevention region of the peripheral edge of the semiconductor chip;
Wherein disposed on the film substrate of the displacement prevention region comprises one or a plurality of the second lead wiring, a,
At least one specific second lead wiring among the second lead wirings is disposed so as to be sandwiched between the two second protruding electrodes ,
The second protruding electrode is a dummy protruding electrode, and the specific second lead wiring is electrically connected to the first protruding electrode and connected to the internal circuit. Semiconductor device.
A plurality of the displacement prevention region, the semiconductor device according to any one of claim 1 to 6, characterized in that provided on the semiconductor chip periphery at regular intervals.
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