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JP2013187335A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】生産性の向上を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置である。この半導体装置は、前記積層体の積層方向に延び、それぞれが対応する前記導電層に達する複数のコンタクト電極と、前記コンタクト電極と、前記積層体と、の間に設けられた第１絶縁部と、前記第１絶縁部と、前記積層体と、の間に設けられた第２絶縁部と、を備えている。そして、前記第２絶縁部は、有底の筒状を呈し、前記コンタクト電極は、前記第２絶縁部の底面を貫通して、対応する前記導電層に達する。また、前記第２絶縁部の材料は、前記第１絶縁部をエッチングする際に前記第１絶縁部の材料よりもエッチングレートが低くなる材料である。
【選択図】図３

Description

後述する実施形態は、概ね、半導体装置及びその製造方法に関する。
複数の導電層と複数の絶縁層とをそれぞれ交互に積層した積層体を有する半導体装置がある。
この様な半導体装置においては、積層した複数の導電層のそれぞれを上層配線と接続するために、積層された導電層が階段状となるように加工している。すなわち、積層した複数の導電層のそれぞれを上層配線と接続する領域においては、導電層が下層になるほど長くなるように加工している。
しかしながら、積層された導電層を精度よく階段状に加工することは困難であり、生産性を低下させるおそれがある。
特開２０１１−６０９５８号公報
本発明が解決しようとする課題は、生産性の向上を図ることができる半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置である。この半導体装置は、前記積層体の積層方向に延び、それぞれが対応する前記導電層に達する複数のコンタクト電極と、前記コンタクト電極と、前記積層体と、の間に設けられた第１絶縁部と、前記第１絶縁部と、前記積層体と、の間に設けられた第２絶縁部と、を備えている。そして、前記第２絶縁部は、有底の筒状を呈し、前記コンタクト電極は、前記第２絶縁部の底面を貫通して、対応する前記導電層に達する。また、前記第２絶縁部の材料は、前記第１絶縁部をエッチングする際に前記第１絶縁部の材料よりもエッチングレートが低くなる材料である。
第１の実施形態に係る半導体装置１に設けられる素子領域１ａの構成を例示するための模式斜視図である。 シリコンボディ２０が導電層ＷＬ１〜ＷＬ４及び層間の絶縁層２５を貫通する部分の断面を例示するための模式図である。 第１の実施形態に係る半導体装置１に設けられるコンタクト領域１ｂの構成を例示するための模式断面図である。 コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。 （ａ）〜（ｃ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。 （ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。 （ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。 （ａ）、（ｂ）は、周辺回路領域１ｃにおける枠部６１ｆとコンタクト電極６０ｆとの形成を例示するための模式工程断面図である。 第１の実施形態に係る半導体装置１に設けられる素子領域１ａ１の構成を例示するための模式斜視図である。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
[第１の実施形態]
まず、第１の実施形態に係る半導体装置１について例示する。
第１の実施形態に係る半導体装置１は、素子領域１ａとコンタクト領域１ｂとを有する。素子領域１ａは半導体素子が設けられる領域であり、コンタクト領域１ｂは導電層を上層配線と接続するためのコンタクト電極が設けられる領域である。
なお、素子領域１ａに設けられる半導体素子（メモリセル）を駆動するための周辺回路が設けられる周辺回路領域や、上層配線などには既知の技術を適用することができるので説明を省略する。
まず、素子領域１ａの構成について例示する。
図１は、第１の実施形態に係る半導体装置１に設けられる素子領域１ａの構成を例示するための模式斜視図である。
図１は、一例として、素子領域１ａに設けられるメモリセルアレイの構成を例示するものである。
なお、図１においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。
図１に示すように、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば、不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬ１〜ＷＬ４と、図示しない絶縁層とが交互に積層されている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては、例えば、４層の場合を例示する。導電層ＷＬ１〜ＷＬ４は、例えば、不純物が添加され導電性を有するシリコン層である。
導電層ＷＬ１〜ＷＬ４は、Ｘ方向に延びる溝によって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば、不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば、不純物が添加され導電性を有するシリコン層である。
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば、不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬは金属材料を用いたものとしてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延びている。
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延びるメモリホールが形成されている。そして、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延びるメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延びるメモリホールを介してつながっている。
メモリホールの内部には、Ｕ字状の半導体層としてシリコンボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとシリコンボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
図２は、シリコンボディ２０が導電層ＷＬ１〜ＷＬ４及び層間の絶縁層２５を貫通する部分の断面を例示するための模式図である。
導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はシリコンボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
シリコンボディ２０はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はシリコンボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ２０と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
半導体装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜からなる。第２の絶縁膜３３は、例えば、シリコン酸化膜からなり、電荷蓄積層３２にシリコンボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がシリコンボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えば、シリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
再び図１を参照すると、ドレイン側選択ゲートＤＳＧを貫通するシリコンボディ２０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
ソース側選択ゲートＳＳＧを貫通するシリコンボディ２０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。シリコンボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ２０及びバックゲートＢＧとシリコンボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
次に、コンタクト領域１ｂについて例示する。
図３は、第１の実施形態に係る半導体装置１に設けられるコンタクト領域１ｂの構成を例示するための模式断面図である。
コンタクト領域１ｂは、Ｘ方向において、図１に示す素子領域１ａに隣接して設けられている。そして、コンタクト領域１ｂにも素子領域１ａと同様に、基板１０上に絶縁層２４を介してバックゲートＢＧが設けられ、バックゲートＢＧ上に複数の導電層ＷＬ１〜ＷＬ４と、複数の絶縁層２５とがそれぞれ交互に積層されている。なお、図３では、図１で省略した基板１０とバックゲートＢＧとの間の絶縁層を絶縁層２４、層間の絶縁層を絶縁層２５、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧの上に設けられる絶縁層を絶縁層４３として表している。絶縁層２４、絶縁層２５、絶縁層４３は、例えば、シリコン酸化物から形成することができる。
絶縁層４３の上面は平坦化され、コンタクト電極６０ａ〜６０ｅと接続される図示しない上層配線などが設けられている。
コンタクト領域１ｂには、コンタクト電極６０ａ〜６０ｅが設けられている。コンタクト電極６０ａ〜６０ｅは、積層体の積層方向（Ｚ方向）に延び、それぞれが対応する導電層ＷＬ１〜ＷＬ４、バックゲートＢＧに達している。
コンタクト電極６０ａ〜６０ｅの材料としては、例えば、チタンや窒化チタンなどとの密着性に優れたバリアメタルと、タングステン、銅、ルテニウムなどの埋め込み性に優れた金属と、を組み合わせて用いることができる。例えば、第１絶縁部６３ａ〜６３ｅの内壁にバリアメタルからなる膜を形成し、その内側にタングステンなどの金属を埋め込みコンタクト電極６０ａ〜６０ｅとすることができる。
各導電層ＷＬ１〜ＷＬ４はコンタクト電極６０ａ〜６０ｄを介して図示しない上層配線と接続され、バックゲートＢＧはコンタクト電極６０ｅを介して図示しない上層配線と接続される。なお、ドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧも図示しないコンタクト電極を介して図示しない上層配線と接続される。
枠部６１ａ〜６１ｅは、コンタクト電極６０ａ〜６０ｅを覆うように設けられている。 枠部６１ａ〜６１ｅには、第１絶縁部６３ａ〜６３ｅと、第２絶縁部６２ａ〜６２ｅとが設けられている。
第１絶縁部６３ａ〜６３ｅは、コンタクト電極６０ａ〜６０ｅと、積層体との間に設けられている。第１絶縁部６３ａ〜６３ｅは、第２絶縁部６２ａ〜６２ｅとコンタクト電極６０ａ〜６０ｅとの間を埋め込むようにして設けられている。
第２絶縁部６２ａ〜６２ｅは、第１絶縁部６３ａ〜６３ｅと、積層体との間に設けられている。第２絶縁部６２ａ〜６２ｅは、有底の円筒状を呈し、底面６２ａ１〜６２ｄ１が導電層ＷＬ１〜ＷＬ４とそれぞれ接し、底面６２ｅ１がバックゲートＢＧと接している。
コンタクト電極６０ａ〜６０ｄは、第２絶縁部６２ａ〜６２ｄの底面６２ａ１〜６２ｄ１を貫通して、対応する導電層ＷＬ１〜ＷＬにそれぞれ達している。コンタクト電極６０ｅは、第２絶縁部６２ｅの底面６２ｅ１を貫通してバックゲートＢＧに達している。
第１絶縁部６３ａ〜６３ｅと、第２絶縁部６２ａ〜６２ｅとは、絶縁性を有する材料から形成されている。
この場合、第２絶縁部６２ａ〜６２ｅの材料のエッチングレートは、第１絶縁部６３ａ〜６３ｅの材料のエッチングレートよりも低くなっている。例えば、第２絶縁部６２ａ〜６２ｅがシリコン窒化物から形成され、第１絶縁部６３ａ〜６３ｅがシリコン酸化物から形成されるものとすることができる。
なお、図３に例示をした枠部６１ａ〜６１ｅは、上端部から底部にかけて断面寸法がほぼ一定の場合であるが、これに限定されるわけではない。例えば、枠部６１ａ〜６１ｅは、上端部から底部にかけて断面寸法が徐々に縮小していく逆円錐台状であってもよいし、上端部から底部の間で断面寸法が変わることで段が形成されていてもよい。
本実施形態に係る半導体装置１によれば、コンタクト領域１ｂに設けられる導電層ＷＬ１〜ＷＬ４を階段状に加工する必要がないので、生産性の向上を図ることができる。
また、コンタクト領域１ｂに設けられる導電層ＷＬ１〜ＷＬ４を階段状にする必要がないので、半導体装置１の小型化を図ることができる。
また、導電層ＷＬ１〜ＷＬ４を階段状に加工すれば、上層の導電層から突き出た部分（階段部分）にしかコンタクト電極６０ａ〜６０ｄを設けることができないが、本実施形態に係る半導体装置１によれば、コンタクト電極６０ａ〜６０ｄを設ける位置を自由に設定することができる。例えば、素子領域１ａに近い側に長さ寸法の短いコンタクト電極６０ａを設けることもできるし、これとは逆に素子領域１ａに近い側に長さ寸法の長いコンタクト電極６０ｄやコンタクト電極６０ｅを設けることもできる。
また、枠部６１ａ〜６１ｅが設けられているので、コンタクト電極６０ａ〜６０ｅの下端位置の加工精度を向上させることができる。
[第２の実施形態]
次に、第２の実施形態に係る半導体装置１の製造方法について例示する。
前述したように、半導体装置１には、素子領域１ａ、コンタクト領域１ｂ、図示しない周辺回路領域、図示しない上層配線などが設けられているが、コンタクト領域１ｂ以外に設けられる要素の形成には既知の技術を適用することができる。そのため、ここでは、主にコンタクト領域１ｂに設けられる要素の形成について例示する。
図４〜図７は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。
まず、図４に示すように、基板１０上に絶縁層２４を形成し、絶縁層２４上にバックゲートＢＧを形成し、バックゲートＢＧ上に絶縁層２５と導電層ＷＬ１〜ＷＬ４とを交互に複数積層し、その上にドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧを形成し、さらにその上に絶縁層４３を形成した積層体６４を形成する。
この場合、積層体６４の形成は、素子領域１ａとコンタクト領域１ｂとにおいて併せて行うことができる。
例えば、ＣＶＤ（chemical vapor deposition）法などを用いて、図１に示す基板１０上に絶縁層２４を形成し、絶縁層２４上にバックゲートＢＧを形成し、バックゲートＢＧ上に絶縁層２５と導電層ＷＬ１〜ＷＬ４とを交互に複数積層し、その上にドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧを形成し、さらにその上に絶縁層４３を形成する。
また、例えば、絶縁層２４、絶縁層２５、絶縁層４３の代わりに犠牲層を形成し、素子領域１ａにメモリホールを形成した後にメモリホールを介して犠牲層を除去し、メモリホールを介して犠牲層が除去された部分に絶縁層２４、絶縁層２５、絶縁層４３を形成するようにしてもよい。この場合、犠牲層は、例えば、不純物が添加されていないポリシリコンから形成することができる。犠牲層の除去には、例えば、コリン水溶液（TMY）などを用いたウェットエッチング法などを用いることができる。絶縁層２４、絶縁層２５、絶縁層４３の形成には、例えば、原子層堆積法（ＡＬＤ（Atomic Layer Deposition）法）などを用いることができる。
次に、図５（ａ）〜（ｃ）に示すように、枠部６１ａ〜６１ｅを形成するためのホール６５ａ〜６５ｅ（第１ホールの一例に相当する）を形成する。
すなわち、積層体６４の積層方向に延び、それぞれが対応する導電層ＷＬ１〜ＷＬ４、バックゲートＢＧに達するホール６５ａ〜６５ｅを形成する。
この場合、深さ寸法の異なるホール６５ａ〜６５ｅを１つずつ形成することもできるが、図５（ａ）〜（ｃ）に示すように、形成する深さ寸法を組み合わせることで加工工数の低減を図ることができる。
すなわち、まず、第１の深さ寸法を有するホールを形成する。次に、第２の深さ寸法を有するホールを形成する際に、第１の深さ寸法に形成されたホールを併せてさらに加工するようにする。
この場合、形成する深さ寸法に対応して用意された複数のフォトマスクから適切なフォトマスクを適宜選択し、選択されたフォトマスクを用いたフォトリソグラフィ工程を行うことで後述するレジストマスクを形成する。そして、形成されたレジストマスクを用いて、コンタクト領域１ｂにおける加工を行う。
例えば、まず、図５（ａ）に示すように、ホール６５ｂを形成する。
この場合、絶縁層４３の上に所定の開口を有するレジストマスク６６ｂを形成し、ＲＩＥ（Reactive Ion Etching）法などを用いてホール６５ｂを形成する。また、ホール６５ｅを形成する位置にもホール６５ｂを形成する。そして、ホール６５ｂの形成後、ウェットアッシング法などを用いて、レジストマスク６６ｂを除去する。
次に、図５（ｂ）に示すように、絶縁層４３の上に所定の開口を有するレジストマスク６６ｃを形成し、ＲＩＥ法などを用いてホール６５ｃを形成する。この場合、ホール６５ｄ、ホール６５ｅを形成する位置にもホール６５ｃを形成する。ホール６５ｅを形成する位置には、すでにホール６５ｂが形成されているので、ホール６５ｂよりも深さ寸法の長いホール６５ｅを形成することができる。
すなわち、ホール６５ｃを形成する際に、すでに形成されているホール６５ｂに継ぎ足すようにしてホール６５ｅを形成することができる。この場合、フォトリソグラフィ工程における合わせズレなどにより、すでに形成されているホール６５ｂと、新たに形成されるホールとのつなぎ目部分に段が生じる場合がある。しかしながら、この様な段が生じた場合であっても、枠部６１ｅを形成することができる。
そして、ホール６５ｃの形成後、ウェットアッシング法などを用いて、レジストマスク６６ｃを除去する。
次に、図５（ｃ）に示すように、絶縁層４３の上に所定の開口を有するレジストマスク６６ａを形成し、ＲＩＥ法などを用いてホール６５ａを形成する。この場合、ホール６５ｄを形成する位置にもホール６５ａを形成する。ホール６５ｄを形成する位置には、すでにホール６５ｃが形成されているので、ホール６５ｃよりも深さ寸法の長いホール６５ｄを形成することができる。
すなわち、ホール６５ａを形成する際に、すでに形成されているホール６５ｃに継ぎ足すようにしてホール６５ｄを形成することができる。この場合、フォトリソグラフィ工程における合わせズレなどにより、すでに形成されているホール６５ｃと、新たに形成されるホールとのつなぎ目部分に段が生じる場合がある。しかしながら、この様な段が生じた場合であっても、枠部６１ｄを形成することができる。
ホール６５ａの形成後、ウェットアッシング法などを用いて、レジストマスク６６ａを除去する。
次に、図６（ａ）に示すように、ホール６５ａ〜６５ｅの内面に第２絶縁部６２ａ〜６２ｅを形成する。その後、第２絶縁部６２ａ〜６２ｅの内側に第１絶縁部６３ａ〜６３ｅを形成する。第２絶縁部６２ａ〜６２ｅ、第１絶縁部６３ａ〜６３ｅの形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
この場合、第１絶縁部６３ａ〜６３ｅの材料のエッチングレートよりも低いエッチングレートを有する材料を用いて、第２絶縁部６２ａ〜６２ｅを形成する。例えば、第２絶縁部６２ａ〜６２ｅがシリコン窒化物から形成され、第１絶縁部６３ａ〜６３ｅがシリコン酸化物から形成されるものとすることができる。
次に、図６（ｂ）に示すように、コンタクト電極６０ａ〜６０ｅを形成するためのホール６７ａ〜６７ｅ（第２ホールの一例に相当する）を形成する。
すなわち、第１絶縁部６３ａ〜６３ｅの内部を積層体６４の積層方向に延び、それぞれが対応する導電層ＷＬ１〜ＷＬ４、バックゲートＢＧに達するホール６７ａ〜６７ｅを形成する。
例えば、絶縁層４３の上に所定の開口を有するレジストマスク６８を形成し、ＲＩＥ法などを用いてホール６７ａ〜６７ｅを形成する。
この場合、深さ寸法の短いホール６７ａが先に形成され、第２絶縁部６２ａの底面６２ａ１が露出することになる。しかしながら、第２絶縁部６２ａ〜６２ｅは、第１絶縁部６３ａ〜６３ｅの材料よりもエッチングレートの低い材料から形成されているので、第２絶縁部６２ａの底面６２ａ１を貫通する前に、他のホール６７ｂ〜６７ｅが形成される。すなわち、第２絶縁部６２ａ〜６２ｅの底面６２ａ１〜６２ｅ１を貫通する前に、第１絶縁部６３ａ〜６３ｅを貫通するホール６７ａ〜６７ｅが形成される。
次に、図７（ａ）に示すように、第２絶縁部６２ａ〜６２ｅの底面６２ａ１〜６２ｅ１を貫通させて、導電層ＷＬ１〜ＷＬ４、バックゲートＢＧをそれぞれ露出させる。
その後、ウェットアッシング法などを用いて、レジストマスク６８を除去する。
次に、図７（ｂ）に示すように、ホール６７ａ〜６７ｅの内部にコンタクト電極６０ａ〜６０ｅをそれぞれ形成する。
例えば、絶縁層４３の表面を覆うようにして、コンタクト電極６０ａ〜６０ｅとなる膜を形成する。
そして、ホール６７ａ〜６７ｅの内部以外に形成された膜を除去し、ホール６７ａ〜６７ｅの内部にコンタクト電極６０ａ〜６０ｅを埋め込むようにして形成する。
以上のようにして、コンタクト領域１ｂに設けられる要素を形成することができる。
その後、絶縁層４３の上に図示しない上層配線などを形成するとともに、コンタクト電極６０ａ〜６０ｅと図示しない上層配線とを接続する。
この様にして、半導体装置１を製造することができる。
本実施形態に係る半導体装置の製造方法によれば、コンタクト領域１ｂに設けられる導電層ＷＬ１〜ＷＬ４を階段状に加工する必要がないので、生産性の向上を図ることができる。
また、コンタクト領域１ｂに設けられる導電層ＷＬ１〜ＷＬ４を階段状にする必要がないので、半導体装置１の小型化を図ることができる。
また、導電層ＷＬ１〜ＷＬ４を階段状に加工すれば、上層の導電層から突き出た部分（階段部分）にしかコンタクト電極６０ａ〜６０ｄを設けることができないが、本実施形態に係る半導体装置の製造方法によれば、コンタクト電極６０ａ〜６０ｄを設ける位置を自由に設定することができる。例えば、素子領域１ａに近い側に長さ寸法の短いコンタクト電極６０ａを設けることもできるし、これとは逆に素子領域１ａに近い側に長さ寸法の長いコンタクト電極６０ｄやコンタクト電極６０ｅを設けることもできる。
また、枠部６１ａ〜６１ｅが設けられているので、コンタクト電極６０ａ〜６０ｅの下端位置の加工精度を向上させることができる。
ここで、周辺回路領域１ｃも素子領域１ａに隣接して設けられている。また、周辺回路領域１ｃに設けられるメモリセルを駆動するための半導体素子２２（例えば、トランジスタなど）もコンタクト電極６０ｆを介して図示しない上層配線に接続される。
そのため、コンタクト領域１ｂに枠部６１ａ〜６１ｅとコンタクト電極６０ａ〜６０ｅとを形成する際に、周辺回路領域１ｃにも枠部６１ｆとコンタクト電極６０ｆとを形成するようにすれば、周辺回路領域１ｃの加工工数を低減させることができる。
図８は、周辺回路領域１ｃにおける枠部６１ｆとコンタクト電極６０ｆとの形成を例示するための模式工程断面図である。
まず、図８（ａ）に示すように、コンタクト領域１ｂにおいてホール６５ｅを形成する際に、周辺回路領域１ｃにおいてホール６５ｆを形成する。すなわち、図５に例示をしたホール６５ｅの形成と同様にしてホール６５ｆを形成することができる。
次に、図８（ｂ）に示すように、第２絶縁部６２ｅを形成する際に第２絶縁部６２ｆを形成し、第１絶縁部６３ｅを形成する際に第１絶縁部６３ｆを形成し、ホール６７ｅを形成する際にホール６７ｆを形成し、第２絶縁部６２ｅの底面６２ｅ１を貫通させる際に第２絶縁部６２ｆの底面６２ｆ１を貫通させ、コンタクト電極６０ｅを形成する際にコンタクト電極６０ｆを形成する。
すなわち、コンタクト領域１ｂに枠部６１ｅとコンタクト電極６０ｅとを形成する際に、周辺回路領域１ｃにも枠部６１ｆとコンタクト電極６０ｆとを形成することができる。
この様にすれば、周辺回路領域１ｃにおける加工工数を低減させることができる。
図９は、第１の実施形態に係る半導体装置１に設けられる素子領域１ａ１の構成を例示するための模式斜視図である。
なお、図９においては、図を見易くするために、絶縁部分の図示は省略し、導電部分のみを表している。
図１においては、Ｕ字状のメモリストリングを例示したが、図９に示すようにＩ字状のメモリストリングとすることもできる。
この構造では、基板１０上にソース線ＳＬが設けられ、その上方にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上方に導電層ＷＬ１〜ＷＬ４が設けられ、最上層の導電層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ 半導体装置、１ａ 素子領域、１ｂ コンタクト領域、１ｃ 周辺回路領域、１０ 基板、２０ シリコンボディ、２４ 絶縁層、２５ 絶縁層、３０ 絶縁膜、３１ 第１の絶縁膜、３２ 電荷蓄積層、３３ 第２の絶縁膜、４３ 絶縁層、６０ａ〜６０ｆ コンタクト電極、６１ａ〜６１ｆ 枠部、６２ａ〜６２ｆ 第２絶縁部、６２ａ１〜６２ｆ１ 底面、６３ａ〜６３ｆ 第１絶縁部、ＢＧ バックゲート、ＤＳＧ ドレイン側選択ゲート、ＳＳＧ ソース側選択ゲート、ＷＬ１〜ＷＬ４ 導電層

Claims (5)

  1. 複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置であって、
    前記積層体の積層方向に延び、それぞれが対応する前記導電層に達する複数のコンタクト電極と、
    前記コンタクト電極と、前記積層体と、の間に設けられた第１絶縁部と、
    前記第１絶縁部と、前記積層体と、の間に設けられた第２絶縁部と、
    を備え、
    前記第２絶縁部は、有底の筒状を呈し、
    前記コンタクト電極は、前記第２絶縁部の底面を貫通して、対応する前記導電層に達し、
    前記第２絶縁部の材料は、前記第１絶縁部をエッチングする際に前記第１絶縁部の材料よりもエッチングレートが低くなる材料である半導体装置。
  2. 複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置であって、
    前記積層体の積層方向に延び、それぞれが対応する前記導電層に達する複数のコンタクト電極と、
    前記コンタクト電極と、前記積層体と、の間に設けられた第１絶縁部と、
    前記第１絶縁部と、前記積層体と、の間に設けられた第２絶縁部と、
    を備えた半導体装置。
  3. 前記第２絶縁部は、有底の筒状を呈し、
    前記コンタクト電極は、前記第２絶縁部の底面を貫通して、対応する前記導電層に達する請求項２記載の半導体装置。
  4. 導電層と絶縁層とを交互に複数積層する工程と、
    積層体の積層方向に延び、それぞれが対応する前記導電層に達する複数の第１ホールを形成する工程と、
    前記複数の第１ホールの内面に第２絶縁部をそれぞれ形成する工程と、
    前記第２絶縁部の内側に第１絶縁部をそれぞれ形成する工程と、
    前記第１絶縁部の内部を前記積層体の積層方向に延び、それぞれが対応する前記導電層に達する複数の第２ホールを形成する工程と、
    前記複数の第２ホールの内部にコンタクト電極をそれぞれ形成する工程と、
    を備えた半導体装置の製造方法。
  5. 前記積層体の積層方向に延び、それぞれが対応する前記導電層に達する複数の第１ホールを形成する工程において、
    第１の深さ寸法を有する第１ホールを形成し、
    第２の深さ寸法を有する第１ホールを形成する際に、前記第１の深さ寸法に形成された第１ホールを併せてさらに加工する請求項４記載の半導体装置の製造方法。
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