JP2013069770A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体装置のトランジスタのシリコンピラー上部に活性領域を設ける際に、エピタキシャル成長により前記シリコンピラー上部に形成されるシリコン膜の高さが、前記トランジスタ毎にばらつくことを防ぎ、前記シリコン膜への導電型ドーパントの注入深さを均一にする半導体装置の製造方法を提供する。
【解決手段】基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有する。
【選択図】図８

Description

本発明は半導体装置及びその製造方法に関するものであり、特に縦型トランジスタを含む半導体装置及びその製造方法に関するものである。

近年、微細加工技術の進展により、半導体装置の微細化が急速に進んでいる。半導体装置の１つであるトランジスタにおいても、活性領域として利用できる半導体基板の表面積が次第に小さくなっている。活性領域が縮小されると、平面型トランジスタではチャネル長やチャネル幅が減少し、短チャネル効果等が発生する。このような短チャネル効果等の問題を回避し、かつ、活性領域の縮小に対応するために、縦型トランジスタが提案されている。

縦型トランジスタでは、シリコン基板等の半導体基板（以降、基板と称する）の主面に柱状のシリコンピラーが形成され、シリコンピラーの上部及び下部に、それぞれ導電型ドーパントが注入された拡散領域が設けられている。通常、これらの拡散領域がトランジスタのソース／ドレイン領域として機能する。上部の拡散領域と下部の拡散領域との間のシリコンピラーの側壁にゲート絶縁膜を介して、ゲート電極が設けられている。トランジスタのソース／ドレイン領域として機能する上部及び下部の拡散領域は、コンタクトプラグなどを介して他の素子と接続することができる。例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の選択トランジスタとしてこのような縦型トランジスタを適用した場合、下部拡散層をビット線に接続し（または拡散層自体をビット線とし）、上部拡散層にコンタクトプラグを介してキャパシタに接続することで、メモリセル（以降、セルと称する）を構成することができる。

このような縦型トランジスタは基板の面積を増やすことなく、高密度化ができる。また、縦型トランジスタは完全空乏型構造あるいは部分空乏型構造の半導体素子を形成することが容易であり、高速デバイスや低消費電力の半導体素子を形成することができる等の優れた特徴を有する。
このような縦型トランジスタに関しては、半導体素子の形状や配置により、様々な構造の縦型トランジスタ及びその製造方法（特許文献１〜３参照）が提案されている。

例えば特許文献１には、柱状シリコンの両側壁を２つのゲート電極で挟み込んだダブルゲート構造のピラー型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが開示されている。
ピラー型ＭＩＳトランジスタは、基板に形成したシリコンピラーの下部と上部に、それぞれ不純物半導体の拡散領域が形成され、ソースドレイン領域が配置されると共に、シリコンピラーの側壁にゲート絶縁膜を介してゲート電極が配置された、縦型構造のＭＩＳトランジスタである。このような構造のピラー型ＭＩＳトランジスタは、基板に対して平面的に形成したゲート電極とその側方下部に拡散領域を配置した平面型ＭＩＳトランジスタと比べて、トランジスタあたりの占有面積を縮小できる。
また、特許文献２には、柱状シリコンの周囲をゲート電極が囲んだ構造のＳＧＴ（ｓｕｒｒｏｕｄｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）が開示されている。

但し、前述の構造を有するトランジスタでは、トランジスタの微細化によって、シリコンピラー上部に形成された拡散領域の体積及び表面積が減少し、拡散領域及び拡散領域に接続されるコンタクトプラグの抵抗が増大してしまう。
特に、ＤＲＡＭのセルトランジスタにおいては、拡散領域の抵抗を低減するために、拡散領域に注入する不純物の濃度を高くすると、拡散領域の接合電界が強くなり、リーク電流が増加する。そのため、ＤＲＡＭのリフレッシュ特性が悪化し、ＤＲＡＭ製品の性能低下を招いてしまう。

特許文献３には、このような問題を解決するために、ピラー型トランジスタの形成工程において、シリコンピラーの上面を層間絶縁膜から露出させ、シリコンピラーの上面を種としたエピタキシャル成長によって、シリコンピラーの頂部にソースドレイン領域となる拡散層を形成する半導体装置の製造方法が開示されている。

米国特許出願公開第２００６／００１７０８８号明細書 米国特許出願公開第２００６／００８１８８４号明細書 特開２０１０−１３５５９２号公報

しかしながら、従来の半導体装置の製造方法のように、シリコンピラーの上面を種にエピタキシャル成長を行うと、形成されるシリコン膜の高さがトランジスタ毎にばらついてしまう。その結果、シリコン膜形成後に行うシリコンピラー上部の拡散領域の形成において、シリコン膜への導電型ドーパントの注入深さにトランジスタ毎のばらつきが生じる問題があった。

本発明の半導体装置の製造方法は、基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、第１の絶縁膜を上面から除去し、シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有することを特徴とする。

本発明の半導体装置は、基板の主面に柱状に形成されたシリコンピラーと、シリコンピラーと同時に形成された第１の溝の下部に充填され、シリコンピラー上部を露出させるように形成された第１の絶縁膜と、シリコンピラー上部の上面及び側面にエピタキシャル成長法により形成されたシリコン膜とを有することを特徴とする。

本発明の半導体装置の製造方法によれば、シリコンピラーの上部が周囲の絶縁膜（第１の絶縁膜）上面より突出し、シリコンピラーの上面に加えて側面を種として、エピタキシャル成長法によるシリコン膜が形成される。この方法では、従来のシリコン膜の形成方法よりも、エピタキシャル成長量が少なくて済む。そのため、エピタキシャル成長により形成されるシリコン膜の高さのトランジスタ毎のばらつきを低減することができる。また、シリコンピラー上部の拡散領域の形成の際に、導電型ドーパントの注入深さを略均一にすることができる。その結果、電気特性のトランジスタ毎のばらつきが少ない半導体装置を製造することができる。

本発明の第１実施形態における半導体装置の要部の構成を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第４実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第４実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第４実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態の半導体装置の要部の構成を示す平面図である。 本発明の第５実施形態の半導体装置の要部の構成を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第５実施形態における半導体装置の一製造工程を示す断面図である。

以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、各構成要素の寸法比率等が実際と同一であるとは限らない。また、以下の説明において例示される材料等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することができる。

（第１の実施形態）
図１は本発明の第１実施形態である半導体装置２００の主要部を示す断面図である。
半導体装置２００は、図１に示すように基板１と、基板１表面内に形成されたｐ型ウェル２０ａ及びｎ型ウェル２０ｂと、これらのウェルに連接して形成されたシリコンピラー２と、ｐ型ウェル２０ａとｎ型ウェル２０ｂとの間に形成されたＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）膜１６と、ウェルの主面上に形成された下部拡散領域（第２の拡散領域）７と、下部拡散領域７及びＳＴＩ膜１６上に形成された基板絶縁膜（第３の絶縁膜）３０と、シリコンピラー２の側壁に形成されたゲート絶縁膜５と、その周囲に形成されたゲート電極６と、ゲート電極間を埋める層間絶縁膜（第１の絶縁膜）８と、シリコンピラー２上部に形成された上部拡散領域（第１の拡散領域）１０と、上部拡散領域１０を埋め込むように形成された層間絶縁膜（第２の絶縁膜）１２と、層間絶縁膜１２上に形成された第１の上部配線１８及び第２の上部配線１９と、上部拡散領域１０と第１の上部配線１８とを接続する第１のコンタクトプラグ１３と、下部拡散領域１０と第２の上部配線１９とを接続する第２のコンタクトプラグ１４とを有する。
また、半導体装置２００のうち、ｐ型ウェル２０ａを含む領域はｎチャネルトランジスタ１０１ａとして機能し、ｎ型ウェル２０ｂを含む領域はｐチャネルトランジスタ１０１ｂとして機能する。

基板１としては、例えば、シリコン基板を用いることができる。具体的にはｐ型のシリコン基板を用いることができる。以下では、基板１としてｐ型のシリコン基板（シリコンウェハ）を用いることとして説明する。

ｐ型ウェル２０ａは、ｐ型の不純物が基板1に注入されることにより形成された不純物拡散領域である。また、ｎ型ウェル２０ｂは、同様にしてｎ型の不純物が基板1に注入されることにより形成された不純物拡散領域である。これらのウェルは、ソースドレイン領域やソースドレイン領域の端子に配線層となる金属等を接合する際に、その接触抵抗を下げる目的で形成される。
ｐ型ウェル２０ａ及びｎ型ウェル２０ｂに連接されるシリコンピラー２はそれぞれのウェルと同一型（ｐ型あるいはｎ型）の導電性を有している。
なお、図１にはｎチャネルトランジスタ１０１ａの領域と、ｐチャネルトランジスタ１０１ｂの領域に、それぞれｐ型ウェルとｎ型ウェルが設けられているツインウェル型の構成を示しているが、この構成に限るものではなく、シングルウェル型やトリプルウェル型の構成を用いてもよい。

ＳＴＩ膜１６は、ｐ型ウェル２０ａとｎ型ウェル２０ｂとの境界面に形成された溝に絶縁膜が充填されることにより形成される。ＳＴＩ膜１６には、例えば酸化シリコンを用いることができる。

下部拡散領域７は、ｎ型半導体またはｐ型半導体の不純物を含む領域であり、シリコンピラー２の部分を除くｐ型ウェル２０ａ及びｎ型ウェル２０ｂの上面に形成されている。ｐ型ウェル２０ａの主面上の下部拡散領域７ａには不純物としてｎ型半導体が注入され、下部拡散領域７ａはｎ型に導電化される。また、ｎ型ウェル２０ｂの主面上の下部拡散領域７ｂには不純物としてｐ型半導体が注入され、下部拡散領域７ｂはｐ型に導電化されている。ｎ型半導体としては、ヒ素やリン等が挙げられる。また、ｐ型半導体としては、アルミニウムやヒ素、インジウム等が挙げられる。下部拡散領域１０は、トランジスタのソースドレイン領域として機能する。

基板絶縁膜３０はｐ型ウェル２０ａとｎ型ウェル２０ｂとＳＴＩ膜１６の表面上に形成されている。基板絶縁膜３０としては、例えば酸化シリコンを用いることができる。なお、本実施形態では、基板絶縁膜３０として酸化シリコン膜を用いた場合を例に挙げて説明する。

ゲート絶縁膜５は、下部拡散領域７の一部とシリコンピラー２の側壁を覆うように形成されている。ゲート絶縁膜５としては、例えば酸化シリコン膜を用いることができる。なお、本実施形態では、ゲート絶縁膜５として酸化シリコン膜を用いることとして説明する。
ゲート電極６は、基板絶縁膜３０の上面及びゲート絶縁膜５を覆うように設けられている。ゲート電極６には、不純物ドープシリコン（第１の不純物ドープ半導体）を用いることができる。具体的には、ヒ素ドープシリコン等を用いることができる。

層間絶縁膜８は、絶縁膜３０と、ゲート電極６と、露出されたシリコンピラー２を覆うように形成されている。層間絶縁膜８の上面は、平坦な面とされている。層間絶縁膜８としては、例えば、シリコン酸化膜やシリコン窒化膜等を用いることができる。なお、本実施形態では、層間絶縁膜８としてシリコン酸化膜を用いた場合を例に挙げて説明する。

上部拡散領域１０は、シリコンピラー上部２２と、シリコンピラー上部２２に当接して形成されたシリコン膜２４から構成され、シリコンピラー２上に形成されている。また、シリコンピラー上部２２とシリコン膜１０には、ｎ型半導体またはｐ型半導体の不純物が含まれている。ｐ型ウェル２０ａ領域の上部拡散領域１０ａのシリコンピラー上部２２ａとシリコン膜２４ａには不純物としてｎ型半導体が注入され、上部拡散領域１０ａはｎ型に導電化されている。また、ｎ型ウェル２０ｂ領域の上部拡散領域１０ｂのシリコンピラー上部２２ｂとシリコン膜２４ｂには不純物としてｐ型半導体が注入され、上部拡散領域１０ｂはｐ型に導電化されている。上部拡散領域１０は、トランジスタのソースドレイン領域として機能する。

層間絶縁膜１２は、上部拡散領域１０を覆うように、層間絶縁膜８の上面に設けられている。層間絶縁膜１２としては、例えば、シリコン酸化膜を用いることができる。なお、本実施形態では、層間絶縁膜１２としてシリコン酸化膜を用いた場合を例に挙げて説明する。

第１の上部配線１８は、層間絶縁膜１２の上面に設けられており、第１のコンタクトプラグ１３の上端と接している。また、第１のコンタクトプラグ１３は、上部拡散領域１０の上面と接するように、層間絶縁膜１２を貫通して形成されている。第１の上部配線１８及び第１のコンタクトプラグ１３を形成するための導電膜（第１の導電膜）としては、金属膜を用いることができる。第１の上部配線１８は、第１のコンタクトプラグ１３を介して、上部拡散領域１０と電気的に接続されている。

第２の上部配線１９は、層間絶縁膜１２の上面に設けられており、第２のコンタクトプラグ１４の上端と接続されている。また、第２のコンタクトプラグ１４は、絶縁膜３０と、層間絶縁膜８と層間絶縁膜１２とを貫通して、下部拡散領域７の上面と第２の上部配線１９の底面に接するように形成されている。第２の上部配線１９及び第２のコンタクトプラグ１４を形成するための導電膜（第２の導電膜）としては、金属膜を用いることができる。これにより、第２の上部配線１９は、第２のコンタクトプラグ１４を介して、下部拡散領域７と電気的に接続されている。

このような構成の半導体装置２００は、ピラー型ＭＩＳトランジスタとして動作する。図示略の半導体装置２００の周辺回路等からは、第１の上部配線１８及び第２の上部配線１９に、電圧が印加され、別途ゲート電極６に電圧が印加される。これらの電圧の印加量は周辺回路に設けられている制御部によって制御される。
ゲート電極６に電圧が印加されると、ゲート絶縁膜５を介してゲート電極６に接するシリコンピラー中央部２３の延在方向に、トランジスタのチャネル領域が形成される。これにより、下部拡散領域７から上部拡散領域１０に電子の流れが生じ、第１の上部配線１８と第２の上部配線１９とが電気的に接続可能な状態になる。したがって、制御部における電圧の制御を行うことにより、半導体装置２００はスイッチ機能を発動する。
なお、層間絶縁膜１２上にさらに別の半導体装置が設けられ、その半導体装置の配線と半導体装置２００の第１の上部配線及び第２の上部配線が接続することができる。

次いで、図２〜図９を参照して、本実施形態の半導体装置２００の製造方法について説明する。図２〜図９は、本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。図２〜図９において、図１に示す半導体装置２００と同一の構成部分には同一の符号を付す。

始めに、基板１にＳＴＩ膜１６を形成する。ＳＴＩ膜１６の形成位置は、次の工程で形成するｐ型ウェルとｎ型ウェルとの境界部である。また、ＳＴＩ膜１６の基板１表面からの深さは、ｐ型ウェルとｎ型ウェルの深さに合わせて設定されることが好ましい。

＜基板内拡散領域形成工程＞
次に、ＳＴＩ膜１６間の基板１表面内に不純物を注入する。このとき、ｎチャネルトランジスタを形成する領域においては、基板１表面の上方から、チャネルイオンとしてｐ型不純物の高濃度イオンを基板１に注入する。また、ｐチャネルトランジスタを形成する領域においては、基板１表面の上方から、チャネルイオンとしてｎ型不純物の高濃度イオンを基板１に注入する。この工程により、図２に示すように基板１上にｐ型ウェル２０ａと、ｎ型ウェル２０ｂと、ＳＴＩ膜１６とが形成される。

次に、基板１の表面を酸化させ、基板１上に酸化シリコン膜３を形成する。続いて、酸化シリコン膜３上に、シリコンピラーを形成するためのハードマスクとしての窒化シリコン膜４を形成する。さらに、窒化シリコン膜４上にレジスト膜を形成し、このレジスト膜をマスクとして酸化シリコン膜３及び窒化シリコン膜４のパターニング及び後処理を行う。この工程により、後にシリコンピラー２になる基板１上方の酸化シリコン膜３及び窒化シリコン膜４のみが残存する。

＜シリコンピラー形成工程＞
次に、酸化シリコン膜３及び窒化シリコン膜４をマスクとして、図２に示すように基板１のパターニングを行い、シリコンピラー２を形成する。

次に、ｐ型ウェル２０ａ及びｎ型ウェル２０ｂの表面と、シリコンピラー２の側壁と、窒化シリコン膜４の側面及び上面を覆うようにして、酸化シリコン膜２５を形成する。酸化シリコン膜２５はＩＳＳＧ（ｉｎ ｓｉｔｕ ｓｔｒｅａｍ ｇｅｎｅｒａｔｉｏｎ）法により形成することができる。

次に、シリコンピラー２間の溝部に窒化シリコン膜を充填する。続いて、この窒化シリコン膜のエッチバックを行い、酸化シリコン膜２５上に、図３に示すサイドウォールスペーサ２６を形成する。

＜第３絶縁膜形成工程＞
次に、露出されたｐ型ウェル２０ａ上面及びｎ型ウェル２０ｂ上面を熱酸化処理により酸化させ、図３に示すような酸化シリコン膜から成る基板絶縁膜３０を形成する。

＜第２拡散領域形成工程＞
次に、ｐ型ウェル２０ａ上の酸化シリコン膜３０の上方から、導電型ドーパントとしてのｎ型半導体の高濃度イオンをｐ型ウェル２０ａに注入する。これにより、ｐ型ウェル２０ａと基板絶縁膜３０との界面に、ｎ型半導体の不純物拡散領域である下部拡散領域７ａが形成される。
同様にして、ｎ型ウェル２０ｂ上の酸化シリコン膜３０の上方から、導電型ドーパントとしてのｐ型半導体の高濃度イオンをｎ型ウェル２０ｂに注入する。これにより、ｎ型ウェル２０ｂと基板絶縁膜３０との界面に、ｐ型不純物の不純物拡散領域である下部拡散領域７ｂが形成される。
その後、酸化シリコン膜２５とサイドウォールスペーサ２６を除去する。

＜ゲート絶縁膜形成工程＞
次に、露出された下部拡散領域７と、シリコンピラー２と、酸化シリコン膜３と、窒化シリコン膜４を覆うようにして、酸化シリコン膜から成るゲート絶縁膜５を形成する。ゲート絶縁膜５の酸化シリコン膜はＩＳＳＧ法により形成することができる。

＜ゲート電極形成工程＞
次に、シリコンピラー中央部２３のゲート絶縁膜５と基板絶縁膜３０を埋めるように、不純物ドープシリコンから成るゲート電極膜を形成する。続いて、このゲート電極膜のエッチバックを行い、図４に示すようにゲート電極６を形成する。

＜第１絶縁膜形成工程＞
次に、シリコンピラー２の上部と、ゲート電極６と、基板絶縁膜３０を埋め込むように、図４に示すような酸化シリコン膜から成る層間絶縁膜８を形成する。

＜第１絶縁膜除去工程＞
次に、図５に示すように窒化シリコン膜４の上面が露出するまで、層間絶縁膜８の上面を除去する。層間絶縁膜８はＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法またはエッチバックにより、除去することができる。
続いて、熱燐酸を用いたウェットエッチングにより、窒化シリコン膜４と窒化シリコン膜４側面のゲート絶縁膜５を除去する。この工程により、図６に示すように、シリコンピラー２上に形成されている酸化シリコン膜３が露出される。
その後、図７に示すように層間絶縁膜８を下方にエッチバックして、シリコンピラー２の上部（シリコンピラー上部２２）を層間絶縁膜８の上面から突出させる。また、酸化シリコン膜３と、露出されたシリコンピラー上部２２の側壁のゲート絶縁膜５を除去する。この工程により、シリコンピラー２上部２２が層間絶縁膜８から突出し、かつ露出された状態（図７）になる。

＜シリコン膜形成工程＞
次に、図８に示すようにシリコンピラー上部２２の上面及び側面を種として、エピタキシャル成長法によりシリコンピラー上部２２を覆うようにしてシリコン膜２４を形成する。
この工程では、上面及び側面が層間絶縁膜８から突出したシリコンピラー上部２２にシリコン膜２４を形成するため、エピタキシャル成長量を少なくすることができる。したがって、シリコンピラー２毎のシリコン膜２４の厚みのばらつきを低減することができる。

＜第２絶縁膜形成工程＞
次に、層間絶縁膜８上にシリコン膜２４を埋め込むように、酸化シリコン膜から成る層間絶縁膜１２を形成する。

＜第１コンタクトホール形成工程＞
次に、ＣＭＰ法により層間絶縁膜１２の上面を研磨する。その後、シリコン膜２４の上面が露出するように層間絶縁膜１２のパターニングを行う。これにより、シリコン膜２４上に、層間絶縁膜１２を貫通する第１のコンタクトホール３２が形成される。

＜第１拡散領域形成工程＞
次に、ｐ型ウェル２０ａ上のシリコン膜２４ａの上面上方から、導電型ドーパントとしてのｎ型半導体の高濃度イオンをシリコンピラー上部２２ａ及びシリコン膜２４ａに注入する。これにより、ｐ型ウェル２０ａと連接するシリコンピラー２ａ上に、ｎ型半導体の不純物拡散領域である上部拡散領域１０ａが形成される。
同様にして、ｎ型ウェル２０ｂ上のシリコン膜２４ｂの上面上方から、導電型ドーパントとしてのｐ型半導体の高濃度イオンをシリコンピラー上部２２ｂ及びシリコン膜２４ｂに注入する。これにより、ｎ型ウェル２０ｂと連接するシリコンピラー２ｂ上に、ｐ型半導体の不純物拡散領域である上部拡散領域１０ｂが形成される。
このような工程により、図９に示すような上部拡散領域１０が形成される。
この工程では、前述のように、シリコンピラー２毎のシリコン膜２４の膜厚のばらつきが小さいため、シリコンピラー２毎の導電型ドーパントのイオンの注入深さ（飛程）のばらつきも小さくなる。

＜第１コンタクトプラグ形成工程＞
次に、上部拡散領域１０上に形成された第１のコンタクトホール３２に導電膜を埋め込み、第１のコンタクトプラグ１３を形成する。第１のコンタクトプラグ１３は、その上面が層間絶縁膜１２の上面に対して面一となるように形成する。また、導電膜としては、タングステン膜やチタン膜等の金属膜を用いることができる。

＜第１上部配線形成工程＞
次に、第１のコンタクトプラグ１３上に、上部拡散領域１０への通電用の第１の上部配線１８を形成する。第１の上部配線１８の材料としては、第１のコンタクトプラグ１３と同様の金属膜を用いることができる。この工程により、第１の上部配線１８は第１のコンタクトプラグ１３を介して、上部拡散領域１０と電気的に接続される。

＜第２コンタクトホール形成工程＞
次に、フォトリソグラフィ法とドライエッチング法との組み合わせにより、層間絶縁膜１２と層間絶縁膜８と絶縁膜３０を貫通し、底面に下部拡散領域７の上面を露出させる第２のコンタクトホール３４を形成する。

＜第２コンタクトプラグ形成工程＞
次に、第２のコンタクトホール３４に導電膜を埋め込み、第２のコンタクトプラグ１４を形成する。第２のコンタクトプラグ１４は、その上面が層間絶縁膜１２及び第１のコンタクトプラグ１３の上面に対して面一となるように形成する。導電膜としては、タングステン膜やチタン膜等の金属膜を用いることができる。

＜第２上部配線形成工程＞
次に、第２のコンタクトプラグ１４上に、下部拡散領域７への通電用の第２の上部配線１９を形成する。第２の上部配線１９の材料としては、第２のコンタクトプラグ１４と同様の金属膜を用いることができる。この工程により、第２の上部配線１８は第２のコンタクトプラグ１４を介して、下部拡散領域７と電気的に接続される。
なお、配線によっては、図１に示すように第１の上部配線１８が複数の第１のコンタクトプラグ１３と接続される、あるいは第２の上部配線１９が複数の第２のコンタクトプラグ１４と接続されていてもよい。

以上の製造工程により、図１に示す半導体装置２００が完成する。
本実施形態の半導体装置の製造方法によれは、上部拡散領域を成すシリコン膜をエピタキシャル成長法により形成する前の工程で、シリコンピラーの上部を第１の層間絶縁膜から突出させ、シリコンピラーの上面だけでなく、側面の一部分を第１の層間絶縁膜から露出させる。これにより、上面のみ露出したシリコンピラーを種としてエピタキシャル成長法によりシリコン膜を形成する場合と比較して、エピタキシャル成長量をより少なくすることができる。
従って、略一定の厚みで上部拡散領域が形成され、シリコン膜のエピタキシャル成長膜厚のばらつきを低減できる。その結果、半導体装置のピラー型ＭＩＳトランジスタにおける形状の不均一による電気特性のばらつきを低減することができる。

また、本実施形態の半導体装置の製造方法では、シリコンピラーの上部にエピタキシャル成長法によってシリコン膜を形成した後、シリコンピラー上方からのイオン注入によって不純物をシリコンピラー上部及びシリコン膜に導入し、上部拡散領域を形成する。上述のように、シリコン膜のエピタキシャル成長膜厚のばらつきが低減されるため、イオン注入の深さのシリコンピラー毎のばらつきが少なくなる。
その結果、ピラー型ＭＩＳトランジスタのゲート電極上端部と上部拡散領域との距離（オフセット量、または重なり量）のばらつきを抑えることができ、ピラー型ＭＩＳトランジスタ毎の閾値電圧等の素子特性のばらつきを低減し、半導体装置の生産性を高めることができる。

（第２の実施形態）
次いで、図１０を参照して本実施形態の半導体装置の製造方法について説明する。この製造方法により完成する半導体装置は、第１の実施形態の半導体装置２００と同一の構成要素から成る。
なお、図１０は本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。図１０において、図１に示す半導体装置２００と同一の構成部分には同一の符号を付し、その説明を省略する。

本実施形態の半導体装置の製造方法においては、第１実施形態の半導体装置の製造方法におけるシリコン膜形成工程までは、同様の製造工程を行う。シリコン膜形成工程の後、下記の工程を進める。

＜第１拡散領域形成工程＞
図１０に示すように、ｐ型ウェル２０ａ上のシリコン膜２４ａの頂部から、導電型ドーパントとしてのｎ型半導体の高濃度イオンをシリコンピラー上部２２ａ及びシリコン膜２４ａに注入する。これにより、ｐ型ウェル２０ａと連接するシリコンピラー２ａ上にｎ型半導体の不純物拡散領域である上部拡散領域１０ａが形成される。
同様にして、ｎ型ウェル２０ｂ上のシリコン膜２４ｂの頂部から、導電型ドーパントとしてのｐ型半導体の高濃度イオンをシリコンピラー上部２２ｂ及びシリコン膜２４ｂに注入する。これにより、ｎ型ウェル２０ｂと連接するシリコンピラー２ｂ上にｐ型半導体の不純物拡散領域である上部拡散領域１０ｂが形成される。

＜第２絶縁膜形成工程＞
次に、層間絶縁膜８上に上部拡散領域１０を埋め込むように、酸化シリコン膜から成る層間絶縁膜１２を形成する。

＜第１コンタクトホール形成工程＞
次に、上部拡散領域１０の上面が露出するように層間絶縁膜１２のパターニングを行う。これにより、上部拡散領域１０上に第１のコンタクトホール３２が形成される。なお、層間絶縁膜１２のパターニング前に、ＣＭＰ法により層間絶縁膜１２の上面を研磨してもよい。

この後、本実施形態の半導体装置の製造方法においては、第１の実施形態の半導体装置の製造方法における第１コンタクトプラグ形成工程以降と同様の製造工程を行う。そして、
第２配線形成工程後に、図１に示す半導体装置２００が完成する。

本実施形態の半導体装置の製造方法によれは、第１の実施形態と同様に、層間絶縁膜から突出したシリコンピラー上部の側壁部分を種として、エピタキシャル成長法によりシリコン膜がシリコンピラー上部を覆うように形成される。したがって、エピタキシャル成長膜厚を薄くすることができ、結果としてシリコンピラー毎のシリコン膜の膜厚のばらつきを低減することができる。
また、エピタキシャル成長法によるシリコン膜の膜厚のばらつきが低減されることにより、第１拡散領域形成工程におけるシリコンピラー上部及びシリコン膜へのイオン注入深さのシリコンピラー毎のばらつきが低減される。その結果、半導体装置におけるピラー型ＭＩＳトランジスタ毎の電気特性のばらつきを、より低減することができる。

（第３の実施形態）
次いで、図１１を参照して、本実施形態の半導体装置の製造方法について説明する。この製造方法により完成する半導体装置は、第１の実施形態の半導体装置２００と同一の構成から成る。
なお、図１１は、本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。図１１において、図１に示す半導体装置２００と同一の構成部分には同一の符号を付し、その説明を省略する。

本実施形態の半導体装置の製造方法においては、第１の実施形態の半導体装置の製造方法におけるシリコン膜形成工程までは、同様の製造工程を行う。シリコン膜形成工程の後、下記の工程を進める。

＜第１拡散領域形成工程＞
引き続き、図１１に示すように、ｐ型ウェル２０ａ上のシリコン膜２４ａの側面から、導電型ドーパントとしてのｎ型半導体の高濃度イオンをシリコンピラー上部２２ａ及びシリコン膜２４ａに斜め注入する。これにより、ｐ型ウェル２０ａと連接するシリコンピラー２ａ上にｎ型半導体の不純物拡散領域である上部拡散領域１０ａが形成される。
同様にして、ｎ型ウェル２０ｂ上のシリコン膜２４ａの側面から、導電型ドーパントとしてのｐ型半導体の高濃度イオンをシリコンピラー上部２２ｂ及びシリコン膜２４ｂに斜め注入する。これにより、ｎ型ウェル２０ｂと連接するシリコンピラー２ｂ上にｐ型半導体の不純物拡散領域である上部拡散領域１０ｂが形成される。

この後、本実施形態の半導体装置の製造方法においては、第２の実施形態の半導体装置の製造方法における第２絶縁膜形成工程以降と同様の製造工程を行う。本実施形態の半導体装置の製造方法では、シリコンピラー上部２２及びシリコン膜２４への高濃度イオンの斜め注入を妨げないように、上部拡散領域１０形成工程後に層間絶縁膜１２の形成を行う。
第２配線形成工程後に、図１に示す半導体装置２００が完成する。

前述の製造工程により、第１の実施形態及び第２の実施形態の半導体装置の製造方法と同様に、エピタキシャル成長法によるシリコン膜の膜厚を薄くすることができ、シリコンピラー毎のシリコン膜の膜厚のばらつきを低減することができる。
また、本実施形態の半導体装置の製造方法によれは、第１拡散領域形成工程において、シリコンピラー上部及びシリコン膜への斜めイオン注入を行うことにより、上部拡散領域におけるチャネル領域へのチャネリングが抑制される。これにより、上部拡散領域のイオン注入の深さが安定し、シリコンピラー毎のイオン注入深さのばらつきが更に低減される。その結果、半導体装置におけるピラー型ＭＩＳトランジスタ毎の閾値電圧等の素子特性のばらつきを極めて低減することができる。その結果、半導体装置におけるピラー型ＭＩＳトランジスタ毎の閾値電圧等の素子特性のばらつきを確実に低減することができる。また、半導体装置の生産性をより高めることができる。

（第４の実施形態）
次いで、図１２〜図１４を参照して、本実施形態の半導体装置の製造方法について説明する。この製造方法により完成する半導体装置２０１は、図１に示す第１の実施形態の半導体装置２００の構造において、シリコン膜１０がシリコンピラー上部２２の側面のみに接するように形成されたものである。
なお、図１２〜図１４は、本発明の実施形態に係る半導体装置２０１の各製造工程を示す断面図である。図１２〜図１４において、図１に示す半導体装置２００と同一の構成部分には同一の符号を付し、その説明を省略する。

本実施形態の半導体装置の製造方法においては、第１の実施形態の半導体装置の製造方法における第１絶縁膜形成工程までは、同様の製造工程を行う。
第１絶縁膜形成工程の後、下記の工程を進める。

＜第１絶縁膜除去工程＞
次に、図１２に示すように酸化シリコン膜３と窒化シリコン膜４とシリコンピラー上部２２が露出するまで、層間絶縁膜８の上面を除去する。層間絶縁膜８の除去は、ＣＭＰ法またはエッチバックにより行うことができる。
本実施形態においては、図１２に示すように酸化シリコン膜３及びマスク絶縁膜である窒化シリコン膜４をシリコンピラー２上に残すことにより、シリコンピラー２の上面をマスク絶縁膜で覆ったままの状態にする。

＜シリコン膜形成工程＞
次に、図１３に示すように露出されたシリコンピラー上部２２の側面を種として、エピタキシャル成長法によりシリコンピラー上部２２の両側面にシリコン膜２４を形成する。
この工程では、シリコンピラー２の上に酸化シリコン膜３及び窒化シリコン膜４を残した状態で、シリコンピラー２の側面に対して鉛直方向（図１３では左右の方向）にエピタキシャル成長法によるシリコン膜２４の形成を行う。そのため、後に行う上部拡散領域形成工程において、導電型ドーパントのイオンがシリコン膜２４及びシリコンピラー上部２２へ注入される方向には、シリコン膜は成長しない。即ち、シリコンピラー上部２２の上面とシリコン膜２４の上面の高さが略揃えられる。従って、導電型ドーパントのイオン注入方向から見ると、シリコンピラー２毎のシリコン膜２４の厚みのばらつきが除去されている。

続いて、シリコンピラー上部２２上の酸化シリコン膜３と窒化シリコン膜４を除去する。このとき、シリコンピラー上部２２とシリコン膜２４とが層間絶縁膜８上に露出した状態になる。

＜第２絶縁膜形成工程＞
次に、層間絶縁膜８上及びシリコン膜２４側面間に、酸化シリコン膜から成る層間絶縁膜１２を形成する。

＜第１拡散領域形成工程＞
次に、図１４に示すように、ｐ型ウェル２０ａ上のシリコンピラー２２ａの上面及びシリコン膜２４ａの上面から、導電型ドーパントとしてのｎ型半導体の高濃度イオンをシリコンピラー上部２２ａ及びシリコン膜２４ａに注入する。これにより、ｐ型ウェル２０ａと連接するシリコンピラー２ａ上にｎ型半導体の不純物拡散領域である上部拡散領域１０ａが形成される。
同様にして、ｎ型ウェル２０ｂ上のシリコンピラー２２ｂの上面及びシリコン膜２４ｂの上面から、導電型ドーパントとしてのｐ型半導体の高濃度イオンをシリコンピラー上部２２ｂ及びシリコン膜２４ｂに注入する。これにより、ｎ型ウェル２０ｂと連接するシリコンピラー２ｂ上にｐ型半導体の不純物拡散領域である上部拡散領域１０ｂが形成される。

続いて、層間絶縁膜１２と上部拡散領域１０を覆うようにして、図示略の層間絶縁膜１２´を形成する。この層間絶縁膜１２´には、層間絶縁膜１２と同一の材料から成る絶縁膜を用いることができる。本実施形態の半導体装置の製造方法においては、層間絶縁膜１２と層間絶縁膜１２´に酸化シリコン膜等の同一の絶縁膜を使用するものとして、層間絶縁膜１２と層間絶縁膜１２´を合わせて層間絶縁膜１２とする。

＜第１コンタクトホール形成工程＞
次に、ＣＭＰ法により層間絶縁膜１２の上面を研磨する。その後、上部拡散領域１０の上面が露出するように層間絶縁膜１２のパターニングを行う。これにより、シリコン膜２４上に第１のコンタクトホール３２が形成される。

この後、本実施形態の半導体装置の製造方法においては、第１の実施形態の半導体装置の製造方法における第１コンタクトプラグ形成工程以降と同様の製造工程を行う。そして、
第２配線形成工程後に、図示しない半導体装置２０１が完成する。

本実施形態の半導体装置の製造方法によれは、層間絶縁膜から突出したシリコンピラー上部の側面のみを種として、エピタキシャル成長法によりシリコン膜が形成される。そのため、シリコン膜形成工程後に行う第１の導電型ドーパントのイオンが注入される方向にはシリコン膜は成長しない。従って、第１の導電型ドーパントのシリコンピラー上部の上面及びシリコン膜へのイオン注入方向においては、エピタキシャル成長膜厚のばらつきを著しく低減することができる。その結果、第１拡散領域形成工程におけるシリコンピラー上部及びシリコン膜へのイオン注入深さのシリコンピラー毎のばらつきがより一層低減される。

（第５の実施形態）
図１５及び図１６は本発明の実施形態である別の半導体装置２０５の主要部を示す断面図である。半導体装置２０５は、本発明を適用したＤＲＡＭの一例である。図１５は複数のメモリセルが形成されている半導体装置２０５のセル部の平面図であり、図１６は図１５に示すＡ−Ａ´線における断面図である。但し、図１５では層間絶縁膜の図示は省略されている。

半導体装置２０５には、セル部と周辺回路部が設けられている。セル部には、複数の縦型セルトランジスタが形成されている。周辺回路部には、ビット線やワード線に印加する電圧を制御するための制御を行う回路や縦型トランジスタ等が形成されている。

次に、本発明を適用した半導体装置２０５のセル部の縦型セルトランジスタの構成について説明する。
セル部は、基板５０と、Ｘ方向（第１の方向）に延在する溝部（第１の溝）５１とＹ方向（第２の方向）に延在する溝部（第３の溝）５３とにより基板１の主面上に形成されたシリコンピラー７１と、基板１の主面上に形成された埋め込みビット線（第２の拡散領域）５７と、シリコンピラー７１のＸ方向と平行な側面間の埋め込みビット線５７上に形成された基板絶縁膜（第５の絶縁膜）６１と、シリコンピラー２の側面上に形成されたゲート絶縁膜６４と、ゲート絶縁膜６４上に形成されたゲート電極６７と、Ｘ方向において埋め込みビット線５７を複数に分割するように形成されたＹ方向に延在する溝部（第２の溝）５２と、溝部５１及び溝部５２を充填するように形成された層間絶縁膜（第４の絶縁膜）６２と、溝部５３を充填して形成された層間絶縁膜（第６の絶縁膜）６５と、シリコンピラー２上に形成された上部拡散領域（第１の拡散領域）７０と、上部拡散領域７０上に形成されたキャパシタコンタクト（第１のコンタクトプラグ）７３と、上部拡散領域７０とキャパシタコンタクト７３との側方に形成された層間絶縁膜（第２の絶縁膜）６６と、キャパシタコンタクト７３上に形成されたキャパシタコンパッド（第１の上部配線）７８と、キャパシタコンパッド７８上に形成されたキャパシタ７９から構成されている。

基板５０としては、例えばシリコン基板を用いることができる。具体的にはｐ型のシリコン基板を用いることができる。以下に述べる実施形態の半導体装置の製造方法においては、基板１として、ｐ型のシリコン基板（シリコンウェハ）を用いることとし、説明する。

図１６に示すように、半導体装置２０５にはＸ方向に延在する埋め込みビット線５７が形成されている。埋め込みビット線５７は、基板５０内に導電型ドーパント（第２の導電型ドーパント）のイオンを注入することにより形成できる。なお、埋め込みビット線５７の形成はこの方法に限らず、導電型ドーパントをドープしたシリコン膜で形成してもよい。
また、基板５０がｐ型に導電化されている場合には、埋め込みビット線５７はｎ型に導電化されている。すなわち、ビット線拡散領域５７はシリコンピラー７１を成す基板５０とは相互に逆導電化されている。
なお、埋め込みビット線５７下方の基板５０内にウェルを設けてもよい。その場合は、ｐ型ウェルの領域の埋め込みビット線５７はｎ型、ｎ型ウェルの領域の埋め込みビット線５７はｐ型にそれぞれ導電化させ、異なる導電型のウェルの間には絶縁膜が設けられる。
このような構成の埋め込みビット線５７は、トランジスタのビット線として機能する。また、シリコンピラー２底面下方の部分はトランジスタのソースドレイン領域として機能する。

埋め込みビット線５７の上面の一部は、シリコンピラー７１の底面と接している。しかしながら、埋め込みビット線５７はこのような構成に限るものではなく、埋め込みビット線５８とシリコンピラー７１との相互の形成位置関係に応じて、埋め込みビット線５８とシリコンピラー７１との間に、埋め込みビット線５８とシリコンピラー７１とを接続するビット線コンタクトを設けてもよい。

ゲート電極６７は、Ｘ方向に延在する埋め込みビット線５８に交差するようにＹ方向に延在し、埋め込みビット線５８より上方に位置するように設けられている。ゲート電極６７として、不純物ドープシリコンを用いることができる。また、この不純物としてはヒ素、リン等を用いることができる。
ゲート電極６７は対を成すゲート電極配線６７ａ，６７ｂから構成され、それぞれのゲート電極配線６７ａ，６７ｂはゲート絶縁膜６４を介してシリコンピラー７１のＸ方向の側壁上に設けられている。ゲート電極６７はＹ方向に並んで配置されるトランジスタ間で共有され、ＤＲＡＭのワード線として機能する。ゲート絶縁膜６４には、酸化シリコン膜を用いることができる。

シリコンピラー２のＹ方向の側面には層間絶縁膜６５が形成され、Ｘ方向の側面には前述のようにゲート絶縁膜６４及びその外側にゲート電極配線６７ａ，６７ｂから成るゲート電極６７が形成されている。

層間絶縁膜６２はＹ方向に延在し、Ｙ方向においてシリコンピラー７１を形成すると共に、埋め込みビット線５７を分離するための絶縁膜である。また、層間絶縁膜６５はＸ方向において、隣接するゲート電極配線６ｂ，６ａを分離するための絶縁膜である。
層間絶縁膜６２，６５の材料としては、酸化シリコン膜が挙げられる。本実施形態の半導体装置の製造方法では、層間絶縁膜６２，６５としてシリコン酸化膜を用いることとして説明する。

上部拡散領域７０は、シリコンピラー上部７２と、シリコンピラー上部７２を覆うようにして形成されたシリコン膜６９から構成される。シリコンピラー上部７２とシリコン膜６９には、第２の導電型ドーパントが注入されている。第２の導電型ドーパントはｎ型半導体またはｐ型半導体であり、シリコンピラー７１を成す基板５０とは逆導電型の不純物である。本実施形態の半導体装置の製造方法においては、第２の導電型ドーパントとしてｎ型の不純物を用いることとする。
前述のように、基板内にｐ型ウェルあるいはｎ型ウェルが形成された場合には、それぞれのウェル領域のシリコンピラー７１上に形成された上部拡散領域７０のシリコンピラー上部７２とシリコン膜６９には、各ウェルとは逆導電型の第２の導電型ドーパントが注入される。上部拡散領域７０は、トランジスタのソースまたはドレイン領域として機能する。

層間絶縁膜６６は、上部拡散領域７０を覆うように、層間絶縁膜６２及び層間絶縁膜６５の上方に設けられている。層間絶縁膜６６としては、例えば、シリコン酸化膜を用いることができる。なお、本実施の形態では、層間絶縁膜６６としてシリコン酸化膜を用いることとする。

キャパシタコンパッド（第１の上部配線）７５は、キャパシタコンタクト７３上に形成される。また、キャパシタコンタクト７３は、上部拡散領域７０の上面とキャパシタコンパッド７５の底面とを接続するように、層間絶縁膜６６を貫通して形成されている。キャパシタコンパッド７５及びキャパシタコンタクト７３としては、金属膜（第１の導電膜）を用いることができる。これにより、キャパシタコンパッド７５は、キャパシタコンタクト７３を介して、上部拡散領域７０と電気的に接続されている。

キャパシタ７９は、キャパシタコンパッド７５の上方に設けられており、ＤＲＡＭのコンデンサとして機能する。また、キャパシタ７９は図１６に示すように、下部電極８１と、キャパシタ膜８２と、上部電極８３とから構成されている。この構成により、キャパシタ７９は、キャパシタコンパッド７５とキャパシタコンタクト７３を介して、上部拡散領域７０と電気的に接続されている。下部電極８１、上部電極８３の材料には、窒化チタンを用いることができる。また、キャパシタ膜８２の材料には、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム等の金属膜、あるいはこれらの金属の積層膜を用いることができる。
なお、キャパシタコンタクト７３とキャパシタ７９は直接接続されていてもよい。その場合は、キャパシタコンパッド７３は形成されない。

このような構成の半導体装置２０５の埋め込みビット線５７及びゲート電極６７の電圧は、周辺回路部の制御回路で制御される。
ゲート電極６７に電圧が印加されると、ゲート絶縁膜６４を介してゲート電極６７が接するシリコンピラー７１内部に、縦型トランジスタのチャネル領域が形成される。これにより、下部拡散領域である埋め込みビット線５７から上部拡散領域７０に電子が流れるようになる。

ＤＲＡＭとして動作する半導体装置２０５では、１個の縦型トランジスタと１個のキャパシタにより、１つのメモリセルが構成される。
セル部では、ゲート電極６７の電位が上がり、縦型トランジスタを導通させた状態で埋め込みビット線５７の電位が上がると、縦型トランジスタのシリコンピラー７１内に形成されるチャネル領域、上部拡散領域７０を通して、埋め込みビット線５７から流れる電流によりキャパシタ７９に容量が充電される。一方、ゲート電極６７の電位が上がった状態で、埋め込みビット線５７の電位が下がると、キャパシタ７９の電荷が縦型トランジスタを通して、埋め込みビット線５７に放電される。このような動作により、各メモリのキャパシタ７９の充電と放電が制御される。

次いで、図１７〜図４３を参照して、本実施形態の半導体装置２０５の製造方法について説明する。図１７〜図４３は、本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。

始めに、導電型ウェルを形成するために、基板５０内に不純物イオンを注入する。ただし、図１７〜図４３においては、導電型ウェルの図示を省略する。

次に、基板５０の表面を酸化させて酸化シリコン膜５４を形成する。酸化シリコン膜５４上に、ハードマスクと成る窒化シリコン膜５６を形成する。また、窒化シリコン膜５６上に、酸化シリコン膜５５を形成する。
その後、リソグラフィ法及びエッチング法により、酸化シリコン膜５４と窒化シリコン膜５６と酸化シリコン膜５５とをパターニングする。

＜シリコンフィン形成工程＞
次に、ハードマスク膜をマスクとしてドライエッチングにより、基板５０にＸ方向に延在する溝部５１を形成する。溝部５１の形成により、基板５０の主面上にＹ方向に延在するシリコンフィン９０が形成される。

＜第２拡散領域形成工程＞
次に、酸化シリコン膜５５と、窒化シリコン膜５６と、シリコンフィン９０と、基板５０主面上を覆うようにして、酸化シリコン膜５８を形成する。その後、シリコンフィン９０の間を埋め込むように窒化シリコン膜を充填する。この窒化シリコン膜と酸化シリコン膜５８の一部をエッチバックすることにより、酸化シリコン膜５８上に、図１９に示すような窒化シリコン膜から成るサイドウォールスペーサ６８を形成する。このとき、サイドウォールスペーサ６８の間に基板５０の表面の一部が露出している。
続いて、露出している基板５０の表面上方から埋め込みビット線形成用のｎ型半導体の導電型ドーパントイオンを基板５０に注入する。また、アニール処理を行うことにより、図１８及び図１９に示すように、シリコンフィン９０とサイドウォールスペーサ６８の下方の基板５０表面内に導電型ドーパントのイオンが拡散する。この工程により、ｐ型に導電化されている基板５０主面上にｎ型に導電化されたビット線拡散領域５７´が形成される。

＜第２溝形成工程＞
次に、図２０〜図２２に示すようにサイドウォールスペーサ６８をマスクとして、露出しているビット線拡散領域５７´に溝部５２を形成する。
この工程により、ビット線拡散領域５７´が分離され、図２２に示す埋め込みビット線５７が形成される。

＜第４絶縁膜形成工程＞
次に、サイドウォールスペーサ６８を除去し、溝部５１及び溝部５２を埋め込むように酸化シリコン膜から成る層間絶縁膜６２を形成する。その後、ＣＭＰ法により、図２３〜２５に示すように、酸化シリコン膜５５が除去されて窒化シリコン膜５６が露出されるまで層間絶縁膜６２をエッチバックする。

＜シリコンピラー形成工程＞
次に、層間絶縁膜６２及び露出された窒化シリコン膜５６の上面にレジスト膜９５を形成し、図２６に示すようにシリコンフィン９０及び埋め込みビット線５７に交差するＹ方向に延在するようにレジスト膜９５をパターニングする。続いて、レジスト膜９５をマスクとして、ドライエッチングにより、窒化シリコン膜５６、酸化シリコン膜５５、シリコンフィン９０の一部を順次除去する。この工程により、埋め込みビット線５７上に、図２６〜図２８に示すようなシリコンピラー７１が形成される。その後、レジスト膜９５を除去する。

＜第５絶縁膜形成工程＞
続いて、シリコンピラー７１表面を酸化させることにより、図示略の保護膜を形成する。その上に窒化シリコン膜から成る図示略のサイドウォール膜を形成し、エッチバックを行う。
次に、溝部５３の底面上、すなわち露出された埋め込みビット線５７表面上に、熱酸化処理により図３０に示すような基板絶縁膜６１を形成する。その後、サイドウォール膜及び窒化シリコン膜を除去する。

＜ゲート絶縁膜形成工程＞
次に、露出されたＸ方向のシリコンピラー２及び窒化シリコン膜５６の側面上と、露出された埋め込みビット線５７上に、ＩＳＳＧ法によりゲート絶縁膜６４を形成する。

＜ゲート電極形成工程＞
次に、溝部５３内にゲート電極６７の導電膜として不純物ドープシリコンを埋め込む。不純物ドープシリコンの上面の基板絶縁膜６１上面からの高さは、目標とするゲート電極６７の高さと同程度にすることが好ましい。
続いて、エッチバックにより、基板絶縁膜６１上の不純物ドープシリコンを除去する。これにより、図２９及び図３０に示すように、シリコンピラー７１の下部側面のゲート絶縁膜６４上に不純物ドープシリコンから成るゲート電極６７が設けられる。

＜第６絶縁膜形成工程＞
次に、溝部５３およびゲート絶縁膜６４を覆うようにして層間絶縁膜６５を形成する。その後、図３１に示すようにゲート絶縁膜６４の上面が露出されるまで、層間絶縁膜６５をＣＭＰ法またはエッチバックにより除去する。また、熱燐酸ウェットエッチングにより、図３２〜図３４に示すように窒化シリコン膜５６を覆っているゲート絶縁膜６４の一部と窒化シリコン膜５６を順次除去する。

＜第６絶縁膜除去工程＞
次に、シリコンピラー７１の上部（シリコンピラー上部７２）を突出させるように層間絶縁膜６５をエッチバックする。その後、薬液等を用いて、突出したシリコンピラー上部７２を覆っているゲート絶縁膜６４の一部を除去する。この工程により、図３５〜図３７に示すように、シリコンピラー上部７２の上面及び側面が露出される。

＜シリコン膜形成工程＞
次に、露出されたシリコンピラー上部７２の上面及び側面を種として、図３８〜図４０に示すように、エピタキシャル成長法によりシリコン膜６９を形成する。

＜第３絶縁膜形成工程＞
次に、シリコン膜６９を覆うように層間絶縁膜６２及び層間絶縁膜６５上に、キャパシタコンタクト形成のための層間絶縁膜６６を形成する。ＣＭＰ法により、層間絶縁膜６６の上面を除去及び平坦化する。

＜第１コンタクトホール形成工程＞
続いて、シリコン膜６９上面を露出させるようにして層間絶縁膜６６のパターニングを行う。この工程により、シリコン膜２４上に層間絶縁膜６６を貫通する第１のコンタクトホール７４が形成される。

＜第１拡散領域形成工程＞
次に、図４１〜図４３に示すように、第１のコンタクトホール７４を通してシリコン膜６９の上面上方から、導電型ドーパントの高濃度イオンを注入する。この導電型ドーパントには、シリコンピラー上部７２より下方のシリコンピラー７１内部とは逆導電型の不純物半導体を用いる。これにより、シリコンピラー２の内部とは逆導電型であるシリコン膜６９及びシリコンピラー上部７２とから成る上部拡散領域７０が形成される。

＜第１コンタクトプラグ形成工程＞
次に、第１のコンタクトホール７４に導電膜を埋め込むことによりキャパシタコンタクト７３を形成する。キャパシタコンタクト７３の上面は層間絶縁膜６６の上面と同一平面となるようにする。必要に応じて、ＣＭＰ法によりキャパシタコンタクト７３及び層間絶縁膜６６の上面の研磨を行ってもよい。

＜第１上部配線形成工程＞
続いて、キャパシタコンタクト７３上にキャパシタコンタクト７３と後に形成するキャパシタ７９とを接続するためのキャパシタコンパッド７５を形成する。

＜キャパシタ形成工程＞
次に、層間絶縁膜６６上に窒化シリコンから成るストッパ膜７６を形成する。さらに、犠牲酸化膜を形成し、リソグラフィ法とドライエッチングにより、キャパシタ用のシリンダ孔を形成する。なお、犠牲酸化膜及びシリンダ孔は図示略である。
続いて、シリンダ孔内壁に窒化チタンから成る下部電極８１を形成する。さらに、下部電極８１上に酸化ジルコニウム等のキャパシタ膜８２を形成する。そして、キャパシタ膜８２を覆うように、窒化チタンから成る上部電極８３を形成する。このような工程により、下部電極８１と、キャパシタ膜８２と、上部電極８３とから成るキャパシタ７９が半導体装置２０５の上部に設けられる。

引き続き、上部電極８３を埋め込むように不純物ドープシリコン膜８５を形成する。
以上の製造工程により、図１５及び図１６に示す半導体装置２０５が完成する。

本実施形態の半導体装置の製造方法によれば、図１５及び図１６に示す構造を有するＤＲＡＭのセル部の縦型トランジスタのソースドレイン領域として機能する上部拡散領域の形成のために、シリコン膜のエピタキシャル成長を行う前に、シリコンピラーの上部を層間絶縁膜から露出させる。そして、シリコンピラーの上面だけでなく、側面をエピタキシャル成長法によるシリコン膜形成の種とする。これにより、従来のシリコン膜を形成する方法と比較して、目標とする厚みの上部拡散領域を形成するためのエピタキシャル成長膜厚を少なくすることができる。したがって、上部拡散領域を構成するシリコン膜において、エピタキシャル成長膜厚の縦型トランジスタ毎のばらつきを低減できる。その結果、ＤＲＡＭ内の縦型トランジスタの特性のばらつきを低減できる。
また、シリコンピラーの上部にシリコン膜を形成した後、シリコンピラーの上部側からイオン注入によって導電型ドーパントの不純物を導入し、上部拡散領域を形成する。このとき、上述のように、シリコン膜のエピタキシャル成長膜厚はばらつきが少ないため、シリコンピラー毎のイオン注入深さのばらつきを少なくすることができる。したがって、ＤＲＡＭを構成する縦型トランジスタのゲート電極上端部と上部拡散領域との距離（オフセット量または重なり量）のばらつきを低減できる。

以上の実施形態の半導体装置の製造方法によれば、上部拡散領域におけるイオン注入深さのばらつきに起因するトランジスタの特性のばらつきが低減された半導体装置が提供される。また、縦型ＭＩＳトランジスタやＤＲＡＭ等の本発明を適用した半導体装置の生産性が向上する。
なお、本発明の適用範囲は上述の縦型ＭＩＳトランジスタやＤＲＡＭに限るものではなく。トランジスタを構成要素とする半導体装置であればよい。

１，５０…基板、２，７１…シリコンピラー、３…酸化シリコン膜、４…窒化シリコン膜、５，６４…ゲート絶縁膜、６，６７…ゲート電極、７…ビット線拡散領域（第２の拡散領域）、８…層間絶縁膜（第１の絶縁膜）、１０，７０…上部拡散領域（第１の拡散領域）、１２，６６…層間絶縁膜（第２の絶縁膜）、１３…第１のコンタクトプラグ、１４…第２のコンタクトプラグ、１６…ＳＴＩ膜、１８…第１の上部配線、１９…第２の上部配線、２０ａ…ｐ型ウェル、２０ｂ…ｎ型ウェル、２２，７２…シリコンピラー上部、２３…シリコンピラー中央部、２４，６９…シリコン膜、２５…酸化シリコン膜、２６…サイドウォールスペーサ、３０…基板絶縁膜（第３の絶縁膜）、３２…第１のコンタクトホール、３４…第２のコンタクトホール、５１…溝部（第１の溝）、５２…溝部（第２の溝）、５３…溝部（第３の溝）、５４，５５，５８…酸化シリコン膜、５６…窒化シリコン膜、５７…埋め込みビット線（第２の拡散領域）、５７´…ビット線拡散領域、６１…基板絶縁膜（第５の絶縁膜）、６２…層間絶縁膜（第２の絶縁膜）、６５…層間絶縁膜（第５の絶縁膜）、６７ａ，６７ｂ…ゲート電極配線、６８…サイドウォールスペーサ、７３…キャパシタコンタクト（第１のコンタクトプラグ）、７４…第１のコンタクトホール、７５…キャパシタコンパッド（第１の上部配線）、７６…ストッパ膜、７８…上部絶縁膜、７９…キャパシタ、８１…下部電極、８２…キャパシタ膜、８３…上部電極、８５…不純物ドープシリコン膜、９０…シリコンフィン、９５…レジスト膜、１０１ａ…ｎチャネルトランジスタ、１０１ｂ…ｐチャネルトランジスタ、２００，２０１，２０５…半導体装置

Claims (21)

1. 基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、
   前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、
   前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、
   前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記シリコン膜形成工程後に、
   前記シリコン膜の上面及び側面を覆うように、前記第１の絶縁膜上に第２の絶縁膜を形成する第２絶縁膜形成工程と、
   前記シリコン膜の上面が露出するように前記第２の絶縁膜の一部を除去し、第１のコンタクトホールを形成する第１コンタクトホール形成工程と、
   前記第１コンタクトホールの上方から第１の導電型ドーパントを注入することにより第１の拡散領域を形成する第１拡散領域形成工程と、
   を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記シリコン膜形成工程後に、
   前記シリコン膜の上面から第１の導電型ドーパントを注入することにより第１の拡散領域を形成する第１拡散領域形成工程と、
   前記拡散領域を覆うように前記第１の絶縁膜上に前記第２の絶縁膜を形成する第２絶縁膜形成工程と、
   前記シリコン膜の上面が露出するように前記第２の絶縁膜の一部を除去し、第１のコンタクトホールを形成する第１コンタクトホール形成工程と、
   を有することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記シリコン膜形成工程後に、
   前記シリコン膜の側面から第１の導電型ドーパントを斜め注入することにより第１の拡散領域を形成する第１拡散領域形成工程と、
   前記拡散領域を覆うように前記第１の絶縁膜上に前記第２の絶縁膜を形成する第２絶縁膜形成工程と、
   前記シリコン膜の上面が露出するように前記第２の絶縁膜の一部を除去し、第１のコンタクトホールを形成する第１コンタクトホール形成工程と、
   を有することを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記シリコンピラー形成工程において、
   前記基板上に前記マスク絶縁膜を形成してから前記基板をエッチングして前記シリコンピラーを形成し、
   前記第１絶縁膜形成工程及び前記第１絶縁膜除去工程において、
   前記マスク絶縁膜を残すことで前記シリコンピラーの上面を前記マスク絶縁膜によって覆ったままとし、
   前記シリコン膜形成工程において、
   前記シリコンピラー上部の側面のみにエピタキシャル成長法により前記シリコン膜形成することを特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記シリコン膜形成工程後に、
   前記マスク絶縁膜を除去するマスク絶縁膜除去工程と、
   前記シリコン膜と前記シリコンピラー上面を覆うように、前記第１の絶縁膜上に第２の絶縁膜を形成する第２絶縁膜形成工程と、
   前記シリコン膜及び前記シリコンピラーの上面が露出するように前記第２の絶縁膜の一部を除去し、第１のコンタクトホールを形成する第１コンタクトホール形成工程と、
   前記第１のコンタクトホールの上方から第１の導電型ドーパントを注入することにより第１の拡散領域を形成する第１拡散領域形成工程と、
   を有することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１コンタクトホール形成工程後に、
   前記第１のコンタクトホール内の前記シリコン膜上に第１の導電膜を埋め込むことにより第１のコンタクトプラグを形成する第１コンタクトプラグ形成工程と、
   前記第１のコンタクトプラグ上に第１の上部配線を形成する第１上部配線形成工程と、
   を有することを特徴とする請求項２〜請求項４及び請求項６のいずれかの請求項に記載の半導体装置の製造方法。
8. 前記第１絶縁膜形成工程前に、
   前記基板主面上に第３の絶縁膜を形成する第３絶縁膜形成工程と、
   前記第３の絶縁膜の上方から前記基板に第２の導電型ドーパントを注入して第２の拡散領域を形成する第２拡散領域形成工程と、
   前記シリコンピラーの側壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記ゲート絶縁膜の周囲に第１の不純物ドープ半導体から成るゲート電極を形成するゲート電極形成工程と、
   を有することを特徴とする請求項１〜請求項７のいずれかの請求項に記載の半導体装置の製造方法。
9. 基板の主面に対して第１の方向に延在する第１の溝を形成することによりシリコンフィンを形成するシリコンフィン形成工程と、
   前記基板表面に前記第１の溝の底部上方から第２の導電型ドーパントを注入することにより第２の拡散領域を形成する第２拡散領域形成工程と、
   前記シリコンフィン間の前記基板の主面上に、第１の方向に延在し、かつ前記第１の拡散領域を分断する第２の溝を形成する第２溝工程と、
   前記第１の溝及び前記第２の溝を埋める第４の絶縁膜を形成する第４絶縁膜形成工程と、
   前記第１の方向に交差する第２の方向に延在し、かつ前記第１の拡散領域を露出させる第３の溝を形成することにより前記シリコンフィンを複数のシリコンピラーに分割するシリコンピラー形成工程と、
   を有することを特徴とする請求項１〜請求項７のいずれかの請求項に記載の半導体装置の製造方法。
10. 前記シリコンピラー形成工程後に、
    前記第２の拡散領域表面上に第５の絶縁膜を形成する第５絶縁膜形成工程と、
    前記第３の溝の形成によって露出された前記シリコンピラーの側面上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記第３の溝内に前記ゲート絶縁膜を覆い、かつ前記第３の溝に沿って延在する第１の不純物ドープ半導体から成るゲート電極を形成するゲート電極形成工程と、
    前記第３の溝内の前記ゲート絶縁膜を埋める第６の絶縁膜を形成する第６絶縁膜形成工程と、
    を有することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記第１の上部配線上にキャパシタを形成するキャパシタ形成工程を有することを特徴とする請求項７〜請求項１０のいずれかの請求項に記載の半導体装置の製造方法。
12. 前記第１の拡散領域と、前記シリコンピラーの前記第１の拡散領域部分より下方の部分とを相互に逆導電型の半導体にすることを特徴とする請求項２〜請求項１０のいずれかの請求項に記載の半導体装置の製造方法。
13. 基板の主面に柱状に形成されたシリコンピラーと、
    前記シリコンピラーと同時に形成された第１の溝の下部に充填され、前記シリコンピラー上部を露出させるように形成された第１の絶縁膜と、
    前記シリコンピラー上部の上面及び側面にエピタキシャル成長法により形成されたシリコン膜と、
    を有することを特徴とする半導体装置。
14. 前記シリコン膜が、前記シリコンピラー上部の側面のみに形成されていることを特徴とする請求項１３に記載の半導体装置。
15. 前記シリコン膜に第１の導電型ドーパントが注入されることにより形成された第１の拡散領域を有することを特徴とする請求項１３または請求項１４に記載の半導体装置。
16. 前記第１の拡散領域を覆うようにして前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記第１の拡散領域の上面が露出されるように前記第２の絶縁膜内に形成された前記第１のコンタクトホールに、第１の導電膜が充填されることにより形成された第１のコンタクトプラグと、
    前記第１のコンタクトプラグ上に形成された第１の上部配線と、
    を有することを特徴とする請求項１５に記載の半導体装置。
17. 前記シリコンピラー間の前記基板表面上に形成された第３の絶縁膜と、
    前記第３の絶縁膜の上方から第２の導電型ドーパントが注入されることにより前記第３の絶縁膜下方の前記基板内に形成された第２の拡散領域と、
    前記シリコンピラーの側壁に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された第１の不純物ドープシリコンから成るゲート電極と、
    を有することを特徴とする請求項１３〜請求項１６のいずれかの請求項に記載の半導体装置。
18. 前記基板の第１の方向に延在する第１の溝と前記第１の方向に交差する第２の方向に延在する第３の溝により前記基板の主面上に柱状に形成されたシリコンピラーと、
    前記基板表面に前記第１の溝の底部上方から第２の導電型ドーパントが注入されることにより形成された第２の拡散領域と、
    前記第１の溝と前記シリコンピラー間の第１の拡散領域を分断するために設けられた前記第１の方向に延在する第２の溝とに充填された第４の絶縁膜と、
    を有することを特徴とする請求項１３〜請求項１６のいずれかの請求項に記載の半導体装置。
19. 前記第２の拡散領域表面上に形成された第５の絶縁膜と、
    前記第３の溝の形成によって露出された前記シリコンピラーの側面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を覆い、かつ前記第３の溝に沿って延在するように形成された、第１の不純物ドープ半導体から成るゲート電極と、
    前記第３の溝内の前記ゲート絶縁膜上に充填された第６の絶縁膜と、
    を有することを特徴とする請求項１８に記載の半導体装置。
20. 前記第１の上部配線上に形成されたキャパシタを有することを特徴とする請求項１６〜請求項１９のいずれかの請求項に記載の半導体装置。
21. 前記第１の拡散領域と、前記シリコンピラーの前記第１の拡散領域部分より下方の部分とが相互に逆導電型の半導体であることを特徴とする請求項１４〜請求項２０のいずれかの請求項に記載の半導体装置。

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