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JP2013062298A - 窒化物半導体装置 - Google Patents

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Abstract

【課題】スイッチングノイズ発生を抑制できるノーマリオフ形の窒化物半導体装置の提供。
【解決手段】本発明の実施形態の窒化物半導体装置は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層４と、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層５と、導電性基板２と、第１の電極６と、第２の電極８と、制御電極７と、を備える。第２の半導体層は第１の半導体層に直接接合する。第１の半導体層は、導電性基板に電気的に接続される。第１の電極及び第２の電極は、第２の半導体層の表面に電気的に接続される。制御電極は、第１の電極と第２の電極との間の第２の半導体層の前記表面上に設けられる。第１の電極は、Ｓｉ−ＭＯＳＦＥＴ１０２のドレイン電極８ａに電気的に接続される。制御電極は、前記ＭＯＳＦＥＴのソース電極６ａに電気的に接続される。導電性基板は、前記ＭＯＳＦＥＴのゲート電極７ａに電気的に接続される。
【選択図】図２

Description

本発明の実施形態は、窒化物半導体装置に関する。
スイッチング電源やインバータなどのスイッチング装置として、パワー半導体装置が用いられる。パワー半導体装置は、高耐圧及び低オン抵抗を有することが求められる。耐圧とオン抵抗の関係は、素子材料で決まるトレードオフの関係がある。Ｓｉにより形成されたパワー半導体装置では、オン抵抗の低減は材料の限界に達している。オン抵抗をさらに低減するためには、Ｓｉ以外の他の材料によりパワー半導体装置を形成する必要がある。その１つの手段として、ＡｌＧａＮなどの窒化物半導体により形成されたＨＦＥＴ（Hetero-junction Field Effect Transistor）がある。
ＨＦＥＴは、ＡｌＧａＮ／ＧａＮのヘテロ接合により形成される二次元電子ガスをチャネル層に用いた電界効果トランジスタである。このため、キャリアの移動度が高い。また、ヘテロ接合の格子不整合により生じたＡｌＧａＮ層のピエゾ分極により、二次元電子ガスが高濃度に形成される。さらに、窒化物半導体は、バンドギャップが広いため耐圧が高い。この結果、窒化物半導体により形成されたＨＦＥＴ（以下、ＧａＮ−ＨＦＥＴと称す）は、Ｓｉにより形成された半導体装置と比べて、耐圧とオン抵抗のトレードオフの関係が改善され、高耐圧で低オン抵抗を有する。
しかしながら、ＧａＮ−ＨＦＥＴは、ピエゾ分極によりチャネルが常時形成されるため、ノーマリオン型の半導体装置となってしまう。一般的に、電源やインバータなどの電力機器に用いられるパワー半導体装置は、その電力機器の安全性確保の点からノーマリオフ型の半導体装置であることが要求される。そこで、ＧａＮ−ＨＦＥＴをＳｉより形成されたノーマリオフ型のＭＯＳＦＥＴとカスコード接続することによって、ＧａＮ−ＨＦＥＴより構成された擬似的にノーマリオフ型の窒化物半導体装置が用いられる。この擬似的にノーマリオフ型となった窒化物半導体装置は、ゲート・ドレイン間容量が小さいために、スイッチングによるノイズが発生しやすい。スイッチングによるノイズの発生を抑制できるノーマリオフ形の窒化物半導体装置が望まれる。
特開２００８−２４３９４３号公報
スイッチングノイズの発生を抑制できるノーマリオフ形の窒化物半導体装置を提供する。
本発明の実施形態の窒化物半導体装置は、第１の半導体層と、第２の半導体層と、導電性基板と、第１の電極と、第２の電極と、制御電極と、を備える。第１の半導体層は、第１の表面と、第１の表面とは反対側の第２の表面と、を有し、ノンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる。第２の半導体層は、第１の半導体層の第１の表面に直接接合し、ノンドープまたはｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる。導電性基板は、第１の半導体層の第２の表面側に設けられ第１の半導体層と電気的に接続される。第１の電極は、第２の半導体層の第１の半導体層とは反対側の表面に電気的に接続されて設けられる。第２の電極は、第２の半導体層の前記表面に電気的に接続されて設けられる。制御電極は、第１の電極と第２の電極との間の第２の半導体層の前記表面上に設けられる。第１の電極は、Ｓｉにより形成されたＭＯＳＦＥＴのドレイン電極に電気的に接続される。制御電極は、前記ＭＯＳＦＥＴのソース電極に電気的に接続される。導電性基板は、前記ＭＯＳＦＥＴのゲート電極に電気的に接続される。
本発明の第１の実施形態に係る窒化物半導体装置の一部を示す模式断面図。 本発明の第１の実施形態に係る窒化物半導体装置の要部等価回路。 本発明の第２の実施形態に係る窒化物半導体装置の要部等価回路。 本発明の第３の実施形態に係る窒化物半導体装置の要部模式断面図。 本発明の第４の実施形態に係る窒化物半導体装置の要部模式断面図。 本発明の第５の実施形態に係る窒化物半導体装置の要部模式断面図。 本発明の第６の実施形態に係る窒化物半導体装置の要部模式断面図。
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
（第１の実施形態）
図１及び図２を用いて、第１の実施形態に係る窒化物半導体装置について説明する。図１は、本実施形態に係る窒化物半導体装置１００の、一部の断面図を模式的に示す。図２は、本実施形態に係る窒化物半導体装置１００の要部の等価回路を示す。本実施形態に係る窒化物半導体装置は、図１に示したＧａＮ−ＨＦＥＴ１０１を一部に備える。ＧａＮ−ＨＦＥＴ１０１は、ＧａＮチャネル層４（第１の半導体層）と、ＡｌＧａＮバリア層５（第２の半導体層）と、ＡｌＧａＮバッファ層３と、ｐ形Ｓｉ基板２（導電性基板）と、ソース電極６（第１の電極）と、ドレイン電極８（第２の電極）と、ゲート電極７（制御電極）と、を備える。
ＧａＮチャネル層４は、第１の表面と、第１の表面とは反対側の第２の表面と、を有し、ノンドープで形成される。チャネル層４は、ＧａＮに限られることなく、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）の組成式で表現された窒化物半導体層とすることができる。本実施形態では、ＧａＮを例に説明する。
ＡｌＧａＮバリア層５は、ＧａＮチャネル層４の第１の表面に直接接合して設けられ、ノンドープまたはｎ形にドープされて形成される。ＡｌＧａＮバリア層５は、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）の組成式で表現された窒化物半導体層とすることができ、チャネル層４よりもＡｌ組成比が高い窒化物半導体層である。ＡｌＧａＮバリア層５は、ＧａＮチャネル層４よりバンドギャップが広い。ＡｌＧａＮバリア層５とＧａＮチャネル層４は、ヘテロ接合を形成する。
ｐ形Ｓｉ基板２は、ＧａＮチャネル層４の第２の表面側に、ＡｌＧａＮバッファ層３を介して設けられＧａＮチャネル層４と電気的に接続される。ＡｌＧａＮバッファ層３は、ノンドープまたはｐ形にドープされて形成される。ＡｌＧａＮバッファ層３は、ＡｌＮとＧａＮとの混晶に限られず、ＡｌＮとＧａＮとを繰り返し積層した積層構造とすることも可能である。ｐ形Ｓｉ基板２は、Ｓｉに限られることなく、ＳｉＣ等のその他の導電性の半導体基板とすることも可能である。
ソース電極６は、ＡｌＧａＮバリア層５のＧａＮチャネル層とは反対側の表面に電気的に接続されて設けられる。ドレイン電極８は、ＡｌＧａＮバリア層５の上記表面に電気的に接続されて設けられる。ソース電極６及びドレイン電極８は、ＧａＮチャネル層４の第１の表面に平行な第１の方向（図中の紙面に垂直な方向）に沿ってストライプ状に延伸するように形成され、ＡｌＧａＮバリア層５にオーミックコンタクトする。
ゲート電極７は、ソース電極６とドレイン電極８との間のＡｌＧａＮバリア層５の前述の表面上に設けられる。ゲート電極７は、ソース電極６及びドレイン電極８と同様に前述の第１の方向に沿ってストライプ状に延伸するよう形成される。ゲート電極７は、ＡｌＧａＮバリア層５と直接接触し、ショットキーコンタクトをとる。
なお、ゲート電極７は、ＡｌＧａＮバリア層５とショットキーコンタクトをとる替わりに、ゲート電極７は、ＡｌＧａＮバリア層５の上にゲート絶縁膜を介して形成されることも可能である。いずれも、ゲート電極７に電圧を印加することで、ゲート電極７直下のＡｌＧａＮバリア層５とＧａＮチャネル層４の界面に形成された二次元電子ガス濃度を調節し、ソース電極６及びドレイン電極８間を流れる電流を制御することができる。
裏面電極１は、ｐ形Ｓｉ基板２のＧａＮチャネル層４とは反対側の表面に電気的に接続され、ｐ形Ｓｉ基板とオーミックコンタクトをとる。
ＧａＮ−ＨＦＥＴ１０１では、ＡｌＧａＮバリア層５のピエゾ効果により、ＡｌＧａＮバリア層５とＧａＮチャネル層４との界面に高濃度の二次元電子ガスが形成される。ゲート電圧が印加されていない状態においても、この二次元電子ガスがソース電極６とドレイン電極８とを電気的に接続するチャネル層を形成し、オン状態となる。すなわち、ＧａＮ−ＨＦＥＴ１０１は、ノーマリオン型の半導体装置である。
また、ＧａＮ−ＨＦＥＴ１０１は、ｐ形Ｓｉ基板２とＡｌＧａＮバリア層５の積層構造を有する。ＡｌＧａＮバリア層５は、ノンドープで形成されていても高抵抗のｎ形半導体である。そのため、ＧａＮ−ＨＦＥＴ１０１は、積層方向にｐ−ｎ接合を形成し、これに起因して寄生容量ＣＳを有する。静電容量ＣＳは、ＡｌＧａＮバッファ層３やＧａＮチャネル層４の厚みと不純物濃度、ドレイン電極８及び裏面電極１の面積等を調節することによって、所定の大きさを有することができる。
パワーエレクトロニクス用の半導体装置は、ノーマリオフ型が望まれる。そこで、ＧａＮ−ＨＦＥＴ１０１を用いてノーマリオフ型の窒化物半導体装置１００を擬似的に得るために、図２に示したように、ＧａＮ−ＨＦＥＴ１０１をＳｉより形成されるノーマリオフ型のＭＯＳＦＥＴ１０２（以下、Ｓｉ−ＭＯＳＦＥＴ）とカスコード接続させる。本実施形態に係る窒化物半導体装置１００は、ＧａＮ−ＨＦＥＴ１０１、Ｓｉ−ＭＯＳＦＥＴ１０２、ソース端子９（第３の端子）、ゲート端子１０（第２の端子）、及びドレイン端子１１（第１の端子）を備える。なお、Ｓｉ−ＭＯＳＦＥＴ１０２は、ノーマリオフ型の既存のＭＯＳＦＥＴであればよく、詳細な説明は省略する。
ＧａＮ−ＨＦＥＴ１０１のソース電極６は、Ｓｉ−ＭＯＳＦＥＴ１０２のドレイン電極８ａと電気的に接続される。ＧａＮ−ＨＦＥＴ１０１のゲート電極７は、Ｓｉ−ＭＯＳＦＥＴ１０２のソース電極に電気的に接続される。以上により、ＧａＮ−ＨＦＥＴ１０１とＳｉ−ＭＯＳＦＥＴ１０２とは、カスコード接続される。
ドレイン端子１１は、ＧａＮ−ＨＦＥＴ１０１のドレイン電極８に電気的に接続される。ゲート端子１０は、Ｓｉ−ＭＯＳＦＥＴ１０２のゲート電極７ａに電気的に接続される。ソース端子９は、Ｓｉ−ＭＯＳＦＥＴ１０２のソース電極６ａと電気的に接続される。
ＧａＮ−ＨＦＥＴ１０１の裏面電極１は、Ｓｉ−ＭＯＳＦＥＴ１０２のゲート電極７ａに電気的に接続される。これにより、ＧａＮ−ＨＦＥＴ１０１中のｐ形Ｓｉ基板２が、裏面電極１を介してＳｉ−ＭＯＳＦＥＴ１０２のゲート電極７ａに電気的に接続される。その結果、本実施形態に係る窒化物半導体装置１００のゲート端子１０とドレイン端子１１との間に、ＧａＮ−ＨＦＥＴ１０１の寄生容量ＣＳが設けられ、寄生容量ＣＳは窒化物半導体装置１００のゲート・ドレイン間容量ＣＧＤとなる。
次に、本実施形態に係る窒化物半導体装置１００の動作について説明する。ゲート端子１０のソース端子９に対する電圧がゼロまたは負の状態で、ドレイン端子１１にソース端子９に対して正の電圧が印加されると、Ｓｉ−ＭＯＳＦＥＴ１０２はノーマリオフ型なので、トレイン端子１１とソース端子９との間の電圧は、Ｓｉ−ＭＯＳＦＥＴ１０２のドレイン電極８ａとソース電極６ａとの間に印加される。そのため、ＧａＮ−ＨＦＥＴ１０１のゲート電極７にソース電極６に対して負の電圧が印加されるため、ＧａＮ−ＨＦＥＴ１０１は、オフ状態となる。この結果、窒化物半導体装置１００は、ドレイン端子１１とソース端子９との間でオフ状態となる。
次に、ゲート端子１０にソース端子９に対して正の電圧が印加されると、Ｓｉ−ＭＯＳＦＥＴ１０２はオン状態となり、ＧａＮ−ＨＦＥＴ１０１のソース電極６とゲート電極７とは同電位になる。この結果、ＧａＮ−ＨＦＥＴ１０１はノーマリオン型なのでオン状態となり、窒化物半導体装置１００は、ドレイン端子１１とソース端子９との間でオン状態となる。以上の結果、窒化物半導体装置１００は、ゲート端子１０にソース端子９に対して正の電圧が印加されない状態ではオフ状態となり、正の電圧が印加されるとオン状態となり、ノーマリオフ形の動作をする。
窒化物半導体装置１００は、ノーマリオフ型の動作をするが、ＧａＮ−ＨＦＥＴ１０１とＳｉ−ＭＯＳＦＥＴとをカスコード接続しただけでは、ゲート端子１０とドレイン端子１１との間に直接寄生のｐ−ｎ接合が存在しないため、ゲート端子１０とドレイン端子１１間の寄生容量が小さい。しかしながら、本実施形態に係る窒化物半導体装置１００では、上述のように、ＧａＮ−ＨＦＥＴ１０１の裏面電極１がＳｉ−ＭＯＳＦＥＴ１０２のゲート電極７ａに電気的に接続される。すなわち、ＧａＮ−ＨＦＥＴ１０１のｐ形Ｓｉ基板２がＳｉ−ＭＯＳＦＥＴ１０２のゲート電極７ａに電気的に接続される。このため、図２に示したように、窒化物半導体装置１００は、ＧａＮ−ＨＦＥＴ１０１中のｐ−ｎ接合による寄生容量ＣＳを直接ゲート端子１０とドレイン端子１１との間に有するようになる。
この寄生容量ＣＳは、窒化物半導体装置１００のゲート・ドレイン間容量ＣＧＤとなる。外部ゲート抵抗により寄生容量ＣＳの充放電を制御することができるので、本実施形態に係る窒化物半導体装置１００では、スイッチングによるノイズの発生を抑制することができる。以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。
なお、ＡｌＧａＮバッファ層３とＧａＮチャネル層４をノンドープで形成することで、静電容量ＣＳの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子１１の電圧変化ｄＶ／ｄｔが電圧に依存せず一定となり、静電容量ＣＳは理想的なスナバ容量となる。以上により、ＡｌＧａＮバッファ層３とＧａＮチャネル層４とは、ノンドープで形成されることが望ましい。
（第２の実施形態）
第２の実施形態に係る窒化物半導体装置について図３を用いて説明する。図３は、本実施形態に係る窒化物半導体装置２００の要部等価回路である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係る窒化物半導体装置２００は、第１の実施形態に係る窒化物半導体装置１００と同様に、図１に示したＧａＮ−ＨＦＥＴ１０１を一部に備える。さらに、窒化物半導体装置２００は、第１の実施形態に係る窒化物半導体装置１００と同様に、図３に示したように、ＧａＮ−ＨＦＥＴ１０１をノーマリオフ型のＳｉ−ＭＯＳＦＥＴ１０２とカスコード接続させる。すなわち、本実施形態に係る窒化物半導体装置１００は、ＧａＮ−ＨＦＥＴ１０１、Ｓｉ−ＭＯＳＦＥＴ１０２、ソース端子９、ゲート端子１０、及びドレイン端子１１を備える。
ＧａＮ−ＨＦＥＴ１０１の裏面電極１が、Ｓｉ−ＭＯＳＦＥＴ１０２のソース電極６ａに電気的に接続される。この点で、本実施形態に係る窒化物半導体装置２００は、第１の実施形態に係る窒化物半導体装置１００と相異する。これにより、ＧａＮ−ＨＦＥＴ１０１中のｐ形Ｓｉ基板２が、裏面電極１を介してＳｉ−ＭＯＳＦＥＴ１０２のソース電極６ａに電気的に接続される。その結果、本実施形態に係る窒化物半導体装置２００のソース端子９とドレイン端子１１との間に、ＧａＮ−ＨＦＥＴ１０１の寄生容量ＣＳが設けられ、寄生容量ＣＳは窒化物半導体装置２００のソース・ドレイン間容量ＣＳＤとなる。
カスコード接続の場合、ＧａＮ−ＨＦＥＴ１０１のゲート・ソース間電圧は、Ｓｉ−ＭＯＳＦＥＴ１０２のソース・ドレイン間電圧に相当する。ドレイン端子１１の電圧変化が、ＧａＮ−ＨＦＥＴ１０１のソース・ドレイン間容量とＳｉ−ＭＯＳＦＥＴ１０２のソース・ドレイン間容量との直列接続により決まると、ドレイン端子１１の電圧に応じてＧａＮ−ＨＦＥＴ１０１のゲート・ソース間電圧も変化する。このため、寄生インダクタンスの影響により、ＧａＮ−ＨＦＥＴ１０１が発振しやすくなる。つまり、窒化物半導体装置２００において、スイッチングノイズが発生しやすくなる。
これに対して、図３に示す構造では、静電容量ＣＳにより、ドレイン端子１１の電圧変化が決まるようになる。この結果、Ｓｉ−ＭＯＳＦＥＴ１０２のソース・ドレイン間電圧と、これと同等のＧａＮ−ＨＦＥＴ１０１のゲート・ソース間電圧と、が安定する。このため、本実施形態に係る窒化物半導体装置２００は、スイッチングノイズの発生が抑制される。
以上、本発明の実施形態によっても、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。
（第３の実施形態）
第３の実施形態に係る窒化物半導体装置について図４を用いて説明する。図４は、本実施形態に係る窒化物半導体装置３００の要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係る窒化物半導体装置３００は、図４に示されたＧａＮ−ＨＦＥＴ３０１を備える。本実施形態に係る窒化物半導体装置３００では、ＧａＮ−ＨＦＥＴ３０１が、Ｓｉ−ＭＯＳＦＥＴとカスコード接続されないで単体で用いられる。また、ＧａＮ−ＨＦＥＴ３０１は、ゲート電極７が裏面電極１と電気的に接続されている。以上の点で、本実施形態に係る窒化物半導体装置３００は、第１の実施形態に係る窒化物半導体装置１００と相異し、本実施形態に係るＧａＮ−ＨＦＥＴ３０１は、第１の実施形態に係るＧａＮ−ＨＦＥＴ１０１と相異する。
本実施形態に係る窒化物半導体装置３００では、ＧａＮ−ＨＦＥＴ３０１のソース電極６、ゲート電極７、及びドレイン電極８は、それぞれ、図示しないソース端子、ゲート端子、及びドレイン端子に接続される。本実施形態に係るＧａＮ−ＨＦＥＴ３０１は、第１の実施形態に係るＧａＮ−ＨＦＥＴ１０１と同様にノーマリオン型の動作をする。
ゲート電極７が裏面電極１に電気的に接続されているので、本実施形態に係るＧａＮ−ＨＦＥＴ３０１は、ゲート電極７とドレイン電極８との間に、寄生容量ＣＳをゲート・ドレイン容量ＣＧＤとして有する。従って、本実施形態に係る窒化物半導体装置３００では、外部に接続されたゲート抵抗により寄生容量ＣＳの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。
また、ゲート電極７が裏面電極１に電気的に接続されているので、裏面電極１がゲート電極７に対してフィールドプレートとして機能する。この結果、電界がドレイン電極８とゲート電極７との間にだけ広がるのではなく、ドレイン電極８と裏面電極１との間にも広がる。電界がゲート電極７のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。
また、第１の実施形態と同様に、ＧａＮ−ＨＦＥＴ単体の場合でも、ＡｌＧａＮバッファ層３とＧａＮチャネル層４をノンドープで形成することで、静電容量ＣＳの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子１１の電圧変化ｄＶ／ｄｔが電圧に依存せず一定となり、静電容量ＣＳは理想的なスナバ容量となる。以上により、ＡｌＧａＮバッファ層３とＧａＮチャネル層４とは、ノンドープで形成されることが望ましい。
なお、本実施形態では、ＧａＮ−ＨＦＥＴ３０１は、Ｓｉ−ＭＯＳＦＥＴとカスコード接続されないで単体で用いられた場合で説明した。しかしながら、第１の実施形態と同様に、図２または図３に示したように、ＧａＮ−ＨＦＥＴ３０１は、Ｓｉ−ＭＯＳＦＥＴとカスコード接続して用いられ、擬似的にノーマリオフ型の窒化物半導体装置が提供されることも可能である。ただし、この場合は、ＧａＮ−ＨＦＥＴ３０１の裏面電極１は、図２または図３のように、Ｓｉ−ＭＯＳＦＥＴのゲート電極７ａまたはソース電極６ａに別途電気的に接続される必要がない。
（第４の実施形態）
第４の実施形態に係る窒化物半導体装置について図５を用いて説明する。図５は、本実施形態に係る窒化物半導体装置４００の要部模式断面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
本実施形態に係る窒化物半導体装置４００は、図５に示されたＧａＮ−ＨＦＥＴ４０１を備える。本実施形態に係る窒化物半導体装置４００では、第３の実施形態と同様、ＧａＮ−ＨＦＥＴ４０１が、Ｓｉ−ＭＯＳＦＥＴとカスコード接続されないで単体で用いられる。
しかしながら、本実施形態に係るＧａＮ−ＨＦＥＴ４０１は、ゲート電極７とＡｌＧａＮバリア層５との間に、ｐ−ＧａＮ層１２を備える。ｐ−ＧａＮ層１２は、ゲート電極７及びＡｌＧａＮバリア層５とそれぞれ電気的に接続される。この点で、本実施形態に係るＧａＮ−ＨＦＥＴ４０１は、第３の実施形態に係るＧａＮ−ＨＦＥＴ３０１と相異し、本実施形態に係る窒化物半導体装置４００は、第３の実施形態に係る窒化物半導体装置３００と相異する。
本実施形態に係るＧａＮ−ＨＦＥＴ４０１では、ｐ−ＧａＮ層１２とＡｌＧａＮバリア層５とのｐ−ｎ接合により、空乏層がＡｌＧａＮバリア層５中に広がる。この結果、ＡｌＧａＮバリア層５のｐ−ＧａＮ層１２直下の部分では、ピエゾ分極による電界が打ち消され、且つ、ｐ形ドーピングによるビルトインポテンシャルが発生する。これにより、ＡｌＧａＮバリア層５とＧａＮチャネル層７との界面に形成されていた二次元電子ガスが、ゲート電極７直下の部分において消失する。すなわち、ゲート電極にソース電極に対して正の電圧が印加されていない状態では、ソース電極６とドレイン電極８とを接続するチャネルがゲート電極７の直下で途絶えるので、本実施形態に係るＧａＮ−ＨＦＥＴ４０１は、ノーマリオフ型の動作をする。
なお、本実施形態では、ｐ−ＧａＮ層１２を用いて説明した。しかしながら、ｐ−ＧａＮ層に替えて、ｐ−ＡｌＧａＮ層やｐ−ＩｎＧａＮ層を用いても同様に、ＧａＮ−ＨＦＥＴ４０１はノーマリオフ型の動作をする。
本実施形態に係るＧａＮ−ＨＦＥＴ４０１は、第３の実施形態に係るＧａＮ−ＨＦＥＴ３０１と同様に、ゲート電極７が裏面電極１に電気的に接続されている。このため、本実施形態に係るＧａＮ−ＨＦＥＴ４０１は、ゲート電極７とドレイン電極８との間に、寄生容量ＣＳをゲート・ドレイン容量ＣＧＤとして有する。従って、本実施形態に係る窒化物半導体装置４００では、外部に接続されたゲート抵抗により寄生容量ＣＳの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。
また、ゲート電極７が裏面電極１に電気的に接続されているので、裏面電極１がゲート電極７に対してフィールドプレートとして機能する。この結果、電界がドレイン電極８とゲート電極７との間にだけ広がるのではなく、ドレイン電極７と裏面電極１との間にも広がる。電界がゲート電極７のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。
また、第１の実施形態と同様に、ＧａＮ−ＨＦＥＴ単体の場合でも、ＡｌＧａＮバッファ層３とＧａＮチャネル層４をノンドープで形成することで、静電容量ＣＳの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子１１の電圧変化ｄＶ／ｄｔが電圧に依存せず一定となり、静電容量ＣＳは理想的なスナバ容量となる。以上により、ＡｌＧａＮバッファ層３とＧａＮチャネル層４とは、ノンドープで形成されることが望ましい。
以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。
（第５の実施形態）
第５の実施形態に係る半導体装置について図６を用いて説明する。図６は、本実施形態に係る窒化物半導体装置５００の要部模式断面図である。なお、第４の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第４の実施形態との相異点について主に説明する。
本実施形態に係る窒化物半導体装置５００は、図６に示されたＧａＮ−ＨＦＥＴ５０１を備える。本実施形態に係る窒化物半導体装置５００では、第４の実施形態と同様、ＧａＮ−ＨＦＥＴ５０１が、Ｓｉ−ＭＯＳＦＥＴとカスコード接続されないで単体で用いられる。
しかしながら、本実施形態に係るＧａＮ−ＨＦＥＴ５０１は、ゲート電極７とＡｌＧａＮバリア層５との間に、ゲート絶縁膜１３を備える。さらに、ＧａＮ−ＨＦＥＴ５０１では、ＡｌＧａＮバリア層５は、ゲート電極７の直下の部分でゲート電極７が存在しない部分よりも積層方向（ＧａＮバリア層の第１の表面と垂直な方向）の厚さが薄くなるように形成される。言い換えると、ＡｌＧａＮバリア層５は、ＧａＮチャネル層とは反対側の表面からその内部に向かうリセスを有し、ゲート電極７は、ゲート絶縁膜１３を介してこのリセス内に形成される。ゲート電極７は、ゲート絶縁膜１３によりＡｌＧａＮバリア層５とは絶縁される。この点で、本実施形態に係るＧａＮ−ＨＦＥＴ５０１は、第４の実施形態に係るＧａＮ−ＨＦＥＴ４０１と相異し、本実施形態に係る窒化物半導体装置５００は、第４の実施形態に係る窒化物半導体装置４００と相異する。
本実施形態に係るＧａＮ−ＨＦＥＴ５０１では、ゲート電極７の直下でＡｌＧａＮバリア層５の厚さが、ゲート電極７が形成されていない部分よりも薄い。ＡｌＧａＮバリア層５の厚さが薄いほど、ＡｌＧａＮ／ＧａＮの格子不整合による歪み量が少ないので、ピエゾ分極が弱い。ＡｌＧａＮバリア層５のゲート電極７直下の部分の厚さ、ピエゾ分極による二次元電子ガスがほとんど形成なれない程度まで薄く形成される。このため、ゲート電極にソース電極に対して正の電圧が印加されていない状態では、ソース電極６とドレイン電極８とを接続するチャネルがゲート電極７の直下で途絶えるので、本実施形態に係るＧａＮ−ＨＦＥＴ５０１は、ノーマリオフ型の動作をする。
本実施形態に係るＧａＮ−ＨＦＥＴ５０１は、第４の実施形態に係るＧａＮ−ＨＦＥＴ４０１と同様に、ゲート電極７が裏面電極１に電気的に接続されている。このため、本実施形態に係るＧａＮ−ＨＦＥＴ５０１は、ゲート電極７とドレイン電極８との間に、寄生容量ＣＳをゲート・ドレイン容量ＣＧＤとして有する。従って、本実施形態に係る窒化物半導体装置５００では、外部に接続されたゲート抵抗により寄生容量ＣＳの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。
また、ゲート電極７が裏面電極１に電気的に接続されているので、裏面電極１がゲート電極７に対してフィールドプレートとして機能する。この結果、電界がドレイン電極８とゲート電極７との間にだけ広がるのではなく、ドレイン電極７と裏面電極１との間にも広がる。電界がゲート電極７のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。
また、第１の実施形態と同様に、ＧａＮ−ＨＦＥＴ単体の場合でも、ＡｌＧａＮバッファ層３とＧａＮチャネル層４をノンドープで形成することで、静電容量ＣＳの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子１１の電圧変化ｄＶ／ｄｔが電圧に依存せず一定となり、静電容量ＣＳは理想的なスナバ容量となる。以上により、ＡｌＧａＮバッファ層３とＧａＮチャネル層４とは、ノンドープで形成されることが望ましい。
以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。
（第６の実施形態）
第６の実施形態に係る半導体装置について図７を用いて説明する。図７は、本実施形態に係る窒化物半導体装置６００の要部模式断面図である。なお、第５の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第５の実施形態との相異点について主に説明する。
本実施形態に係る窒化物半導体装置６００は、図７に示されたＧａＮ−ＨＦＥＴ６０１を備える。本実施形態に係る窒化物半導体装置６００では、第５の実施形態と同様、ＧａＮ−ＨＦＥＴ６０１が、Ｓｉ−ＭＯＳＦＥＴとカスコード接続されないで単体で用いられる。
しかしながら、本実施形態に係るＧａＮ−ＨＦＥＴ６０１は、ゲート電極７とＡｌＧａＮバリア層５との間に、ゲート絶縁膜１３を備える。さらに、ＧａＮ−ＨＦＥＴ６０１では、ＡｌＧａＮバリア層５は、ゲート電極７の直下の部分で存在せず、ＧａＮチャネル層４に通じる開口部を備える。言い換えると、ＧａＮ−ＨＦＥＴ６０１は、ＡｌＧａＮバリア層５のＧａＮチャネル層４とは反対側の表面からＡｌＧａＮバリア層５を貫通しＧａＮチャネル層中に達するリセスを有し、ゲート電極７は、ゲート絶縁膜１３を介してこのリセス内に形成される。リセスの底部は、ＧａＮチャネル層４で形成される。ゲート電極７は、ゲート絶縁膜１３を介してＧａＮチャネル層４に対向して形成される。ゲート電極７は、ゲート絶縁膜１３によりＡｌＧａＮバリア層５及びＧａＮチャネル層４とは絶縁される。この点で、本実施形態に係るＧａＮ−ＨＦＥＴ６０１は、第５の実施形態に係るＧａＮ−ＨＦＥＴ５０１と相異し、本実施形態に係る窒化物半導体装置６００は、第５の実施形態に係る窒化物半導体装置５００と相異する。
本実施形態に係るＧａＮ−ＨＦＥＴ６０１では、ゲート電極７の直下でＡｌＧａＮバリア層５が存在しない。すなわちＡｌＧａＮ／ＧａＮのヘテロ界面が存在しない。このためゲート電極７直下のＧａＮチャネル層４とゲート絶縁膜１３との界面には、ＡｌＧａＮバリア層５のピエゾ分極による２次元電子ガスが形成されない。この結果、ゲート電極にソース電極に対して正の電圧が印加されていない状態では、ソース電極６とドレイン電極８とを接続するチャネルがゲート電極７の直下で途絶えるので、本実施形態に係るＧａＮ−ＨＦＥＴ６０１は、ノーマリオフ型の動作をする。
本実施形態に係るＧａＮ−ＨＦＥＴ６０１は、第５の実施形態に係るＧａＮ−ＨＦＥＴ５０１と同様に、ゲート電極７が裏面電極１に電気的に接続されている。このため、本実施形態に係るＧａＮ−ＨＦＥＴ６０１は、ゲート電極７とドレイン電極８との間に、寄生容量ＣＳをゲート・ドレイン容量ＣＧＤとして有する。従って、本実施形態に係る窒化物半導体装置６００では、外部に接続されたゲート抵抗により寄生容量ＣＳの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。
また、ゲート電極７が裏面電極１に電気的に接続されているので、裏面電極１がゲート電極７に対してフィールドプレートとして機能する。この結果、電界がドレイン電極８とゲート電極７との間にだけ広がるのではなく、ドレイン電極７と裏面電極１との間にも広がる。電界がゲート電極７のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。
また、第１の実施形態と同様に、ＧａＮ−ＨＦＥＴ単体の場合でも、ＡｌＧａＮバッファ層３とＧａＮチャネル層４をノンドープで形成することで、静電容量ＣＳの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子１１の電圧変化ｄＶ／ｄｔが電圧に依存せず一定となり、静電容量ＣＳは理想的なスナバ容量となる。以上により、ＡｌＧａＮバッファ層３とＧａＮチャネル層４とは、ノンドープで形成されることが望ましい。
以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。
以上、本発明の各実施形態をＡｌＧａＮをバリア層にＧａＮをチャネル層に用いた例で説明した。しかしながら、これに限定されることなく、ＧａＮをバリア層にＩｎＧａＮをチャネル層に用いた場合、ＡｌＮをバリア層にＡｌＧａＮをチャネル層に用いた場合、または、ＩｎＡｌＮをバリア層にＧａＮをチャネル層に用いた場合などにおいても、上記各実施形態は実施可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 裏面電極
２ ｐ形Ｓｉ基板
３ ＡｌＧａＮバッファ層
４ ＧａＮチャネル層
５ ＡｌＧａＮバリア層
６ ソース電極
７ ゲート電極
８ ドレイン電極
９ ソース端子
１０ ゲート端子
１１ ドレイン端子
１２ ｐ形ＧａＮ層
１３ ゲート絶縁膜
１４ リセス
１００、２００ 窒化物半導体装置
１０１、３０１、４０１、５０１、６０１ ＧａＮ−ＨＦＥＴ
１０２ Ｓｉ−ＭＯＳＦＥＴ

Claims (13)

  1. 第１の表面と、前記第１の表面とは反対側の第２の表面と、を有するノンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
    前記第１の表面に直接接合しノンドープまたはｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
    前記第１の半導体層の前記第２の表面側に設けられ前記第１の半導体層と電気的に接続された導電性基板と、
    前記第２の半導体層の前記第１の半導体層とは反対側の表面に電気的に接続されて設けられた第１の電極と、
    前記第２の半導体層の前記表面に電気的に接続されて設けられた第２の電極と、
    前記第１の電極と前記第２の電極との間の前記第２の半導体層の前記表面上に設けられた制御電極と、
    前記導電性基板の前記第１の半導体層とは反対側の表面に電気的に接続された裏面電極と、
    を備え、
    前記第１の電極は、Ｓｉにより形成されたＭＯＳＦＥＴのドレイン電極に電気的に接続され、
    前記制御電極は、前記ＭＯＳＦＥＴのソース電極に電気的に接続され、
    前記導電性基板は、ｐ形の導電形を有し、前記裏面電極を介して前記ＭＯＳＦＥＴの前記ゲート電極に電気的に接続され、
    さらに、
    前記第２の電極に電気的に接続された第１の端子と、
    前記ＭＯＳＦＥＴの前記ゲート電極に電気的に接続された第２の端子と、
    前記ＭＯＳＦＥＴの前記ソース電極に電気的に接続された第３の端子と、
    を備えたことを特徴とする窒化物半導体装置。
  2. 第１の表面と、前記第１の表面とは反対側の第２の表面と、を有するノンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
    前記第１の表面に直接接合しノンドープまたはｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
    前記第１の半導体層の前記第２の表面側に設けられ前記第１の半導体層と電気的に接続された導電性基板と、
    前記第２の半導体層の前記第１の半導体層とは反対側の表面に電気的に接続されて設けられた第１の電極と、
    前記第２の半導体層の前記表面に電気的に接続されて設けられた第２の電極と、
    前記第１の電極と前記第２の電極との間の前記第２の半導体層の前記表面上に設けられた制御電極と、
    を備え、
    前記第１の電極は、Ｓｉにより形成されたＭＯＳＦＥＴのドレイン電極に電気的に接続され、
    前記制御電極は、前記ＭＯＳＦＥＴのソース電極に電気的に接続され、
    前記導電性基板は、前記ＭＯＳＦＥＴのゲート電極に電気的に接続され、
    たことを特徴とする窒化物半導体装置。
  3. 前記導電性基板の前記第１の半導体層とは反対側の表面に電気的に接続された裏面電極をさらに備え、
    前記導電性基板は、前記裏面電極を介して前記ＭＯＳＦＥＴの前記ゲート電極に電気的に接続されていることを特徴とする請求項２記載の窒化物半導体装置。
  4. 第１の表面と、前記第１の表面とは反対側の第２の表面と、を有するノンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
    前記第１の表面に直接接合しノンドープまたはｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
    前記第１の半導体層の前記第２の表面側に設けられ前記第１の半導体層と電気的に接続された導電性基板と、
    前記第２の半導体層の前記第１の半導体層とは反対側の表面に電気的に接続されて設けられた第１の電極と、
    前記第２の半導体層の前記表面に電気的に接続されて設けられた第２の電極と、
    前記第１の電極と前記第２の電極との間の前記第２の半導体層の前記表面上に設けられた制御電極と、
    前記導電性基板の前記第１の半導体層とは反対側の表面に電気的に接続された裏面電極と、
    を備え、
    前記第１の電極は、Ｓｉにより形成されたＭＯＳＦＥＴのドレイン電極に電気的に接続され、
    前記制御電極は、前記ＭＯＳＦＥＴのソース電極に電気的に接続され、
    前記導電性基板は、ｐ形の導電形を有し、前記裏面電極を介して前記ＭＯＳＦＥＴの前記ソース電極に電気的に接続され、
    さらに、
    前記第２の電極に電気的に接続された第１の端子と、
    前記ＭＯＳＦＥＴの前記ゲート電極に電気的に接続された第２の端子と、
    前記ＭＯＳＦＥＴの前記ソース電極に電気的に接続された第３の端子と、
    を備えたことを特徴とする窒化物半導体装置。
  5. 第１の表面と、前記第１の表面とは反対側の第２の表面と、を有するノンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
    前記第１の表面に直接接合しノンドープまたはｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
    前記第１の半導体層の前記第２の表面側に設けられ前記第１の半導体層と電気的に接続された導電性基板と、
    前記第２の半導体層の前記第１の半導体層とは反対側の表面に電気的に接続されて設けられた第１の電極と、
    前記第２の半導体層の前記表面に電気的に接続されて設けられた第２の電極と、
    前記第１の電極と前記第２の電極との間の前記第２の半導体層の前記表面上に設けられた制御電極と、
    を備え、
    前記第１の電極は、Ｓｉにより形成されたＭＯＳＦＥＴのドレイン電極に電気的に接続され、
    前記制御電極は、前記ＭＯＳＦＥＴのソース電極に電気的に接続され、
    前記導電性基板は、前記ＭＯＳＦＥＴのソース電極に電気的に接続され、
    たことを特徴とする窒化物半導体装置。
  6. 前記導電性基板の前記第１の半導体層とは反対側の表面に電気的に接続された裏面電極をさらに備え、
    前記導電性基板は、前記裏面電極を介して前記ＭＯＳＦＥＴの前記ソース電極に電気的に接続されていることを特徴とする請求項５記載の窒化物半導体装置。
  7. 前記第２の電極に電気的に接続された第１の端子と、
    前記ＭＯＳＦＥＴの前記ゲート電極に電気的に接続された第２の端子と、
    前記ＭＯＳＦＥＴの前記ソース電極に電気的に接続された第３の端子と、
    をさらに備えたことを特徴とする請求項２または５記載の窒化物半導体装置。
  8. 前記導電性基板は、ｐ形の導電形を有することを特徴とする２、３、５〜７のいずれか１つに記載の窒化物半導体装置。
  9. 第１の表面と、前記第１の表面とは反対側の第２の表面と、を有するノンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
    前記第１の表面に直接接合しノンドープまたはｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
    前記第１の半導体層の前記第２の表面側に設けられ前記第１の半導体層と電気的に接続されたｐ形の導電性基板と、
    前記第２の半導体層の前記第１の半導体層とは反対側の表面に電気的に接続されて設けられた第１の電極と、
    前記第２の半導体層の前記表面に電気的に接続されて設けられた第２の電極と、
    前記第１の電極と前記第２の電極との間の前記第１の半導体層上に設けられた制御電極と、
    を備え、
    前記制御電極は、前記導電性基板に電気的に接続されていることを特徴とする窒化物半導体装置。
  10. 前記導電性基板の前記第１の半導体層とは反対側の表面に電気的に接続された裏面電極をさらに備え、
    前記導電性基板は、前記裏面電極を介して前記制御電極に電気的に接続されていることを特徴とする請求項９記載の半導体装置。
  11. 前記制御電極と前記第１の半導体層との間に前記第２の半導体層が存在し、
    前記制御電極と前記第２の半導体層との間に設けられた、ｐ形のＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）からなる第３の半導体層をさらに備えたことを特徴とする請求項９または１０に記載の窒化物半導体装置。
  12. 前記制御電極と前記第１の半導体層との間に前記第２の半導体層が存在し、
    前記第１の半導体層の前記第１の表面に垂直な方向において、前記第２の半導体層の前記制御電極下の部分の厚さは、前記部分以外の前記第２の半導体層の部分よりも薄いことを特徴とする請求項９または１０記載の窒化物半導体装置。
  13. 前記制御電極は、前記第２の半導体層を貫通し底部に前記第１の半導体層が露出したリセス内に、絶縁膜を介して設けられていることを特徴とする請求項９または１０記載の窒化物半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019009462A (ja) * 2018-09-13 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2021111676A (ja) * 2020-01-09 2021-08-02 株式会社東芝 半導体装置
JP2022533082A (ja) * 2019-05-30 2022-07-21 蘇州捷芯威半導体有限公司 半導体デバイス、その製造方法、及び半導体パッケージ構造

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766375B2 (en) 2011-03-21 2014-07-01 International Rectifier Corporation Composite semiconductor device with active oscillation prevention
US9859882B2 (en) 2011-03-21 2018-01-02 Infineon Technologies Americas Corp. High voltage composite semiconductor device with protection for a low voltage device
US9362905B2 (en) * 2011-03-21 2016-06-07 Infineon Technologies Americas Corp. Composite semiconductor device with turn-on prevention control
US9236376B2 (en) 2011-03-21 2016-01-12 Infineon Technologies Americas Corp. Power semiconductor device with oscillation prevention
US9438112B2 (en) * 2012-08-23 2016-09-06 Infineon Technologies Americas Corp. Power converter including integrated driver for depletion mode group III-V transistor
JP6237038B2 (ja) * 2013-09-20 2017-11-29 富士通株式会社 カスコードトランジスタ及びカスコードトランジスタの制御方法
CN104377241B (zh) * 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
KR101670172B1 (ko) * 2015-05-28 2016-10-28 삼성전기주식회사 정류 장치
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
JP6901880B2 (ja) * 2017-03-17 2021-07-14 株式会社東芝 窒化物半導体装置
EP3918636A4 (en) * 2019-01-28 2023-03-08 Wolfspeed, Inc. GROUP III NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS WITH BURIED P-TYPE LAYERS AND METHOD FOR MAKING THE SAME
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348869A (ja) * 1986-08-19 1988-03-01 Mitsubishi Electric Corp 半導体装置
JP2005085990A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 電力用半導体装置
JP2006351691A (ja) * 2005-06-14 2006-12-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2007208037A (ja) * 2006-02-02 2007-08-16 Sanken Electric Co Ltd 半導体素子
JP2007273640A (ja) * 2006-03-30 2007-10-18 Sanken Electric Co Ltd 半導体装置
JP2009054807A (ja) * 2007-08-27 2009-03-12 Sanken Electric Co Ltd ヘテロ接合型電界効果半導体装置
JP2009182107A (ja) * 2008-01-30 2009-08-13 Furukawa Electric Co Ltd:The 半導体装置
JP2011009504A (ja) * 2009-06-26 2011-01-13 Panasonic Corp 電力変換装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313093A (en) * 1991-10-29 1994-05-17 Rohm Co., Ltd. Compound semiconductor device
US5798540A (en) * 1997-04-29 1998-08-25 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with InAlAsSb/AlSb barrier
JP2001168111A (ja) 1999-12-07 2001-06-22 Nippon Telegr & Teleph Corp <Ntt> ＧａＮ電界効果トランジスタ
US8089097B2 (en) * 2002-12-27 2012-01-03 Momentive Performance Materials Inc. Homoepitaxial gallium-nitride-based electronic devices and method for producing same
JP4417677B2 (ja) 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
JP4947877B2 (ja) * 2003-11-05 2012-06-06 古河電気工業株式会社 高電子移動度トランジスタ
JP4579116B2 (ja) * 2004-09-24 2010-11-10 インターナショナル レクティフィアー コーポレイション パワー半導体デバイス
US8017978B2 (en) * 2006-03-10 2011-09-13 International Rectifier Corporation Hybrid semiconductor device
JP2007294769A (ja) 2006-04-26 2007-11-08 Toshiba Corp 窒化物半導体素子
JP5386785B2 (ja) 2007-03-26 2014-01-15 サンケン電気株式会社 半導体装置およびその製造方法
JP5554024B2 (ja) * 2009-07-03 2014-07-23 古河電気工業株式会社 窒化物系半導体電界効果トランジスタ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348869A (ja) * 1986-08-19 1988-03-01 Mitsubishi Electric Corp 半導体装置
JP2005085990A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 電力用半導体装置
JP2006351691A (ja) * 2005-06-14 2006-12-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2007208037A (ja) * 2006-02-02 2007-08-16 Sanken Electric Co Ltd 半導体素子
JP2007273640A (ja) * 2006-03-30 2007-10-18 Sanken Electric Co Ltd 半導体装置
JP2009054807A (ja) * 2007-08-27 2009-03-12 Sanken Electric Co Ltd ヘテロ接合型電界効果半導体装置
JP2009182107A (ja) * 2008-01-30 2009-08-13 Furukawa Electric Co Ltd:The 半導体装置
JP2011009504A (ja) * 2009-06-26 2011-01-13 Panasonic Corp 電力変換装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019009462A (ja) * 2018-09-13 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2022533082A (ja) * 2019-05-30 2022-07-21 蘇州捷芯威半導体有限公司 半導体デバイス、その製造方法、及び半導体パッケージ構造
JP7436514B2 (ja) 2019-05-30 2024-02-21 蘇州捷芯威半導体有限公司 半導体デバイス、その製造方法、及び半導体パッケージ構造
JP2021111676A (ja) * 2020-01-09 2021-08-02 株式会社東芝 半導体装置
JP7280206B2 (ja) 2020-01-09 2023-05-23 株式会社東芝 半導体装置

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