JP2012209590A - 電子部品搭載多層配線基板及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000011347 resin Substances 0.000 claims abstract description 151
- 229920005989 resin Polymers 0.000 claims abstract description 151
- 239000011162 core material Substances 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000004020 conductor Substances 0.000 claims abstract description 39
- 238000007789 sealing Methods 0.000 claims abstract description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 78
- 239000011889 copper foil Substances 0.000 claims description 66
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 12
- 238000010030 laminating Methods 0.000 claims description 5
- 239000002313 adhesive film Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 130
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 239000010949 copper Substances 0.000 description 14
- 238000007747 plating Methods 0.000 description 14
- 229910052802 copper Inorganic materials 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- 239000010931 gold Substances 0.000 description 11
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 10
- 229910052737 gold Inorganic materials 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- 229910052759 nickel Inorganic materials 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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Abstract
【解決手段】電子部品(34)と、電子部品を収容する第1の開口部(16、26)を有するコア材層(10)と、該コア材層の一方の面に積層され且つ前記第1の開口部より大きい第2の開口部(20)を有する樹脂層(18)と、前記コア材層の他方の面に積層され且つ前記電子部品を支持する支持層(30)と、前記第1の開口部の周囲で且つ第2の開口部の内側の前記コア材層の前記一方の面上に配置された複数の接続用導体部(14b)と、前記電子部品と該接続用導体部との間を電気的に接続するボンディングワイヤ(38)と、前記電子部品及び前記ボンディングワイヤを封止するべく前記第1及び第2の開口部内に充填された封止樹脂(40)と、により構成されることを特徴とする。
【選択図】図7
Description
また、本発明によると、電子部品と、該電子部品を収容する第1の開口部を有するコア材層と、該コア材層の一方の面に積層され且つ前記第1の開口部より大きい第2の開口部を有する樹脂層と、前記コア材層の他方の面に積層され且つ前記電子部品を支持する支持層と、前記第1の開口部の周囲で且つ第2の開口部の内側の前記コア材層の前記一方の面上に配置された複数の接続用導体部と、前記電子部品と該接続用導体部との間を電気的に接続するボンディングワイヤと、前記電子部品及び前記ボンディングワイヤを封止するべく前記第1及び第2の開口部内に充填された封止樹脂と、により構成される電子部品搭載多層配線基板が提供される。
12 スルーホール
14、14a 配線パターン(接続用導体部)
16、20、24 開口部
18、22 絶縁樹脂層
26 ニッケル・金めっき
30 銅箔(支持層)
34 電子部品
36 ダイアタッチフィルム
38 ボンディングワイヤ
40 封止樹脂
42、44 絶縁樹脂層
46、48 レジスト
50、60、62 表面実装部品
Claims (14)
- 電子部品と、該電子部品が収容された第1の開口部を有するコア材層と、該コア材層の一方の面に積層され且つ前記第1の開口部より大きい第2の開口部を有する樹脂層と、前記第1の開口部の周囲で且つ第2の開口部の内側の前記コア材層の前記一方の面上に配置された複数の接続用導体部と、前記電子部品と該接続用導体部との間を電気的に接続するボンディングワイヤと、前記電子部品及び前記ボンディングワイヤを封止するべく前記第1及び第2の開口部内に充填された封止樹脂と、該封止樹脂上に形成された配線パターンと、により構成され、
前記コア材層の他方の面に、前記第1の開口部と同じ大きさで且つ該第1の開口部と整合する第3の開口部を有する第2の樹脂層が積層配置され、前記電子部品は、第1及び第3の開口部にて形成される開口部内に収容され、
前記ボンディングワイヤは前記電子部品と該接続用導体部との間でループ状に形成され、該ループの最上端は、前記第2の開口部に内部に位置し、
前記第1の開口部が、コア材層を貫通して設けられ、
前記コア材層の両面の封止樹脂上に、配線パターンが形成されていることを特徴とする電子部品搭載多層配線基板。 - 前記電子部品は、積み重ねられた2つの半導体チップからなり、上側の半導体チップはその上面に形成された電極端子と前記接続用導体部との間がボンディングワイヤにより電気的に接続され、下側の半導体チップはその下側に形成された接続端子により、前記封止樹脂層に形成された接続用パッドとの間で接続されることを特徴とする請求項1に記載の電子部品搭載多層配線基板。
- 前記コア材層の両面の封止樹脂上に、絶縁層を介して配線パターンが形成されていることを特徴とする請求項1又は2に記載の電子部品搭載多層配線基板の製造方法。
- 電子部品と、該電子部品を収容する第1の開口部を有するコア材層と、該コア材層の一方の面に積層され且つ前記第1の開口部より大きい第2の開口部を有する樹脂層と、前記コア材層の他方の面に積層され且つ前記電子部品を支持する支持層と、前記第1の開口部の周囲で且つ第2の開口部の内側の前記コア材層の前記一方の面上に配置された複数の接続用導体部と、前記電子部品と該接続用導体部との間を電気的に接続するボンディングワイヤと、前記電子部品及び前記ボンディングワイヤを封止するべく前記第1及び第2の開口部内に充填された封止樹脂と、から成り、
前記コア材層と前記支持層との間には、前記第1の開口部と同じ大きさで且つ該第1の開口部と整合する第3の開口部を有する第2の樹脂層が積層配置され、前記電子部品は、第1及び第3の開口部にて形成される開口部内に収容され、
前記第1の開口部が、コア材層を貫通して設けられること、
前記ボンディングワイヤは前記電子部品と該接続用導体部との間でループ状に形成され、該ループの最上端は、前記第2の開口部に内部に位置すること、を特徴とする電子部品搭載多層配線基板。 - 前記電子部品は接着フィルムを介して前記支持層に接合されていることを特徴とする請求項4に記載の電子部品搭載多層配線基板。
- 前記電子部品を支持する支持層は銅箔からなることを特徴とする請求項4又は5に記載の電子部品搭載多層配線基板。
- 前記コア材層の両面の封止樹脂上に、配線パターンが形成されていることを特徴とする請求項4〜6のいずれか1項に記載の電子部品搭載多層配線基板。
- 前記コア材層の両面の封止樹脂上に、配線パターンが形成されていることを特徴とする請求項4〜7のいずれか1項に記載の電子部品搭載多層配線基板。
- 配線を形成すると共に第1の開口部を形成した板状のコア材を準備する工程と、
該コア材の一方の面に前記第1の開口部より大きい第2の開口部を有する樹脂層を積層し、前記第1の開口部の周囲で且つ該第2の開口部の内側の前記コア材の前記一方の面上に、前記配線の一部として形成された複数の接続用導体部を露出させる工程と、
前記コア材の他方の面に支持層を接着する工程と、
前記第1の開口部の内部で該支持層の面上に電子部品を搭載する工程と、
該電子部品と前記複数の接続用導体部との間をボンディングワイヤにより電気的に接続する工程と、
前記電子部品及び前記ボンディングワイヤを封止するべく前記第1及び第2の開口部の内部に樹脂を充填する工程と、を含む電子部品搭載多層配線基板の製造方法であって、
該コア材の一方の面に前記樹脂層を積層する際、該コア材の他方の面に、前記第1の開口部と同じ大きさの第3の開口部を有する第2の樹脂層を、該第3の開口部が前記第1の開口部と整合するように積層し、前記電子部品を前記支持層上に搭載する際、前記第1及び第3の開口部にて形成される開口部内に収容すること、
該電子部品と前記複数の接続用導体部との間をボンディングワイヤにより電気的に接続する工程において、該ボンディングワイヤのループの最上端が前記第2の開口部の上面より下方に位置するように、接続すること、
前記第1の開口部が、コア材層を貫通して設けられ、更に、
前記コア材層の両面の封止樹脂上に、配線パターンが形成されていることを特徴とする電子部品搭載多層配線基板の製造方法。 - 前記第1の開口部の内部で該支持層の面上に電子部品を搭載する工程において、前記電子部品を接着フィルムを介して前記支持層に接合することを特徴とする請求項9に記載の電子部品搭載多層配線基板の製造方法。
- 前記電子部品を支持する支持層として銅箔を用いることを特徴とする請求項9又は10に記載の電子部品搭載多層配線基板の製造方法。
- 前記電子部品を銅箔からなる支持層上に搭載し、前記第1及び第2の開口部の内部に樹脂を充填した後、該銅箔を除去し、該銅箔を除去した後、両面に絶縁樹脂層を形成することを特徴とする請求項9〜11のいずれか1項に記載の電子部品搭載多層配線基板の製造方法。
- 前記銅箔を除去するにあたって、電子部品を搭載した該銅箔の部分のみ該銅箔を残し、且つ両面に絶縁樹脂層を形成するにあたって、残された前記銅箔が部分的に露出されて放熱部を形成するように、前記絶縁樹脂層に開口部を形成することを特徴とする請求項12に記載の電子部品搭載多層配線基板の製造方法。
- 前記コア材層の両面の封止樹脂上に、配線パターンが形成されていることを特徴とする請求項9〜13のいずれか1項に記載の電子部品搭載多層配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012158823A JP5539453B2 (ja) | 2012-07-17 | 2012-07-17 | 電子部品搭載多層配線基板及びその製造方法 |
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---|---|---|---|
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---|---|---|---|
JP2006286300A Division JP5100081B2 (ja) | 2006-10-20 | 2006-10-20 | 電子部品搭載多層配線基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012209590A true JP2012209590A (ja) | 2012-10-25 |
JP5539453B2 JP5539453B2 (ja) | 2014-07-02 |
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---|---|---|---|
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---|---|
JP (1) | JP5539453B2 (ja) |
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