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JP2012178496A - 固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法 - Google Patents

固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法 Download PDF

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Abstract

【課題】装置の信頼性や、製品の歩留まりなどを向上させる。
【解決手段】パッド電極ＰＡＤのパッド面の上面に設けるパッド開口ＰＫの側部を囲うように第１パッド周辺ガードリングＰＧ１を設ける。ここでは、パッド開口ＰＫの側部において、パッド開口ＰＫと同じ深さまで設けられたトレンチＴＲＰの全体に、金属材料を一体で埋め込むことで、この第１パッド周辺ガードリングＰＧ１を形成する。これにより、パッド開口ＰＫから吸湿した水分が内部へ侵入することを、第１パッド周辺ガードリングＰＧ１が遮断する。
【選択図】図６

Description

本技術は、固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法に関する。
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサを含む。
固体撮像装置は、半導体基板の面に複数の画素が配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、画素トランジスタを含むように、画素が構成されている。画素トランジスタは、光電変換部で生成された信号電荷を読み出して、信号線へ電気信号として出力するように構成されている。
固体撮像装置は、一般に、半導体基板において回路や配線などが設けられた表面側から入射する光を、光電変換部が受光する。このような場合には、回路や配線などが入射する光を遮光または反射するために、感度を向上させることが困難な場合がある。このため、半導体基板において回路や配線などが設けられた表面とは反対側の裏面側から入射する光を、光電変換部が受光する「裏面照射型」が提案されている（たとえば、特許文献１〜３参照）。
また、上記の固体撮像装置のような半導体装置では、機能が異なる素子を積み重ねて両者を電気的に接続する「３次元実装」が提案されている。「３次元実装」では、各機能に対応する最適な回路を各半導体基板に形成するので、装置を高機能化することを容易に実現できる。たとえば、センサ素子と、そのセンサ素子から出力される信号を処理するロジック素子とを積層して、固体撮像装置が構成される。ここでは、パッド電極の表面が露出するように半導体基板を貫通させることでパッド開口を設け、そのパッド開口を介して、各素子の間を電気的に接続している（たとえば、特許文献４，５参照）。
上記のような半導体装置を製造する際には、半導体基板に複数の半導体装置を並べるように形成する。つまり、複数のチップを半導体ウエハに配列して設ける。その後、その各半導体装置の周囲に位置するスクライブラインに沿ってダイシングして、複数に分割する。ダイシング工程では、分割されたものに亀裂や剥がれ等のチッピングが発生し、製品の歩留まりが低下する場合がある。特に、ＳｉＯ２よりも比誘電率が低誘電率絶縁材料を用いて形成されたｌｏｗ−ｋ膜を、絶縁膜として用いた場合には、このような不具合の発生が顕在化する場合がある。一般に、ｌｏｗ−ｋ膜は、密着性および機械的強度が低いため、このような不具合が生じやすい。
チッピングの発生を防止するために、さまざまな方法が提案されている。
たとえば、チッピングの進行が素子の形成部分に達する前に止めるように、半導体装置（チップ）の周りを囲うようにトレンチを設けている（たとえば、特許文献６参照）。
この他に、多層配線層で発生したチッピングが素子の形成部分に達する前に止まるように、多層配線層の内部にガードリングを形成している。たとえば、絶縁層と金属配線とを交互に設けて多層配線層を形成する工程において、ガードリングを形成する部分についても、その配線を形成する金属材料を成膜することで、ガードリングを形成している。つまり、複数の金属膜を積層することで、ガードリングを形成している（たとえば、特許文献７参照）。
特開２００３−２７３３４３号公報 特開２００５−１５０４６３号公報 特開２００８−１８２１４２号公報 特開２００６−４９３６１号公報 特開２００７−１３０８９号公報 特開平０６−７７３１５号公報 特開２００５−１６７１９８号公報
しかしながら、上記の固体撮像装置などの半導体装置においては、装置の信頼性や、製品の歩留まりなどが十分でない場合がある。
したがって、本技術は、装置の信頼性や、製品の歩留まりなどを向上可能な固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法を提供する。
本技術の固体撮像装置，電子機器は、光電変換部を含む画素が複数設けられているセンサ素子と、前記センサ素子に対面して積層するように貼り合わされており、パッド電極が設けられているロジック素子とを具備しており、前記センサ素子と前記ロジック素子との積層体は、前記パッド電極において前記センサ素子に対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている。
電子機器。
本技術の半導体装置は、第１半導体チップと、前記第１半導体チップに対面して積層するように貼り合わされており、パッド電極が設けられている第２半導体チップとを具備しており、前記第１半導体チップと前記第２半導体チップとの積層体は、前記パッド電極において前記第１半導体チップに対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている。
本技術の固体撮像装置の製造方法は、光電変換部を含む画素が複数設けられているセンサ素子と、パッド電極が設けられているロジック素子とを対面して積層するように貼り合わせる工程と、前記センサ素子と前記ロジック素子との積層体において、前記パッド電極にて前記センサ素子に対面するパッド面の上面に設けるパッド開口の側部を囲うようにパッド周辺ガードリングを設ける工程とを有し、前記パッド周辺ガードリングを設ける工程においては、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで、前記パッド周辺ガードリングを形成する。
本技術では、パッド電極のパッド面の上面に設けるパッド開口の側部を囲うようにパッド周辺ガードリングを設ける。ここでは、パッド開口の側部において、少なくともパッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで、このパッド周辺ガードリングを形成する。パッド開口から吸湿した水分が内部へ侵入することを、パッド周辺ガードリングが遮断する。
本技術によれば、装置の信頼性や、製品の歩留まりなどを向上可能な固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法を提供することができる。
図１は、実施形態１にかかるカメラの構成を示す図である。 図２は、実施形態１にかかる固体撮像装置の全体構成を示す図である。 図３は、実施形態１にかかる固体撮像装置の全体構成を示す図である。 図４は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図５は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図６は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図７は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図８は、実施形態１にかかる固体撮像装置の製造方法を示す図である。 図９は、実施形態１にかかる固体撮像装置の製造方法を示す図である。 図１０は、実施形態１にかかる固体撮像装置の製造方法を示す図である。 図１１は、実施形態１にかかる固体撮像装置の製造方法を示す図である。 図１２は、実施形態１にかかる固体撮像装置の製造方法を示す図である。 図１３は、実施形態１にかかる固体撮像装置の製造方法を示す図である。 図１４は、実施形態１にかかる固体撮像装置について、作用・効果を示す図である。 図１５は、実施形態２において、固体撮像装置の要部を示す図である。 図１６は、実施形態２において、固体撮像装置の要部を示す図である。 図１７は、実施形態２において、固体撮像装置の要部を示す図である。
実施形態について、図面を参照して説明する。
なお、説明は、下記の順序で行う。
１．実施形態１（ホールリング有の場合）
２．実施形態２（ホールリング無の場合）
３．その他
＜１．実施形態１＞
［Ａ．装置構成］
（Ａ−１）カメラの要部構成
図１は、実施形態１にかかるカメラの構成を示す図である。
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理部４４とを有する。各部について、順次、説明する。
固体撮像装置１は、光学系４２を介して被写体像として入射する入射光Ｈを、撮像面ＰＳで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出し、電気信号として出力する。
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
制御部４３は、各種の制御信号を固体撮像装置１と信号処理部４４とに出力し、固体撮像装置１と信号処理部４４とを制御して駆動させる。
信号処理部４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、カラーデジタル画像を生成する。
（Ａ−２）固体撮像装置の全体構成
固体撮像装置１の全体構成について説明する。
図２，図３は、実施形態１にかかる固体撮像装置の全体構成を示す図である。
図２は、ブロック図を示し、図３は、断面図を示している。
図２に示すように、固体撮像装置１は、画素領域ＰＡが設けられている。
画素領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに並んで配置されている。つまり、画素Ｐがマトリクス状に並んでいる。この画素領域ＰＡは、図１に示した撮像面ＰＳに相当する。画素Ｐの詳細については、後述する。
この他に、固体撮像装置１は、図２に示すように、垂直駆動回路３と、カラム回路４と、水平駆動回路５と、外部出力回路７と、タイミングジェネレータ８とが、周辺回路として設けられている。
垂直駆動回路３は、図２に示すように、画素領域ＰＡにおいて水平方向ｘに並ぶ複数の画素Ｐの行ごとに電気的に接続されている。
カラム回路４は、図２に示すように、列単位で画素Ｐから出力される信号について信号処理を実施するように構成されている。ここでは、カラム回路４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
水平駆動回路５は、図２に示すように、カラム回路４に電気的に接続されている。水平駆動回路５は、たとえば、シフトレジスタを含み、カラム回路４で画素Ｐの列ごとに保持されている信号を、順次、外部出力回路７へ出力させる。
外部出力回路７は、図２に示すように、カラム回路４に電気的に接続されており、カラム回路４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路７ａとＡＤＣ回路７ｂとを含む。外部出力回路７においては、ＡＧＣ回路７ａが信号にゲインをかけた後に、ＡＤＣ回路７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
タイミングジェネレータ８は、図２に示すように、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７のそれぞれに電気的に接続されている。タイミングジェネレータ８は、各種パルス信号を生成し、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７に出力することで、各部について駆動制御を行う。
図３に示すように、固体撮像装置１は、センサ素子１００と、ロジック素子２００とを含む。
センサ素子１００と、ロジック素子２００とのそれぞれは、図３に示すように、対面しており、その対面した面で互いに接合されている。このように、固体撮像装置１は、「３次元積層構造」であって、センサ素子１００とロジック素子２００とが積み重なっている。そして、センサ素子１００とロジック素子２００とのそれぞれが、互いに電気的に接続されている。
固体撮像装置１において、センサ素子１００には、上述の図２で示した画素領域ＰＡが設けられている。また、センサ素子１００には、上述の図２で示した周辺回路の一部が設けられている。たとえば、上述の図２で示した垂直駆動回路３とタイミングジェネレータ８とが、画素領域ＰＡの周辺に設けられている。
固体撮像装置１において、ロジック素子２００には、上述の図２で示した周辺回路のうち、センサ素子１００に設けられなかった回路が設けられている。たとえば、上述の図２で示したカラム回路４と、水平駆動回路５と、外部出力回路７とが設けられている。
なお、センサ素子１００に周辺回路を設けず、ロジック素子２００に、図２で示した周辺回路の全てを設けるように、構成しても良い。その他、ロジック素子２００に代えて、配線基板を設けても良い。すなわち、機能が異なる複数の半導体チップを積み重ねて、固体撮像装置を構成しても良い。
（Ａ−３）固体撮像装置１の要部構成
固体撮像装置１の要部構成について説明する。
図４〜図７は、実施形態１にかかる固体撮像装置の要部構成を示す図である。
ここでは、図４は、上面図であり、センサ素子１００側の面を示している。
また、図５，図６は、断面図である。図５は、図４のＸ１−Ｘ２部分を示している。これに対して、図６は、図４のＸ３−Ｘ４部分を示している。
図７は、画素Ｐの回路構成を示している。
（Ａ−３−１）上面構成の概要
図４に示すように、固体撮像装置１は、チップ領域ＣＡと、スクライブ領域ＬＡとが、面（ｘｙ面）に設けられている。
チップ領域ＣＡは、図４に示すように、水平方向ｘと垂直方向ｙにおいて区画された矩形形状であって、上述した画素領域ＰＡ（図２参照）を含む。この他に、チップ領域ＣＡは、周辺領域ＳＡを含む。
チップ領域ＣＡにおいて、画素領域ＰＡは、図４に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに並んで配置されている。
チップ領域ＣＡにおいて、周辺領域ＳＡは、図４に示すように、画素領域ＰＡの周囲に位置している。
この周辺領域ＳＡにおいては、図４に示すように、パッド電極ＰＡＤと、パッド周辺ガードリングＰＧと、パッド周辺絶縁リングＰＺとが設けられている。
スクライブ領域ＬＡは、図４に示すように、チップ領域ＣＡの周りを囲うように位置している。ここでは、スクライブ領域ＬＡは、水平方向ｘと垂直方向ｙとのそれぞれに延在する部分を含み、チップ領域ＣＡの周りで矩形を描くように設けられている。
このスクライブ領域ＬＡには、図４に示すように、チップ周辺ガードリングＣＧとチップ周辺ホールリングＣＨとが設けられている。
詳細については後述するが、ダイシング前のウエハ（図示無し）には、チップ領域ＣＡが複数並んで設けられており、スクライブ領域ＬＡは、その複数のチップ領域ＣＡの間においてライン状に延在している。このスクライブ領域ＬＡでは、ブレードが当てられてダイシングが行われ、上述したチップ領域ＣＡを備える固体撮像装置１に分割される。
（Ａ−３−２）断面構成の概要
図５，図６に示すように、上記の固体撮像装置１は、センサ素子１００と、ロジック素子２００とを含み、それぞれが対面して貼り合わされている。
センサ素子１００は、図５，図６に示すように、半導体基板１０１を含む。半導体基板１０１は、たとえば、単結晶シリコンからなる。
図５，図６に示すように、センサ素子１００は、半導体基板１０１においてロジック素子２００に対面する側の表面（下面）には、配線層１１０と絶縁層１２０とが、順次、設けられている。配線層１１０と絶縁層１２０とのそれぞれは、半導体基板１０１の表面（下面）において、画素領域ＰＡ，周辺領域ＳＡ，スクライブ領域ＬＡの全体に渡って設けられている。
センサ素子１００において、半導体基板１０１の内部には、図５に示すように、画素領域ＰＡにフォトダイオード２１が設けられている。
センサ素子１００において、半導体基板１０１の裏面（上面）には、図５，図６に示すように、第１絶縁膜１０２と第２絶縁膜１０３とが順次設けられている。第１絶縁膜１０２と第２絶縁膜１０３とのそれぞれは、半導体基板１０１の裏面（上面）において、画素領域ＰＡ，周辺領域ＳＡ，スクライブ領域ＬＡの全体に渡って設けられている。また、半導体基板１０１の裏面（上面）において、画素領域ＰＡには、図５に示すように、カラーフィルタＣＦとオンチップレンズＯＣＬとが、第１絶縁膜１０２と第２絶縁膜１０３と介在して、順次、設けられている。この他に、半導体基板１０１の裏面（上面）において、周辺領域ＳＡ，スクライブ領域ＬＡには、図６に示すように、レンズ材層１０４が、第１絶縁膜１０２と第２絶縁膜１０３と介在して設けられている。
図示を省略しているが、センサ素子１００において、配線層１１０が設けられた下面側には、半導体回路素子（図示無し）が設けられている。具体的には、半導体回路素子（図示無し）は、画素領域ＰＡにおいては、図７に示す画素トランジスタＴｒを構成するように設けられている。また、周辺領域ＳＡにおいては、たとえば、図２に示した、垂直駆動回路３、タイミングジェネレータ８を構成するように、半導体回路素子（図示無し）が設けられている。
ロジック素子２００は、図５，図６に示すように、半導体基板２０１を含む。半導体基板２０１は、たとえば、単結晶シリコンからなる。ロジック素子２００は、半導体基板２０１が、センサ素子１００の半導体基板１０１に対面している。ロジック素子２００の半導体基板２０１は、支持基板として機能して、固体撮像装置１の全体の強度が確保される。
ロジック素子は、図５，図６に示すように、半導体基板２０１においてセンサ素子１００に対面する側の表面（上面）に、配線層２１０と絶縁層２２０とが、順次、設けられている。配線層２１０と絶縁層２２０とのそれぞれは、半導体基板２０１の表面（上面）において、画素領域ＰＡ，周辺領域ＳＡ，スクライブ領域ＬＡの全体に渡って設けられている。
図示を省略しているが、ロジック素子２００において、半導体基板２０１の表面（上面）側には、ＭＯＳトランジスタなどの半導体回路素子（図示無し）が設けられている。半導体回路素子（図示無し）は、たとえば、図２に示した、カラム回路４、水平駆動回路５、外部出力回路７を構成するように設けられている。
そして、固体撮像装置１は、図５，図６に示すように、センサ素子１００の絶縁層１２０と、ロジック素子２００の絶縁層２２０とが接合されており、これにより、センサ素子１００と、ロジック素子２００との両者が貼り合わされている。
固体撮像装置１は、図５に示すように、センサ素子１００の半導体基板１０１において、配線層１１０が設けられた表面（下面）側とは反対側の裏面（上面）から入射する入射光Ｈを、フォトダイオード２１が受光するように構成されている。
つまり、固体撮像装置１は、「裏面照射型ＣＭＯＳイメージセンサ」である。
また、固体撮像装置１は、図６に示すように、周辺領域ＳＡにおいては、図４に示した、パッド電極ＰＡＤ、パッド周辺ガードリングＰＧ、パッド周辺絶縁リングＰＺが設けられている。
そして、図６に示すように、スクライブ領域ＬＡには、図４に示した、チップ周辺ガードリングＣＧとチップ周辺ホールリングＣＨとが設けられている。
（Ａ−３−３）各部の詳細構成
固体撮像装置１を構成する各部の詳細について、順次、説明する。
（ａ）フォトダイオード２１について
フォトダイオード２１は、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。フォトダイオード２１は、センサ素子１００において、たとえば、厚みが１〜３０μｍに薄膜化された半導体基板１０１に設けられている。
フォトダイオード２１は、被写体像として入射する入射光Ｈを受光して光電変換することによって、信号電荷を生成し蓄積するように形成されている。
ここでは、図５に示すように、半導体基板１０１の裏面（上面）側であって、フォトダイオード２１の上方には、カラーフィルタＣＦ，マイクロレンズＭＬが設けられている。このため、フォトダイオード２１は、これらの各部を順次介して入射した入射光Ｈを、受光面ＪＳで受光して光電変換が行われる。
フォトダイオード２１は、たとえば、ｎ型電荷蓄積領域（図示なし）を含み、そのｎ型電荷蓄積領域（図示なし）が、半導体基板１０１のｐ型半導体領域（図示なし）に設けられている。そして、そのｎ型電荷蓄積領域において、半導体基板１０１の表面側には、不純物濃度が高いｐ型半導体領域（図示なし）が、正孔蓄積層として設けられている。つまり、フォトダイオード２１は、ＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）構造で形成されている。
図７に示すように、各フォトダイオード２１は、アノードが接地されており、蓄積した信号電荷（ここでは、電子）が、画素トランジスタＴｒによって読み出され、電気信号として垂直信号線２７へ出力されるように構成されている。
（ｂ）画素トランジスタＴｒについて
画素トランジスタＴｒは、上述したように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。画素トランジスタＴｒは、図７に示すように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、各画素Ｐにおいて、フォトダイオード２１から信号電荷を電気信号として出力する。
上述したように、図５では、画素トランジスタＴｒについて図示を省略しているが、画素トランジスタＴｒは、半導体基板１０１の表面（下面）に設けられている。具体的には、画素トランジスタＴｒを構成する各トランジスタ２２〜２５は、たとえば、半導体基板１０１において画素Ｐの間を分離する領域に、活性化領域（図示なし）が形成されており、各ゲートがｎ型不純物を含むポリシリコンを用いて形成されている。
画素トランジスタＴｒにおいて、転送トランジスタ２２は、図７に示すように、フォトダイオード２１で生成された信号電荷を、フローティング・ディフュージョンＦＤに転送するように構成されている。具体的には、転送トランジスタ２２は、フォトダイオード２１のカソードと、フローティング・ディフュージョンＦＤとの間に設けられている。そして、転送トランジスタ２２は、ゲートに転送線２６が電気的に接続されている。転送トランジスタ２２では、転送線２６からゲートに送信される転送信号ＴＧに基づいて、フォトダイオード２１において蓄積された信号電荷を、フローティング・ディフュージョンＦＤに転送する。
画素トランジスタＴｒにおいて、増幅トランジスタ２３は、図７に示すように、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ２３は、ゲートが、フローティング・ディフュージョンＦＤに電気的に接続されている。また、増幅トランジスタ２３は、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースが選択トランジスタ２４に電気的に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源Ｉから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号が増幅される。
画素トランジスタＴｒにおいて、選択トランジスタ２４は、図７に示すように、選択信号に基づいて、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。具体的には、選択トランジスタ２４は、選択信号が供給されるアドレス線２８にゲートが接続されている。そして、選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。
画素トランジスタＴｒにおいて、リセットトランジスタ２５は、図７に示すように、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ２５は、リセット信号が供給されるリセット線２９にゲートが電気的に接続されている。また、リセットトランジスタ２５は、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースがフローティング・ディフュージョンＦＤに電気的に接続されている。そして、リセットトランジスタ２５は、リセット線２９から送信されたリセット信号に基づいて、フローティング・ディフュージョンＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電圧にリセットする。
各トランジスタ２２，２４，２５の各ゲートは、水平方向ｘに並ぶ複数の画素Ｐからなる行単位で接続されており、その行単位にて並ぶ複数の画素について同時に駆動される。具体的には、上述した垂直駆動回路（図示なし）によって供給される選択信号によって、水平ライン（画素行）単位で垂直な方向に順次選択される。そして、タイミングジェネレータ（図示なし）から出力される各種タイミング信号によって各画素Ｐのトランジスタが制御される。これにより、各画素Ｐにおける出力信号が垂直信号線２７を通して画素Ｐの列毎にカラム回路（図示なし）に読み出される。そして、カラム回路で保持された信号が、水平駆動回路（図示なし）によって選択されて、外部出力回路（図示なし）へ順次出力される。
（ｃ）カラーフィルタＣＦについて
カラーフィルタＣＦは、図５に示すように、画素領域ＰＡにおいて、半導体基板１０１の裏面（上面）側に設けられている。
ここでは、半導体基板１０１の裏面（上面）には、第１絶縁膜１０２と第２絶縁膜１０３とが設けられている。
第１絶縁膜１０２は、反射防止膜として機能するように、たとえば、ＳｉＮなどの絶縁材料を用いて形成されている。
また、第２絶縁膜１０３は、銅拡散防止膜として機能するように、たとえば、ＳｉＣなどの低誘電率な絶縁材料を用いて形成されている。
そして、この第２絶縁膜１０３の上面に、カラーフィルタＣＦが形成されている。
カラーフィルタＣＦは、半導体基板１０１の裏面（上面）側からオンチップレンズＯＣＬを介して入射する入射光Ｈが着色されて透過するように形成されている。たとえば、カラーフィルタＣＦは、入射光Ｈとして入射する可視光線のうち、所定の波長領域の光が選択的に透過するように形成されている。
カラーフィルタＣＦは、たとえば、赤色フィルタ層（図示なし）、緑色フィルタ層（図示なし）、青色フィルタ層（図示なし）を含み、ベイヤー配列で、その３原色の各フィルタ層が、各画素Ｐに対応するように配置されている。
たとえば、カラーフィルタＣＦは、着色顔料とフォトレジスト樹脂とを含む塗布液を、スピンコート法などのコーティング方法によって塗布して塗膜を形成後、リソグラフィ技術によって、その塗膜をパターン加工して形成される。
（ｄ）オンチップレンズＯＣＬ，レンズ材層１０４について
オンチップレンズＯＣＬは、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。
オンチップレンズＯＣＬは、半導体基板１０１の裏面（上面）側において、カラーフィルタＣＦの上面に設けられている。
オンチップレンズＯＣＬは、半導体基板１０１の裏面（上面）から上方に凸状に突き出た凸レンズであり、半導体基板１０１の裏面（上面）側から入射する入射光Ｈをフォトダイオード２１へ集光する。
詳細については後述するが、オンチップレンズＯＣＬは、カラーフィルタＣＦを介して第２絶縁膜１０３の上面に成膜されたレンズ材層１０４（図６参照）を加工することで形成されている。
たとえば、第２絶縁膜１０３の上面に有機樹脂材料を成膜することで、レンズ材層１０４を設ける。そして、レンズ材層１０４上にフォトレジスト膜（図示無し）を設けた後に、そのフォトレジスト膜（図示無し）をレンズ形状にパターン加工する。そして、そのレンズ形状のレジストパターン（図示無し）をマスクとして、そのレンズ材層１０４についてエッチバック処理を実施する。このようにして、オンチップレンズＯＣＬが形成される。なお、上記以外に、レンズ材層１０４をパターン加工後、リフロー処理することで、オンチップレンズＯＣＬを形成しても良い。
レンズ材層１０４は、図６に示すように、周辺領域ＳＡおよびスクライブ領域ＬＡにおいては、オンチップレンズＯＣＬに加工されずに、第２絶縁膜１０３の上面を被覆するように設けられている。
図６に示すように、周辺領域ＳＡでは、レンズ材層１０４は、半導体基板１０１の上面においてパッド周辺ガードリングＰＧが設けられた部分を、第２絶縁膜１０３を介して被覆するように設けられている。また、レンズ材層１０４は、パッド周辺絶縁リングＰＺが設けられた部分を、第２絶縁膜１０３を介して被覆するように設けられている。そして、レンズ材層１０４は、パッド電極ＰＡＤが設けられた部分に、パッド開口ＰＫが形成されている。
図６に示すように、スクライブ領域ＬＡにおいては、レンズ材層１０４は、周辺領域ＳＡに近い部分に設けられ、周辺領域ＳＡから遠い部分には、設けられていない。
具体的には、レンズ材層１０４は、スクライブ領域ＬＡにおいて周辺領域ＳＡに近い部分であって、半導体基板１０１の上面においてチップ周辺ガードリングＣＧが設けられた部分を、第２絶縁膜１０３を介して被覆するように設けられている。しかし、レンズ材層１０４は、スクライブ領域ＬＡにおいて周辺領域ＳＡから遠い部分であって、ダイシングが行われて切断される部分に近い部分には、設けられていない。
（ｅ）センサ素子１００の配線層１１０，絶縁層１２０について
センサ素子１００において、配線層１１０は、図５，図６に示すように、半導体基板１０１のうち、カラーフィルタＣＦ、マイクロレンズＭＬなどの各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。つまり、センサ素子１００において、配線層１１０は、半導体基板１０１のうち、ロジック素子２００に対面する側の面（下面）に設けられている。
配線層１１０は、図５に示すように、配線１１０Ｈと絶縁層１１０Ｚとを含み、絶縁層１１０Ｚ内において、配線１１０Ｈが設けられている。配線層１１０は、いわゆる多層配線層であり、絶縁層１１０Ｚを構成する層間絶縁膜と配線１１０Ｈとが、交互に、複数回、積層されて形成されている。
たとえば、シリコン酸化物などの絶縁材料を用いて、絶縁層１１０Ｚが形成されている。また、アルミニウムなどの導電性の金属材料を用いて、配線１１０Ｈが形成されている。
配線層１１０において、配線１１０Ｈは、図７で示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの各配線として機能するように、複数が積層して形成されている。
そして、図５，図６に示すように、配線層１１０において半導体基板１０１側とは反対側の表面（下面）には、絶縁層１２０が設けられている。
たとえば、絶縁層１２０は、シリコン酸化物などの絶縁材料を用いて、絶縁層１１０Ｚが形成されている。
（ｆ）ロジック素子２００の配線層２１０，絶縁層２２０について
ロジック素子２００において、配線層２１０は、図５，図６に示すように、半導体基板２０１のうち、センサ素子１００に対面する側の面（上面）に設けられている。
配線層２１０は、図５に示すように、配線２１０Ｈと絶縁層２１０Ｚとを含み、絶縁層２１０Ｚ内において、配線２１０Ｈが設けられている。配線層２１０は、いわゆる多層配線層であり、絶縁層２１０Ｚを構成する層間絶縁膜と配線２１０Ｈとが、交互に、複数回、積層されて形成されている。
たとえば、シリコン酸化物などの絶縁材料を用いて、絶縁層２１０Ｚが形成されている。また、アルミニウムなどの導電性の金属材料を用いて、配線２１０Ｈが形成されている。
配線層２１０において、配線２１０Ｈは、ロジック素子２００の半導体基板２０１に設けられた半導体回路素子（図示無し）に電気的に接続する配線として機能するように、複数が積層して形成されている。
そして、図５，図６に示すように、配線層２１０において半導体基板２０１側とは反対側の表面（上面）には、絶縁層２２０が設けられている。
たとえば、絶縁層２２０は、シリコン酸化物などの絶縁材料を用いて、絶縁層１１０Ｚが形成されている。
（ｇ）パッド電極ＰＡＤについて
パッド電極ＰＡＤは、図４，図６に示すように、周辺領域ＳＡに設けられている。
ここでは、図４に示すように、パッド電極ＰＡＤは、複数が、画素領域ＰＡの右側端部に設けられている。
また、図６に示すように、パッド電極ＰＡＤは、ロジック素子２００の配線層２１０の内部に設けられている。
具体的には、パッド電極ＰＡＤは、配線層２１０を構成する絶縁層２１０Ｚ内に設けられている。パッド電極ＰＡＤは、たとえば、配線層２１０を構成する他の配線２１０Ｈと同様に、アルミニウムなどの導電性の金属材料を用いて形成されている。
パッド電極ＰＡＤは、他の配線２１０Ｈと電気的に接続されており、ロジック素子２００に設けた半導体回路素子（図示無し）と、その外部に設けた素子（図示無し）との間が電気的に接続される。たとえば、パッド電極ＰＡＤは、センサ素子１００の配線層１１０内に設けられた他のパッド電極（図示無し）と電気的に接続される。また、パッド電極ＰＡＤは、ボンディングワイヤ（図示無し）を用いて、センサ素子１００以外に設けられた外部素子（図示無し）に電気的に接続される。
図６に示すように、パッド電極ＰＡＤは、上方にパッド開口ＰＫが形成されており、パッド電極ＰＡＤの上面が露出している。
ここでは、パッド開口ＰＫは、パッド電極ＰＡＤの上面からレンズ材層１０４の上面までの間を貫通するように設けられている。
具体的には、パッド開口ＰＫは、第１パッド開口ＰＫ１と第２パッド開口ＰＫ２とを含み、第１パッド開口ＰＫ１と第２パッド開口ＰＫ２とが深さ方向ｚにおいて積み重なるように設けられている。
第１パッド開口ＰＫ１は、図６に示すように、センサ素子１００の配線層１１０の上面から、レンズ材層１０４の上面までの間を貫通するように設けられている。すなわち、第１パッド開口ＰＫ１は、センサ素子１００の半導体基板１０１と第１絶縁膜１０２と第２絶縁膜１０３とレンズ材層１０４とのそれぞれを貫通するように形成されている。
第２パッド開口ＰＫ２は、図６に示すように、パッド電極ＰＡＤの上面から、センサ素子１００の配線層１１０の上面までの間を貫通するように設けられている。すなわち、第２パッド開口ＰＫ２は、センサ素子１００の配線層１１０と絶縁層１２０との両者を貫通するように形成されている。また、第２パッド開口ＰＫ２は、ロジック素子２００の絶縁層２２０と共に、配線層２１０においてパッド電極ＰＡＤが設けられた部分の上方が貫通するように形成されている。
（ｈ）パッド周辺ガードリングＰＧについて
パッド周辺ガードリングＰＧは、図４，図６に示すように、周辺領域ＳＡに設けられている。
ここでは、図４に示すように、パッド周辺ガードリングＰＧは、パッド電極ＰＡＤの周りを矩形状に囲うように設けられている。
図６に示すように、パッド周辺ガードリングＰＧは、ロジック素子２００の半導体基板２０１の表面（上面）から、センサ素子１００の第１絶縁膜１０２の上面までの間に設けられている。
パッド周辺ガードリングＰＧは、図６に示すように、第１パッド周辺ガードリングＰＧ１と第２パッド周辺ガードリングＰＧ２とを含む。第１パッド周辺ガードリングＰＧ１と第２パッド周辺ガードリングＰＧ２とのそれぞれは、深さ方向ｚにおいて、積み重なるように設けられている。
パッド周辺ガードリングＰＧのうち、第１パッド周辺ガードリングＰＧ１は、図６に示すように、パッド開口ＰＫの側部に位置するように設けられている。また、第１パッド周辺ガードリングＰＧ１は、深さ方向ｚにおいて幅が上方から下方へ向かうに伴って狭くなるように形成されている。
図６に示すように、第１パッド周辺ガードリングＰＧ１は、センサ素子１００の第１絶縁膜１０２の上面から第２パッド周辺ガードリングＰＧ２の上面までの間に形成されたたトレンチＴＲＰに形成されている。具体的には、第１パッド周辺ガードリングＰＧ１は、センサ素子１００の半導体基板１０１と第１絶縁膜１０２と配線層１１０と絶縁層１２０とのそれぞれを貫通するように形成されている。また、第１パッド周辺ガードリングＰＧ１は、ロジック素子２００の絶縁層２２０と共に、配線層２１０において第２パッド周辺ガードリングＰＧ２が設けられた部分の上方が貫通するように形成されている。このように、第１パッド周辺ガードリングＰＧ１は、ＴＣＶ（Ｔｈｒｏｕｇｈ Ｃｈｉｐ Ｖｉａ）としてセンサ素子１００を貫通するトレンチＴＲＰに設けられている。
パッド周辺ガードリングＰＧのうち、第２パッド周辺ガードリングＰＧ２は、図６に示すように、パッド電極ＰＡＤの側部に位置するように設けられている。
図６に示すように、第２パッド周辺ガードリングＰＧ２は、配線層２１０の内部に設けられている。
第１パッド周辺ガードリングＰＧ１と第２パッド周辺ガードリングＰＧ２とのそれぞれは、パッド開口ＰＫ内の側面から吸湿された水分が、チップ領域ＣＡ（画素領域ＰＡ，周辺領域ＳＡ）へ浸入することをガードするように形成されている。つまり、第１パッド周辺ガードリングＰＧ１と第２パッド周辺ガードリングＰＧ２とのそれぞれは、パッド開口ＰＫとの間に位置する部分よりも、湿気が透過しにくい材料で形成されている。
たとえば、第１パッド周辺ガードリングＰＧ１は、銅などの金属材料を用いて形成されている。第１パッド周辺ガードリングＰＧ１は、図６に示すように、トレンチＴＲＰの全体に金属材料を一体で埋め込むことで形成されている。
また、第２パッド周辺ガードリングＰＧ２は、たとえば、配線層２１０を構成する配線２１０Ｈと同様に、アルミニウムなどの導電性の金属材料からなる金属導電膜を積層することで形成されている。また、第２パッド周辺ガードリングＰＧ２は、その積層する複数の金属導電膜の間が連結する金属層が設けられている。
（ｉ）パッド周辺絶縁リングＰＺについて
パッド周辺絶縁リングＰＺは、図４，図６に示すように、周辺領域ＳＡに設けられている。
ここでは、図４に示すように、パッド周辺絶縁リングＰＺは、パッド周辺ガードリングＰＧを介して、パッド電極ＰＡＤの周りを矩形状に囲うように設けられている。
また、図６に示すように、パッド周辺絶縁リングＰＺは、センサ素子１００の半導体基板１０１において裏面（上面）から表面（下面）の間を貫通するように設けられている。
パッド周辺絶縁リングＰＺは、絶縁材料を用いて形成されている。そして、パッド周辺絶縁リングＰＺは、たとえば、製造時に位置合わせマークとして用いられる。
（ｊ）チップ周辺ホールリングＣＨについて
チップ周辺ホールリングＣＨは、図４，図６に示すように、スクライブ領域ＬＡに設けられている。
ここでは、図４に示すように、チップ周辺ホールリングＣＨは、スクライブ領域ＬＡにおいて、ダイシングで切断される端部よりもチップ領域ＣＡの側の内側部分に設けられている。チップ周辺ホールリングＣＨは、チップ領域ＣＡの周りを矩形状に囲うように設けられている。
図６に示すように、チップ周辺ホールリングＣＨは、エアギャップであり、ロジック素子２００の配線層２１０の上側部分から、センサ素子１００の第２絶縁膜１０３の上面までの間を開口させることで形成されている。すなわち、チップ周辺ホールリングＣＨは、センサ素子１００の半導体基板１０１と第１絶縁膜１０２と第２絶縁膜１０３と配線層１１０と絶縁層１２０とのそれぞれを貫通するように形成されている。また、チップ周辺ホールリングＣＨは、ロジック素子２００の絶縁層２２０を貫通すると共に、配線層２１０の上方に溝を設けることで形成されている。
チップ周辺ホールリングＣＨは、図６に示すように、深さ方向ｚで同じ幅になるように形成されている。詳細については後述するが、チップ周辺ホールリングＣＨは、スクライブ領域ＬＡでダイシングの際に生ずるチッピングが、チップ領域ＣＡまで達することを防止するために設けられている。
（ｋ）チップ周辺ガードリングＣＧについて
チップ周辺ガードリングＣＧは、図４，図６に示すように、スクライブ領域ＬＡに設けられている。
ここでは、図４に示すように、チップ周辺ガードリングＣＧは、スクライブ領域ＬＡにおいて、ダイシングで切断される端部よりもチップ領域ＣＡの側の内側部分に設けられている。チップ周辺ガードリングＣＧは、チップ領域ＣＡの周りを矩形状に囲うように設けられている。
チップ周辺ガードリングＣＧは、図６に示すように、第１チップ周辺ガードリングＣＧ１と第２チップ周辺ガードリングＣＧ２とを含む。第１チップ周辺ガードリングＣＧ１と第２チップ周辺ガードリングＣＧ２とのそれぞれは、深さ方向ｚにおいて、積み重なるように設けられている。第１チップ周辺ガードリングＣＧ１と第２チップ周辺ガードリングＣＧ２とのそれぞれは、チップ周辺ホールリングＣＨよりもチップ領域ＣＡに近い位置に設けられている。
チップ周辺ガードリングＣＧのうち、第１チップ周辺ガードリングＣＧ１は、図６に示すように、チップ周辺ホールリングＣＨの側部に位置するように設けられている。第１チップ周辺ガードリングＣＧ１は、深さ方向ｚにおいて幅が上方から下方へ向かうに伴って狭くなるように形成されている。
図６に示すように、第１チップ周辺ガードリングＣＧ１は、センサ素子１００の第１絶縁膜１０２の上面から第２パッド周辺ガードリングＰＧ２の上面までの間に形成されたトレンチＴＲＣに形成されている。具体的には、第１チップ周辺ガードリングＣＧ１は、センサ素子１００の半導体基板１０１と第１絶縁膜１０２と配線層１１０と絶縁層１２０とのそれぞれを貫通するように形成されている。また、第１チップ周辺ガードリングＣＧ１は、ロジック素子２００の絶縁層２２０と共に、配線層２１０において第２チップ周辺ガードリングＣＧ２が設けられた部分の上方が貫通するように形成されている。このように、第１チップ周辺ガードリングＣＧ１は、第１パッド周辺ガードリングＰＧ１と同様に、ＴＣＶとしてセンサ素子１００を貫通するトレンチＴＲＣに設けられている。
第１チップ周辺ガードリングＣＧ１は、チップ周辺ホールリングＣＨ内の側面から吸湿された水分が、チップ領域ＣＡ（画素領域ＰＡ，周辺領域ＳＡ）へ浸入することをガードするように形成されている。ここでは、第１チップ周辺ガードリングＣＧ１は、チップ周辺ホールリングＣＨとの間に位置する部分よりも、湿気が透過しにくい材料で形成されている。これと共に、第１チップ周辺ガードリングＣＧ１は、スクライブ領域ＬＡにおいてダイシングの際に生ずるチッピングが、側面からチップ領域ＣＡまで達することを防止するように設けられている。ここでは、第１チップ周辺ガードリングＣＧ１は、チップ周辺ホールリングＣＨとの間に位置する部分に対して、硬度，剛性率などの性質が異なる材料であり、たとえば、機械的強度が大きな材料で形成されている。
たとえば、第１チップ周辺ガードリングＣＧ１は、第１パッド周辺ガードリングＰＧ１と同様に、銅などの金属材料を用いて形成されている。第１チップ周辺ガードリングＣＧ１は、図６に示すように、トレンチＴＲＰの全体に金属材料を一体で埋め込むことで形成されている。
チップ周辺ガードリングＣＧのうち、第２チップ周辺ガードリングＣＧ２は、図６に示すように、第２パッド周辺ガードリングＰＧ２と同様に、ロジック素子２００の配線層２１０の内部に設けられている。第２チップ周辺ガードリングＣＧ２は、配線層２１０を構成する絶縁層２１０Ｚの内部において、複数の金属導電膜を連結させて積層することで形成されている。
チップ周辺ガードリングＣＧは、図６に示すように、第３チップ周辺ガードリングＣＧ３を更に含む。
チップ周辺ガードリングＣＧのうち、第３チップ周辺ガードリングＣＧ３は、図４では図示を省略しているが、チップ周辺ホールリングＣＨと同様な位置に設けられている。つまり、第３チップ周辺ガードリングＣＧ３は、チップ周辺ホールリングＣＨと同様に、スクライブ領域ＬＡにおいて、ダイシングで切断される端部よりもチップ領域ＣＡの側の内側部分に設けられている。第３チップ周辺ガードリングＣＧ３は、チップ周辺ホールリングＣＨと同様に、チップ領域ＣＡの周りを矩形状に囲うように設けられている。第３チップ周辺ガードリングＣＧ３は、第２チップ周辺ガードリングＣＧ２よりもチップ領域ＣＡの側から遠い位置に設けられている。
第３チップ周辺ガードリングＣＧ３は、図６に示すように、第２チップ周辺ガードリングＣＧ２と同様に、ロジック素子２００の配線層２１０の内部に設けられている。第３チップ周辺ガードリングＣＧ３は、配線層２１０を構成する絶縁層２１０Ｚの内部において、複数の金属導電膜を連結させて積層することで形成されている。
すなわち、ロジック素子２００の配線層２１０において、スクライブ領域ＬＡには、
第２チップ周辺ガードリングＣＧ２と第３チップ周辺ガードリングＣＧ３との複数のガードリングが設けられている。
第２チップ周辺ガードリングＣＧ２と第３チップ周辺ガードリングＣＧ３とのそれぞれは、ダイシングされた側面から吸湿された水分が、チップ領域ＣＡ（画素領域ＰＡ，周辺領域ＳＡ）へ浸入することをガードするように形成されている。これと共に、第２チップ周辺ガードリングＣＧ２と第３チップ周辺ガードリングＣＧ３とのそれぞれは、スクライブ領域ＬＡにおいてダイシングの際に生ずるチッピングが、側面からチップ領域ＣＡまで達することを防止するために設けられている。
たとえば、第２チップ周辺ガードリングＣＧ２と第３チップ周辺ガードリングＣＧ３とのそれぞれは、配線層２１０を構成する配線２１０Ｈと同様に、アルミニウムなどの導電性の金属材料を用いて形成されている。
［Ｂ］製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
図８〜図１３は、実施形態１にかかる固体撮像装置の製造方法を示す図である。
ここで、図８は、ダイシングによって上記の固体撮像装置１へ分割する前の半導体基板１０１の上面を示している。
図９〜図１３は、図６と同様に、Ｘ３−Ｘ４部分の断面を示すと共に、分割前において、その右側の隣に設けられた固体撮像装置のスクライブ領域ＬＡの断面を示している。
図９は、図４と同様に、Ｘ３−Ｘ４部分の断面を示している。また、図１０は、図５と同様に、Ｘ５−Ｘ６部分の断面を示している。
本実施形態では、図７に示すように、複数の固体撮像装置１を、円盤状の大判な半導体基板１０１の面（ｘｙ面）に並ぶように形成する。ここでは、図９〜図１３に示すように、（ａ）〜（ｅ）の各工程を経て、複数の固体撮像装置１を形成する。つまり、半導体ウエハの面に、固体撮像装置１を半導体チップとして複数設ける。
その後、その固体撮像装置１の周囲においてライン状に設けられたスクライブ領域ＬＡにおいて、ブレード（図示なし）を用いてダイシングすることによって、複数の固体撮像装置１に分割する。これにより、図６に示したように、固体撮像装置１が製造される。
下記より、固体撮像装置１を製造する際の各製造工程について、順次、説明する。
（ａ）貼り合わせなどの実施
まず、図９に示すように、センサ素子１００の半導体基板１０１とロジック素子２００の半導体基板２０１とを貼り合わせる。
この貼り合わせの実施に先立って、図９に示すように、ロジック素子２００を構成する半導体基板２０１の表面（上面）に、配線層２１０と絶縁層２２０とを、順次、設ける。
ここでは、ロジック素子２００を構成する半導体基板２０１の表面（上面）側に、半導体回路素子（図示無し）を設ける。そして、半導体回路素子（図示無し）が設けられた半導体基板２０１の表面（上面）全体を被覆するように、配線層２１０を設ける。
ロジック素子２００を構成する配線層２１０の形成においては、図９に示すように、周辺領域ＳＡに、パッド電極ＰＡＤと第２パッド周辺ガードリングＰＧ２とを、絶縁層２１０Ｚ内に設ける。
さらに、ロジック素子２００を構成する配線層２１０の形成においては、図９に示すように、スクライブ領域ＬＡに、第２チップ周辺ガードリングＣＧ２と第３チップ周辺ガードリングＣＧ３とを設ける。
本実施形態では、配線層２１０の形成の際には、パッド電極ＰＡＤ、第２パッド周辺ガードリングＰＧ２、第２チップ周辺ガードリングＣＧ２、第３チップ周辺ガードリングＣＧ３のそれぞれを、同時に形成する。具体的には、配線２１０Ｈの形成部分に金属材料を成膜すると同時に、各部の形成部分にも金属材料を成膜する。そして、配線２１０Ｈへのパターン加工の際に、同時に、各部へのパターン加工を行う。
そして、上記のように形成した配線層２１０の表面（上面）全体を被覆するように、絶縁層２２０を設けて、ロジック素子２００を形成する。
ロジック素子２００の他に、センサ素子１００を構成する各部を半導体基板１０１に形成する。
本工程では、図９に示すように、センサ素子１００を構成する半導体基板１０１の裏面（上面）側には、第１絶縁膜１０２を設け、それよりも上方に設ける部材については、本工程では設けない。つまり、図５，図６に示すセンサ素子１００において、第２絶縁膜１０３、カラーフィルタＣＦ，オンチップレンズＯＣＬ，レンズ材層１０４については、本工程では形成しない。
具体的には、図９に示すように、半導体基板１０１の周辺領域ＳＡに、パッド周辺絶縁リングＰＺを設ける。パッド周辺絶縁リングＰＺについては、半導体基板１０１に溝を形成後、その溝に絶縁材料を埋め込むことで形成する。
そして、図９では図示していないが、半導体基板１０１の画素領域ＰＡに、フォトダイオード２１を設ける（図５参照）。また、半導体基板１０１の表面（下面）側に、画素トランジスタＴｒ（図７参照）などの半導体回路素子（図示無し）を設ける。
そして、図９に示すように、画素トランジスタＴｒなどの半導体回路素子（図示無し）が設けられた半導体基板１０１の表面（下面）の全体を被覆するように、配線層１１０を設ける。
そして、図９に示すように、その配線層１１０の表面（下面）の全体を被覆するように、絶縁層１２０を設ける。
この後、図９に示すように、センサ素子１００の絶縁層１２０と、ロジック素子２００の絶縁層２２０とを、たとえば、プラズマ接合によって接合する。
このようにして、センサ素子１００の半導体基板１０１とロジック素子２００の半導体基板２０１とを貼り合わせる。
貼り合わせた後、センサ素子１００の構成する半導体基板１０１を薄膜化する。ここでは、半導体基板１０１の裏面側について、たとえば、ＣＭＰ処理などの除去加工処理を実施することで、半導体基板１０１を薄膜化する。たとえば、半導体基板１０１の内部に設けたパッド周辺絶縁リングＰＺが露出するまで、半導体基板１０１を薄膜化する。
そして、図９に示すように、センサ素子１００の構成する半導体基板１０１の裏面（上面）に、第１絶縁膜１０２を設ける。
（ｂ）トレンチＴＲＰ，ＴＲＣの形成
つぎに、図１０に示すように、トレンチＴＲＰ，ＴＲＣを形成する。
ここでは、図１０に示すように、周辺領域ＳＡにおいて第１パッド周辺ガードリングＰＧ１（図６参照）を形成する部分にトレンチＴＲＰを形成する。
具体的には、図１０に示すように、センサ素子１００の第１絶縁膜１０２の上面から第２パッド周辺ガードリングＰＧ２の上面までの間を貫通するように、このトレンチＴＲＰを形成する。つまり、センサ素子１００の半導体基板１０１と第１絶縁膜１０２と配線層１１０と絶縁層１２０と、ロジック素子２００の絶縁層２２０と共に、配線層２１０において第２パッド周辺ガードリングＰＧ２が設けられた部分の上方が貫通するように形成する。
図１０に示すように、トレンチＴＲＰの他に、スクライブ領域ＬＡにおいて第１チップ周辺ガードリングＣＧ１（図６参照）を形成する部分に、トレンチＴＲＣを形成する。
具体的には、図１０に示すように、センサ素子１００の第１絶縁膜１０２の上面から第２チップ周辺ガードリングＣＧ２の上面までの間を貫通するように、このトレンチＴＲＣを形成する。つまり、センサ素子１００の半導体基板１０１と第１絶縁膜１０２と配線層１１０と絶縁層１２０とロジック素子２００の絶縁層２２０と共に、配線層２１０において第２チップ周辺ガードリングＣＧ２が設けられた部分の上方が貫通するように形成する。
本実施形態においては、各トレンチＴＲＰ，ＴＲＣについて、同時に形成する。ここでは、各トレンチＴＲＰ，ＴＲＣについて、深さ方向ｚにおいて幅が上方から下方へ向かうに伴って狭くなるように形成する。つまり、深さ方向ｚの断面がテーパー状になるように形成する。
本工程では、第１絶縁膜１０２の上面を被覆するようにフォトレジスト膜（図示無し）を成膜後、そのフォトレジスト膜（図示無し）をパターン加工して、レジストパターン（図示無し）を形成する。レジストパターン（図示無し）については、第１絶縁膜１０２の上面において、各トレンチＴＲＰ，ＴＲＣを形成する部分が露出し、他の部分が被覆された状態になるように形成する。そして、そのレジストパターン（図示無し）をマスクとして用いて、第１絶縁膜１０２などの各部についてエッチング処理を実施する。これにより、各トレンチＴＲＰ，ＴＲＣが形成される。
各トレンチＴＲＰ，ＴＲＣについては、たとえば、下記のように形成することが好適である。
（トレンチＴＲＰ，ＴＲＣについて）
・幅：１〜４μｍ
・深さ：１０μｍ
（ｃ）第１パッド周辺ガードリングＰＧ１，第１チップ周辺ガードリングＣＧ１の形成
つぎに、図１１に示すように、第１パッド周辺ガードリングＰＧ１，第１チップ周辺ガードリングＣＧ１を形成する。
ここでは、図１１に示すように、上記の工程で形成した各トレンチＴＲＰ，ＴＲＣに金属導電材料を埋め込むことで、第１パッド周辺ガードリングＰＧ１と、第１チップ周辺ガードリングＣＧ１とのそれぞれを形成する。
具体的には、図１１に示すように、第２チップ周辺ガードリングＣＧ２の上面に設けられたトレンチＴＲＣに金属導電材料を埋め込むことで、第１パッド周辺ガードリングＰＧ１を形成する。また、第２チップ周辺ガードリングＣＧ２の上面に設けられたトレンチＴＲＣに金属導電材料を埋め込むことで、第１チップ周辺ガードリングＣＧ１を形成する。
本実施形態においては、第１パッド周辺ガードリングＰＧ１と、第１チップ周辺ガードリングＣＧ１とのそれぞれを、同時に形成する。
本工程では、たとえば、Ｃｕ（銅）を電解メッキ法によって各トレンチＴＲＰ，ＴＲＣの内部に埋め込むように成膜する。たとえば、電流値が１０Ａ以下のメッキ条件で、この形成を実施する。これにより、図１１に示すように、第１パッド周辺ガードリングＰＧ１および第１チップ周辺ガードリングＣＧ１は、深さ方向ｚにおいて幅が上方から下方へ向かうに伴って狭くなるように形成される。つまり、第１パッド周辺ガードリングＰＧ１および第１チップ周辺ガードリングＣＧ１は、深さ方向ｚの断面がテーパー状になるように形成される。
（ｄ）第２絶縁膜１０３、レンズ材層１０４の形成
つぎに、図１２に示すように、第２絶縁膜１０３とレンズ材層１０４とを形成する。
ここでは、図１２に示すように、第１絶縁膜１０２の上面を被覆するように、第２絶縁膜１０３を設ける。
この後、図１２に示すように、第２絶縁膜１０３の上面を被覆するように、レンズ材層１０４を設ける。
図１２では図示していないが、画素領域ＰＡにおいても、第２絶縁膜１０３とレンズ材層１０４とを形成する。
画素領域ＰＡでは、図６に示すように、第２絶縁膜１０３の形成後であってレンズ材層１０４の形成前に、カラーフィルタＣＦを形成する。また、画素領域ＰＡでは、レンズ材層１０４の形成後に、そのレンズ材層１０４を加工して、オンチップレンズＯＣＬを形成する。
第２絶縁膜１０３については、第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１の銅成分が拡散することを防止する銅拡散防止膜として機能するように、たとえば、ＳｉＣなどの低誘電率な絶縁材料を用いて形成する。
また、レンズ材層１０４についても、銅拡散防止膜として機能するように、センサ素子１００の上面において第１チップ周辺ガードリングＣＧ１，第１パッド周辺ガードリングＰＧ１が設けられた部分を被覆するように設けられている。
（ｅ）パッド開口ＰＫ，チップ周辺ホールリングＣＨの形成
つぎに、図１３に示すように、パッド開口ＰＫとチップ周辺ホールリングＣＨとを形成する。
ここでは、図１３に示すように、パッド電極ＰＡＤの上面が露出するように、パッド開口ＰＫを周辺領域ＳＡに形成する。
パッド開口ＰＫの形成においては、まず、第１パッド開口ＰＫ１を形成する。
第１パッド開口ＰＫ１については、図１３に示すように、センサ素子１００の半導体基板１０１と第１絶縁膜１０２と第２絶縁膜１０３とレンズ材層１０４とにおいて、第１パッド開口ＰＫ１を形成する部分をエッチング処理で除去することで形成する。
そして、第２パッド開口ＰＫ２を形成する。
第２パッド開口ＰＫ２については、センサ素子１００の配線層１１０および絶縁層１２０と、ロジック素子２００の配線層２１０および絶縁層２２０とにおいて、第２パッド開口ＰＫ２を形成する部分をエッチング処理で除去することで形成する。
本工程では、パッド開口ＰＫの他に、図１３に示すように、チップ周辺ホールリングＣＨをスクライブ領域ＬＡに設ける。
チップ周辺ホールリングＣＨの形成の際には、図１３に示すように、第２絶縁膜１０３の上面において、チップ周辺ホールリングＣＨを形成する部分を含む領域から、レンズ材層１０４を除去する。
具体的には、レンズ材層１０４については、スクライブ領域ＬＡにおいて周辺領域ＳＡに近い部分であって、第１チップ周辺ガードリングＣＧ１が設けられた部分を残し、周辺領域ＳＡから遠い部分であってチップ周辺ホールリングＣＨを形成する部分を除去する。また、スクライブ領域ＬＡにおいて、ダイシングによって切断される部分（太い破線部分）から、レンズ材層１０４を除去する。
そして、センサ素子１００の半導体基板１０１，第１絶縁膜１０２，第２絶縁膜１０３，配線層１１０，絶縁層１２０と、ロジック素子２００の絶縁層２２０，配線層２１０とにおいて、チップ周辺ホールリングＣＨの形成部分を除去する。たとえば、エッチング処理の実施によって、これらの部分を除去する。これにより、チップ周辺ホールリングＣＨが形成される。
上記の各工程では、たとえば、パッド周辺絶縁リングＰＺを位置合わせマークとして用いて、位置合わせを実施することで実施される。
このようにすることで、図８に示したように、複数の固体撮像装置１が円盤状の半導体基板１０１の面（ｘｙ面）に形成される。
（ｆ）ダイシング
つぎに、図６に示したように、ダイシングを実施して、複数の固体撮像装置１を分割する。
ここでは、図８に示したように、複数の固体撮像装置１の周囲にライン状に設けたスクライブ領域ＬＡで、ブレード（図示なし）を用いてダイシングを実施し、複数の固体撮像装置１に分割する。つまり、複数の固体撮像装置１が半導体チップとして形成された大判の半導体ウエハ（１０１など）を切削して、複数の半導体チップにチップ化する。
具体的には、図１３に示すように、分割前の半導体ウエハ（１０１など）のスクライブ領域ＬＡにおいて、複数の固体撮像装置１のチップ周辺ガードリングＣＧの間に位置する部分（太い破線の部分）で分割するように、ダイシングを実施する。
これにより、固体撮像装置１が完成される。
［Ｃ］まとめ
以上のように、本実施形態では、固体撮像装置１は、チップ領域ＣＡを含み、チップ領域ＣＡには、画素領域ＰＡと、その画素領域ＰＡの周辺に位置する周辺領域ＳＡと含む。そして、チップ領域ＣＡの周りを囲うように、スクライブ領域ＬＡが設けられている（図４参照）。
固体撮像装置１は、センサ素子１００と、センサ素子１００に対面して積層するように貼り合わされており、パッド電極ＰＡＤが設けられているロジック素子２００とを有する。センサ素子１００とロジック素子２００との積層体からなる固体撮像装置１は、パッド電極ＰＡＤにおいてセンサ素子１００に対面するパッド面の上面に、パッド開口ＰＫが設けられている。また、この積層体からなる固体撮像装置１は、パッド開口ＰＫの側部を囲うように第１パッド周辺ガードリングＰＧ１が設けられている（図６参照）。
この他に、積層体からなる固体撮像装置１は、スクライブ領域ＬＡにてダイシングされる部分よりもチップ領域ＣＡの側の内部に、トレンチがチップ周辺ホールリングＣＨとしてチップ領域ＣＡの周りを囲うように設けられている。これと共に、スクライブ領域ＬＡにおいては、そのチップ周辺ホールリングＣＨが設けられている部分よりもチップ領域ＣＡの側に、第１チップ周辺ガードリングＣＧ１が設けられている（図６参照）。
よって、本実施形態では、下記に示すように、装置の信頼性や、製品の歩留まりなどを向上できる。
図１４は、実施形態１にかかる固体撮像装置について、作用・効果を示す図である。
図１４は、図１３と同様に、断面図であり、ダイシングの実施前の状態を示している。
図１４に示すように、周辺領域ＳＡにおいては、パッド開口ＰＫの内面から湿気ＭＯが侵入する場合がある。
しかし、本実施形態では、このパッド開口ＰＫの側部に位置するように、第１パッド周辺ガードリングＰＧ１が設けられている。
第１パッド周辺ガードリングＰＧ１は、パッド開口ＰＫの側部において、少なくともパッド開口ＰＫと同じ深さになるように設けられたトレンチＴＲＰの全体に、金属材料を一体で埋め込むことで形成されている。つまり、第１パッド周辺ガードリングＰＧ１は、パッド開口ＰＫの側部においては、深さ方向ｚにおいて複数の層が積み重なるように形成されておらず、連結部分が存在しない。
さらに、第１パッド周辺ガードリングＰＧ１は、ロジック素子２００の半導体基板２０１と貼り合わされたセンサ素子１００の半導体基板１０１を少なくとも貫通するように形成されている。また、第１パッド周辺ガードリングＰＧ１は、センサ素子１００とロジック素子２００とが対面して貼り合わされた接合面を貫くように形成されている。
このため、本実施形態では、パッド開口ＰＫの内面から画素領域ＰＡへ水分が侵入することを、第１パッド周辺ガードリングＰＧ１が効果的に防止できる。
また、第１パッド周辺ガードリングＰＧ１は、パッド開口ＰＫの側面との間が絶縁材料で覆われている（図１４参照）。このため、第１パッド周辺ガードリングＰＧ１の側壁部分でのショートが防止可能である。
スクライブ領域ＬＡにおいて、図１４に示すように、スクライブ領域ＬＡにブレード（図示なし）を当てて切断する際には、その切断部分（図中では太い破線部分）からチッピングＴＰがチップ領域ＣＡ（周辺領域ＳＡを含む）の側へ伝搬する。しかし、本実施形態では、そのダイシングされる部分よりもチップ領域ＣＡの側の内部に、チップ周辺ホールリングＣＨが設けられている。このため、チッピングＴＰがスクライブ領域ＬＡからチップ領域ＣＡへ伝搬することを、そのトレンチであるチップ周辺ホールリングＣＨが防止する。
このスクライブ領域ＬＡにおいては、図１４に示すように、トレンチであるチップ周辺ホールリングＣＨの内面から湿気ＭＯが侵入する場合がある。
しかし、本実施形態では、図１４に示すように、スクライブ領域ＬＡには、チップ周辺ガードリングＣＧが設けられている。
チップ周辺ガードリングＣＧは、チップ周辺ホールリングＣＨとチップ領域ＣＡ（周辺領域ＳＡを含む）との間に介在するように設けられている。ここでは、チップ周辺ガードリングＣＧは、第１チップ周辺ガードリングＣＧ１が、チップ周辺ホールリングＣＨの側部において、チップ周辺ホールリングＣＨと同じ深さまで設けられたトレンチＴＲＣの全体に、金属材料を一体で埋め込むことで形成されている。つまり、第１チップ周辺ガードリングＣＧ１は、チップ周辺ホールリングＣＨの側部においては、深さ方向ｚにおいて複数の金属層が積み重なるように形成されておらず、連結部分が存在しない。
さらに、第１チップ周辺ガードリングＣＧ１は、ロジック素子２００の半導体基板２０１と貼り合わされたセンサ素子１００の半導体基板１０１を少なくとも貫通するように形成されている。第１チップ周辺ガードリングＣＧ１は、センサ素子１００とロジック素子２００とが対面して貼り合わされた接合面を貫くように形成されている。
このため、本実施形態では、チップ周辺ホールリングＣＨの内面からチップ領域ＣＡへ水分が侵入することを、第１チップ周辺ガードリングＣＧ１が効果的に防止できる。
また、複数の金属膜が連結されたガードリングの場合、その連結部分にチッピングが伝達したときには、その連結部分が離れて、チッピングの進行を止めることできない場合がある。しかし、本実施形態では、上記したように、第１チップ周辺ガードリングＣＧ１は、連結部分が存在しない。よって、本実施形態では、チッピングの進行についても、効果的に防止できる。
この他に、本実施形態においては、銅（Ｃｕ）を用いて形成された第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１との上面を被覆するように、有機樹脂膜のレンズ材層１０４を銅拡散防止層として設けている。このため、銅（Ｃｕ）が拡散することを好適に防止可能である。
したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどを向上できる。
また、本実施形態では、第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１とを同時に形成している。つまり、第１パッド周辺ガードリングＰＧ１を形成する部分にトレンチＴＲＰを形成すると同時に、第１チップ周辺ガードリングＣＧ１を形成する部分にトレンチＴＲＣを形成する。そして、各トレンチＴＲＰ，ＴＲＣのそれぞれに、同一の金属材料を同時に埋め込む。
これにより、第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１とを同一工程で同時に形成できる。
この他に、本実施形態では、半導体基板１０１の上面において、オンチップレンズＯＣＬを形成する部分を被覆するように、有機材料膜をレンズ材層１０４として成膜する。このとき、第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１との上面についても被覆するように、有機樹脂膜のレンズ材層１０４を成膜している。
よって、本実施形態では、高い製造効率で製造することを実現できる。
＜２．実施形態２＞
［Ａ］装置構成など
図１５〜図１７は、実施形態２において、固体撮像装置の要部を示す図である。
ここで、図１５は、図４と同様に、上面図であり、センサ素子１００側の面を示している。
そして、図１６は、図６と同様に、図１６のＸ３−Ｘ４部分であって、周辺領域ＳＡとスクライブ領域ＬＡを示している。
図１７は、図１４と同様に、断面図であり、ダイシングの実施前の状態を示している。
図１５〜図１７に示すように、本実施形態の固体撮像装置１ｂにおいては、チップ周辺ホールリングＣＨ（図４などを参照）が設けられていない。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
スクライブ領域ＬＡについてブレード（図示なし）で切断する際には、図１７に示すように、その切断部分（図中では太い破線部分）からチッピングＴＰが生じ、チップ領域ＣＡ（周辺領域ＳＡを含む）の側へ伝搬する。
しかし、本実施形態では、そのダイシングされる部分よりもチップ領域ＣＡの側の内部に、チップ周辺ガードリングＣＧが設けられている。
チップ周辺ガードリングＣＧは、上記したように、半導体基板１０１や絶縁層などの周囲に設けられた部分と、硬度，剛性率などの性質が異なる材料で形成されている。本実施形態では、チップ周辺ガードリングＣＧは、たとえば、銅（Ｃｕ）などの金属材料で形成されている。このため、チッピングＴＰがスクライブ領域ＬＡからチップ領域ＣＡへ伝搬することを、チップ周辺ガードリングＣＧが防止できる。
［Ｂ］まとめ
以上のように、本実施形態は、実施形態１と同様に、装置の信頼性や、製品の歩留まりなどを向上できる。
＜３．その他＞
実施形態は、上記したものに限定されるものではなく、種々の変形例を採用することができる。
上記の実施形態では、センサ素子１００とロジック素子２００とをプラズマ接合で貼り合わせる場合について説明したが、これに限定されない。たとえば、接着剤を用いて両者を貼り合せても良い。
上記の実施形態では、第１パッド開口ＰＫ１と第２パッド開口ＰＫ２とを深さ方向ｚで積み重なるように形成することで、パッド開口ＰＫを設けたが、これに限定されない。第１パッド開口ＰＫ１と第２パッド開口ＰＫ２との２段で形成する場合以外に、３段以上でパッド開口ＰＫを設けてもよい。また、段差がないように、パッド開口ＰＫを設けてもよい。
上記の実施形態では、第１パッド周辺ガードリングＰＧ１を形成する部分にトレンチＴＲＰを形成すると同時に、第１チップ周辺ガードリングＣＧ１を形成する部分にトレンチＴＲＣを形成しているが、これに限定されない。各部を個別に形成しても良い。この他に、各トレンチＴＲＰ，ＴＲＣの形成と同一工程で、同時に、パッド開口ＰＫを形成しても良い。
上記の実施形態では、各トレンチＴＲＰ，ＴＲＣのそれぞれに、同一の金属材料を同時に埋め込んで、第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１とを同時に形成しているが、これに限定されない。各部を個別に形成しても良い。
上記の実施形態では、第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１との両者を固体撮像装置に設ける場合について説明したが、これに限定されない。第１パッド周辺ガードリングＰＧ１と第１チップ周辺ガードリングＣＧ１とのいずれか一方でもよい。
上記の実施形態では、第１パッド周辺ガードリングＰＧ１をパッド開口ＰＫと同じ深さになるように形成する場合について説明したが、これに限定されない。第１パッド周辺ガードリングＰＧ１について、パッド開口ＰＫよりも深い位置まで形成しても良い。その際、下方には、第２パッド周辺ガードリングＰＧ２を設けなくても良い。
上記の実施形態では、第１チップ周辺ガードリングＰＣ１をチップ周辺ホールリングＣＨと同じ深さになるように形成する場合について説明したが、これに限定されない。第１チップ周辺ガードリングＰＣ１について、チップ周辺ホールリングＣＨよりも深い位置まで形成しても良い。その際、下方には、第２チップ周辺ガードリングＰＣ２を設けなくても良い。
上記の実施形態では、パッド周辺絶縁リングＰＺを位置合わせマークとして設ける場合について説明したが、これに限定されない。他に、位置合わせマークを設けても良い。
上記の実施形態では、裏面照射型のＣＭＯＳイメージセンサであるセンサ素子１００を、シリコン基板から製造する場合について説明したが、これに限定されない。いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板から、センサ素子１００を製造しても良い。
上記の実施形態では、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとの４種を、画素トランジスタとして設ける場合について説明したが、これに限定されない。たとえば、転送トランジスタと増幅トランジスタとリセットトランジスタとの３種を、画素トランジスタとして設ける場合に、本技術を適用しても良い。
上記の実施形態では、１つのフォトダイオードに対して、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとのそれぞれを１つずつ設ける場合について説明したが、これに限定されない。たとえば、複数のフォトダイオードに対して、増幅トランジスタと選択トランジスタとリセットトランジスタをのそれぞれを１つずつ設ける場合に、本技術を適用しても良い。
上記の実施形態においては、カメラに本技術を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器において、本技術を適用しても良い。
上記の実施形態では、センサ素子１００が「裏面照射型」のＣＭＯＳイメージセンサである場合について説明したが、これに限定されない。「表面照射型」の場合に、本技術を適用しても良い。また、ＣＭＯＳイメージセンサの他に、ＣＣＤ型イメージセンサの場合に、本技術を適用しても良い。
上記の実施形態では、センサ素子１００とロジック素子２００とを貼り合せる場合について説明したが、これに限定されない。センサ素子１００，ロジック素子２００以外の半導体チップを貼り合わせる場合に、本技術を適用しても良い。
その他、上記の各実施形態を、適宜、組み合わせても良い。
つまり、本技術は、下記のような構成も取ることができる。
（１）
光電変換部を含む画素が複数設けられているセンサ素子と、
前記センサ素子に対面して積層するように貼り合わされており、パッド電極が設けられているロジック素子と
を具備しており、
前記センサ素子と前記ロジック素子との積層体は、
前記パッド電極において前記センサ素子に対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、
前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
固体撮像装置。
（２）
前記パッド周辺ガードリングは、上面から下面へ向かうに幅が伴って狭くなるように形成されている、
上記（１）に記載の固体撮像装置。
（３）
前記パッド周辺ガードリングは、銅を用いて形成されており、
前記センサ素子は、上面において前記パッド周辺ガードリングが設けられた部分を被覆するように、有機樹脂膜が設けられている、
上記（１）または（２）に記載の固体撮像装置。
（４）
前記センサ素子は、第１半導体基板を含み、前記第１半導体基板において前記ロジック素子に対面する下面に第１配線層が設けられており、
前記ロジック素子は、第２半導体基板を含み、前記第２半導体基板において前記センサ素子に対面する上面に第２配線層が設けられており、
前記パッド電極は、前記第２配線層の内部に設けられており、
前記パッド開口と前記パッド周辺ガードリングとのそれぞれは、少なくとも、前記第１半導体基板と前記第１配線層とを貫通するように設けられている、
上記（１）から（３）のいずれかに記載の固体撮像装置。
（５）
前記センサ素子と前記ロジック素子との積層体は、
前記センサ素子と前記ロジック素子とが対面する面の方向において、前記複数の画素が配置された画素領域を含むチップ領域と、前記チップ領域の周りに位置するスクライブ領域とを有し、
前記スクライブ領域においてダイシングされる部分よりも前記チップ領域側に、トレンチがチップ周辺ホールリングとして設けられていると共に、
前記スクライブ領域において前記チップ周辺ホールリングが設けられている部分よりも前記チップ領域側に、チップ周辺ガードリングが設けられており、
前記チップ周辺ガードリングは、前記チップ周辺ホールリングの側部において、少なくとも前記チップ周辺ホールリングと同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
上記（１）に記載の固体撮像装置。
（６）
前記チップ周辺ガードリングは、上面から下面へ向かうに幅が伴って狭くなるように形成されている、
上記（５）に記載の固体撮像装置。
（７）
前記チップ周辺ガードリングは、銅を用いて形成されており、
前記センサ素子は、上面において前記チップ周辺ガードリングが設けられた部分を被覆するように、有機樹脂膜が設けられている、
上記（５）または（６）に記載の固体撮像装置。
（８）
前記センサ素子は、第１半導体基板を含み、前記第１半導体基板において前記ロジック素子に対面する下面に第１配線層が設けられており、
前記ロジック素子は、第２半導体基板を含み、前記第２半導体基板において前記センサ素子に対面する上面に第２配線層が設けられており、
前記チップ周辺ホールリングと前記チップ周辺ガードリングとのそれぞれは、少なくとも、前記第１半導体基板と前記第１配線層とを貫通するように設けられている、
上記（５）から（７）のいずれかに記載の固体撮像装置。
（９）
前記センサ素子は、前記光電変換部の受光面に光を集光するオンチップレンズが前記複数の画素のそれぞれに対応して前記第１半導体基板の上面の側に設けられており、
前記オンチップレンズは、前記第１半導体基板の上面において当該オンチップレンズを形成する部分を被覆するように設けられた前記有機樹脂膜を加工することで形成されている、
上記（３）または（７）に記載の固体撮像装置。
（１０）
光電変換部を含む画素が複数設けられているセンサ素子と、
前記センサ素子に対面して積層するように貼り合わされており、パッド電極が設けられているロジック素子と
を具備しており、
前記センサ素子と前記ロジック素子との積層体は、
前記パッド電極において前記センサ素子に対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、
前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
電子機器。
（１１）
第１半導体チップと、
前記第１半導体チップに対面して積層するように貼り合わされており、パッド電極が設けられている第２半導体チップと
を具備しており、
前記第１半導体チップと前記第２半導体チップとの積層体は、
前記パッド電極において前記第１半導体チップに対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、
前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
半導体装置。
（１２）
光電変換部を含む画素が複数設けられているセンサ素子と、パッド電極が設けられているロジック素子とを対面して積層するように貼り合わせる工程と、
前記センサ素子と前記ロジック素子との積層体において、前記パッド電極にて前記センサ素子に対面するパッド面の上面に設けるパッド開口の側部を囲うようにパッド周辺ガードリングを設ける工程と
を有し、
前記パッド周辺ガードリングを設ける工程においては、
前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで、前記パッド周辺ガードリングを形成する、
固体撮像装置の製造方法。
なお、上記の実施形態において、フォトダイオード２１は、光電変換部の一例である。また、上記の実施形態において、カメラ４０は、電子機器の一例である。また、上記の実施形態において、センサ素子１００は、第１半導体チップの一例である。また、上記の実施形態において、ロジック素子２００は、第２半導体チップの一例である。また、上記の実施形態において、第１パッド周辺ガードリングＰＧ１は、パッド周辺ガードリングの一例である。また、上記の実施形態において、半導体基板１０１は、第１半導体基板の一例である。また、上記の実施形態において、配線層１１０は、第１配線層の一例である。また、上記の実施形態において、半導体基板２０１は、第２半導体基板の一例である。また、上記の実施形態において、配線層２１０は、第２配線層の一例である。また、上記の実施形態において、レンズ材層１０４は、有機樹脂膜の一例である。また、上記の実施形態において、第１チップ周辺ガードリングＣＧ１は、チップ周辺ガードリングの一例である。また、上記の実施形態において、固体撮像装置１は、半導体装置の一例である。
１，１ｂ：固体撮像装置、３：垂直駆動回路、４：カラム回路、５：水平駆動回路、７：外部出力回路、７ａ：ＡＧＣ回路、７ｂ：ＡＤＣ回路、８：タイミングジェネレータ、２１：フォトダイオード、２２：転送トランジスタ、２３：増幅トランジスタ、２４：選択トランジスタ、２５：リセットトランジスタ、２６：転送線、２７：垂直信号線、２８：アドレス線、２９：リセット線、４０：カメラ、４２：光学系、４３：制御部、４４：信号処理部、１００：センサ素子、１０１：半導体基板、１０２：第１絶縁膜、１０３：第２絶縁膜、１０４：レンズ材層、１１０：配線層、１１０Ｈ：配線、１１０Ｚ：絶縁層、１２０：絶縁層、２００：ロジック素子、２０１：半導体基板、２１０：配線層、２１０Ｈ：配線、２１０Ｚ：絶縁層、２２０：絶縁層、ＣＡ：チップ領域、ＣＦ：カラーフィルタ、ＣＧ：チップ周辺ガードリング、ＣＧ１：第１チップ周辺ガードリング、ＣＧ２：第２チップ周辺ガードリング、ＣＧ３：第３チップ周辺ガードリング、ＣＨ：チップ周辺ホールリング、ＦＤ：フローティング・ディフュージョン、Ｈ：入射光、Ｉ：定電流源、ＪＳ：受光面、ＬＡ：スクライブ領域、ＭＬ：マイクロレンズ、ＭＯ：湿気、ＯＣＬ：オンチップレンズ、Ｐ：画素、ＰＡ：画素領域、ＰＡＤ：パッド電極、ＰＣ１：第１チップ周辺ガードリング、ＰＣ２：第２チップ周辺ガードリング、ＰＧ：パッド周辺ガードリング、ＰＧ１：第１パッド周辺ガードリング、ＰＧ２：第２パッド周辺ガードリング、ＰＫ：パッド開口、ＰＫ１：第１パッド開口、ＰＫ２：第２パッド開口、ＰＳ：撮像面、ＰＺ：パッド周辺絶縁リング、ＳＡ：周辺領域、ＴＰ：チッピング、ＴＲＣ：トレンチ、ＴＲＰ：トレンチ、Ｔｒ：画素トランジスタ、Ｖｄｄ：電源供給線。

Claims (13)

  1. 光電変換部を含む画素が複数設けられているセンサ素子と、
    前記センサ素子に対面して積層するように貼り合わされており、パッド電極が設けられているロジック素子と
    を具備しており、
    前記センサ素子と前記ロジック素子との積層体は、
    前記パッド電極において前記センサ素子に対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、
    前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
    固体撮像装置。
  2. 前記パッド周辺ガードリングは、上面から下面へ向かうに幅が伴って狭くなるように形成されている、
    請求項１に記載の固体撮像装置。
  3. 前記パッド周辺ガードリングは、銅を用いて形成されており、
    前記センサ素子は、上面において前記パッド周辺ガードリングが設けられた部分を被覆するように、有機樹脂膜が設けられている、
    請求項１に記載の固体撮像装置。
  4. 前記センサ素子は、第１半導体基板を含み、前記第１半導体基板において前記ロジック素子に対面する下面に第１配線層が設けられており、
    前記ロジック素子は、第２半導体基板を含み、前記第２半導体基板において前記センサ素子に対面する上面に第２配線層が設けられており、
    前記パッド電極は、前記第２配線層の内部に設けられており、
    前記パッド開口と前記パッド周辺ガードリングとのそれぞれは、少なくとも、前記第１半導体基板と前記第１配線層とを貫通するように設けられている、
    請求項１に記載の固体撮像装置。
  5. 前記センサ素子と前記ロジック素子との積層体は、
    前記センサ素子と前記ロジック素子とが対面する面の方向において、前記複数の画素が配置された画素領域を含むチップ領域と、前記チップ領域の周りに位置するスクライブ領域とを有し、
    前記スクライブ領域においてダイシングされる部分よりも前記チップ領域側に、トレンチがチップ周辺ホールリングとして設けられていると共に、
    前記スクライブ領域において前記チップ周辺ホールリングが設けられている部分よりも前記チップ領域側に、チップ周辺ガードリングが設けられており、
    前記チップ周辺ガードリングは、前記チップ周辺ホールリングの側部において、少なくとも前記チップ周辺ホールリングと同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
    請求項１に記載の固体撮像装置。
  6. 前記チップ周辺ガードリングは、上面から下面へ向かうに幅が伴って狭くなるように形成されている、
    請求項５に記載の固体撮像装置。
  7. 前記チップ周辺ガードリングは、銅を用いて形成されており、
    前記センサ素子は、上面において前記チップ周辺ガードリングが設けられた部分を被覆するように、有機樹脂膜が設けられている、
    請求項５に記載の固体撮像装置。
  8. 前記センサ素子は、第１半導体基板を含み、前記第１半導体基板において前記ロジック素子に対面する下面に第１配線層が設けられており、
    前記ロジック素子は、第２半導体基板を含み、前記第２半導体基板において前記センサ素子に対面する上面に第２配線層が設けられており、
    前記チップ周辺ホールリングと前記チップ周辺ガードリングとのそれぞれは、少なくとも、前記第１半導体基板と前記第１配線層とを貫通するように設けられている、
    請求項５に記載の固体撮像装置。
  9. 前記センサ素子は、前記光電変換部の受光面に光を集光するオンチップレンズが前記複数の画素のそれぞれに対応して前記第１半導体基板の上面の側に設けられており、
    前記オンチップレンズは、前記第１半導体基板の上面において当該オンチップレンズを形成する部分を被覆するように設けられた前記有機樹脂膜を加工することで形成されている、
    請求項３に記載の固体撮像装置。
  10. 前記センサ素子は、前記光電変換部の受光面に光を集光するオンチップレンズが前記複数の画素のそれぞれに対応して前記第１半導体基板の上面の側に設けられており、
    前記オンチップレンズは、前記第１半導体基板の上面において当該オンチップレンズを形成する部分を被覆するように設けられた前記有機樹脂膜を加工することで形成されている、
    請求項７に記載の固体撮像装置。
  11. 光電変換部を含む画素が複数設けられているセンサ素子と、
    前記センサ素子に対面して積層するように貼り合わされており、パッド電極が設けられているロジック素子と
    を具備しており、
    前記センサ素子と前記ロジック素子との積層体は、
    前記パッド電極において前記センサ素子に対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、
    前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
    電子機器。
  12. 第１半導体チップと、
    前記第１半導体チップに対面して積層するように貼り合わされており、パッド電極が設けられている第２半導体チップと
    を具備しており、
    前記第１半導体チップと前記第２半導体チップとの積層体は、
    前記パッド電極において前記第１半導体チップに対面するパッド面の上面に、パッド開口が設けられていると共に、前記パッド開口の側部を囲うようにパッド周辺ガードリングが設けられており、
    前記パッド周辺ガードリングは、前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで形成されている、
    半導体装置。
  13. 光電変換部を含む画素が複数設けられているセンサ素子と、パッド電極が設けられているロジック素子とを対面して積層するように貼り合わせる工程と、
    前記センサ素子と前記ロジック素子との積層体において、前記パッド電極にて前記センサ素子に対面するパッド面の上面に設けるパッド開口の側部を囲うようにパッド周辺ガードリングを設ける工程と
    を有し、
    前記パッド周辺ガードリングを設ける工程においては、
    前記パッド開口の側部において、少なくとも前記パッド開口と同じ深さまで設けられたトレンチの全体に、金属材料を一体で埋め込むことで、前記パッド周辺ガードリングを形成する、
    固体撮像装置の製造方法。
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US13/362,731 US9177981B2 (en) 2011-02-28 2012-01-31 Solid-state imaging device having a metallic pad periphery guard ring
CN2012100406196A CN102651377A (zh) 2011-02-28 2012-02-21 固态成像器件及其制造方法、电子设备和半导体器件

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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062382A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
JP2014060203A (ja) * 2012-09-14 2014-04-03 Sony Corp 固体撮像素子及び電子機器
WO2014174994A1 (ja) * 2013-04-26 2014-10-30 オリンパス株式会社 撮像装置
JP2015029047A (ja) * 2013-07-05 2015-02-12 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2015162640A (ja) * 2014-02-28 2015-09-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2016114152A1 (ja) * 2015-01-13 2016-07-21 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
JP2016162927A (ja) * 2015-03-03 2016-09-05 セイコーエプソン株式会社 画像読取装置および半導体装置
WO2020075388A1 (ja) * 2018-10-11 2020-04-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US10672820B2 (en) 2017-11-23 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonded structure
JP2020129688A (ja) * 2020-05-01 2020-08-27 キヤノン株式会社 撮像装置
US20220037382A1 (en) * 2018-12-20 2022-02-03 Sony Semiconductor Solutions Corporation Backside-illumination solid-state image pickup apparatus and backside-illumination solid-state image-pickup-apparatus manufacturing method, image pickup apparatus, and electronic equipment
WO2022118670A1 (ja) * 2020-12-04 2022-06-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、製造方法
WO2023229018A1 (ja) * 2022-05-27 2023-11-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2024042996A1 (ja) * 2022-08-26 2024-02-29 ソニーセミコンダクタソリューションズ株式会社 積層基板及び半導体装置
WO2024101014A1 (ja) * 2022-11-11 2024-05-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013123000A (ja) * 2011-12-12 2013-06-20 Sony Corp 固体撮像装置およびその製造方法
JP6132525B2 (ja) * 2012-11-30 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8773562B1 (en) 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
JP2015076502A (ja) * 2013-10-09 2015-04-20 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
CN104576662A (zh) * 2013-10-23 2015-04-29 豪威科技(上海)有限公司 一种高量子转换效率的堆叠式cmos传感器及其制备方法
JP6600000B2 (ja) * 2015-10-05 2019-10-30 オリンパス株式会社 固体撮像装置および撮像装置
EP3355355B1 (en) * 2017-01-27 2019-03-13 Detection Technology Oy Asymmetrically positioned guard ring contacts
JP7102159B2 (ja) * 2018-02-09 2022-07-19 キヤノン株式会社 光電変換装置、撮像システム、および、移動体
JP7273488B2 (ja) * 2018-12-04 2023-05-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器
KR20220036093A (ko) * 2020-09-15 2022-03-22 에스케이하이닉스 주식회사 이미지 센싱 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677315A (ja) 1992-08-28 1994-03-18 Nec Corp 半導体装置
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP3722367B2 (ja) 2002-03-19 2005-11-30 ソニー株式会社 固体撮像素子の製造方法
JP3962402B2 (ja) 2003-11-10 2007-08-22 松下電器産業株式会社 半導体装置
JP4046069B2 (ja) 2003-11-17 2008-02-13 ソニー株式会社 固体撮像素子及び固体撮像素子の製造方法
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4349232B2 (ja) 2004-07-30 2009-10-21 ソニー株式会社 半導体モジュール及びｍｏｓ型固体撮像装置
JP4940667B2 (ja) 2005-06-02 2012-05-30 ソニー株式会社 固体撮像素子及びその製造方法
JP5141550B2 (ja) * 2006-03-08 2013-02-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100801447B1 (ko) * 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
JP2008182142A (ja) 2007-01-26 2008-08-07 Sony Corp 固体撮像装置およびその製造方法、および撮像装置
CN101641776B (zh) * 2007-03-30 2011-11-16 富士通半导体股份有限公司 半导体器件
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2009252983A (ja) * 2008-04-04 2009-10-29 Canon Inc 撮像センサー、及び撮像センサーの製造方法
US8531565B2 (en) * 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062382A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
JP2014060203A (ja) * 2012-09-14 2014-04-03 Sony Corp 固体撮像素子及び電子機器
US11581346B2 (en) 2012-09-14 2023-02-14 Sony Corporation Solid-state image sensor and electronic device
US12068346B2 (en) 2012-09-14 2024-08-20 Sony Group Corporation Solid-state image sensor and electronic device
WO2014174994A1 (ja) * 2013-04-26 2014-10-30 オリンパス株式会社 撮像装置
US9520428B2 (en) 2013-04-26 2016-12-13 Olympus Corporation Image pickup apparatus
JP2015029047A (ja) * 2013-07-05 2015-02-12 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
US9520430B2 (en) 2013-07-05 2016-12-13 Sony Corporation Solid state imaging apparatus, production method thereof and electronic device
US9871148B2 (en) 2013-07-05 2018-01-16 Sony Corporation Solid state imaging apparatus, production method thereof and electronic device
US11532762B2 (en) 2013-07-05 2022-12-20 Sony Corporation Solid state imaging apparatus, production method thereof and electronic device
US9685474B2 (en) 2014-02-28 2017-06-20 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US9842878B2 (en) 2014-02-28 2017-12-12 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
JP2015162640A (ja) * 2014-02-28 2015-09-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2016114152A1 (ja) * 2015-01-13 2016-07-21 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
US10403675B2 (en) 2015-01-13 2019-09-03 Sony Semiconductor Solutions Corporation Semiconductor device and method for manufacturing semiconductor device, solid-state image pickup element, image pickup device, and electronic apparatus
JP2016162927A (ja) * 2015-03-03 2016-09-05 セイコーエプソン株式会社 画像読取装置および半導体装置
KR20210066770A (ko) * 2017-11-23 2021-06-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 하이브리드 본딩된 구조물
KR102418161B1 (ko) * 2017-11-23 2022-07-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 하이브리드 본딩된 구조물
US10672820B2 (en) 2017-11-23 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonded structure
WO2020075388A1 (ja) * 2018-10-11 2020-04-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US20220037382A1 (en) * 2018-12-20 2022-02-03 Sony Semiconductor Solutions Corporation Backside-illumination solid-state image pickup apparatus and backside-illumination solid-state image-pickup-apparatus manufacturing method, image pickup apparatus, and electronic equipment
JP2020129688A (ja) * 2020-05-01 2020-08-27 キヤノン株式会社 撮像装置
WO2022118670A1 (ja) * 2020-12-04 2022-06-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器、製造方法
WO2023229018A1 (ja) * 2022-05-27 2023-11-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2024042996A1 (ja) * 2022-08-26 2024-02-29 ソニーセミコンダクタソリューションズ株式会社 積層基板及び半導体装置
WO2024101014A1 (ja) * 2022-11-11 2024-05-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置

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