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JP2012156237A - 半導体記憶装置の製造方法、及び半導体記憶装置 - Google Patents

半導体記憶装置の製造方法、及び半導体記憶装置 Download PDF

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JP2012156237A JP2011012874A JP2011012874A JP2012156237A JP 2012156237 A JP2012156237 A JP 2012156237A JP 2011012874 A JP2011012874 A JP 2011012874A JP 2011012874 A JP2011012874 A JP 2011012874A JP 2012156237 A JP2012156237 A JP 2012156237A
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tunnel insulating
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Katsuyuki Sekine
克行 関根
Junya Fujita
淳也 藤田
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Abstract

【課題】１つの実施形態は、例えば、トンネル電流を容易に増加できる半導体記憶装置の製造方法、及び半導体記憶装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、半導体記憶装置の製造方法が提供される。半導体記憶装置の製造方法では、Ｇｅ、Ｓｎ、Ｃ、及びＮのいずれかの不純物を半導体基板の表面に導入する。半導体記憶装置の製造方法では、前記不純物が導入された前記半導体基板の表面にトンネル絶縁膜が形成されるように、前記半導体基板を熱酸化する。半導体記憶装置の製造方法では、前記トンネル絶縁膜上に電荷蓄積層を有するゲートを形成する。半導体記憶装置の製造方法では、前記ゲートと自己整合的に前記半導体基板内に不純物拡散領域を形成する。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置の製造方法、及び半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリなどの不揮発性の半導体記憶装置では、トンネル絶縁膜を通して浮遊電極に電荷を蓄積させるプログラム時に、電荷がトンネル絶縁膜を通過しにくくトンネル電流が小さいために、制御電極に高いプログラム電圧を印加する必要がある。プログラム速度を高速化したりプログラム電圧を低電圧化したりして半導体記憶装置の信頼性を向上するためには、トンネル絶縁膜を通したトンネル電流を増加させることが望まれる。
特開２０１０−４０６３５号公報 特開２００９−５９９６３号公報 特開２００８−２２７１６５号公報
１つの実施形態は、例えば、トンネル電流を容易に増加できる半導体記憶装置の製造方法、及び半導体記憶装置を提供することを目的とする。
１つの実施形態によれば、半導体記憶装置の製造方法が提供される。半導体記憶装置の製造方法では、Ｇｅ、Ｓｎ、Ｃ、及びＮのいずれかの不純物を半導体基板の表面に導入する。半導体記憶装置の製造方法では、前記不純物が導入された前記半導体基板の表面にトンネル絶縁膜が形成されるように、前記半導体基板を熱酸化する。半導体記憶装置の製造方法では、前記トンネル絶縁膜上に電荷蓄積層を有するゲートを形成する。半導体記憶装置の製造方法では、前記ゲートと自己整合的に前記半導体基板内に不純物拡散領域を形成する。
第１の実施形態にかかる半導体記憶装置の構成を示す図。 第１の実施形態にかかる半導体記憶装置の製造方法を示す図。 第１の実施形態にかかる半導体記憶装置の製造方法を示す図。 第１の実施形態にかかる半導体記憶装置の製造方法を示す図。 第１の実施形態にかかる半導体記憶装置の製造方法を示す図。 第１の実施形態にかかる半導体記憶装置の製造方法を示す図。 第１の実施形態による効果を説明するための図。 第２の実施形態にかかる半導体記憶装置の構成を示す図。 第２の実施形態及び比較例における不純物プロファイルを示す図。
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置１００について図１を用いて説明する。図１（ａ）、（ｂ）は、半導体記憶装置１００の断面構成を、半導体記憶装置１００がフローティングゲート型不揮発性メモリである場合について例示的に示す図である。図１（ａ）は、ワードライン１０７の長手方向に沿って切った場合の断面を示し、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面、すなわち活性領域ＡＡの長手方向に沿って切った場合の断面を示す。
半導体記憶装置１００は、例えば活性領域ＡＡの長手方向に沿って配置された複数のメモリセルが直列接続されたＮＡＮＤ型フラッシュメモリである。半導体記憶装置１００では、例えば、複数のワードライン１０７と複数の活性領域ＡＡとの交差する位置にメモリセルとしての複数のセルトランジスタＣＴ１、ＣＴ２等が配されている。すなわち、半導体記憶装置１００は、例えば２次元的に配列された複数のセルトランジスタＣＴ１、ＣＴ２等を備える。各活性領域ＡＡは、半導体基板ＳＢ内で素子分離部１０５により画定されている。各ワードライン１０７は、対応するセルトランジスタＣＴ１、ＣＴ２等の制御電極として機能する。そこで、以下の説明では、ワードライン１０７を制御電極１０７として説明する。また、以下では、セルトランジスタＣＴ１について例示的に説明するが、他のセルトランジスタＣＴ２等についても同様である。
セルトランジスタＣＴ１は、チャネルとなる領域ＣＨ、不純物拡散領域１１０、１１１、トンネル絶縁膜１０３、浮遊電極１０４、電極間絶縁膜１０６、制御電極１０７、側壁絶縁膜１０８を備える。
チャネルとなる領域ＣＨは、活性領域ＡＡ内で不純物拡散領域１１０、１１１により画定されている（図１（ｂ）参照）。チャネルとなる領域ＣＨは、セルトランジスタＣＴ１が動作する際にチャネルが形成される領域である。活性領域ＡＡは、半導体基板ＳＢ内で素子分離部１０５により画定されている。素子分離部１０５は、１つの活性領域ＡＡを他の活性領域ＡＡから電気的に分離している。素子分離部１０５は、例えばＳＴＩ型の構造を有しており、絶縁物（例えば、シリコン酸化物）で形成されている。チャネルとなる領域ＣＨは、例えば第１導電型（例えば、Ｐ型）の不純物（例えば、Ｂ）を含む半導体（例えば、シリコン）で形成されている。
また、チャネルとなる領域ＣＨは、Ｇｅ、Ｓｎ、Ｃのいずれかを不純物１０２として含む。不純物１０２は、チャネルとなる領域ＣＨの仕事関数を変調（トンネル電流を増大）させるための不純物である。Ｇｅ、Ｓｎ、Ｃの元素は、チャネルとなる領域ＣＨの仕事関数を効果的に低減でき、半導体（例えば、シリコン）から析出しにくい。Ｇｅは、仕事関数の変調（トンネル電流の増大）と同時にチャネル抵抗が低減できるというメリットがある。Ｃは、仕事関数変調（トンネル電流増大）効果が、他（すなわち、Ｇｅ、Ｓｎ）よりも大きい。
不純物拡散領域１１０、１１１は、活性領域ＡＡ内でチャネルとなる領域ＣＨに隣接して配されている（図１（ｂ）参照）。不純物拡散領域１１０、１１１は、セルトランジスタＣＴ１が動作する際にセルトランジスタＣＴ１のソース又はドレインとして機能する領域である。不純物拡散領域１１０、１１１は、例えば第２導電型（例えば、Ｎ型）の不純物（例えば、Ｐ、Ａｓ、Ｓｂ）を含む半導体（例えば、シリコン）で形成されている。不純物拡散領域１１０、１１１は、第２導電型の不純物を、チャネルとなる領域ＣＨにおける第１導電型の不純物の濃度よりも高い濃度で含む。
トンネル絶縁膜１０３は、チャネルとなる領域ＣＨを覆っている。トンネル絶縁膜１０３は、絶縁物（例えば、シリコン酸化物）で形成されている。トンネル絶縁膜１０３は、セルトランジスタＣＴ１が動作する際にチャネルとなる領域ＣＨと浮遊電極１０４との間で電荷（例えば電子）をトンネルさせる膜である。トンネル絶縁膜１０３の厚さは、例えば、５ｎｍ〜１０ｎｍである。
浮遊電極１０４は、トンネル絶縁膜１０３を覆っている。浮遊電極１０４は、トンネル絶縁膜１０３を介してチャネルとなる領域ＣＨからトンネルした電荷を蓄積する。浮遊電極１０４は、例えば第２導電型（例えば、Ｎ型）の不純物を含む半導体（例えば、アモルファスシリコン、ポリシリコン、シリコンゲルマン）で形成されている。あるいは、浮遊電極１０４は、例えば金属系の材料で形成されていてもよい。浮遊電極１０４の厚さは、例えば、３０ｎｍ〜８０ｎｍである。
電極間絶縁膜１０６は、浮遊電極１０４を覆っている。電極間絶縁膜１０６は、浮遊電極１０４により蓄積された電荷が制御電極１０７へリークしないようにブロック（抑制）する機能を有する。電極間絶縁膜１０６は、例えば、シリコン酸化膜又はシリコン窒化膜の単層で形成されていてもよいし、シリコン酸化膜及び／又はシリコン窒化膜の積層された膜で形成されていてもよい。例えば、電極間絶縁膜１０６は、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）で形成されていても良い。あるいは、電極間絶縁膜１０６は、金属化合物系の絶縁膜や高誘電率絶縁膜で形成されていても良い。電極間絶縁膜１０６の厚さは、例えば、５ｎｍ〜２０ｎｍである。
制御電極１０７は、電極間絶縁膜１０６を覆っている。制御電極１０７は、セルトランジスタＣＴ１の動作を制御するためのゲート電極として機能する。制御電極１０７は、例えば第２導電型（例えば、Ｎ型）の不純物を含む半導体（例えば、ポリシリコン）で形成されている。あるいは、制御電極１０７は、例えば金属系の材料（例えば、タングステン）で形成されていてもよい。
側壁絶縁膜１０８は、活性領域ＡＡの長手方向において（図１（ｂ）参照）、制御電極１０７の上面及び側面、電極間絶縁膜１０６の側面、浮遊電極１０４の側面、及びトンネル絶縁膜１０３の側面を覆っている。これにより、側壁絶縁膜１０８は、制御電極１０７や浮遊電極１０４の側壁を保護する。側壁絶縁膜１０８は、絶縁物（例えば、シリコン酸化物）で形成されている。側壁絶縁膜１０８は、層間絶縁膜１０９により覆われている。層間絶縁膜１０９は、セルトランジスタＣＴ１と活性領域ＡＡの長手方向に隣接する他のセルトランジスタ（図示せず）とを互いに絶縁するとともに、セルトランジスタＣＴ１と上方の配線（図示せず）等とを互いに絶縁している。層間絶縁膜１０９は、絶縁物（例えば、シリコン酸化物）で形成されている。
このように、チャネルとなる領域ＣＨは、チャネルとなる領域ＣＨの仕事関数を変調（トンネル電流を増大）させるための不純物１０２を有している。これにより、セルトランジスタＣＴ１が動作（特に、プログラム動作）する際に、トンネル絶縁膜１０３を通したトンネル電流を容易に増加させることができる。
例えば、チャネルとなる領域ＣＨにＣを不純物１０２として導入した場合に関して、本発明者らが実験を行ったところ、図７に示す結果が得られた。すなわち、チャネルとなる領域ＣＨにおける不純物１０２の濃度を変えたセルトランジスタをそれぞれ含む複数のサンプルを用意し、各サンプルにおけるセルトランジスタの制御電極に一定の電圧を印加した場合について、トンネル絶縁膜を通したトンネル電流を測定した。その結果、図７に示されるように、チャネルとなる領域が、３×１０２１ａｔｏｍｓ／ｃｍ３以上の濃度でＣを含む場合に、トンネル絶縁膜１０３を通したトンネル電流を容易に増加させることができることが確認された。
このように、トンネル絶縁膜１０３を通したトンネル電流を容易に増加させることができるので、プログラム速度を高速化でき、プログラムウインドウを増加でき、プログラム電圧を低電圧化できるため、信頼性に優れたメモリセルを実現できる。
なお、上記では、電荷を蓄積する電荷蓄積層として浮遊電極１０４を形成したフローティングゲート型不揮発性メモリである半導体記憶装置１００の例を説明したが、ＭＯＮＯＳ型の不揮発性メモリに適用しても、同様の効果が得られる。ＭＯＮＯＳ型の不揮発性メモリにおいては、平面型でも３Ｄ（ゲートオールアラウンド）型でも同様の効果が得られる。
次に、半導体記憶装置１００の製造方法について図２から図６を用いて説明する。図２（ａ）〜図６（ｂ）は、半導体記憶装置１００の製造方法を示す工程断面図である。
図２（ａ）に示す工程では、半導体基板ＳＢｉを準備する。半導体基板ＳＢｉは、例えば、Ｐ型シリコン基板、もしくはＮ型シリコン基板上にＰ型ウエルを形成したものとする。そして、半導体基板ＳＢｉ上に、後の工程でイオン注入を行うための犠牲絶縁膜１１３を形成する。犠牲絶縁膜１１３は、例えば、シリコン酸化膜で形成する。
形成すべきセルトランジスタＣＴ１、ＣＴ２等のチャネルとなる領域ＣＨを含む半導体基板ＳＢｉ内の表面ＳＢｉ１近傍に、仕事関数を変調させる元素（例えばＧｅ、Ｓｎ、Ｃなど）の不純物１０２を導入する。具体的には、イオン注入法により、Ｇｅ、Ｓｎ、及びＣのいずれかのイオンを、犠牲絶縁膜１１３越しに半導体基板ＳＢｉ内の表面ＳＢｉ１へ注入する。そして、イオン注入による半導体基板ＳＢｉ内のダメージ（結晶欠陥等）を回復するためのアニールを例えば１０５０℃で行う。
なお、イオン注入法により不純物１０２を半導体基板ＳＢｉの表面ＳＢｉ１に導入する代わりに、気相拡散法により、不純物１０２となるべきガスを半導体基板ＳＢｉの表面ＳＢｉ１に供給して、不純物１０２を半導体基板ＳＢｉの表面ＳＢｉ１に導入してもよい。あるいは、ＣＶＤ（化学気相成長）法により、不純物１０２を含有するシリコン薄膜を半導体基板ＳＢｉの表面ＳＢｉ１上に成膜して、不純物１０２を半導体基板ＳＢｉの表面ＳＢｉ１に導入してもよい。平面型セルの場合は、どの方法を用いてもよいが、３Ｄ型のセルでは、気相拡散法やＣＶＤ法を用いたほうがよい。
図２（ｂ）に示す工程では、犠牲絶縁膜１１３を希フッ酸にて剥離する。犠牲絶縁膜１１３の剥離後に、半導体基板ＳＢｉを例えば１０００℃程度で熱酸化する。すなわち、不純物１０２が導入された半導体基板ＳＢｉの表面ＳＢｉ２に、熱酸化法により、トンネル絶縁膜１０３ｉを形成する。トンネル絶縁膜１０３ｉは、例えば、３ｎｍ〜１０ｎｍ程度の厚さで形成する。
図３（ａ）に示す工程では、例えばＣＶＤ法により、トンネル絶縁膜１０３ｉの上に（トンネル絶縁膜１０３ｉを覆うように）、浮遊電極１０４の下部（導電膜１０４１）となるべき導電膜１０４１ｉを形成する。導電膜１０４１ｉは、例えば第２導電型（例えば、Ｎ型）の不純物を含む半導体（例えば、アモルファスシリコン、ポリシリコン、シリコンゲルマン）で形成する。導電膜１０４１ｉは、例えば、１０ｎｍ〜１００ｎｍ程度の厚さで形成する。
次いで、例えばＣＶＤ法により、導電膜１０４１ｉの上に、シリコン窒化膜１１５ｉを例えば５０ｎｍ〜２００ｎｍ程度の厚さで形成する。そして、例えばＣＶＤ法により、シリコン窒化膜１１５ｉの上に、シリコン酸化膜１１６ｉを例えば５０ｎｍ〜４００ｎｍ程度の厚さで形成する。シリコン酸化膜１１６ｉの上にフォトレジストを塗布し、露光現象によりフォトレジストをパターニングする。これにより、形成すべき活性領域ＡＡの長手方向にそれぞれ延びた複数のラインパターンＬＰ１、ＬＰ２等を含むレジストパターンであって、形成すべきセルトランジスタＣＴ１、ＣＴ２等に対応したレジストパターンを形成する。
図３（ｂ）に示す工程では、レジストパターンをエッチングマスクにしてシリコン酸化膜１１６ｉ（図３（ａ）参照）をエッチングする。すなわち、ラインパターンをシリコン酸化膜１１６ｉに転写する。エッチング後にレジストパターン（複数のラインパターンＬＰ１、ＬＰ２等）を除去する。
そして、シリコン酸化膜１１６をマスク（すなわち、ハードマスク）にして、シリコン窒化膜１１５ｉ、導電膜１０４１ｉ、トンネル絶縁膜１０３ｉ、及び半導体基板ＳＢｉをエッチングする。これにより、ラインパターンが転写されたシリコン窒化膜１１５、導電膜１０４１ｊ、トンネル絶縁膜１０３ｊを形成するとともに、半導体基板ＳＢｊの表面ＳＢｊ１に溝ＴＲ１〜ＴＲ３を形成する。
図４（ａ）に示す工程では、例えばＣＶＤ法により、溝ＴＲ１〜ＴＲ３に絶縁物（例えば、シリコン酸化物）を例えば２００ｎｍ〜１５００ｎｍの厚さで埋め込む。これにより、活性領域ＡＡを画定する素子分離部１０５ｉを半導体基板ＳＢｊの表面ＳＢｊ１及びその上に形成する。素子分離部１０５ｉにより画定された活性領域ＡＡは、セルトランジスタＣＴ１、ＣＴ２等に対応したチャネルとなる領域ＣＨを含むものとなっている。
そして、ＣＭＰ法（化学的機械的研磨法）により、シリコン酸化膜１１６を除去するとともに、埋め込まれた絶縁物の上面を平坦化する。このとき、シリコン窒化膜１１５をストッパーにして平坦化を行う。次いで、シリコン窒化膜１１５を選択的にエッチングすることが可能な方法（例えば、ＣＦ４とＯ２との混合ガスのラジカル並びにＨ２Ｏを用いたドライエッチング法）を用いて、シリコン窒化膜１１５を選択的に除去する。
図４（ｂ）に示す工程では、シリコン窒化膜１１５の除去後に得られた溝ＴＲ１１、ＴＲ１２（図４（ａ）参照）に、例えばＣＶＤ法により、導電物質（例えば、ポリシリコン）を埋め込む。これにより、浮遊電極１０４の上部（導電膜１０４２）となるべき導電膜１０４２ｉを形成する。
図５（ａ）に示す工程では、例えばＣＭＰ法により、素子分離部１０５ｉをストッパーにして導電膜１０４２ｉの平坦化を行う。そして、素子分離部１０５ｉをエッチバックし、素子分離部１０５の上面を導電膜１０４２ｊの上面よりも低くする。
図５（ｂ）に示す工程では、例えばＣＶＤ法により、導電膜１０４２ｊ及び素子分離部１０５を覆うように、電極間絶縁膜１０６ｉを形成する。電極間絶縁膜１０６ｉは、例えば、ＯＮＯ膜（シリコン酸化膜１０６１ｉ／シリコン窒化膜１０６２ｉ／シリコン酸化膜１０６３ｉ）で形成する。すなわち、導電膜１０４２ｊ及び素子分離部１０５を覆うように、シリコン酸化膜１０６１ｉ、シリコン窒化膜１０６２ｉ、シリコン酸化膜１０６３ｉを順に堆積する。このとき、電極間絶縁膜１０６ｉのトータルの厚さは、例えば、５ｎｍ〜２０ｎｍになるようにする。
図６（ａ）に示す工程では、電極間絶縁膜１０６ｉの上に（電極間絶縁膜１０６ｉを覆うように）、例えばＣＶＤ法により、制御電極１０７となるべき導電膜１０７ｉを導電物質（例えば、ポリシリコン）で形成する。そして、加工用のハードマスクとなるシリコン酸化膜等の絶縁膜（図示せず）を形成し、次いでフォトレジストを塗布し、露光現象によりレジストをパターニングする。これにより、活性領域ＡＡの長手方向と交差する方向（すなわち、形成すべき制御電極１０７に沿った方向）にそれぞれ延びた複数のラインパターンを含むレジストパターン（図示せず）を形成する。
図６（ｂ）に示す工程では、ラインパターンを絶縁膜に転写して、パターニングされた絶縁膜を形成する。そして、パターニングされた絶縁膜をマスク（すなわち、ハードマスク）として、導電膜１０７ｉ、電極間絶縁膜１０６ｉ（シリコン酸化膜１０６３ｉ、シリコン窒化膜１０６２ｉ、シリコン酸化膜１０６１ｉ）、導電膜１０４２ｊ、導電膜１０４１ｊ、及びトンネル絶縁膜１０３ｊをエッチング加工する。これにより、浮遊電極１０４、電極間絶縁膜１０６、及び制御電極１０７が順に積層されたゲート電極Ｇと、ゲート電極Ｇに対応したトンネル絶縁膜１０３とが形成される。電極間絶縁膜１０６では、シリコン酸化膜１０６１、シリコン窒化膜１０６２、シリコン酸化膜１０６３が順に積層されている。浮遊電極１０４では、導電膜１０４１、導電膜１０４２が順に積層されている。
次に、ゲート電極Ｇをマスクとしてイオン注入を行う。これにより、ゲート電極Ｇと自己整合的に半導体基板ＳＢにおける活性領域ＡＡ内にソース又はドレインとなる不純物拡散領域１１０、１１１を形成する。ここで、活性領域ＡＡ内において不純物拡散領域１１０、１１１に挟まれた領域が、チャネルとなる領域ＣＨとして画定される。
そして、活性領域ＡＡの長手方向において（図１（ｂ）参照）、制御電極１０７の上面及び側面、電極間絶縁膜１０６の側面、浮遊電極１０４の側面、及びトンネル絶縁膜１０３の側面を覆うように、側壁絶縁膜１０８を例えばシリコン酸化物で形成する。そして、側壁絶縁膜１０８を覆うように、層間絶縁膜１０９を例えばシリコン酸化物で形成する。
さらに、通常の配線工程等を経て、図１に示すような半導体記憶装置１００を得る。すなわち、半導体記憶装置１００の各セルトランジスタＣＴ１、ＣＴ２において、チャネルとなる領域ＣＨは、Ｇｅ、Ｓｎ、及びＣのいずれかを不純物１０２として含んでいる。
ここで、仮に、図２（ａ）に示す工程で、半導体基板ＳＢｉ内の表面ＳＢｉ１近傍に、ＳやＦを、仕事関数を変調（トンネル電流を増大）させるための不純物として導入した場合を考える。この場合、図２（ｂ）に示す工程で、半導体基板ＳＢｉを熱酸化した際にＳやＦが半導体基板ＳＢｉから抜けてしまう傾向にある。これにより、仕事関数を変調（トンネル電流を増大）させるための不純物をチャネルとなる領域ＣＨに含んだ半導体記憶装置１００を得ることが困難になるので、トンネル絶縁膜を通したトンネル電流を増加させることも困難になる。
それに対して、第１の実施形態では、図２（ａ）に示す工程で、半導体基板ＳＢｉ内の表面ＳＢｉ１近傍に、Ｇｅ、Ｓｎ、Ｃのいずれかを、仕事関数を変調（トンネル電流を増大）させるための不純物１０２として導入する。これにより、図２（ｂ）に示す工程で、半導体基板ＳＢｉを熱酸化した際に、不純物１０２が半導体基板ＳＢｉ内にとどまりやすいので、仕事関数を変調（トンネル電流を増大）させるための不純物１０２をチャネルとなる領域ＣＨに含んだ半導体記憶装置１００を得ることができる。この結果、チャネルとなる領域ＣＨの仕事関数を低減できるので、電荷に対するトンネル絶縁膜１０３のバリアハイトを実効的に下げることができる。したがって、少ない導入量であっても、セルトランジスタＣＴ１が動作（特に、プログラム動作）する際に、トンネル絶縁膜１０３を通したトンネル電流を容易に増加させることができる。
また、チャネルとなる領域ＣＨを含む半導体基板ＳＢｉ内の表面ＳＢｉ１全体において、不純物１０２として導入された仕事関数を変調させる元素（例えばＧｅ、Ｓｎ、Ｃなど）をとどめることができるので、各セル（各セルトランジスタ）の間において均等な濃度で不純物１０２をチャネルとなる領域ＣＨに含んだ半導体記憶装置１００を得ることができる。この結果、セル間におけるトンネル電流のばらつきを抑制しながら、トンネル絶縁膜１０３を通したトンネル電流を容易に増加させることができる。さらに、トンネル絶縁膜１０３を通したトンネル電流を容易に増加させることができるので、プログラム速度を高速化でき、プログラムウインドウを増加でき、プログラム電圧を低電圧化できるため、信頼性に優れたメモリセルを実現できる。
あるいは、仮に、図２（ａ）に示す工程で準備する半導体基板ＳＢｉがＳｉＣで形成されている場合を考える。この場合、大口径の半導体基板ＳＢｉを安価に作る（準備する）ことができないため、半導体記憶装置１００の製造コストが増大する可能性がある。
それに対して、第１の実施形態では、図２（ａ）に示す工程で準備する半導体基板ＳＢｉがシリコン（Ｓｉ）で形成されている。これにより、大口径の半導体基板ＳＢｉを安価に作る（準備する）ことができるため、半導体記憶装置１００の製造コストを低減できる。
また、図２（ａ）に示す工程で準備する半導体基板ＳＢｉがＳｉＣやＳｉＧｅで形成されている場合、高温工程を用いても図２（ｂ）に示す工程で絶縁耐圧が１０ＭＶ／ｃｍ以上の良質なトンネル絶縁膜（トンネル酸化膜）を得にくい。このため、高電圧の印加により書き込み消去を行う不揮発性メモリをＳｉＣ基板上に形成することは極めて困難である。
それに対して、第１の実施形態では、図２（ａ）に示す工程で準備する半導体基板ＳＢｉがシリコン（Ｓｉ）で形成されており、図２（ｂ）に示す工程で熱酸化法により良質なトンネル絶縁膜（トンネル酸化膜）１０３ｉを形成するために、１０００℃程度で半導体基板ＳＢｉを熱酸化すれば十分である。さらに、半導体基板ＳＢｉがシリコン（Ｓｉ）で形成されているため、イオン注入による半導体基板ＳＢｉ内のダメージ（結晶欠陥等）を回復するためのアニールについても、１０５０℃程度で行えば十分である。これにより、熱酸化やアニールによる不純物１０２の拡散を抑制できるので、各セルトランジスタのサイズを微細にすることが容易である。また、実用的に十分な耐圧を有したトンネル絶縁膜１０３を形成することができる。
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置２００について図８を用いて説明する。図８（ａ）、（ｂ）は、半導体記憶装置２００の断面構成を、半導体記憶装置２００がフローティングゲート型不揮発性メモリである場合について例示的に示す図である。図８（ａ）は、制御電極（ワードライン）１０７の長手方向に沿って切った場合の断面を示し、図８（ｂ）は、図８（ａ）のＣ−Ｃ’断面、すなわち活性領域ＡＡの長手方向に沿って切った場合の断面を示す。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、チャネルとなる領域ＣＨに仕事関数を変調させる不純物１０２を導入する例を示したが、第２の実施形態では、トンネル絶縁膜２０３中で正の固定電荷となる不純物２１２をトンネル絶縁膜２０３中に含有させるために、不純物２０２をあらかじめチャネルとなる領域ＣＨ２００に導入する。トンネル絶縁膜２０３中で正の固定電荷となる不純物２１２は、たとえば、Ｎ（窒素）があげられる。
すなわち、半導体記憶装置２００における各セルトランジスタＣＴ２０１、ＣＴ２０２は、チャネルとなる領域ＣＨ２００及びトンネル絶縁膜２０３を備える。
チャネルとなる領域ＣＨ２００は、Ｎ（窒素）を不純物２０２として含む。不純物２０２は、不純物２１２をトンネル絶縁膜２０３中に含有させるために予めチャネルとなる領域ＣＨ２００に導入された不純物である。具体的には、図９（ｄ）に示すように、チャネルとなる領域ＣＨ２００は、トンネル絶縁膜２０３側から半導体基板ＳＢ内部側まで連続的にＮを不純物２０２として含む不純物プロファイルＰＦ２０２を有する。不純物プロファイルＰＦ２０２では、トンネル絶縁膜２０３側から半導体基板ＳＢ内部側まで徐々に不純物濃度が小さくなっている。また、この不純物プロファイルＰＦ２０２は、チャネルとなる領域ＣＨ２００とトンネル絶縁膜２０３との界面で不純物２１２の不純物プロファイルＰＦ２１２に連続している。
トンネル絶縁膜２０３は、Ｎ（窒素）を不純物２１２として含む。不純物２１２は、トンネル絶縁膜２０３中で正の固定電荷となる不純物である。具体的には、図９（ｄ）に示すように、トンネル絶縁膜２０３は、チャネルとなる領域ＣＨ２００側から浮遊電極１０４側まで連続的にＮを不純物２１２として含む不純物プロファイルＰＦ２１２を有する。この不純物プロファイルＰＦ２１２は、チャネルとなる領域ＣＨ２００側にブロードなピークＰＫ２１２を有する。また、この不純物プロファイルＰＦ２１２では、トンネル絶縁膜２０３内におけるピークＰＫ２１２の位置から浮遊電極１０４へ近づくに従って徐々に不純物濃度が小さくなっている。
また、第２の実施形態にかかる半導体記憶装置２００の製造方法では、図２（ａ）に示す工程で半導体基板ＳＢｉ内の表面ＳＢｉ１近傍にＮ（窒素）を導入する。そして、図２（ｂ）に示す工程と同様に、熱酸化法によりトンネル絶縁膜２０３を形成する際、チャネルとなる領域ＣＨ２００中の不純物２０２をトンネル絶縁膜２０３中へ熱拡散させる。
ここで、仮に、図２（ａ）に示す工程でチャネルとなる領域ＣＨにＮ（窒素）を導入せずに、図２（ｂ）に示す工程でトンネル絶縁膜を形成した後に、ＮＯガス又はＮ２Ｏガスで、トンネル絶縁膜／半導体基板の界面にＮ（窒素）を導入する場合（比較例１）について考える。この場合、図９（ａ）に示されるように、トンネル絶縁膜／半導体基板の界面近傍以外にＮが入りにくく、トンネル絶縁膜中の大部分の領域においてＮを導入することができないため、トンネル電流を増大させるだけの、所望のＮ濃度を得にくい。
あるいは、仮に、図２（ａ）に示す工程でチャネルとなる領域ＣＨにＮ（窒素）を導入せずに、図２（ｂ）に示す工程でトンネル絶縁膜を形成した後に、ラジカル窒化を行ってトンネル絶縁膜にＮ（窒素）を導入する場合（比較例２）について考える。この場合、図９（ｂ）に示すように、トンネル絶縁膜中における浮遊電極側の表面近傍以外にＮが入りにくく、トンネル絶縁膜中の大部分の領域においてＮを導入することができないため、トンネル電流を増大させるだけの、所望のＮ濃度を得にくい。
あるいは、仮に、図２（ａ）に示す工程でチャネルとなる領域ＣＨにＮ（窒素）を導入せずに、図２（ｂ）に示す工程でトンネル絶縁膜を形成した後に、ＮＨ３ガスによる窒化を行ってトンネル絶縁膜にＮ（窒素）を導入する場合（比較例３）について考える。この場合、図９（ｃ）に示すように、トンネル絶縁膜／半導体基板の界面近傍及びトンネル絶縁膜中における浮遊電極側の表面近傍以外にＮが入りにくく、トンネル絶縁膜中の大部分の領域において実質的にＮを導入することができないため、トンネル電流を増大させるだけの、所望のＮ濃度を得にくい。
それに対して、第２の実施形態では、図２（ａ）に示す工程で半導体基板ＳＢｉ内の表面ＳＢｉ１近傍にＮ（窒素）を導入し、熱酸化法によりトンネル絶縁膜２０３を形成する際、チャネルとなる領域ＣＨ２００中の不純物２０２をトンネル絶縁膜２０３中へ熱拡散させる。これにより、トンネル絶縁膜２０３が、チャネルとなる領域ＣＨ２００側から浮遊電極１０４側まで連続的にＮを不純物２１２として含む不純物プロファイルＰＦ２１２を有するようになる。すなわち、トンネル絶縁膜２０３中の全体にわたって正の固定電荷となる不純物２１２がトンネル絶縁膜２０３中に含有されているので、電荷に対するトンネル絶縁膜２０３のバリアハイトを効果的に下げることができる。これにより、トンネル絶縁膜２０３を通したトンネル電流を容易に増大できる。
特に、不純物プロファイルＰＦ２１２は、チャネルとなる領域ＣＨ２００側にブロードなピークＰＫ２１２を有する。すなわち、比較例１〜３に比べて、より多くのＮ（窒素）を、トンネル絶縁膜／半導体基板の界面近傍だけでなく、トンネル絶縁膜中に含有させることができる。これにより、浮遊電極１０４に蓄積された電荷のリークを抑制しながら、プログラム動作時におけるトンネル絶縁膜を通したトンネル電流を容易に増加させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、２００ 半導体記憶装置、１０２、２０２、２１２ 不純物、１０３、１０３ｉ、２０３ トンネル絶縁膜、１０４ 浮遊電極、１０５、１０５ｉ 素子分離部、１０６ 電極間絶縁膜、１０７ ワードライン又は制御電極、１０７ｉ 導電膜、１０８ 側壁絶縁膜、１０９ 層間絶縁膜、１１０、１１１ 不純物拡散領域、１１３ 犠牲絶縁膜、１１５、１１５ｉ シリコン窒化膜、１１６、１１６ｉ シリコン酸化膜、１０４１、１０４１ｉ、１０４１ｊ、１０４２、１０４２ｉ、１０４２ｊ 導電膜、１０６１、１０６１ｉ、１０６３、１０６３ｉ シリコン酸化膜、１０６２、１０６２ｉ シリコン窒化膜、ＡＡ 活性領域、ＣＨ、ＣＨ２００ チャネルとなる領域、ＣＴ１、ＣＴ２、ＣＴ２０１、ＣＴ２０２ セルトランジスタ、ＬＰ１、ＬＰ２ ラインパターン、ＳＢ、ＳＢｉ、ＳＢｊ 半導体基板、ＴＲ１〜ＴＲ３、ＴＲ１１、ＴＲ１２ 溝。

Claims (5)

  1. Ｇｅ、Ｓｎ、Ｃ、及びＮのいずれかの不純物を半導体基板の表面に導入し、
    前記不純物が導入された前記半導体基板の表面にトンネル絶縁膜が形成されるように、前記半導体基板を熱酸化し、
    前記トンネル絶縁膜上に電荷蓄積層を有するゲートを形成し、
    前記ゲートと自己整合的に前記半導体基板内に不純物拡散領域を形成する
    ことを特徴とする半導体記憶装置の製造方法。
  2. 半導体基板の表面に配されたチャネルとなる領域と、
    前記チャネルとなる領域を覆うトンネル絶縁膜と、
    前記トンネル絶縁膜を覆う電荷蓄積層と、
    前記電荷蓄積層を覆う電極間絶縁膜と、
    前記電極間絶縁膜を覆う制御電極と、
    を備え、
    前記チャネルとなる領域は、Ｇｅ、Ｓｎ、及びＣのいずれかを不純物として含む
    ことを特徴とする半導体記憶装置。
  3. 前記チャネルとなる領域は、３×１０２１ａｔｏｍｓ／ｃｍ３以上の濃度でＣを含む
    ことを特徴とする請求項２に記載の半導体記憶装置。
  4. 半導体基板の表面に配されたチャネルとなる領域と、
    前記チャネルとなる領域を覆うトンネル絶縁膜と、
    前記トンネル絶縁膜を覆う電荷蓄積層と、
    前記電荷蓄積層を覆う電極間絶縁膜と、
    前記電極間絶縁膜を覆う制御電極と、
    を備え、
    前記トンネル絶縁膜は、前記チャネルとなる領域側から前記電荷蓄積層側まで連続的にＮを不純物として含む不純物プロファイルを有し、
    前記不純物プロファイルは、前記チャネルとなる領域側にピークを有する
    ことを特徴とする半導体記憶装置。
  5. 前記不純物プロファイルは、前記トンネル絶縁膜内における前記ピークの位置から前記浮遊電極へ近づくに従って徐々に濃度が小さくなっている
    ことを特徴とする請求項４に記載の半導体記憶装置。
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