JP2012033618A - バイポーラ半導体素子 - Google Patents

Abstract

【課題】ドリフト層とドリフト層に隣接する層との界面の応力を低減して、順方向電圧を低く抑えることができるバイポーラ半導体素子を提供する。
【解決手段】このｐｉｎダイオード２０は、ｎ型ＳｉＣドリフト層２３の膜厚の各範囲(３００μｍ以下２００μｍ超)，(２００μｍ以下１００μｍ超)，(１００μｍ以下５０μｍ超)に対応して、ｎ型ＳｉＣバッファ層２２の不純物濃度の各上限値(５×１０^１７ｃｍ^−３）,（７×１０^１７ｃｍ^−３）,（１０×１０^１７ｃｍ^−３）が設定されている。これにより、ｎ型ＳｉＣドリフト層２３とｎ型ＳｉＣバッファ層２２との界面の応力を低減でき、順方向電圧を低減できる。
【選択図】図５

Description

この発明は、高耐圧で順方向電圧が低いバイポーラ半導体素子に関する。

炭化けい素のように基板上にエピタキシャル成長した層(エピタキシャル層)を用いて素子を形成する場合、基板とエピタキシャル層との間に基板と同程度の不純物濃度を持つバッファ層をエピタキシャル成長により形成するのが一般的である(例えば、特許文献１(米国特許第６８４９８７４号明細書)参照)。このバッファ層の形成には、ＳＢＤ(ショットキーバリアダイオード)などにおいては、基板とエピタキシャル層との界面における局所的な電界集中や、上記界面に存在する欠陥による絶縁破壊を防ぐ狙いがある。

また、上記バッファ層の形成には、ｐｎダイオードやＧＴＯ(ゲートターンオフサイリスタ)、ＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)といったバイポーラ素子では、基板の基底面転位がショックレー型積層欠陥に拡張し、順方向電圧ドリフトが発生するのを防ぐ狙いがある。

また、上述のように、バッファ層を設ける目的は、デバイス動作を行うエピタキシャル層に直接に基板が接しないようにすることであるので、バッファ層の不純物濃度は基板の不純物濃度と同程度になるように設計されている。ここで、基板の不純物濃度は、基板の抵抗を下げるためにできるだけ高くする。

しかし、基板の不純物濃度を１０^１９(ｃｍ^−３)台まで高くすると、基板にフランク型積層欠陥が入ってしまうため、基板の不純物濃度を１０^１８(ｃｍ^−３)台とされる。

ところで、炭化けい素(ＳｉＣ)で高耐圧素子を形成する場合、一般に、耐圧１ｋＶ当たり厚さ１０μｍのドリフト層が必要になる。このため、１０ｋＶ以上の素子を形成するためには、ドリフト層の厚さとして１００μｍ以上が必要になる。このようなドリフト層は、不純物濃度が１０^１３〜１０^１４(ｃｍ^−３)台以下の高純度である。このため、このドリフト層と基板(あるいはバッファ層)との不純物濃度の差によって、ドリフト層と基板(あるいはバッファ層)との界面に応力が発生する。さらに、この応力は、ドリフト層の厚さが増えるのにともなって増大する。さらに、この応力は、上記界面でのキャリアライフタイムキラー転位の発生を引き起こし、ドリフト層への電子の注入を妨げる。

このように、高耐圧素子を形成するときには、厚いドリフト層が必要となるため、ドリフト層と基板(あるいはバッファ層)との界面に応力が発生し、電子の注入が抑制され、順方向電圧が高くなってしまうという問題がある。この順方向電圧の増大は、定常損失の増加を引き起こし、素子の破壊を引き起こすだけでなく、インバータなどの装置の効率低下を引き起こす。

米国特許第６８４９８７４号明細書

そこで、この発明の課題は、ドリフト層とドリフト層に隣接する層との界面の応力を低減して、順方向電圧を低く抑えることができるバイポーラ半導体素子を提供することにある。

上記課題を解決するため、この発明のバイポーラ半導体素子は、炭化けい素半導体で作製されたドリフト層と、
上記ドリフト層に隣接して作製された炭化けい素半導体層とを備え、
上記ドリフト層の厚さを３００μｍ以下かつ２００μｍを超える寸法にしたと共に上記炭化けい素半導体層の不純物濃度を５×１０^１７ｃｍ^−３以下にした構成と、
上記ドリフト層の厚さを２００μｍ以下かつ１００μｍを超える寸法にしたと共に上記炭化けい素半導体層の不純物濃度を７×１０^１７ｃｍ^−３以下にした構成と、
上記ドリフト層の厚さが１００μｍ以下かつ５０μｍを超える寸法にしたと共に上記炭化けい素半導体層の不純物濃度を１×１０^１８ｃｍ^−３以下した構成と、のうちのいずれか１つの構成を有し、
さらに、上記炭化けい素半導体層の不純物濃度を上記ドリフト層の不純物濃度の１００倍以上にしたことを特徴としている。

この発明のバイポーラ半導体素子によれば、上記ドリフト層の厚さＤｄが３００μｍ≧Ｄｄ＞２００μｍでは、上記ドリフト層に隣接する炭化けい素半導体層の不純物濃度Ｎｂを５×１０^１７ｃｍ^−３以下に抑えている。また、上記ドリフト層の厚さＤｄが２００μｍ≧Ｄｄ＞１００μｍでは、上記ドリフト層に隣接する炭化けい素半導体層の不純物濃度Ｎｂを７×１０^１７ｃｍ^−３以下に抑えている。また、上記ドリフト層の厚さＤｄが１００μｍ≧Ｄｄ＞５０μｍでは、上記ドリフト層に隣接する炭化けい素半導体層の不純物濃度Ｎｂを１.０×１０^１８ｃｍ^−３以下に抑えている。

このように、ドリフト層の厚さが厚い領域程、上記隣接する炭化けい素半導体層の不純物濃度Ｎｂの上限値を低く抑えることにより、上記ドリフト層と上記隣接する炭化けい素半導体層との界面に発生する応力を抑えて、上記ドリフト層と上記炭化けい素半導体層との界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧を低減できる。

また、この発明のバイポーラ半導体素子では、上記炭化けい素半導体層の不純物濃度は、上記ドリフト層の不純物濃度の１００倍以上である。すなわち、上記ドリフト層の不純物濃度は、上記炭化けい素半導体層の不純物濃度の１００分の１以下である。これにより、空乏層をドリフト層に隣接する炭化けい素半導体層に延ばさないようにすることができる。よって、上記ドリフト層に隣接する炭化けい素半導体層がバッファ層である場合、空乏層が基板まで達しないようにすることができ、耐圧喪失や破壊を回避できる。一般に基板の品質はそれほど良くなく、バッファ層と基板との界面も品質が良くない。このため、上記界面の部分まで空乏層が延びてくると、品質が良くない箇所に電界がかかることになり、耐圧喪失や破壊につながる。

また、一実施形態のバイポーラ半導体素子では、炭化けい素半導体で作製された基板を備え、
上記炭化けい素半導体層は、
上記炭化けい素半導体で作製された基板と上記ドリフト層との間に形成されたバッファ層である。

この実施形態のバイポーラ半導体素子によれば、上記ドリフト層と上記バッファ層との界面に発生する応力を抑えて、上記ドリフト層と上記バッファ層との界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。

また、一実施形態のバイポーラ半導体素子では、上記バッファ層は、超格子バッファ層である。

この実施形態のバイポーラ半導体素子によれば、上記ドリフト層と上記超格子バッファ層との界面に発生する応力を抑えて、上記ドリフト層と上記超格子バッファ層との界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。

また、一実施形態のバイポーラ半導体素子では、上記バッファ層がカソードであり、
さらに、上記ドリフト層の上に炭化けい素半導体で作製されたアノード層を有するダイオードである。

この実施形態のバイポーラ半導体素子によれば、上記バッファ層がカソードであるダイオードにおいて、上記ドリフト層とバッファ層との界面に発生する応力を抑えて、上記ドリフト層とバッファ層との界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。

また、一実施形態のバイポーラ半導体素子では、上記基板がコレクタ層であり、
上記ドリフト層がベース層であり、
上記ベース層上に炭化けい素半導体で作製されたエミッタ層を有するＩＧＢＴである。

この実施形態のバイポーラ半導体素子によれば、上記ドリフト層がベース層であるＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)において、上記ドリフト層とバッファ層との界面に発生する応力を抑えて、上記ドリフト層とバッファ層との界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。

また、一実施形態のバイポーラ半導体素子では、上記炭化けい素半導体層がアノード層をなすダイオードである。

この実施形態のバイポーラ半導体素子によれば、上記ドリフト層とアノード層との界面に発生する応力を抑えて、上記ドリフト層とアノード層との界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。

また、一実施形態のバイポーラ半導体素子では、上記ドリフト層と上記炭化けい素半導体層がベース層を構成するゲートターンオフサイリスタである。

この実施形態のバイポーラ半導体素子によれば、上記ゲートターンオフサイリスタにおいて、上記ベース層を構成する上記ドリフト層と上記炭化けい素半導体層との界面に発生する応力を抑えて、上記界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。

また、一実施形態のバイポーラ半導体素子では、上記ドリフト層がベース層であり、
上記ドリフト層に隣接して作製された上記炭化けい素半導体層がエミッタ層であるＩＧＢＴである。

この実施形態のバイポーラ半導体素子によれば、上記ＩＧＢＴを構成するベース層とエミッタ層との界面に発生する応力を抑えて、上記界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。

また、一実施形態のバイポーラ半導体素子では、炭化けい素半導体で形成したコレクタ層を備え、
上記ドリフト層がベース層であり、
上記ドリフト層に隣接して作製された炭化けい素半導体層は、上記ドリフト層と上記コレクタ層との間に形成されたバッファ層であるＩＧＢＴであり、
少なくとも上記コレクタ層,上記バッファ層,上記ドリフト層を炭化けい素半導体で作製された基板上に形成してから上記基板を除去した。

この実施形態のバイポーラ半導体素子によれば、上記ＩＧＢＴを構成するベース層とバッファ層との界面に発生する応力を抑えて、上記界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧の増大を抑制できる。また、上記基板が除去されているから、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。したがって、この発明のバイポーラ半導体素子によれば、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができる。

この発明のバイポーラ半導体素子によれば、ドリフト層の厚さが厚い領域程、上記ドリフト層に隣接する炭化けい素半導体層の不純物濃度の上限値を低く抑えることにより、上記ドリフト層と上記隣接する炭化けい素半導体層との界面に発生する応力を抑えて、上記ドリフト層と上記炭化けい素半導体層との界面でのキャリアライフタイムキラー転位の発生を抑制でき、順方向電圧を低減できる。

この発明のバイポーラ半導体素子の第１実施形態としてのＳｉＣ ｐｉｎダイオードの断面を示す断面図である。 この発明のバイポーラ半導体素子の第２実施形態としてのｎｐｎバイポーラトランジスタの断面を示す断面図である。 この発明のバイポーラ半導体素子の第３実施形態としてのＩＧＢＴの断面を示す断面図である。 この発明のバイポーラ半導体素子の第４実施形態としてのＧＴＯの断面を示す断面図である。 この発明のバイポーラ半導体素子の第５実施形態としてのＩＧＢＴの断面を示す断面図である。 この発明のバイポーラ半導体素子の第６実施形態としてのＩＧＢＴの断面を示す断面図である。 バッファ層不純物濃度と順方向電圧比との関係を示す特性図である。 各耐電圧値を達成するためのドリフト層の厚さと不純物濃度との関係を示す特性図である。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１に、この発明のバイポーラ半導体素子の第１実施形態としてのｐｎ接合ダイオード(ｐｉｎダイオード)２０の断面図である。この第１実施形態では、第１の導電型としてのｎ型の４Ｈ型ＳｉＣで作製した基板２１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。

上記ｎ型の４Ｈ型ＳｉＣ基板２１上に、順次、ｎ型４Ｈ−ＳｉＣ、ｐ型(第２の導電型)４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、エピタキシャルｐｉｎダイオード２０を作製する。

図１に示すｎ型の４Ｈ型ＳｉＣ基板２１は、改良レーリー法によって成長させたインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたＳｉＣ基板２１のキャリヤ密度は８×１０^１８ｃｍ^−３、厚さは４００μｍである。

カソードとなる基板２１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)とアルミニウムドープｐ型ＳｉＣ層(ｐ型成長層)を順次エピタキシャル成長で形成する。上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示すｎ型のバッファ層２２とｎ型のドリフト層２３となる。また、バッファ層２２はドナー密度４×１０^１７ｃｍ^−３、膜厚は１０μｍである。また、ドリフト層２３はドナー密度約１×１０^１４ｃｍ^−３、膜厚は３００μｍである。

一方、上記アルミニウムドープｐ型ＳｉＣ層であるｐ型成長層が、アノードとなるｐ型接合層２４とｐ＋型コンタクト層２５となる。このｐ型接合層２４はアクセプタ密度５×１０^１７ｃｍ^−３、膜厚は１．５μｍである。また、ｐ＋型コンタクト層２５はアクセプタ密度約１×１０^１８ｃｍ^−３、膜厚は０．５μｍである。

この実施形態のｐｉｎダイオード２０は、上記ＳｉＣ基板２１の上に、ｎ型バッファ層２２、ｎ型ドリフト層２３、ｐ型接合層２４およびｐ＋型コンタクト層２５を順次形成したものであるが、作製時の処理条件を以下により詳しく説明する。

先ず、この実施形態のｐｉｎダイオード２０は、材料ガスとして、シラン(ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。ドーパントガスとして窒素(Ｎ_２)およびトリメチルアルミニウム(Ａｌ(ＣＨ_３)_３) を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、基板２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。

カソードとなるｎ型４ＨＳｉＣ基板２１のＣ面にバッファ層２２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(１７ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

また、ドリフト層２３の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０．００４ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２００分である。また、Ｐ型接合層２４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６分である。また、ｐ＋型コンタクト層２５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２分である。

上記の各形成工程の処理により、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェーハを作製できる。

一方、この第１実施形態のエピタキシャルｐｉｎダイオード２０用のＳｉＣエピタキシャルウェーハに対する比較例としてのｐｉｎダイオード用のＳｉＣエピタキシャルウェーハを作製した。この比較例のｐｉｎダイオード用のＳｉＣエピタキシャルウェーハは、ｎ型４Ｈ型ＳｉＣ基板２１上に、ドナー密度４×１０^１７ｃｍ^−３、膜厚１０μｍのｎ型バッファ層２２に替えて、ドナー密度１０×１０^１７ｃｍ^−３、膜厚１０μｍのｎ型バッファ層を形成した点だけが上記第１実施形態と相違する。よって、ここでは、上記比較用のｐｉｎダイオード用のＳｉＣエピタキシャルウェーハを作製するときの処理条件として、ＳｉＣ基板上にバッファ層を形成する工程だけを説明する。

まず、基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。基板のＣ面にバッファ層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

次に、この第１実施形態となるＳｉＣエピタキシャルウェーハと、比較用のＳｉＣエピタキシャルウェーハとのそれぞれに、次に説明する加工を施すことによって、図１に示すこの実施形態のｐｉｎダイオード２０および比較用ｐｉｎダイオードを作製できる。

まず、反応性イオンエッチング(ＲＩＥ)によりＳｉＣエピタキシャルウエーハの両端部を除去してメサ構造に加工する。このＲＩＥにおけるエッチングガスとしては、ＣＦ_４(４弗化炭素)とＯ_２を用いて、プラズマ処理装置により、圧力５Ｐａ、高周波電力２６０Ｗの条件で深さ約２．５μｍまでエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ_２膜(厚さ１０μｍ)を用いた。

次に、エッチングにより形成したメサ底部での電界集中を緩和するために、メサ底部に幅２５０μｍ、深さ０．７μｍのｐ型ＪＴＥ(ジャンクション・ターミネーション・エクステンション)２６を設けた。このｐ型ＪＴＥ２６は、Ａｌイオン注入により形成した。このＡｌイオン注入のエネルギーは３０〜４５０ｋｅＶの間で６段階に変え、トータルドーズ量は１．２×１０^１３ｃｍ^−２である。また、このｐ型ＪＴＥ２６の形成時には、ＪＴＥ２６の注入層がボックスプロファイルとなるように設計した。イオン注入は全て室温で行い、イオン注入のマスクには、グラファイト(厚さ５μｍ)を用いた。注入イオンの活性化のための熱処理をアルゴンガス雰囲気中で１７００℃、３分の条件で行った。アニールの後、温度１２００℃、３時間のウェット酸化により保護膜としての熱酸化膜２７を形成した。なお、図１において、３０は、絶縁保護膜(もしくは酸化膜)である。

次に、基板２１の下面に、Ｎｉ(厚さ３５０ｎｍ)を形成しカソード電極２８とする。Ｐ＋型コンタクト層２５上に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれを蒸着し、アノード電極２９とする。アノード電極２９は、Ｔｉ層２９ａとＡｌ層２９ｂから構成されている。最後に、１０００℃で２０分間の熱処理を行って、カソード電極２８およびアノード電極２９をそれぞれオーミック電極にする。ｐｎ接合のサイズは直径が２．６ｍｍφでありほぼ円形である。なお、この実施形態ではアルミニウムイオン注入によってｐ型ＪＴＥ２６を形成したが、ボロン(Ｂ)のイオン注入を用いた場合でも同様の効果がある。

この第１実施形態のｐｉｎダイオード２０の耐電圧は２０ｋＶであり、オン電圧は４．０Ｖである。このオン電圧(順方向電圧)は、電流密度１００Ａ／ｃｍ^２での値で、初期状態で、上記のｐｉｎダイオード２０の電流電圧特性をカーブトレーサで測定した。

一方、上記比較用ｐｉｎダイオードについては、オン電圧は、２０Ｖ程度であった。このオン電圧(順方向電圧)の測定条件は、上記第１実施形態に対して行ったのと同じ上述の条件とした。

次に、図７に、横軸にバッファ層の不純物濃度(ｃｍ^−３)を取り、縦軸に上記測定における順方向電圧比とバッファ層不純物濃度との関係を示す。上記順方向電圧比とは、ドリフト層の各膜厚,バッファ層の各不純物濃度における順方向電圧Ｖをドリフト層の各膜厚における順方向電圧の最小値Ｖminで除算した値である。

図７に示す特性Ｋ４は、上記ドリフト層２３の膜厚Ｄｄが３００μｍである場合の特性を示している。この特性Ｋ４によれば、バッファ層２２の不純物濃度Ｎｂが５×１０^１７ｃｍ^−３以下では順方向電圧Ｖは順方向電圧の最小値Ｖｍｉｎと殆ど同じ値である。これに対して、バッファ層２２の不純物濃度Ｎｂが５×１０^１７(ｃｍ^−３)を越えると、順方向電圧比が急増している。また、特性Ｋ３は、上記ドリフト層２３の膜厚Ｄｄが２００μｍである場合の特性を示しており、この特性Ｋ３によれば、バッファ層の不純物濃度が７×１０^１７ｃｍ^−３以下では順方向電圧比が殆ど１であるのに対して、バッファ層の不純物濃度が７×１０^１７ｃｍ^−３を越えると順方向電圧比が急増している。また、特性Ｋ２は、上記ドリフト層２３の膜厚Ｄｄが１００μｍである場合の特性を示しており、この特性Ｋ２によれば、バッファ層の不純物濃度が１×１０^１８ｃｍ^−３以下では順方向電圧比が殆ど１であるのに対して、バッファ層の不純物濃度が１×１０^１８ｃｍ^−３を越えると順方向電圧比が急増している。

したがって、上記ドリフト層の厚さを３００μｍ以下かつ２００μｍを超える範囲に設定した場合に、上記バッファ層の不純物濃度を５×１０^１７ｃｍ^−３以下に設定することによって、順方向電圧を最小の値に抑えることができる。

すなわち、この実施形態のように、ドリフト層２３の膜厚が３００μｍである場合に、バッファ層２２のドナー密度を４×１０^１７ｃｍ^−３にしたことで、順方向電圧を最小値まで低減できる。また、この実施形態では、バッファ層２２のドナー密度を４×１０^１７ｃｍ^−３にして、上記ドリフト層２３のドナー密度１×１０^１４ｃｍ^−３の１００倍以上にした。このように、上記ドリフト層２３の不純物濃度をバッファ層２２の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層２３に隣接する炭化けい素半導体層であるバッファ層２２に延ばさないようにすることができ、空乏層が基板まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

また、この実施形態のように、ドリフト層２３の膜厚が３００μｍである場合に、ドリフト層２３のドナー密度を１×１０^１４ｃｍ^−３にすることで、図８に示すように、２０ｋＶ以上の耐圧を確実に実現できる。図８は、縦軸にドリフト層の厚さ(μｍ)をとり、横軸にドリフト層の不純物濃度(ｃｍ^−３)をとり、各耐電圧値を達成するためのドリフト層の厚さと不純物濃度との関係を示す特性図である。すなわち、図８の各特性Ｓ１,Ｓ２,Ｓ５,Ｓ１０,Ｓ２０,Ｓ３０,Ｓ５０,Ｓ１００は、それぞれ、耐電圧値１ｋＶ,２ｋＶ,５ｋＶ,１０ｋＶ,２０ｋＶ,３０ｋＶ,５０ｋＶ,１００ｋＶを達成するためのドリフト層の厚さと不純物濃度との関係を示す特性図である。

一例として、耐電圧値２０ｋＶを達成するための曲線Ｓ２０では、ドリフト層の不純物濃度が１０^１１ｃｍ^−３から１０^１４ｃｍ^−３にかけて、必要なドリフト層の厚さが２００μｍ付近から１００μｍに向かって減少しているが、ドリフト層の不純物濃度が１０^１４ｃｍ^−３を超えると必要なドリフト層の厚さが２００μｍに向かって上昇している。曲線Ｓ２０によれば、ドリフト層の不純物濃度を１０^１４ｃｍ^−３以下にすることで、ドリフト層の厚さＤｄが２００μｍ＜Ｄｄ≦３００μｍの範囲において耐電圧値２０ｋＶ以上を確実に達成できることが分かる。

また、図７の特性Ｋ３(Ｄｄ＝２００μｍ)と特性Ｋ２(Ｄｄ＝１００μｍ)を参照すれば、上記ドリフト層の厚さＤｄを２００μｍ以下かつ１００μｍを超える範囲に設定した場合、上記バッファ層の不純物濃度を７×１０^１７ｃｍ^−３以下に設定することによって、順方向電圧比をほぼ１にでき、順方向電圧を最小値まで低減できることが分かる。また、この場合、図８の耐電圧値１０ｋＶを達成するための曲線Ｓ１０を参照すれば、ドリフト層の不純物濃度の上限値を５×１０^１４ｃｍ^−３に設定することで、耐電圧値１０ｋＶ以上を確実に達成できることが分かる。また、この場合も、ドリフト層の不純物濃度をバッファ層の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層に隣接する炭化けい素半導体層であるバッファ層に延ばさないようにすることができ、空乏層が基板まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

また、図７の特性Ｋ２(Ｄｄ＝１００μｍ)と特性Ｋ１(Ｄｄ＝５０μｍ)を参照すれば、上記ドリフト層の厚さＤｄを１００μｍ以下かつ５０μｍを超える範囲に設定した場合、上記バッファ層の不純物濃度を１×１０^１８ｃｍ^−３以下に設定することによって、順方向電圧を最小値まで低減できることが分かる。また、この場合、図８の耐電圧値５ｋＶを達成するための曲線Ｓ５を参照すれば、ドリフト層の不純物濃度の上限値を１×１０^１５ｃｍ^−３に設定することで、耐電圧値５ｋＶ以上を確実に達成できることが分かる。また、この場合も、ドリフト層の不純物濃度をバッファ層の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層に隣接する炭化けい素半導体層であるバッファ層に延ばさないようにすることができ、空乏層が基板まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

なお、上記実施形態では、バッファ層２２の厚さを１０μｍとしたが、バッファ層２２の厚さを１０μｍ以上としてもよく、バッファ層２２の厚さを１０μｍ以下としてもよい。ただし、順方向電圧ドリフトを抑制するために、バッファ層２２の厚さを２.５μｍ(少数キャリアの拡散距離)以上とすることが好ましい。

以上のように、ドリフト層２３の膜厚の範囲(３００μｍ以下２００μｍ超),(２００μｍ以下１００μｍ超),(１００μｍ以下５０μｍ超)に応じて、バッファ層２２の不純物濃度の上限値を５×１０^１７ｃｍ^−３,７×１０^１７ｃｍ^−３,１０×１０^１７ｃｍ^−３に設定したことによって、順方向電圧を最小値まで低減できるＳｉＣ ｐｉｎダイオードを実現できる。

尚、上記実施形態では、バッファ層２２をドリフト層２３に隣接する炭化けい素半導体層の一例としたが、本発明のドリフト層に隣接する炭化けい素半導体層は、ドリフト層２３に隣接するアノード層(ｐ型接合層２４,ｐ＋型コンタクト層２５)としてもよい。また、上記バッファ層を超格子バッファ層としてもよい。この超格子バッファ層は、一例として、層厚０.１μｍでドナー密度４×１０^１７ｃｍ^−３の窒素ドープｎ型ＳｉＣ層と層厚０.１μｍでドナー密度１×１０^１４ｃｍ^−３の窒素ドープｎ型ＳｉＣ層とを交互に積層した層厚合計が１μｍの超格子バッファ層としてもよい。

(第２の実施の形態)
次に、図２に、この発明のバイポーラ半導体素子の第２実施形態を示す。図２は、第２実施形態としてのｎｐｎバイポーラトランジスタ５０の断面図である。この第２実施形態でも、ｎ型の４Ｈ型ＳｉＣの基板を採用している。このｎ型の４Ｈ型ＳｉＣの基板上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。

この第２実施形態のｎｐｎパイポーラトランジスタは、ｎ型の４Ｈ型ＳｉＣを用いた基板の(０００−１）カーボン面上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。

ｎ型の４Ｈ型ＳｉＣの基板５１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板５１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０^１８ｃｍ^−３、厚さは４００μｍである。この基板５１のＣ面上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層５２とドリフト層５３を成膜する。

このドリフト層５３の上にアルミドープｐ型ＳｉＣのｐ型成長層５４、および窒素ドープｎ型ＳｉＣ層のｎ型成長層５５を順番にエピタキシャル成長法で成膜した。バッファ層５２とドリフト層５３がｎ型コレクタ層になる。

上記バッファ層５２はドナー密度４×１０^１７ｃｍ^−３、膜厚は１０μｍである。また、ドリフト層５３はドナー密度約１×１０^１４ｃｍ^−３、膜厚は３００μｍである。また、ｐ型ベース層となるｐ型成長層５４はアクセプタ密度２×１０^１７ｃｍ^−３、膜厚は１μｍである。ｎ型成長層５５はドナー密度約７×１０^１７ｃｍ^−３、膜厚は０．７５μｍである。

次に、この実施形態のｎｐｎバイポーラトランジスタ５０を作製するときの処理条件を説明する。材料ガスとして、シラン（ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。ドーパントガスとして窒素（Ｎ_２)およびトリメチルアルミニウム{Ａｌ(ＣＨ_３)_３}を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。

コレクタとなるｎ型４ＨＳｉＣ基板５１のＣ面上にバッファ層５２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(１７ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。また、ドリフト層５３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０．００４ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２００分である。

また、Ｐ型成長層５４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。また、ｎ型成長層５５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。上記の各工程の処理により、この第２実施形態のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェーハができる。

一方、この第２実施形態のｎｐｎバイポーラトランジスタ５０用のＳｉＣエピタキシャルウェーハに対する比較例としてのｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェーハを作製した。この比較例のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェーハは、ｎ型４Ｈ型ＳｉＣ基板５１上にドナー密度４×１０^１７ｃｍ^−３、膜厚１０μｍのｎ型バッファ層５２に替えてドナー密度１０×１０^１７ｃｍ^−３、膜厚１０μｍのｎ型バッファ層を形成した点だけが上記第２実施形態と相違する。よって、ここでは、上記比較用のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェーハを作製するときの処理条件として、ＳｉＣ基板上にバッファ層を形成する工程だけを説明する。

まず、基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。基板のＣ面にバッファ層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

そして、この第２実施形態および比較用のＳｉＣエピタキシャルウエーハに以下に説明する加工を施すことにより図２に示す第２実施形態のｎｐｎバイポーラトランジスタ５０および比較例を作製できる。

まず、反応性イオンエッチング(ＲＩＥ)によりｎ型成長層５５を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、エミッタとなるｎ型成長層５５を残す。このＲＩＥのエッチングガスとしては、ＣＦ_４とＯ_２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ_２膜(厚さ１０μｍ)を用いた。

次に、ベース領域において素子分離を行うために、反応性イオンエッチング(ＲＩＥ)によりメサ構造にする。このＲＩＥのエッチングガスにはＣＦ_４とＯ_２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ_２膜(厚さ１０μｍ)を用いた。

次に、ベース領域において素子分離を行うために、反応性イオンエッチング(ＲＩＥ)によりメサ構造にする。このＲＩＥのエッチングガスにはＣＦ_４とＯ_２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ_２膜(厚さ１０μｍ)を用いた。

この第２実施形態では、ベース端部での電界集中を緩和するためのガードリング５６と、ベースのコンタクト領域５７を同一プロセスのＡｌ(アルミニウム)イオン注入によって形成した。ベースのコンタクト領域５７は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング５６の幅は１５０μｍである。コンタクト領域５７,ｐ型ガードリング５６の深さは共に０．５μｍである。

ｐ型ガードリング５６、ベースのコンタクト領域５７を形成する時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０^１３ｃｍ^−２である。このイオン注入のマスクとしては、ＣＶＤにより形成したＳｉＯ_２膜(厚さ５μｍ)を用いた。また、イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。

次に、アニールの後、温度１１５０℃で２時間のウェット酸化によって熱酸化膜を形成し、さらにＣＶＤによってＳｉＯ_２膜を堆積させ、合計２μｍの酸化膜５８を形成した。

次に、ＳｉＣ基板５１の下面にコレクタ電極５９Ｃを形成する。また、ベースのコンタクト領域５７にベース電極５９Ｂを形成する。また、エミッタ領域５５にＮｉを蒸着してエミッタ電極６９を形成する。次に、１０００℃、２０分間の熱処理を行ってそれぞれオーミック接合を形成した。

最後に、ベース電極５９Ｂおよびエミッタ電極６９をＴｉ／Ａｕ電極７０で覆って各電極端子を形成した。接合部の大きさは３．２ｍｍ×３．２ｍｍである。なお、この第２実施形態では、Ａｌイオン注入によってガードリング５６を形成したが、Ｂ(硼素)イオン注入を用いた場合でも同様の効果がある。

また、ｎｐｎバイポーラトランジスタ５０においては、基板５１、バッファ層５２、ドリフト層５３、ｐ型成長層５４及びｎ型成長層５５のそれぞれの接合面（図中水平方向に広がる面）は、すべて（０００−１）カーボン面２から８度のオフ角をもつ面２ａに平行になっている。

こうして作製したｎｐｎバイポーラトランジスタ５０の耐圧は３０ｋＶである。オン抵抗は１０.０ｍΩｃｍ^２であり、最大電流増幅率は約１５であった。 このオン抵抗は、ベース電流０.６Ａ、コレクタ電流密度１００Ａ／ｃｍ^２での初期状態での値である。

一方、この第２実施形態の比較例(ｎ型バッファ層のドナー密度１０×１０^１７ｃｍ^−３)のｎｐｎバイポーラトランジスタの室温でのオン抵抗は、５０ｍΩ/ｃｍ^２であり、最大電流増幅率は５であった。このオン抵抗は、ベース電流０.６Ａ、コレクタ電流密度１００Ａ／ｃｍ^２での初期状態での値である。

また、この第２実施形態でも、前述の第１実施形態で説明した図７と同様のバッファ層不純物濃度と順方向電圧比との関係がある。また、この第２実施形態でも、前述の第１実施形態で説明した図８と同様の各耐電圧値を達成するためのドリフト層の厚さと不純物濃度との関係がある。

したがって、上記ドリフト層５３の厚さを３００μｍ以下かつ２００μｍを超える範囲に設定した場合に、上記バッファ層５２の不純物濃度を５×１０^１７ｃｍ^−３以下に設定することによって、順方向電圧比を殆ど１にできる。すなわち、この実施形態のように、ドリフト層５３の膜厚が３００μｍである場合に、バッファ層５２のドナー密度を４×１０^１７ｃｍ^−３にしたことで、順方向電圧を最小の値まで低減できる。また、この実施形態では、バッファ層５２のドナー密度を４×１０^１７ｃｍ^−３にして、上記ドリフト層５３のドナー密度１×１０^１４ｃｍ^−３の１００倍以上にした。このように、上記ドリフト層５３の不純物濃度をバッファ層５２の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層５３に隣接する炭化けい素半導体層であるバッファ層５２に延ばさないようにすることができ、空乏層が基板まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

また、この第２実施形態のように、ドリフト層５３の膜厚が３００μｍである場合に、ドリフト層５３のドナー密度を１×１０^１４ｃｍ^−３にすることで、図８に示すように、３０ｋＶの耐圧を確実に実現できる。

また、この第２実施形態でも、前述の第１実施形態で述べたのと同様に、ドリフト層５３の膜厚の範囲を３００μｍ以下２００μｍ超とした場合にバッファ層５２の不純物濃度の上限値を５×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、図８の曲線Ｓ２０によれば、ドリフト層の不純物濃度を１０^１４ｃｍ^−３以下にすることで、ドリフト層の厚さＤｄが２００μｍ＜Ｄｄ≦３００μｍの範囲において耐電圧値２０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層５３の膜厚の範囲を２００μｍ以下１００μｍ超とした場合にバッファ層５２の不純物濃度の上限値を７×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、この場合、図８の耐電圧値１０ｋＶを達成するための曲線Ｓ１０を参照すれば、ドリフト層の不純物濃度の上限値を５×１０^１４ｃｍ^−３に設定することで、耐電圧値１０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層５３の膜厚の範囲を１００μｍ以下５０μｍ超とした場合にバッファ層５２の不純物濃度の上限値を１０×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、この場合、図８の耐電圧値５ｋＶを達成するための曲線Ｓ５を参照すれば、ドリフト層の不純物濃度の上限値を１×１０^１５ｃｍ^−３に設定することで、耐電圧値５ｋＶ以上を確実に達成できることが分かる。

なお、上記実施形態では、バッファ層５２の厚さを１０μｍとしたが、バッファ層５２の厚さを１０μｍ以上としてもよく、バッファ層５２の厚さを１０μｍ以下としてもよい。ただし、順方向電圧ドリフトを抑制するために、バッファ層５２の厚さを２.５μｍ(少数キャリアの拡散距離)以上とすることが好ましい。また、上記実施形態において、バッファ層５２を超格子バッファ層としてもよい。この超格子バッファ層は、一例として、前述の第１実施形態で述べたようなものを採用できる。

（第３の実施の形態）
次に、図３に、この発明のバイポーラ半導体素子の第３実施形態としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)８０の断面を示す。

このＩＧＢＴ８０は、ｎ型の６Ｈ型ＳｉＣによる基板７１上に、膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ８０を作製した。このＩＧＢＴ８０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。

次に、このＩＧＢＴ８０の作製方法を説明する。すなわち、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の６Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層を順次形成する。

上記ＳｉＣ基板７１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなる基板７１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０^１８ｃｍ^−３である。

このＳｉＣ基板７１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。このｐ型ＳｉＣ層は、図３のバッファ層７２とドリフト層７３となる。上記バッファ層７２はアクセプタ密度が４×１０^１７ｃｍ^−３、膜厚は１０μｍである。また、ドリフト層７３はアクセプタ密度が約１×１０^１４ｃｍ^−３、膜厚は３００μｍである。また、ドリフト層７３の上に形成されるｎ型成長層７４はドナー密度２×１０^１７ｃｍ^−３、膜厚は２μｍである。このｎ型成長層７４の上に形成されるｐ型成長層７５はアクセプタ密度が約１×１０^１８ｃｍ^−３、膜厚は０．７５μｍである。

次に、このＩＧＢＴ８０を作製するときの処理条件を説明する。

まず、材料ガスとして、シラン(ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。また、ドーパントガスとして窒素(Ｎ_２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ_３)_３｝を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。

ｎ型ＳｉＣ基板７１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。このｎ型ＳｉＣ基板７１のＣ面上に、ｐ型ＳｉＣバッファ層７２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

次に、ｐ型ＳｉＣドリフト層７３の形成工程では、シラン(３０ｓｃｃｍ）、プロパン(１２ｓｃｃｍ）、トリメチルアルミニウム(０．００３ｓｃｃｍ）及び水素(１０ｓｌｍ)を供給する。処理時間は１２００分である。

次に、ｎ型成長層７４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(９ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。また、ｐ型成長層７５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。上記の各工程での処理により、このＩＧＢＴ８０用のＳｉＣエピタキシャルウェーハができる。

一方、この第３実施形態のＩＧＢＴ８０用のＳｉＣエピタキシャルウェーハに対する比較例としてのＩＧＢＴ用のＳｉＣエピタキシャルウェーハを作製した。この比較例のＩＧＢＴ用のＳｉＣエピタキシャルウェーハは、アクセプタ密度４×１０^１７ｃｍ^−３、膜厚１０μｍのｐ型バッファ層７２に替えてアクセプタ密度１０×１０^１７ｃｍ^−３、膜厚１０μｍのｐ型バッファ層を形成した点だけが上記第３実施形態と相違する。よって、ここでは、上記比較用のＩＧＢＴ用のＳｉＣエピタキシャルウェーハを作製するときの処理条件として、ＳｉＣ基板上にバッファ層を形成する工程だけを説明する。

まず、基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。基板のＣ面にバッファ層を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

次に、上記第３実施形態用および比較用のＳｉＣエピタキシャルウェーハに、次に説明する加工を施すことによって、図３に示すＩＧＢＴ８０および比較例のＩＧＢＴを作製できる。

まず、フォトリソグラフ法を用いて、ｐ＋成長層７５の中央部をＲＩＥでエッチングして、孔７６ａを設け、窒素をイオン注入することにより、エミッタとなるコンタクト領域７６を形成する。次に、ゲート領域を形成するために、ＲＩＥによりｐ＋成長層７５とｎ＋成長層７４をエッチングして孔７８ａ(図３では２つ)をあける。次に、孔７８ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ_２膜を堆積させ、絶縁膜７７を形成する。次に、ｎ型ＳｉＣ基板７１のコレクタ領域にＮｉを蒸着してコレクタ端子７９Ｃとする。また、コンタクト領域７６にエミッタ電極７９を蒸着する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、絶縁膜７７の上にＭｏ電極を形成しゲート電極７８とする。

こうして完成した本実施形態のＩＧＢＴ８０の耐電圧は、３０ｋＶ、オン抵抗は１５．０ｍΩｃｍ^２であり、コレクタ‐エミッタ間電圧は−１５Ｖである。このコレクタ‐エミッタ間電圧は、ゲート電圧が−４０Ｖ、コレクタ電流が１．４Ａでの初期状態での値である。

一方、比較例のＩＧＢＴでは、耐電圧は、３０ｋＶ、オン抵抗は５０ｍΩｃｍ^２であり、コレクタ‐エミッタ間電圧は−３０Ｖである。このコレクタ‐エミッタ間電圧は、ゲート電圧が−４０Ｖ、コレクタ電流が１．４Ａでの初期状態での値である。

また、この第３実施形態でも、前述の第１実施形態で説明した図５と同様のバッファ層不純物濃度と順方向電圧比との関係がある。また、この第３実施形態でも、前述の第１実施形態で説明した図６と同様の各耐電圧値を達成するためのドリフト層の厚さと不純物濃度との関係がある。

したがって、上記ドリフト層７３の厚さを３００μｍ以下かつ２００μｍを超える範囲に設定した場合に、上記バッファ層７２の不純物濃度を５×１０^１７ｃｍ^−３以下に設定することによって、順方向電圧比を殆ど１にできる。すなわち、この実施形態のように、ドリフト層７３の膜厚が３００μｍである場合に、バッファ層７２のアクセプタ密度を４×１０^１７ｃｍ^−３にしたことで、順方向電圧を最小の値まで低減できる。また、この実施形態では、バッファ層７２のアクセプタ密度を４×１０^１７ｃｍ^−３にして、上記ドリフト層７３のアクセプタ密度１×１０^１４ｃｍ^−３の１００倍以上にした。このように、上記ドリフト層７３の不純物濃度をバッファ層７２の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層７３に隣接する炭化けい素半導体層であるバッファ層７２に延ばさないようにすることができ、空乏層が基板まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

また、この第３実施形態のように、ドリフト層７３の膜厚が３００μｍである場合に、ドリフト層７３の不純物密度を１×１０^１４ｃｍ^−３にすることで、図８に示すように、３０ｋＶの耐圧を確実に実現できる。

また、この第３実施形態でも、前述の第１実施形態で述べたのと同様に、ドリフト層７３の膜厚の範囲を３００μｍ以下２００μｍ超とした場合にバッファ層７２の不純物濃度の上限値を５×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、図８の曲線Ｓ２０によれば、ドリフト層の不純物濃度を１０^１４ｃｍ^−３以下にすることで、ドリフト層の厚さＤｄが２００μｍ＜Ｄｄ≦３００μｍの範囲において耐電圧値２０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層７３の膜厚の範囲を２００μｍ以下１００μｍ超とした場合にバッファ層７２の不純物濃度の上限値を７×１０^１７ｃｍ^−３にすることによって、順方向電圧の増大を防止できる。また、この場合、図８の耐電圧値１０ｋＶを達成するための曲線Ｓ１０を参照すれば、ドリフト層の不純物濃度の上限値を５×１０^１４ｃｍ^−３に設定することで、耐電圧値１０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層７３の膜厚の範囲を１００μｍ以下５０μｍ超とした場合にバッファ層７２の不純物濃度の上限値を１０×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、この場合、図８の耐電圧値５ｋＶを達成するための曲線Ｓ５を参照すれば、ドリフト層の不純物濃度の上限値を１×１０^１５ｃｍ^−３に設定することで、耐電圧値５ｋＶ以上を確実に達成できることが分かる。

なお、上記実施形態では、バッファ層７２の厚さを１０μｍとしたが、バッファ層７２の厚さを１０μｍ以上としてもよく、バッファ層７２の厚さを１０μｍ以下としてもよい。ただし、順方向電圧ドリフトを抑制するために、バッファ層７２の厚さを２.５μｍ(少数キャリアの拡散距離)以上とすることが好ましい。

また、上記実施形態では、バッファ層７２をドリフト層７３に隣接する炭化けい素半導体層の一例としたが、ドリフト層７３に隣接するエミッタ層(ｎ型成長層７４)を本発明のドリフト層に隣接する炭化けい素半導体層としてもよい。また、上記バッファ層を超格子バッファ層としてもよい。この超格子バッファ層は、一例として、前述の第１実施形態で述べたようなものを採用できる。

（第４の実施の形態）
次に、図４に、この発明のバイポーラ半導体素子の第４実施形態としてのＧＴＯ(ゲート・ターンオフ・バイポーラトランジスタ)の断面を示す。この第４実施形態は、ｎ型ＳｉＣ基板９１と、このｎ型ＳｉＣ基板９１上に順に形成されたｐ型ＳｉＣバッファ層９２と、ｐ型ＳｉＣドリフト層９３と、ｎ型ＳｉＣベース層９４が形成されている。このｎ型ＳｉＣベース層９４上にメサ型のｐ型アノードエミッタ層９５が形成されている。さらに、このメサ型のｐ型アノードエミッタ層９５から露出したｎ型ベース層９４の部分にｎ型のゲートコンタクト領域９６がイオン注入により形成されている。このｎ型のゲートコンタクト領域９６はメサ型のアノードエミッタ層９５を取り囲むように形成されている。このｎ型のゲートコンタクト領域９６上にゲート電極１００が形成される。また、上記アノードエミッタ層９５上にアノード電極９８が形成される。

上記ｎ型ＳｉＣ基板９１は、厚さが２００μｍでドナー密度が８×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成され、上記ｐ型ＳｉＣバッファ層９２は、厚さが１０μｍでアクセプタ密度が６×１０^１７ｃｍ^−３のＳｉＣ半導体層で構成されている。また、上記ｐ型ＳｉＣドリフト層９３は、厚さが２００μｍでアクセプタ密度が１×１０^１４ｃｍ^−３のＳｉＣ半導体層で構成されている。また、上記ｎ型ＳｉＣベース層９４は、厚さが１０μｍでドナー密度が１×１０^１７ｃｍ^−３のＳｉＣ半導体層で構成されている。

また、上記ｎ型のゲートコンタクト領域９６は、厚さが３μｍでドナー密度が１×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成されている。また、上記ｐ型ＳｉＣアノードエミッタ層９５は、厚さが１０μｍでアクセプタ密度が８×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成されている。

この第４実施形態でも、前述の第１実施形態で説明した図７と同様のバッファ層不純物濃度と順方向電圧比との関係がある。また、この第４実施形態でも、前述の第１実施形態で説明した図８と同様の各耐電圧値を達成するためのドリフト層の厚さと不純物濃度との関係がある。

したがって、上記ドリフト層９３の厚さを２００μｍ以下かつ１００μｍを超える範囲に設定した場合に、上記バッファ層９２の不純物濃度を７×１０^１７ｃｍ^−３以下に設定することによって、順方向電圧比を殆ど１にできる。すなわち、この実施形態のように、ドリフト層９３の膜厚が２００μｍである場合に、バッファ層９２のアクセプタ密度を６×１０^１７ｃｍ^−３にしたことで、順方向電圧を最小の値に抑えることができる。また、この実施形態では、バッファ層９２のアクセプタ密度を１×１０^１７ｃｍ^−３にして、上記ドリフト層９３のアクセプタ密度１×１０^１４ｃｍ^−３の１００倍以上にした。このように、上記ドリフト層９３の不純物濃度をバッファ層９２の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層９３に隣接する炭化けい素半導体層であるバッファ層９２に延ばさないようにすることができ、空乏層が基板まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

また、この第４実施形態のように、ドリフト層９３の膜厚が２００μｍである場合に、ドリフト層９３のドナー密度を１×１０^１４ｃｍ^−３にすることで、図８に示すように、２０ｋＶの耐圧を確実に実現できる。

また、この第４実施形態でも、前述の第１実施形態で述べたのと同様に、ドリフト層９３の膜厚の範囲を３００μｍ以下２００μｍ超とした場合にバッファ層９２の不純物濃度の上限値を５×１０^１７ｃｍ^−３にすることによって、順方向電圧比を殆ど１にできる。また、図８の曲線Ｓ２０によれば、ドリフト層の不純物濃度を１０^１４ｃｍ^−３以下にすることで、ドリフト層の厚さＤｄが２００μｍ＜Ｄｄ≦３００μｍの範囲において耐電圧値２０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層９３の膜厚の範囲を２００μｍ以下１００μｍ超とした場合にバッファ層９２の不純物濃度の上限値を７×１０^１７ｃｍ^−３にすることによって、順方向電圧比を殆ど１にできる。また、この場合、図８の耐電圧値１０ｋＶを達成するための曲線Ｓ１０を参照すれば、ドリフト層の不純物濃度の上限値を５×１０^１４ｃｍ^−３に設定することで、耐電圧値１０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層９３の膜厚の範囲を１００μｍ以下５０μｍ超とした場合にバッファ層９２の不純物濃度の上限値を１０×１０^１７ｃｍ^−３にすることによって、順方向電圧比を殆ど１にできる。また、この場合、図８の耐電圧値５ｋＶを達成するための曲線Ｓ５を参照すれば、ドリフト層の不純物濃度の上限値を１×１０^１５ｃｍ^−３に設定することで、耐電圧値５ｋＶ以上を確実に達成できることが分かる。

なお、上記実施形態では、バッファ層９２の厚さを１０μｍとしたが、バッファ層９２の厚さを１０μｍ以上としてもよく、バッファ層９２の厚さを１０μｍ以下としてもよい。ただし、順方向電圧ドリフトを抑制するために、バッファ層９２の厚さを２.５μｍ(少数キャリアの拡散距離)以上とすることが好ましい。

また、上記実施形態では、バッファ層９２をドリフト層９３に隣接する炭化けい素半導体層の一例としたが、ドリフト層９３に隣接するｎ型ベース層９４を本発明のドリフト層に隣接する炭化けい素半導体層としてもよい。また、上記バッファ層を超格子バッファ層としてもよい。この超格子バッファ層は、一例として、前述の第１実施形態で述べたようなものを採用できる。

（第５の実施の形態）
次に、図５に、この発明のバイポーラ半導体素子の第５実施形態としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)２００の断面を示す。

このＩＧＢＴ２００は、ｎ型の６Ｈ型ＳｉＣによる基板２０１上に、膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層の順番でエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ２００を作製した。このＩＧＢＴ２００では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。

次に、このＩＧＢＴ２００の作製方法を説明する。すなわち、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の６Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層を順次形成する。

上記ｎ型ＳｉＣ基板２０１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなる基板２０１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０^１８ｃｍ^−３である。

このｎ型ＳｉＣ基板２０１上に、ＣＶＤ法によって、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層、の二層を連続的にエピタキシャル成長した。このｎ型ＳｉＣ層は、図５のｎ型バッファ層２０２となり、上記ｐ型ＳｉＣ層は図５のｐ型バッファ層２０３,ｐ型ドリフト層２０４となる。

上記ｎ型バッファ層２０２は、ドナー密度が４×１０^１７ｃｍ^−３で膜厚は１０μｍであり、上記ｐ型バッファ層２０３はアクセプタ密度が４×１０^１７ｃｍ^−３で膜厚は１０μｍである。また、ｐ型ドリフト層２０４はアクセプタ密度が約１×１０^１４ｃｍ^−３で膜厚は３００μｍである。また、ｐ型ドリフト層２０４の上に形成されるｎ型成長層２０５はドナー密度２×１０^１７ｃｍ^−３で膜厚は２μｍである。このｎ型成長層２０５の上に形成されるｐ型成長層２０６はアクセプタ密度が約１×１０^１８ｃｍ^−３で膜厚は１．５μｍである。また、上記ｎ型成長層２０５の上に形成されるｎ＋型コンタクト領域２０７はドナー密度が約１×１０^１８ｃｍ^−３で膜厚は１．５μｍである。

次に、このＩＧＢＴ２００を作製するときの処理条件を説明する。

まず、材料ガスとして、シラン(ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。また、ドーパントガスとして窒素(Ｎ_２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ_３)_３｝を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。

ｎ型ＳｉＣ基板２０１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。このｎ型ＳｉＣ基板２０１のＣ面上に、ｎ型ＳｉＣバッファ層２０２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(１８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

また、上記ｎ型ＳｉＣバッファ層２０２上にｐ型ＳｉＣバッファ層２０３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

次に、ｐ型ＳｉＣドリフト層２０４の形成工程では、シラン(３０ｓｃｃｍ）、プロパン(１２ｓｃｃｍ）、トリメチルアルミニウム(０．００３ｓｃｃｍ）及び水素(１０ｓｌｍ)を供給する。処理時間は１２００分である。

次に、フォトリソグラフィーとエッチングによって上記ｐ型ＳｉＣドリフト層２０４を部分的に除去したところに、上記ｎ型成長層２０５をエピタキシャル成長させる。このｎ型成長層２０５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(９ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。

次に、フォトリソグラフィーとエッチングによって上記ｎ型成長層２０５を部分的に除去したところに、上記ｐ＋型成長層２０６をエピタキシャル成長させる。このｐ＋型成長層２０６の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６分である。

次に、窒素のイオン注入によって上記ｎ型成長層２０５にｎ＋コンタクト領域２０７を形成する。

次に、ＭＯＳ構造を形成するために、上記ｐ型ドリフト層２０４,ｎ型成長層２０５,ｐ＋型成長層２０６上にＣＶＤによりＳｉＯ_２膜を堆積させ、絶縁膜２０８を形成する。次に、ｎ型ＳｉＣ基板２０１のコレクタ領域にＮｉを蒸着してコレクタ端子２０９とする。また、ｎ＋コンタクト領域２０７にエミッタ電極２１１を蒸着する。次に、熱処理を行って、コレクタ端子２０９,エミッタ電極２１１に、それぞれオーミック接合を形成する。さらに、絶縁膜２０８の上にＭｏ電極を形成しゲート電極２１２とする。

こうして完成した本実施形態のＩＧＢＴ２００の耐電圧は、３０ｋＶ、オン抵抗は１５．０ｍΩｃｍ^２であり、コレクタ‐エミッタ間電圧は−１５Ｖである。このコレクタ‐エミッタ間電圧は、ゲート電圧が−４０Ｖ、コレクタ電流が１．４Ａでの初期状態での値である。

また、この第５実施形態でも、前述の第１実施形態で説明した図７と同様のバッファ層不純物濃度と順方向電圧比との関係がある。また、この第５実施形態でも、前述の第１実施形態で説明した図８と同様の各耐電圧値を達成するためのドリフト層の厚さと不純物濃度との関係がある。

したがって、上記ドリフト層２０４の厚さを３００μｍ以下かつ２００μｍを超える範囲に設定した場合に、上記バッファ層２０３の不純物濃度を５×１０^１７ｃｍ^−３以下に設定することによって、順方向電圧比を殆ど１にできる。すなわち、この実施形態のように、ドリフト層２０４の膜厚が３００μｍである場合に、バッファ層２０３のアクセプタ密度を４×１０^１７ｃｍ^−３にしたことで、順方向電圧を最小の値まで低減できる。また、この実施形態では、バッファ層２０３の不純物密度を４×１０^１７ｃｍ^−３にして、上記ドリフト層２０４のアクセプタ密度１×１０^１４ｃｍ^−３の１００倍以上にした。このように、上記ドリフト層２０４の不純物濃度をバッファ層２０３の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層２０４に隣接する炭化けい素半導体層であるバッファ層２０３に延ばさないようにすることができ、空乏層が基板２０１まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

また、この第５実施形態のように、ドリフト層２０４の膜厚が３００μｍである場合に、ドリフト層２０４の不純物密度を１×１０^１４ｃｍ^−３にすることで、図８に示すように、３０ｋＶの耐圧を確実に実現できる。

また、この第５実施形態でも、前述の第１実施形態で述べたのと同様に、ドリフト層２０４の膜厚の範囲を３００μｍ以下２００μｍ超とした場合にバッファ層２０３の不純物濃度の上限値を５×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、図８の曲線Ｓ２０によれば、ドリフト層２０４の不純物濃度を１０^１４ｃｍ^−３以下にすることで、ドリフト層の厚さＤｄが２００μｍ＜Ｄｄ≦３００μｍの範囲において耐電圧値２０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層２０４の膜厚の範囲を２００μｍ以下１００μｍ超とした場合にバッファ層２０３の不純物濃度の上限値を７×１０^１７ｃｍ^−３にすることによって、順方向電圧の増大を防止できる。また、この場合、図８の耐電圧値１０ｋＶを達成するための曲線Ｓ１０を参照すれば、ドリフト層２０４の不純物濃度の上限値を５×１０^１４ｃｍ^−３に設定することで、耐電圧値１０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層２０４の膜厚の範囲を１００μｍ以下５０μｍ超とした場合にバッファ層２０３の不純物濃度の上限値を１０×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、この場合、図８の耐電圧値５ｋＶを達成するための曲線Ｓ５を参照すれば、ドリフト層の不純物濃度の上限値を１×１０^１５ｃｍ^−３に設定することで、耐電圧値５ｋＶ以上を確実に達成できることが分かる。

なお、上記実施形態では、バッファ層２０３の厚さを１０μｍとしたが、バッファ層２０３の厚さを１０μｍ以上としてもよく、バッファ層２０２の厚さを１０μｍ以下としてもよい。ただし、順方向電圧ドリフトを抑制するために、バッファ層２０３の厚さを２.５μｍ(少数キャリアの拡散距離)以上とすることが好ましい。

また、上記実施形態では、バッファ層２０３をドリフト層２０４に隣接する炭化けい素半導体層の一例としたが、ドリフト層２０４に隣接するエミッタ層(ｎ型成長層２０５)を本発明のドリフト層に隣接する炭化けい素半導体層としてもよい。また、上記バッファ層を超格子バッファ層としてもよい。この超格子バッファ層は、一例として、前述の第１実施形態で述べたようなものを採用できる。

（第６の実施の形態）
次に、図６に、この発明のバイポーラ半導体素子の第６実施形態としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)３００の断面を示す。

このＩＧＢＴ３００は、ｎ型の６Ｈ型ＳｉＣによる基板３０１上に、膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ３００を作製した。このＩＧＢＴ３００では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。

次に、このＩＧＢＴ３００の作製方法を説明する。すなわち、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の６Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層を順次形成する。

上記ＳｉＣ基板３０１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。上記ＳｉＣ基板３０１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０^１８ｃｍ^−３である。

上記ＳｉＣ基板３０１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。上記二層のｐ型ＳｉＣ層は、図６のｐ型不純物層３０２とｐ型成長層３０５となる。また、上記窒素ドープｎ型ＳｉＣ層は、ｎ型バッファ層３０３とｎ型ドリフト層３０４となる。

上記ｐ型不純物層３０２はアクセプタ密度が４×１０^１７ｃｍ^−３、膜厚は１０μｍである。また、上記ｎ型バッファ層３０３はドナー密度が４×１０^１７ｃｍ^−３、膜厚は１０μｍである。また、ｎ型ドリフト層３０４はドナー密度が約１×１０^１４ｃｍ^−３、膜厚は３００μｍである。また、ｎ型ドリフト層３０４の上に形成されるｐ型成長層３０５は、アクセプタ密度２×１０^１７ｃｍ^−３、膜厚は２μｍである。このｐ型成長層３０５の上に形成されるｎ型成長層３０６はドナー密度が約１×１０^１８ｃｍ^−３、膜厚は１．５μｍである。

次に、このＩＧＢＴ３００を作製するときの処理条件を説明する。

まず、材料ガスとして、シラン(ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。また、ドーパントガスとして窒素(Ｎ_２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ_３)_３｝を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。

ｎ型ＳｉＣ基板３０１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。このｎ型ＳｉＣ基板３０１のＣ面上に、ＳｉＣｐ型不純物層３０２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

次に、ｎ型バッファ層３０３の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(１８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

次に、ｎ型ＳｉＣドリフト層３０４の形成工程では、シラン(３０ｓｃｃｍ）、プロパン(１２ｓｃｃｍ）、窒素(０．００４５ｓｃｃｍ）及び水素(１０ｓｌｍ)を供給する。処理時間は１２００分である。

次に、フォトリソグラフィーとエッチングによって上記ｐ型ドリフト層３０４を部分的に除去したところに、上記ｐ型成長層３０５をエピタキシャル成長させる。このｐ型成長層３０５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。

次に、フォトリソグラフィーとエッチングによって上記ｐ型成長層３０５を部分的に除去したところに、上記ｎ型成長層３０６をエピタキシャル成長させる。このｎ型成長層３０６の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６分である。

次に、トリメチルアルミニウムのイオン注入によって上記ｐ型成長層３０５にｐ＋コンタクト領域３０７を形成する。

次に、上記ｎ型ＳｉＣ基板３０１の全ての部分を、ＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ドリフト層２３の形成工程の後であると共に上記ｐ＋コンタクト領域３０７の形成工程の前に、上記ｎ型ＳｉＣ基板３０１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。

次に、ＭＯＳ構造を形成するために、上記ｎ型ドリフト層３０４,ｐ型成長層３０５,ｎ＋型成長層３０６上にＣＶＤによりＳｉＯ_２膜を堆積させ、絶縁膜３０８を形成する。次に、ｐ型不純物層３０２のコレクタ領域にＮｉを蒸着してコレクタ端子３０９とする。また、ｐ＋コンタクト領域３０７にエミッタ電極３１１を蒸着する。次に、熱処理を行って、コレクタ端子３０９,エミッタ電極３１１に、それぞれオーミック接合を形成する。さらに、絶縁膜３０８の上にＭｏ電極を形成しゲート電極３１２とする。

こうして完成した本実施形態のＩＧＢＴ３００の耐電圧は、３０ｋＶ、オン抵抗は１５．０ｍΩｃｍ^２であり、コレクタ‐エミッタ間電圧は−１５Ｖである。このコレクタ‐エミッタ間電圧は、ゲート電圧が−４０Ｖ、コレクタ電流が１．４Ａでの初期状態での値である。

また、この第６実施形態でも、前述の第１実施形態で説明した図７と同様のバッファ層不純物濃度と順方向電圧比との関係がある。また、この第６実施形態でも、前述の第１実施形態で説明した図８と同様の各耐電圧値を達成するためのドリフト層の厚さと不純物濃度との関係がある。

したがって、上記ドリフト層３０４の厚さを３００μｍ以下かつ２００μｍを超える範囲に設定した場合に、上記バッファ層３０３の不純物濃度を５×１０^１７ｃｍ^−３以下に設定することによって、順方向電圧比を殆ど１にできる。すなわち、この実施形態のように、ドリフト層３０４の膜厚が３００μｍである場合に、バッファ層３０３のドナー密度を４×１０^１７ｃｍ^−３にしたことで、順方向電圧を最小の値まで低減できる。また、この実施形態では、バッファ層３０３の不純物密度を４×１０^１７ｃｍ^−３にして、上記ドリフト層３０４のドナー密度１×１０^１４ｃｍ^−３の１００倍以上にした。このように、上記ドリフト層３０４の不純物濃度をバッファ層３０３の不純物濃度の１００分の１以下にすることにより、空乏層をドリフト層３０４に隣接する炭化けい素半導体層であるバッファ層３０３に延ばさないようにすることができ、空乏層がｐ型不純物層３０２まで達しないようにすることができて、耐圧喪失や破壊を回避できる。

また、この第６実施形態のように、ドリフト層３０４の膜厚が３００μｍである場合に、ドリフト層３０４の不純物密度を１×１０^１４ｃｍ^−３にすることで、図８に示すように、３０ｋＶの耐圧を確実に実現できる。

また、この第６実施形態でも、前述の第１実施形態で述べたのと同様に、ドリフト層３０４の膜厚の範囲を３００μｍ以下２００μｍ超とした場合にバッファ層３０３の不純物濃度の上限値を５×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、図８の曲線Ｓ２０によれば、ドリフト層３０４の不純物濃度を１０^１４ｃｍ^−３以下にすることで、ドリフト層の厚さＤｄが２００μｍ＜Ｄｄ≦３００μｍの範囲において耐電圧値２０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層３０４の膜厚の範囲を２００μｍ以下１００μｍ超とした場合にバッファ層３０３の不純物濃度の上限値を７×１０^１７ｃｍ^−３にすることによって、順方向電圧の増大を防止できる。また、この場合、図８の耐電圧値１０ｋＶを達成するための曲線Ｓ１０を参照すれば、ドリフト層３０４の不純物濃度の上限値を５×１０^１４ｃｍ^−３に設定することで、耐電圧値１０ｋＶ以上を確実に達成できることが分かる。

また、ドリフト層３０４の膜厚の範囲を１００μｍ以下５０μｍ超とした場合にバッファ層３０３の不純物濃度の上限値を１０×１０^１７ｃｍ^−３にすることによって、順方向電圧を最小の値に抑えることができる。また、この場合、図８の耐電圧値５ｋＶを達成するための曲線Ｓ５を参照すれば、ドリフト層の不純物濃度の上限値を１×１０^１５ｃｍ^−３に設定することで、耐電圧値５ｋＶ以上を確実に達成できることが分かる。

なお、上記実施形態では、バッファ層３０３の厚さを１０μｍとしたが、バッファ層３０３の厚さを１０μｍ以上としてもよく、バッファ層３０３の厚さを１０μｍ以下としてもよい。ただし、順方向電圧ドリフトを抑制するために、バッファ層３０３の厚さを２.５μｍ(少数キャリアの拡散距離)以上とすることが好ましい。

また、上記実施形態では、バッファ層３０３をドリフト層３０４に隣接する炭化けい素半導体層の一例としたが、ドリフト層３０４に隣接するエミッタ層(ｐ型成長層３０５)を本発明のドリフト層に隣接する炭化けい素半導体層としてもよい。また、上記バッファ層を超格子バッファ層としてもよい。この超格子バッファ層は、一例として、前述の第１実施形態で述べたようなものを採用できる。

また、以上では、この発明のＳｉＣ バイポーラ半導体素子の実施形態として、ＳｉＣ ｐｉｎダイオード、ｎｐｎバイポーラトランジスタ、およびＩＧＢＴを説明したが、この発明は、上記実施形態に限定されるものではなく、ＳＩＡＦＥＴ、ＳＩＪＦＥＴ、サイリスタ、ＧＴＯ、ＭＣＴ(Mos Controlled Thyristor)、ＳｉＣＧＴ(ＳｉＣ Commutated Gate Thyristor)、ＥＳＴ(Emitter Switched Thyristor)、ＢＲＴ(Base Resistance Controlled Thyristor)などの各種の４Ｈ−ＳｉＣバイポーラ半導体素子の作製にも応用可能である。当然ながら、反対極性の素子(例えばｎｐｎトランジスタに対するｐｎｐトランジスタ)などの各種の４Ｈ−ＳｉＣバイポーラ素子にも変形応用可能であり、６Ｈ−ＳｉＣなどの多の結晶構造を用いたＳｉＣバイポーラ素子に適用できるものである。

この発明のＳｉＣ バイポーラ半導体素子は、高耐圧で順方向電圧が低いことから、通電損失を抑制でき、大電流での使用が可能となるので、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、スイッチング損失を低減でき、大電流での使用が可能となると共に信頼性を向上できる。

２０ ｐｉｎダイオード
２１ ｎ型ＳｉＣ基板
２２ ｎ型ＳｉＣバッファ層
２３ ｎ型ＳｉＣドリフト層
２４ ｐ型接合層
２５ ｐ＋型コンタクト層
２６ ｐ型ＪＴＥ
２７ 熱酸化膜
２８ カソード電極
２９ アノード電極
３０ 絶縁保護膜
５０ ｎｐｎバイポーラトランジスタ
５１ ｎ型ＳｉＣ基板(コレクタ層)
５２ ｎ型ＳｉＣバッファ層(コレクタ層)
５３ ｎ型ＳｉＣドリフト層(コレクタ層)
５４ ｐ型成長層(ベース層)
５５ ｎ型成長層(エミッタ層)
５６ ｐ型ガードリング
５７ コンタクト領域
５８ 酸化膜
５９Ｂ ベース電極
６９ エミッタ電極
７０ ＩＧＢＴ
７１ ６Ｈ型ＳｉＣ基板
７２ ｐ型ＳｉＣバッファ層
７３ ｐ型ＳｉＣドリフト層
７４ ｎ型成長層
７５ ｐ型成長層
７６ コンタクト領域
７７ 絶縁膜
７８ ゲート電極
７９ エミッタ電極
９０ ＧＴＯ
９１ ｎ型ＳｉＣ基板
９２ ｎ型ＳｉＣバッファ層
９３ ｐ型ＳｉＣドリフト層
９４ ｎ型ベース層
９５ メサ型のアノードエミッタ層
９６ ｎ型ゲートコンタクト領域
９８ アノード電極
９９ カソード電極
１００ ゲート電極
２００ ＩＧＢＴ
２０１ ｎ型ＳｉＣ基板
２０２ ｎ型ＳｉＣバッファ層
２０３ ｐ型ＳｉＣバッファ層
２０４ ｐ型ＳｉＣドリフト層
２０５ ｎ型成長層
２０６ ｐ型成長層
２０７ ｎ型コンタクト層
２０８ 絶縁膜
２０９ コレクタ電極
２１１ エミッタ電極
２１２ ゲート電極
３００ ＩＧＢＴ
３０１ ｎ型ＳｉＣ基板
３０２ ｐ型ＳｉＣ不純物層
３０３ ｎ型ＳｉＣバッファ層
３０４ ｎ型ＳｉＣドリフト層
３０５ ｐ型成長層
３０６ ｎ型成長層
３０７ ｐ型コンタクト層
３０８ 絶縁膜
３０９ コレクタ電極
３１１ エミッタ電極
３１２ ゲート電極

Claims (9)

1. 炭化けい素半導体で作製されたドリフト層と、
   上記ドリフト層に隣接して作製された炭化けい素半導体層とを備え、
   上記ドリフト層の厚さを３００μｍ以下かつ２００μｍを超える寸法にしたと共に上記炭化けい素半導体層の不純物濃度を５×１０^１７ｃｍ^−３以下にした構成と、
   上記ドリフト層の厚さを２００μｍ以下かつ１００μｍを超える寸法にしたと共に上記炭化けい素半導体層の不純物濃度を７×１０^１７ｃｍ^−３以下にした構成と、
   上記ドリフト層の厚さが１００μｍ以下かつ５０μｍを超える寸法にしたと共に上記炭化けい素半導体層の不純物濃度を１×１０^１８ｃｍ^−３以下にした構成とのうちのいずれか１つの構成を有し、
   さらに、上記炭化けい素半導体層の不純物濃度を上記ドリフト層の不純物濃度の１００倍以上にしたことを特徴とするバイポーラ半導体素子。
2. 請求項１に記載のバイポーラ半導体素子において、
   炭化けい素半導体で作製された基板を備え、
   上記炭化けい素半導体層は、
   上記炭化けい素半導体で作製された基板と上記ドリフト層との間に形成されたバッファ層であることを特徴とするバイポーラ半導体素子。
3. 請求項２に記載のバイポーラ半導体素子において、
   上記バッファ層は、超格子バッファ層であることを特徴とするバイポーラ半導体素子。
4. 請求項２または３に記載のバイポーラ半導体素子において、
   上記バッファ層がカソードであり、
   さらに、上記ドリフト層の上に炭化けい素半導体で作製されたアノード層を有するダイオードであることを特徴とするバイポーラ半導体素子。
5. 請求項２または３に記載のバイポーラ半導体素子において、
   上記基板がコレクタ層であり、
   上記ドリフト層がベース層であり、
   上記ベース層上に炭化けい素半導体で作製されたエミッタ層を有するＩＧＢＴであることを特徴とするバイポーラ半導体素子。
6. 請求項１に記載のバイポーラ半導体素子において、
   上記炭化けい素半導体層がアノード層をなすダイオードであることを特徴とするバイポーラ半導体素子。
7. 請求項１に記載のバイポーラ半導体素子において、
   上記ドリフト層と上記炭化けい素半導体層がベース層を構成するゲートターンオフサイリスタであることを特徴とするバイポーラ半導体素子。
8. 請求項１に記載のバイポーラ半導体素子において、
   上記ドリフト層がベース層であり、
   上記ドリフト層に隣接して作製された上記炭化けい素半導体層がエミッタ層であるＩＧＢＴであることを特徴とするバイポーラ半導体素子。
9. 請求項１に記載のバイポーラ半導体素子において、
   炭化けい素半導体で形成したコレクタ層を備え、
   上記ドリフト層がベース層であり、
   上記ドリフト層に隣接して作製された炭化けい素半導体層は、上記ドリフト層と上記コレクタ層との間に形成されたバッファ層であるＩＧＢＴであり、
   少なくとも上記コレクタ層,上記バッファ層,上記ドリフト層を炭化けい素半導体で作製された基板上に形成してから上記基板を除去したことを特徴とするバイポーラ半導体素子。

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