JP2011008104A - 表示装置 - Google Patents

Abstract

【課題】表示パネルと同じ基板上に形成された走査信号線駆動回路のシフトレジスタを構成するトランジスタのしきい値電圧のシフト量を緩和させ、正常な走査信号を得ることが可能な表示装置を提供する。
【解決手段】各シフトレジスタ回路は、第１電位ノードＮ１により制御されるトランジスタＴ５を安定して制御するために、第１電位ノードＮ１と第２電位ノードＮ２との電位が互いに相反するように制御するトランジスタＴ４のゲート端子の印加電圧をＡ、ソース端子の印加電圧をＢ、ドレイン端子の印加電圧をＣとした場合に、Ａ＞Ｂ且つＡ＞Ｃの状態とＡ＜Ｂ且つＡ＜Ｃの状態、または、Ａ＞Ｂ且つＡ＜Ｃの状態とＡ＜Ｂ且つＡ＞Ｃの状態、または、Ａ＜Ｂ且つＡ＞Ｃの状態とＡ＞Ｂ且つＡ＜Ｃの状態と、が交互に切り替わる電圧が印可されるように、トランジスタＴ４のドレイン端子に配線８０３を接続しクロック電位信号を入力する。
【選択図】図１

Description

本発明は表示装置に係わり、特に、液晶ディスプレイ（ＬＣＤ）等の走査信号線駆動回路が有するシフトレジスタ回路に関する。

従来、例えば携帯電話等の携帯型情報処理機器に搭載される小型のＬＣＤに利用されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）として、多結晶シリコン（ｐ−Ｓｉ）を用いたＴＦＴが主流であった。しかしながら、近年、実装コスト低減の観点から、非結晶シリコンであるアモルファスシリコン（ａ−Ｓｉ）を用いたＴＦＴ−ＬＣＤの開発が進んでいる。また、ａ−Ｓｉ ＴＦＴ−ＬＣＤにおいて、非表示部分の面積を削減するために、ゲート線を走査するためのシフトレジスタ回路を、画素部のＴＦＴと同時に集積して搭載する、シフトレジスタ内蔵方式が提案されている。

ａ−Ｓｉ ＴＦＴを用いたシフトレジスタ回路については、例えば、特許文献１に記載されている。このシフトレジスタ回路は、多数のステージのそれぞれが、第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を出力ラインに供給するプルダウントランジスタと、第１及び第２ノードを互いに相反するように制御する制御部と、前記第１ノードと前記第１クロック信号及び前記プルアップトランジスタとの間の寄生キャパシタによる変動量を償う、第１ノードと第２クロック信号の入力ラインの間に接続された補償キャパシタとを具備するものである。

特開２００５−２９３８１７号公報

図１８は、背景技術に係るシフトレジスタの中で従属的に接続された多数のステージの中から、いずれか一つのステージの詳細回路の一部を図示したものである。図１８を用いて、背景技術におけるゲート出力時の動作に関して３つのステップに分けて説明する。

まず、第１ステップとして、クロック信号（／Ｃ１）の電圧と同期してスタートパルス（ＶＳＴ）のハイ電圧が供給される。これによって、クロック信号（／Ｃ１）のハイ電圧によりトランジスタ（Ｔ１）がオンされ、スタートパルス（Ｖｓｔ）のハイ電圧がノードＱに供給、すなわちプレチャージする。ノードＱでプレチャージされたハイ電圧によりトランジスタ（Ｔ５）がオンされてクロック信号（Ｃ１）のロー電圧を出力ラインに供給する。この時、トランジスタ（Ｔ２）も第２クロック信号（／Ｃ１）のハイ電圧によりオンされてノードＱＢに高電位電圧（ＶＤＤ）を供給して、ノードＱＢに供給された高電位電圧（ＶＤＤ）によりトランジスタ（Ｔ６）もオンされて低電位電圧（ＶＳＳ）を供給する。ここで、高電位電圧（ＶＤＤ）及び低電位電圧（ＶＳＳ）は常時一定の電圧を供給する。これによって、出力ラインはロー状態の出力信号（ＯＵＴ）を出力するようになる。

第２ステップとして、クロック信号（／Ｃ１）のロー電圧によりトランジスタ（Ｔ１）がオフされることによってノードＱはハイ状態にフローティングされるからトランジスタ（Ｔ５）はオン状態を維持する。この時、クロック信号（Ｃ１）にハイ電圧が供給されることによってフローティングされたノードＱはトランジスタ（Ｔ５）のゲート電極とソース電極の重畳に形成された寄生キャパシタ（ＣＧＳ）の影響でブートストラッピング（Ｂｏｏｔｓｔｒａｐｐｉｇ）される。これによって、ノードＱ電圧がさらに上昇してトランジスタ（Ｔ５）が完全にオンされることによってクロック信号（Ｃ１）のハイ電圧が出力ラインに早く供給される。さらに、ハイ状態にフローティングされたノードＱによりトランジスタ（Ｔ４）が、ハイ状態のクロック信号（Ｃ１）によりトランジスタ（Ｔ３）がオンされてノードＱＢには低電位電圧（ＶＳＳ）が供給されるからトランジスタ（Ｔ６）はオフされる。これによって、Ｂ期間でステージの出力ラインはハイ状態の出力信号（ＯＵＴ）を出力する。

第３ステップとして、次の動作において、クロック信号（／Ｃ１）のハイ電圧によりトランジスタ（Ｔ１）がオンされてスタートパルス（ＶＳＴ）のロー電圧がノードＱに供給されるからトランジスタ（Ｔ５）はオフされる。この時、クロック信号（／Ｃ１）のハイ電圧によりトランジスタ（Ｔ２）がオンされて高電位電圧（ＶＤＤ）がノードＱＢに供給されることによってトランジスタ（Ｔ６）がオンされて低電位電圧（ＶＳＳ）を出力ラインに出力する。この時、トランジスタ（Ｔ３）はクロック信号（Ｃ１）のロー電圧によりオフされて、トランジスタ（Ｔ４）はノードＱのロー電圧によりオフされてノードＱＢに高電位電圧（ＶＤＤ）が維持される。これによって、Ｃ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力する。

以上の動作ステップによって、ゲート出力信号を出力するが、第２ステップにおいて、Ｔ４のゲートにブートストラッピングによって昇圧されたハイ電圧が印加するため、Ｔ４のしきい値電圧のシフトが高い方へ加速してしまう。

特に、しきい値電圧シフトの特性から、Ｔ４のしきい値電圧のシフトが高い方へ加速した場合、ノードＱＢに低電位電圧（ＶＳＳ）を供給する駆動能力が低下してしまい、ノードＱＢが高電位に浮いてしまうという問題がある。ノードＱＢの電位が高い場合、トランジスタ（Ｔ６）がオンしてしまい、本来、ハイ状態の出力信号（ＯＵＴ）をロー状態に引いてしまう。その結果、出力信号（ＯＵＴ）は消失し、表示異常となる問題がある。

本発明は前記課題を解決すべくなされたものであり、本発明の目的は、走査信号線駆動回路を構成するトランジスタのしきい値電圧のシフト量を緩和させ、正常な走査信号を得ることが可能な表示装置を提供することにある。

（１）前記課題を解決すべく、複数の映像信号線と、前記映像信号線に交差する複数の走査信号線と、前記走査信号線と前記映像信号線との交差部付近にそれぞれ形成された薄膜トランジスタとを有し、隣接する一対の前記走査信号線と隣接する一対の前記映像信号線とで囲まれた領域を画素の領域とする表示パネルと、前記表示パネルと同じ基板上に形成され、前記走査信号線に対して順次選択信号を印加する走査信号線駆動回路とからなる表示装置であって、前記走査信号線駆動回路は、スタートパルスをシフトさせた出力信号を次段のスタートパルスとして出力するシフトレジスタが複数接続されてなり、前記シフトレジスタは、第１電位ノードにより制御され、第１駆動電圧を出力端子に供給する第１素子と、第２電位ノードにより制御され、前記第１駆動電圧よりも低い第２駆動電圧を前記出力端子に供給する第２素子と、前記第１電位ノードと前記第２電位ノードとの電位が互いに相反するように制御する第３素子とを有し、前記第３素子のゲート端子の印加電圧をＡ、第１端子の印加電圧をＢ、第２端子の印加電圧をＣとした場合、前記第３素子にはＡ＞Ｂ且つＡ＞Ｃの状態とＡ＜Ｂ且つＡ＜Ｃの状態、または、Ａ＞Ｂ且つＡ＜Ｃの状態とＡ＜Ｂ且つＡ＞Ｃの状態、または、Ａ＜Ｂ且つＡ＞Ｃの状態とＡ＞Ｂ且つＡ＜Ｃの状態とが交互に切り替わる電圧が印可される表示装置である。

（２）前記課題を解決すべく、複数の映像信号線と、前記映像信号線に交差する複数の走査信号線と、前記走査信号線と前記映像信号線との交差部付近にそれぞれ形成された薄膜トランジスタとを有し、隣接する一対の前記走査信号線と隣接する一対の前記映像信号線とで囲まれた領域を画素の領域とする表示パネルと、前記表示パネルと同じ基板上に形成され、前記走査信号線に対して順次選択信号を印加する走査信号線駆動回路とからなる表示装置であって、前記走査信号線駆動回路は、第１クロック信号及び第２クロック信号に基づいてスタートパルスをシフトさせた出力信号を次段のスタートパルスとして出力するシフトレジスタが複数接続されてなり、前記シフトレジスタは、第１電位ノードにより制御され、第１駆動電圧を出力端子に供給する第１素子と、第２電位ノードにより制御され、前記第１駆動電圧よりも低い第２駆動電圧を前記出力端子に供給する第２素子と、前記第１電位ノードと前記第２電位ノードとの電位が互いに相反するように制御する第３素子とを有し、前記第３素子の第１端子又は第２端子の一方の端子が前記第２電位ノードに接続されると共に、他方の端子が前記第２クロック信号の入力端子に接続され、前記他方の端子に第２クロック信号が入力される表示装置である。

（３）前記課題を解決すべく、複数の映像信号線と、前記映像信号線に交差する複数の走査信号線と、前記走査信号線と前記映像信号線との交差部付近にそれぞれ形成された薄膜トランジスタとを有し、隣接する一対の前記走査信号線と隣接する一対の前記映像信号線とで囲まれた領域を画素の領域とする表示パネルと、前記表示パネルと同じ基板上に形成され、前記走査信号線に対して順次選択信号を印加する走査信号線駆動回路とからなる表示装置であって、前記走査信号線駆動回路は、第１クロック信号及び第２クロック信号に基づいてスタートパルスをシフトさせた出力信号を次段のスタートパルスとして出力するシフトレジスタが複数接続されてなり、前記シフトレジスタは、第１電位ノードにより制御され、第１駆動電圧を出力端子に供給するトランジスタ素子（Ｔ５）と、第２電位ノードにより制御され、前記第１駆動電圧よりも低い第２駆動電圧を前記出力端子に供給するトランジスタ素子（Ｔ６）と、前記第１電位ノードと前記第２電位ノードとの電位が互いに相反するように制御するトランジスタ素子（Ｔ４）と、前記第１クロック信号の入力に対応して、前記第２電位ノードに固定ハイ電位を供給するトランジスタ素子（Ｔ３）と、前記スタートパルスの入力に対応して、前記第１電位ノードに固定ハイ電位を供給するトランジスタ素子（Ｔ１）と、次段のシフト出力に対応して、前記第１電位ノードに固定ロー電位を供給するトランジスタ素子（Ｔ８）と、前記第２電位ノードにより制御され、前記第１電位ノードに固定ロー電位を供給するトランジスタ素子（Ｔ２）と、前記第２電位ノードの電位を保持する保持容量とを備える表示装置である。

本発明によれば、走査信号線駆動回路を構成するトランジスタのしきい値電圧のシフト量を緩和させ、正常な走査信号を得ることができるので、表示装置に正常な画像表示を行わせることができる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施形態１の表示装置におけるシフトレジスタ回路の要部を説明するための図である。 本発明の実施形態１の表示装置におけるシフトレジスタ回路の要部を説明するための図である。 トランジスタ素子におけるしきい値電圧が高い側にシフトする場合の原理を説明するための図である。 トランジスタ素子におけるしきい値電圧が高い側にシフトする場合の原理を説明するための図である。 図３及び図４に示す場合におけるＴＦＴ特性に与える影響を説明するための図である。 図３及び図４に示す場合におけるＴＦＴ特性に与える影響を説明するための図である。 トランジスタ素子におけるしきい値電圧が低い側にシフトする場合の原理を説明するための図である。 トランジスタ素子におけるしきい値電圧が低い側にシフトする場合の原理を説明するための図である。 図７及び図８に示す場合におけるＴＦＴ特性に与える影響を説明するための図である。 しきい値電圧シフト対策時の理想的なＴＦＴ特性の図である。 本発明の実施形態１の表示装置の内部構成を示す図である。 本発明の実施形態１の表示装置におけるゲート回路の概略構成を説明するための図である。 本発明の実施形態１の表示装置におけるゲート回路に入力されるゲートクロックを説明するための図である。 本発明の実施形態１の表示装置における２つのゲート回路にそれぞれ入力されるゲートクロックを説明するための図である。 本発明の実施形態１の表示装置におけるシフトレジスタ回路の詳細を説明するための図である。 本発明の実施形態１の表示装置におけるシフトレジスタ回路の詳細を説明するための図である。 本発明の実施形態２の表示装置におけるシフトレジスタ回路の概略構成を説明するための図である。 従来のシフトレジスタ回路の概略構成を説明するための図である。

以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。

〈実施形態１〉
〈全体構成〉
図１１は本発明の実施形態１の表示装置の内部構成を示す図であり、７００は表示領域、７０１、７０２はゲート回路制御信号生成ブロック、７０３、７０４は各ライン線に対応したシフトレジスタ回路を有するゲート回路（走査信号線駆動回路）、７０５はドレイン信号とソース信号、コモン信号を各画素に送るデータドライバ（映像信号線駆動回路）、７０６はデータドライバ７０５から出されたドレイン、ソース、及びコモンに関する全てのデータ配線を示す。図中の各矢印はゲート出力信号（走査信号）を示す。なお、以下の説明では、表示装置として、液晶表示装置を用いた場合について説明するが、これに限定されることはなく、例えば、周知の有機ＥＬ等を表示素子に用いた表示装置等にも適用可能である。また、以下の説明では、トランジスタ素子としてａ−ＳｉＴＦＴ（アモルファスシリコンＴＦＴ）を用いた場合について説明するが、他のＴＦＴに関しても同様の課題を抱えるものについては、本発明は同様に適用可能である。

図１１から明らかなように、実施形態１の表示装置における液晶表示パネルでは、ゲート回路７０３、７０４が液晶表示パネルの両側に設置される構成である。ゲート回路７０３は奇数段のゲート出力信号を出力するシフトレジスタ回路（詳細は後述する）を有し、ゲート回路７０４は偶数段のゲート出力信号を出力するシフトレジスタ回路を有する構成となっている。また、各ゲート回路７０３、７０４にゲート制御信号を出力するゲート回路制御信号生成ブロックに関しては、ゲート回路７０３への出力に対応したゲート回路制御信号生成ブロック７０１と、ゲート回路７０４への出力に対応したゲート回路制御信号生成ブロック７０２とを備える構成となっている。

ゲート回路制御信号生成ブロック７０１からの出力は、配線７０８を介してゲート回路７０３に入力される。同様にして、ゲート回路制御信号生成ブロック７０２からの出力は、配線７０７を介してゲート回路７０４に入力される。なお、配線７０７、７０８はゲート回路制御信号生成ブロックを７０１、７０２からゲート回路７０３、７０４に出されるゲート制御配線すべてを示す。

また、実施形態１の液晶表示パネルでは、図１１中の横方向に延在し縦方向に並設されるゲート線（走査信号線）７０９と、縦方向に延在し横方向に並設されるドレイン線（映像信号線）７１０とが表示領域７００内に形成される構成となっている。さらには、隣接するゲート線７０９とドレイン線７１０とに囲まれる矩形状の領域は画素が形成される領域を構成しており、これにより、各画素は表示領域においてマトリックス状に配置される構成となっている。また、この画素の領域には赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかの図示しないカラーフィルタが形成される構成となっている。特に、実施形態１の表示装置においては、例えば、ゲート線７０９の延在方向に隣接配置されるＲＧＢの各画素でカラー表示用の単位画素を形成する構成となっている。ただし、カラー表示用の単位画素の構成はこれに限定されるものではない。

また、各画素は、ゲート線７０９からの走査信号によってオンされる図示しない薄膜トランジスタ（本願発明では、ａ−ＳｉＴＦＴ）と、このオンされた薄膜トランジスタを介してドレイン線７１０からの映像信号が供給される図示しない画素電極と、図示しないコモン線に接続され、映像信号の電位に対して基準となる電位を有する基準信号が供給される共通電極とを備えている。

また、図示しない外部機器からの表示信号はＦＰＣを介して、ゲート回路制御信号生成ブロック７０１、７０２及びデータドライバ７０５に入力される構成となっている。なお、実施形態１では、半導体チップからなる半導体装置でデータドライバ７０５を形成し、液晶表示パネル上に搭載する構成としたが、例えば、フレキシブルプリント基板ＦＰＣに搭載する構成であってもよい。

なお、実施形態１の液晶表示パネルにおけるゲート出力信号の駆動方法としては、各ラインにおけるゲート出力信号に対して、２ライン期間連続して出力するオーバーラップスキャン駆動である。ただし、ゲート出力信号の駆動方法はオーバーラップスキャン駆動に限定されることはなく、例えば、ｎライン期間（ｎ：３以上の整数）連続したオーバーラップスキャン駆動方法、及びオーバーラップスキャンをせずに１ライン期間のみで出力する駆動方法等であってもよい。また、実施形態１の液晶表示パネルでは、ゲート出力信号のスキャン方向はＦＰＣ（フレキシブルプリント基板）と反対側すなわちＦＰＣから遠い側（図１１中の上側）から順次開始する構成である。

〈ゲート回路構成〉
図１２は本発明の実施形態１の表示装置におけるゲート回路の概略構成を説明するための図であり、以下、図１２に基づいて、実施形態１のシフトレジスタ回路を用いて形成されるゲート回路の制御方法を説明する。ただし、図１２は図１１に示すゲート回路７０３、７０４の内部を示したものであり、第１段目から第１０段目のシフトレジスタ回路を示すものである。また、ｎライン目に対応したシフトレジスタ回路をＧ（ｎ）で表記するものとし、例えば、第１段目のシフトレジスタ回路はＧ（１）、第３段目のシフトレジスタ回路はＧ（３）と表記する。

ゲート回路７０３、７０４を構成する各シフトレジスタ回路Ｇ（ｎ）には、配線８００又は配線８０１を介して固定ハイ電圧ＶＧＨが入力されると共に、配線８０１又は配線８０８を介して固定ロー電圧ＶＧＬが入力される構成となっている。

また、各シフトレジスタ回路Ｇ（ｎ）には、配線８０２〜８０６及び配線８０９〜８１３を介して、時間軸に対して周期的変化をするクロック電位信号が入力される構成となっている。なお、各クロック電位信号のタイミングや電位の大きさに関しては、後に詳述する。

図１２から明らかなように、各シフトレジスタ回路Ｇ（ｎ）には、クロック電位信号を入力する配線がそれぞれ５本ずつ接続される構成となっており、そのうちの４本に当たる配線８０２〜８０５及び配線８０９〜８１２については、本数を変更することが可能である。本実施形態では、これらクロック電位信号（ゲートクロック）が入力される配線を計８本で制御する、ゲートクロック８相化の場合について説明するが、額縁サイズの大きさが許容される限り、１６相化、３２相化…として、クロック電位信号が入力される配線の本数に増加してもよい。纏めると、ｎを自然数として、ｎ相化で制御することが可能であるとする。

次に、３ライン目のゲート線を駆動するシフトレジスタ回路Ｇ（３）を例として、実施形態１のシフトレジスタ回路内の端子に入力及び出力する信号について説明する。まず、シフトレジスタ回路Ｇ（３）の入力端子である端子ＧＢ（３）には、前段のシフトレジスタ回路Ｇ（１）からのゲート出力信号（ゲート信号）が入力される構成となっている。出力端子である端子ＧＯＵＴ（３）からは３ライン目のゲート出力信号が出力され、入力端子である端子ＧＡ（３）には、次段のシフトレジスタ回路Ｇ（５）からのゲート出力信号が入力される構成となっている。入力端子である端子ＶＧＨ（３）及び端子ＶＧＬ（３）はそれぞれ配線８００、８０１に接続され、時間軸に対して予め設定された電圧である固定ハイ電圧ＶＧＨ電位及び固定ロー電圧ＶＧＬ電位が常に入力される構成となっている。入力端子である端子ＶＡ（３）及び端子ＶＢ（３）は、それぞれ配線８０３及び配線８０４に接続され、位相の異なるクロック電位信号が入力される。入力端子である端子ＶＳＴ（３）に関しては、配線８０６に接続されているため、後に図１３で示すクロック電位信号が入力される。

次に、図１３に本発明の実施形態１の表示装置におけるゲート回路に入力されるゲートクロックを説明するための図を示し、以下、図１２及び図１３に基づいて、実施形態１のシフトレジスタ回路を用いて形成されるゲート回路の動作を説明する。ただし、図１３はゲート回路７０３中の配線８００から８０６にかかる電圧を時間軸方向に示したものである。

配線８００、８０１には、時間軸に対して常に一定のＶＧＨ電位、ＶＧＬ電位がかかる。配線８０２から配線８０５には、８Ｈ期間のうち、２Ｈ期間でＶＧＨ電位、残りの６Ｈ期間でＶＧＬ電位がかかる動作を１周期として、時間軸に対して周期的に同じ動作が起こる。

また、配線８０２に対して配線８０３の方が２Ｈ期間遅れてＶＧＨ電位がかかり、同様に、配線８０３に対して配線８０４の方が２Ｈ期間遅れ、配線８０４に対して配線８０５が２Ｈ期間遅れてＶＧＨ電位がかかる。ただし、これはゲートクロック８相化の場合に関するタイミングであり、ｎ相化の場合は、配線８０２から配線８０５に関して、ｎＨ期間のうち、２Ｈ期間でＶＧＨ電位、残りの（ｎ−２）Ｈ期間でＶＧＬ電位がかかる動作を１周期として、時間軸に対して周期的に同じ動作が起こるものとする。

最後に、配線８０６、８１３に関して説明する。配線８０６、８１３には帰線期間の間に、Ｌ（＞０）期間、ＶＧＨ電位がかかり、残りの期間では、ＶＧＬ電位がかかるものとする。本実施形態及び以下の実施形態では、Ｌ＝４として説明する。

すなわち、実施形態１のシフトレジスタを用いたゲート回路７０３、７０４には、それぞれ４相のゲートクロックが入力される構成となっている。例えば、ゲート回路７０３には、配線８０２から期間ｔ１〜ｔ２の２Ｈ期間で出力がＶＧＨ電位となり、期間ｔ２〜ｔ５の６Ｈ期間で出力がＶＧＬ電位となる周期８Ｈのゲートクロックが入力されている。配線８０３から期間ｔ１〜ｔ２の２Ｈ期間は出力がＶＧＬ電位となり、期間ｔ２〜ｔ３の２Ｈ期間で出力がＶＧＨ電位となり、期間ｔ３〜ｔ５の４Ｈ期間は出力がＶＧＬ電位となる周期８Ｈのゲートクロックが入力されている。配線８０４から期間ｔ１〜ｔ３の４Ｈ期間は出力がＶＧＬ電位となり、期間ｔ３〜ｔ４の２Ｈ期間で出力がＶＧＨ電位となり、期間４〜ｔ５の２Ｈ期間は出力がＶＧＬ電位となる周期８Ｈのゲートクロックが入力されている。また、配線８０５から期間ｔ１〜ｔ４の６Ｈ期間は出力がＶＧＬ電位となり、期間ｔ４〜ｔ５の２Ｈ期間で出力がＶＧＨ電位となる周期８Ｈのゲートクロックが入力されている。

また、期間ｔ１〜ｔ７まではローレベルであり、期間ｔ７〜ｔ８まではハイレベルとなり、期間ｔ８以降はローレベルとなる、すなわち帰線期間内の所定時間のみハイレベルとなる信号が配線８０６から入力される構成となっている。

図１４は本発明の実施形態１の表示装置における２つのゲート回路にそれぞれ入力されるゲートクロックを説明するための図であり、図１２中の右側に配置されるゲート回路７０３と左側に配置されるゲート回路７０４とに入力されるゲートクロックを示すものである。

図１４に示すように、配線８０９は配線８０２に対して１Ｈ期間遅れたタイミングで同じ動作を行う。よって、配線８０９は配線８０２に対して１Ｈ期間遅れてＶＧＬ電位からＶＧＨ電位に立ち上がる。同様に、配線８１０は配線８０３に対して１Ｈ期間遅れたタイミングで配線８０３と同じ動作を行い、配線８１１は配線８０４に対して１Ｈ期間遅れたタイミングで配線８０４と同じ動作を、配線８１２は配線８０５に対して１Ｈ期間遅れたタイミングで配線８０４と同じ動作を行う。このように、実施形態１のゲート回路７０３、７０４には、それぞれ周期が８Ｈとなるゲートクロックが１Ｈ期間ずれたタイミングで入力される構成となっている。

次に、図１５及び図１６に本発明の実施形態１の表示装置におけるシフトレジスタ回路の詳細を説明するための図を示し、以下、図１５及び図１６に基づいて、実施形態１のシフトレジスタ回路における補正動作を説明する。ただし、図１５は実施形態１のシフトレジスタ回路の詳細構成を説明するための図であり、図１６は実施形態１のシフトレジスタ回路の詳細動作を説明するための図である。また、図１５に示すシフトレジスタ回路は、第ｎ段目のシフトレジスタ回路：Ｇ（ｎ）であり、図１６は、図１５で示す回路内の主要の動作タイミングを示す図である。また、各シフトレジスタ回路の構成は入力信号の接続が異なるのみで、基本的な構成は同じ構成である。さらには、図１５中に示す１１００から１１０２は電位信号を表し、Ｔ１からＴ８はトランジスタを、Ｎ１、Ｎ２は電位ノードを表す。

図１５から明らかなように、実施形態１のシフトレジスタ回路は、８個のトランジスタＴ１〜Ｔ８と、２個の容量素子Ｃ１、Ｃ２とから形成されている。トランジスタＴ１は、ゲート端子が前段のゲート出力信号が印加される配線１１００と接続され、ソース端子が固定されたハイ電圧ＶＧＨが印加される配線８０１と接続され、ドレイン端子が第１電位ノードＮ１に接続される構成となっている。トランジスタＴ２は、ゲート端子が第２電位ノードＮ２に接続され、ドレイン端子が固定されたロー電圧ＶＧＬの印加される配線８００と接続され、ソース端子が第１電位ノードＮ１と接続される構成となっている。トランジスタＴ３は、ゲート端子が第２クロック信号の印加される配線８０３と接続され、ソース端子が第２電位ノードＮ２と接続され、ドレイン端子が固定されたハイ電圧ＶＧＨの印加された配線８０１と接続される構成となっている。トランジスタＴ４は、ゲート端子が第１電位ノードＮ１に接続され、ソース端子が固定されたロー電圧ＶＧＬの印加される配線８００と接続され、ドレイン端子が第２クロック信号の印加される配線８０３と接続される構成となっている。トランジスタＴ５は、ゲート端子が第１電位ノードＮ１に接続され、ドレイン端子が現段のゲート出力信号の出力端子１１０１に接続され、ソース端子が第１クロック信号の印加された配線８０２と接続される構成となっている。トランジスタＴ６は、ゲート端子が第２電位ノードＮ２に接続され、ソース端子が固定されたロー電圧ＶＧＬの印加された配線８００と接続され、ドレイン端子が現段のゲート出力信号の出力端子１１０１に接続される構成となっている。トランジスタＴ７は、ゲート端子がスタートパルス信号の印加される配線８０６と接続され、ソース端子が第２電位ノードＮ２と接続され、ドレイン端子が固定されたハイ電圧ＶＧＨの印加された配線８０１と接続される構成となっている。トランジスタＴ８は、ゲート端子が次段のゲート出力信号の印加される配線１１０２と接続され、ソース端子が固定されたロー電圧ＶＧＬの印加される配線８００と接続され、ドレイン端子が第１電位ノードＮ１と接続される構成となっている。

また、容量素子Ｃ１は、第１電位ノードＮ１と現段におけるゲート出力信号の出力端子１１０１の間に接続され、充電容量として機能する構成となっている。容量素子Ｃ２は、第２電位ノードＮ２と固定ロー電位ＶＧＬの間に接続され、保持容量として機能する構成となっている。

次に、図１６に基づいて、ゲート出力信号を出力するタイミングにおけるシフトレジスタ回路内の動作に関して、説明する。まず、前々段に相当する第（ｎ−２）段目から出力されたゲート出力信号：Ｇ（ｎ−２）（図１５及び図１６中の１１００に相当）がトランジスタＴ１のゲート端子に入力され、当該トランジスタＴ１のドレイン端子に接続されている配線８０１からＶＧＨ電圧が入力される（期間ｔ１〜ｔ２）。このトランジスタＴ１のドレイン端子からのＶＧＨ電圧の供給により、期間ｔ１〜ｔ２において第１電位ノードＮ１の電位がＶＧＬ電位からＶＧＨ電位に上昇すると共に、トランジスタＴ５のゲート端子にＶＧＨ電圧がかかる（印加される）。第１電位ノードＮ１がＶＧＨ電位に上昇すると、トランジスタＴ４のゲート端子にＶＧＨ電圧がかかり、トランジスタＴ４のドレイン端子に接続されている配線８０３からＶＧＬ電圧がかかり、時刻ｔ１において第２電位ノードＮ２の電位は、ＶＧＬ電位になる。

２Ｈ後の時刻ｔ２において、ゲートクロックが入力される配線８０２の電位はＶＧＬ電位からＶＧＨ電位に立ち上がり、トランジスタＴ５のドレイン端子にＶＧＨ電圧がかかる。同時に、トランジスタＴ５のソース端子に接続されている容量Ｃ１によって、第１電位ノードＮ１の電位がＶＧＨ電位からさらに高電位のＶＧＨ’電位に上昇する。このＶＧＨ’の値は３０Ｖ以上の電位を理想とするが、少なくともＶＧＨの値よりも高ければ適用可能である。この動作によって、ゲート出力信号１１０１が期間ｔ２〜ｔ３の２Ｈ期間、出力される。

その後の時刻ｔ３には、ゲートクロックの供給により、配線８０３の電位はＶＧＬ電位からＶＧＨ電位に立ち上がる。その結果、時刻ｔ３にトランジスタＴ３のゲート端子にＶＧＨ電圧がかかり、当該トランジスタＴ３のドレイン端子に接続されている配線８０１からＶＧＨ電圧がかかるため、トランジスタＴ３のソース端子に接続されている第２電位ノードＮ２の電位がＶＧＬ電位からＶＧＨ電位に立ち上がる。ここで、容量Ｃ２に電荷が充電され、第２電位ノードＮ２の電位はＶＧＨに保持される。

さらに、配線８０３の電位がＶＧＬ電位からＶＧＨ電位に立ち上がるタイミング（時刻ｔ３）で、トランジスタＴ８のゲート端子に、Ｇ（ｎ＋２）（図１５中、１１０２に相当）からの出力信号が入力される。ただし、トランジスタＴ８のゲート端子には、Ｇ（ｎ＋ｍ）（ｍ：３以上の整数）からの出力信号が入力されてもよいものとする。これに伴い、第１電位ノードＮ１はＶＧＨ’電位からＶＧＬ電位に立ち下がる。また、第２電位ノードＮ２の電位がＶＧＨ電位になったことで、トランジスタＴ２及びトランジスタＴ６のゲート端子がそれぞれＶＧＬ電位からＶＧＨ電位に立ち上がる。このとき、トランジスタＴ２は第１電位ノードＮ１の電位をＶＧＨからＶＧＬに立ち下げる方向に働き、トランジスタＴ６はゲート出力信号１１０１をＶＧＨ電位から立ち下げる方向に働く。従って、第１電位ノードＮ１がＶＧＬに立ち下がることもあり、ゲート出力信号１１０１はＶＧＬ電位を保持する。

配線８０６には、帰線期間のうち、４Ｈ期間、ＶＧＨ電位に立ち上がることで、トランジスタＴ７を介して、第２電位ノードＮ２の電位をＶＧＨに立ち上げることで、第２電位ノードＮ２の電位を安定化させる。実施形態１のゲート回路を構成する各シフトレジスタ回路において、１フレーム期間に、以上の動作が連続して行われることによって、安定したゲート出力信号の出力が可能となる。

すなわち、実施形態１のシフトレジスタでは、トランジスタＴ４のドレイン端子を配線８０３に接続する構成としている。この構成により、トランジスタＴ４のソース端子の電位がＶＧＨ電位以上となる期間（期間ｔ１〜ｔ３を除く期間）において、トランジスタＴ４のドレイン端子には８Ｈ期間のうち２Ｈの割合となる期間ｔ３〜ｔ４でＶＧＨ電位にすることができる。その結果、トランジスタＴ４のドレイン端子ＶＧＬ電位を時間軸に対して、一定に出力する配線８００に接続している場合に比較して、トランジスタＴ４のしきい値電圧を逆方向、すなわち低い方へのシフトを加速することが可能となり、トランジスタＴ４のしきい値電圧が高い方にシフトすることを緩和することができるので、第２電位ノードＮ２の電位を安定化させ、各段のシフトレジスタ回路においてゲート出力信号の安定した正常な出力が可能となる。すなわち、ゲート回路を構成するトランジスタのしきい値電圧のシフト量を緩和させることができるので、正常な走査信号を得ることが可能となり、表示品質の高い表示装置を実現できる。

〈しきい値シフトの説明〉
図３及び図４はトランジスタ素子におけるしきい値電圧が高い側にシフトする場合の原理を説明するための図であり、図５及び図６は図３及び図４に示す場合におけるＴＦＴ特性に与える影響を説明するための図である。特に、図３はドレイン端子及びソース端子に印加される電圧よりもゲート端子に印可される電圧が高い場合を示し、図４はソース端子に印加される電圧よりもゲート端子及びドレイン端子に印可される電圧が高い場合を示す（ただし、ゲート電位＝ドレイン電位の関係を満たす）。また、図５は常温時におけるしきい値シフトがＴＦＴ特性に与える影響を説明するための図であり、図６は図５の特性を示すトランジスタ素子を低温環境に移動させた場合におけるＴＦＴ特性を説明するための図である。なお、図４に関しては、ドレインとソースの電位を入れ替えても差し支えない。また、図３〜図６中において、Ｖｇｄはゲート、ドレイン間にかかる電圧、Ｖｇｓはゲート、ソース間に示す電圧、Ｖｇはゲートに印加した電圧の値、Ｉｄはそのゲートに印加した電圧の値によってドレイン−ソース間に流れる電流を示す。

図３に示すように、トランジスタ素子であるａ−Ｓｉ ＴＦＴにおいては、ゲート端子に、ドレイン端子及びソースの端子よりも高い電圧を印加し続けた場合（この状態をＤＣストレスという。）、ＴＦＴのしきい値電圧が高い方へシフトしていく。これは、ａ−Ｓｉ ＴＦＴのみならず、有機ＴＦＴ等においても同様の問題があることがわかっている。なお、図３及び図４中に示すＶＧＨは１０Ｖ以上の範囲内を理想とする電位（電圧）であり、一方、ＶＧＬは−２０Ｖから０Ｖの範囲内の電位（電圧）であることが理想であるが、ＶＧＨ電位を下回る範囲の電位であれば、どの値に設定してもよい。同様に、ＶＧＨに関してもＶＧＬを上回る電位であればどの値に設定しても問題ない。また、前述する実施形態１のシフトレジスタ回路におけるＶＧＨ、ＶＧＬに関しても、同じ条件とする。

図３に示すように、ゲート端子の電位がドレイン端子及びソース端子の電位よりも高い場合、すなわちＶｇｄ＞０及びＶｇｓ＞０の場合、ＴＦＴのしきい値電圧は高い方にシフトする。このとき、図４に示すように、ゲート端子及びドレイン端子の電位がソース端子の電位よりも高い場合、すなわちＶｇｓ＞０の場合もＴＦＴのしきい値電圧は高い方にシフトする。このとき、図４に示すように、ゲート端子及びドレイン端子の電位がソース端子の電位よりも高い場合は、Ｖｇｄ＝０である分、しきい値シフトの加速率が緩和されるので、図３に示すＶｇｄ＞０及びＶｇｓ＞０の場合よりもＴＦＴのしきい値電圧のシフト量は小さくなる。

ＴＦＴのしきい値電圧が高い方にシフトした場合のＴＦＴの駆動能力に関しては、図５の横軸にＶｇ、縦軸にＩｄを取った、ａ−Ｓｉ ＴＦＴにおけるＶｇ−Ｉｄ曲線に示すように、Ｖｇ−Ｉｄ曲線３００が矢印で示す横軸Ｖｇ方向に移動し、Ｖｇ−Ｉｄ曲線３０１に示す駆動能力となる。その結果、ゲート端子に同じ電圧（例えば、ゲート端子に印加電圧Ｖ１、Ｖｇ＝Ｖ１の場合）を印可した場合であっても、図５に示すように、ドレイン−ソース間に流れる電流ＩｄがΔＩ１分減少することとなり、ΔＩ１分駆動能力が低下する。すなわち、しきい値電圧が高い方へシフトをしたＶｇ−Ｉｄ曲線３０１ではＶｇ−Ｉｄ曲線３００に対して、ＴＦＴの駆動能力が低下してしまう。

さらには、図６において、ＴＦＴの特性上、低温環境下では、点線で示すＶｇ−Ｉｄ曲線３０１は縦軸に対して図中に示す矢印である負の方向にシフトすることが知られているため、Ｖｇ−Ｉｄ曲線３０１はＶｇ−Ｉｄ曲線３０２にシフトする。従って、駆動能力の低下分ΔＩ１は、ΔＩ２に増大し、さらに駆動能力は低下する。また、しきい値電圧シフトはＶｇｓ及びＶｇｄの大きさに比例して、加速率は大きくなる。

次に、図７及び図８にトランジスタ素子におけるしきい値電圧が低い側にシフトする場合の原理を説明するための図を、図９に図７及び図８に示す場合におけるＴＦＴ特性に与える影響を説明するための図を示し、以下、図７〜図９に基づいて、トランジスタ素子のしきい値電圧が低い側にシフトする場合について説明する。特に、図７はドレイン端子及びソース端子に印加される電圧よりもゲート端子に印可される電圧が低い場合を示し、図８はソース端子に印加される電圧よりもゲート端子及びドレイン端子に印可される電圧が低い場合を示す（ただし、この場合もゲート電位＝ドレイン電位の関係を満たす）。また、図９は常温時におけるしきい値シフトがＴＦＴ特性に与える影響を説明するための図である。なお、図８に関しては、ドレインとソースの電位を入れ替えても差し支えない。

図７に示すように、ａ−Ｓｉ ＴＦＴのゲート端子に、ドレイン端子及びソースの端子よりも低い電圧を印加し続けた場合、ＴＦＴのしきい値電圧が低い方へシフトしていく（この状態もＤＣストレスという）。このようにゲート端子の電位がドレイン端子及びソース端子の電位よりも低い場合、すなわちＶｇｄ＜０及びＶｇｓ＜０の場合、ＴＦＴのしきい値電圧は低い方にシフトする。このとき、図８に示すように、ゲート端子及びドレイン端子の電位がソース端子の電位よりも低い場合、すなわちＶｇｓ＜０の場合もＴＦＴのしきい値電圧は低い方にシフトする。このとき、図８に示すように、ゲート端子及びドレイン端子の電位がソース端子の電位よりも高い場合は、Ｖｇｄ＝０である分、しきい値シフトの加速率が緩和されるので、図７に示すＶｇｄ＜０及びＶｇｓ＜０の場合よりもＴＦＴのしきい値電圧のシフト量は小さくなる。

次に、図９を用いて、ＴＦＴのしきい値電圧が低い方にシフトした場合のＴＦＴにおける駆動能力に関して説明する。図９中の３００は、上記で述べた、しきい値シフトをする前のＶｇ−Ｉｄ曲線、５００はしきい値電圧が低い方へシフトした後のＶｇ−Ｉｄ曲線を示す。この際、Ｖｇ＝Ｖ１において、３００で得た電流Ｉｄに対して、５００ではシフトしている分、ΔＩ３分、上昇する。したがって、しきい値シフトをした５００では３００に対して、ＴＦＴの駆動能力が向上すると言える。

すなわち、ＴＦＴのしきい値電圧が低い方にシフトした場合のＴＦＴの駆動能力に関しては、図９の横軸にＶｇ、縦軸にＩｄを取った、ａ−Ｓｉ ＴＦＴにおけるＶｇ−Ｉｄ曲線に示すように、Ｖｇ−Ｉｄ曲線３００が矢印で示す横軸Ｖｇの負の方向に移動し、Ｖｇ−Ｉｄ曲線５００に示す駆動能力となる。その結果、ゲート端子に同じ電圧（例えば、ゲート端子に印加電圧Ｖ１、Ｖｇ＝Ｖ１の場合）を印可した場合、図９に示すように、ドレイン−ソース間に流れる電流ＩｄがΔＩ２分増加することとなり、ΔＩ３分駆動能力が向上する。すなわち、しきい値電圧が低い方へシフトをしたＶｇ−Ｉｄ曲線５００ではＶｇ−Ｉｄ曲線３００に対して、ＴＦＴの駆動能力を向上できる。

以上のＴＦＴ特性を生かし、本発明では、ＴＦＴのしきい値電圧が高い方にシフトした場合においても、ＴＦＴのゲート端子、ドレイン端子もしくはゲート−ソース間に逆方向のバイアスをかけることで、ＴＦＴのしきい値電圧のシフト量を抑制する構成とする。すなわち、図１０に示すしきい値電圧シフト対策時の理想的なＴＦＴ特性の図に示す特性を実施形態１のシフトレジスタ回路で実現するものである。実施形態１のシフトレジスタ回路では、Ｖｇ−Ｉｄ曲線３０１に対して、図７もしくは図８で示した電圧の印加方法によって、Ｖｇ−Ｉｄ曲線３０１を横軸に対して低い方にシフトさせ、Ｖｇ−Ｉｄ曲線６００の位置の特性を実現する。すなわち、ＴＦＴのしきい値電圧における高い方向へのシフト量に対しては逆方向へのシフトを加速させることで、ＴＦＴの駆動能力の低下を回避する。

次に、図１及び図２に本発明の実施形態１の表示装置におけるシフトレジスタ回路の要部を説明するための図を示し、以下、図１及び図２に基づいて、シフトレジスタ回路へのしきい値シフトの適用を説明する。ただし、図１は実施形態１のシフトレジスタ回路の要部の概略構成を説明するための図であり、図２は実施形態１のシフトレジスタ回路の要部の動作を説明するための図である。なお、図１及び図２に示すトランジスタＴ４、Ｔ５、及び容量素子Ｃ１、Ｃ２の構成は、前述する図１５に示す実施形態１のシフトレジスタ回路の構成と同じ構成である。

図１に示すように、実施形態１のシフトレジスタ回路では、第１電位ノードＮ１にゲート端子が接続され、ソース端子が第２電位ノードに接続され、ドレイン端子が配線８０３に接続されるトランジスタＴ４に対して、本願発明を適用することによって、トランジスタＴ４の駆動力の低下を回避する。

しきい値電圧の高い側へのシフトに伴うトランジスタＴ４の駆動能力の低下に対して、実施形態１のシフトレジスタ回路では、図２に示すように、期間ｔ２〜ｔ３においてトランジスタＴ４のドレイン端子及びソース端子の電位が、トランジスタＴ４のゲート端子の電位すなわち第１電位ノードＮ１の電位よりも低くなる構成であるが、トランジスタＴ４のドレイン端子を配線８０３に接続する構成としている。この構成により、トランジスタＴ４のソース端子の電位がＶＧＨ電位以上となる期間（期間ｔ１〜ｔ３を除く期間）において、トランジスタＴ４のドレイン端子には８Ｈ期間のうち２Ｈの割合となる期間ｔ３〜ｔ４でＶＧＨ電位にすることができる。その結果、トランジスタＴ４のドレイン端子ＶＧＬ電位を時間軸に対して、一定に出力する配線８００に接続している場合に比較して、トランジスタＴ４のしきい値電圧を逆方向、すなわち低い方へのシフトを加速することが可能となり、トランジスタＴ４のしきい値電圧が高い方にシフトすることを緩和することができる。

すなわち、実施形態１のシフトレジスタでは、第１電位ノードＮ１により制御されるトランジスタＴ５を安定して制御するために、第１電位ノードＮ１と第２電位ノードＮ２との電位が互いに相反するように制御するトランジスタＴ４（第３素子）のゲート端子の印加電圧をＡ、ソース端子の印加電圧をＢ、ドレイン端子の印加電圧をＣとした場合に、Ａ＞Ｂ且つＡ＞Ｃの状態とＡ＜Ｂ且つＡ＜Ｃの状態、または、Ａ＞Ｂ且つＡ＜Ｃの状態とＡ＜Ｂ且つＡ＞Ｃの状態、または、Ａ＜Ｂ且つＡ＞Ｃの状態とＡ＞Ｂ且つＡ＜Ｃの状態と、が交互に切り替わる電圧が印可されるように、トランジスタＴ４のドレイン端子に配線８０３を接続し、該配線８０３からクロック電位信号を入力する構成としている。

〈実施形態２〉
図１７は本発明の実施形態２の表示装置におけるシフトレジスタ回路の概略構成を説明するための図であり、トランジスタＴ３、Ｔ７の構成を除く他の構成は実施形態１のシフトレジスタ回路と同じ構成である。従って、以下の説明では、トランジスタＴ３、Ｔ７の構成を詳細に説明する。

図１７から明らかなように、実施形態２のシフトレジスタ回路では、トランジスタＴ３は、ゲート端子とドレイン端子とが第２クロック信号の印加される配線８０３と接続され、ソース端子が第２電位ノードＮ２と接続される構成となっている。また、トランジスタＴ７は、ゲート端子とドレイン端子とがスタートパルス信号の印加される配線８０６と接続され、ソース端子が第２電位ノードＮ２と接続される構成となっている。

このように実施形態２のシフトレジスタ回路では、トランジスタＴ３、Ｔ７に関して、ドレイン端子とゲート端子とを接続するダイオード構造とすることによって、しきい値電圧の低い方へのシフトの加速を抑制する。これは、トランジスタＴ３、Ｔ７のゲート端子の電位がＶＧＬ電位のとき、ドレイン端子側もＶＧＬ電位のため、しきい値電圧の低い方へのシフト量が緩和する。その結果、前述する実施形態１のシフトレジスタ回路の効果に加えて、実施形態２のシフトレジスタ回路ではトランジスタＴ３、Ｔ７を介して流れるリーク電流を抑制することができ、消費電力の増大を抑制することが可能となる。

すなわち、実施形態１のシフトレジスタ回路において、トランジスタＴ３、Ｔ７のしきい値電圧は低い方向に大きくシフトをする。これは、トランジスタＴ３、Ｔ７に関しては、ドレイン端子及びソース端子の電位に対してゲート端子の電位が低い期間が長いためである。一般的に、トランジスタのしきい値が低い方にシフトした場合、Ｖｇｓ＝０［Ｖ］時においても、Ｉｄｓが多く流れる。つまり、リーク電流が増大する。その結果、ゲート出力信号の出力タイミング時に、トランジスタＴ３、Ｔ７を介してリーク電流が流れ、消費電力が増大する可能性がある。さらには、Ｎ２の電位がＶＧＨ電位に立ち上がり、ゲート出力信号が消失する可能性も考えられる。

なお、実施形態２のシフトレジスタ回路において、トランジスタＴ３、Ｔ７のうち、片方のみのトランジスタを前述のダイオード構造とした場合であっても、ダイオード構造としたトランジスタのリーク電流を抑えることができるので、消費電力の増大を抑制することが可能となる。

以上より、実施形態２のシフトレジスタ回路を用いることで、消費電力の増大を抑制した上で、安定したゲート出力信号を得ることが可能となる。

以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

３００〜３０２、５００、６００・・・Ｖｇ−Ｉｄ曲線、７００・・・表示領域
７０１、７０２・・・ゲート回路制御信号生成ブロック
７０３、７０４・・・ゲート回路、７０５・・・データドライバ
７０６・・・データ配線、７０７、７０８・・・ゲート制御配線、７０９・・・ゲート線
７１０・・・ドレイン線、８００・・・ＶＧＨ電位配線、８０１・・・ＶＧＬ電位配線
８０２〜８０６・・・クロック電位配線、８０７・・・ＶＧＨ電位配線
８０８・・・ＶＧＬ電位配線、８０９、８１０、８１１〜８１３・・・クロック電位配線
１１００・・・前々段のゲート出力信号、１１０１・・・現段のゲート出力信号
１１０２・・・次段のゲート出力信号
Ｔ１〜Ｔ８・・・トランジスタ、Ｃ１・・・充電容量、Ｃ２・・・保持容量

Claims (8)

1. 複数の映像信号線と、前記映像信号線に交差する複数の走査信号線と、前記走査信号線と前記映像信号線との交差部付近にそれぞれ形成された薄膜トランジスタとを有し、隣接する一対の前記走査信号線と隣接する一対の前記映像信号線とで囲まれた領域を画素の領域とする表示パネルと、
   前記表示パネルと同じ基板上に形成され、前記走査信号線に対して順次選択信号を印加する走査信号線駆動回路とからなる表示装置であって、
   前記走査信号線駆動回路は、スタートパルスをシフトさせた出力信号を次段のスタートパルスとして出力するシフトレジスタが複数接続されてなり、
   前記シフトレジスタは、第１電位ノードにより制御され、第１駆動電圧を出力端子に供給する第１素子と、
   第２電位ノードにより制御され、前記第１駆動電圧よりも低い第２駆動電圧を前記出力端子に供給する第２素子と、
   前記第１電位ノードと前記第２電位ノードとの電位が互いに相反するように制御する第３素子とを有し、
   前記第３素子のゲート端子の印加電圧をＡ、第１端子の印加電圧をＢ、第２端子の印加電圧をＣとした場合、前記第３素子には
   Ａ＞Ｂ且つＡ＞Ｃの状態とＡ＜Ｂ且つＡ＜Ｃの状態、
   または、Ａ＞Ｂ且つＡ＜Ｃの状態とＡ＜Ｂ且つＡ＞Ｃの状態、
   または、Ａ＜Ｂ且つＡ＞Ｃの状態とＡ＞Ｂ且つＡ＜Ｃの状態
   とが交互に切り替わる電圧が印可されることを特徴とする表示装置。
2. 前記第２電位ノードは前記第２素子のゲート端子に接続され、前記第３素子の第１端子又は第２端子が前記第２電位ノードに接続されることを特徴とする請求項２に記載の表示装置。
3. 前記第１素子及び前記第３素子のゲート端子は、前記第１電位ノードに接続されることを特徴とする請求項１又は２に記載の表示装置。
4. 複数の映像信号線と、前記映像信号線に交差する複数の走査信号線と、前記走査信号線と前記映像信号線との交差部付近にそれぞれ形成された薄膜トランジスタとを有し、隣接する一対の前記走査信号線と隣接する一対の前記映像信号線とで囲まれた領域を画素の領域とする表示パネルと、
   前記表示パネルと同じ基板上に形成され、前記走査信号線に対して順次選択信号を印加する走査信号線駆動回路とからなる表示装置であって、
   前記走査信号線駆動回路は、第１クロック信号及び第２クロック信号に基づいてスタートパルスをシフトさせた出力信号を次段のスタートパルスとして出力するシフトレジスタが複数接続されてなり、
   前記シフトレジスタは、第１電位ノードにより制御され、第１駆動電圧を出力端子に供給する第１素子と、
   第２電位ノードにより制御され、前記第１駆動電圧よりも低い第２駆動電圧を前記出力端子に供給する第２素子と、
   前記第１電位ノードと前記第２電位ノードとの電位が互いに相反するように制御する第３素子とを有し、
   前記第３素子の第１端子又は第２端子の一方の端子が前記第２電位ノードに接続されると共に、他方の端子が前記第２クロック信号の入力端子に接続され、
   前記他方の端子に第２クロック信号が入力されることを特徴とする表示装置。
5. 前記第１素子及び前記第３素子のゲート端子は、前記第１電位ノードに接続されることを特徴とする請求項４に記載の表示装置。
6. 前記第２素子のゲート端子は前記第２電位ノードに接続されることを特徴とする請求項５に記載の表示装置。
7. 複数の映像信号線と、前記映像信号線に交差する複数の走査信号線と、前記走査信号線と前記映像信号線との交差部付近にそれぞれ形成された薄膜トランジスタとを有し、隣接する一対の前記走査信号線と隣接する一対の前記映像信号線とで囲まれた領域を画素の領域とする表示パネルと、
   前記表示パネルと同じ基板上に形成され、前記走査信号線に対して順次選択信号を印加する走査信号線駆動回路とからなる表示装置であって、
   前記走査信号線駆動回路は、第１クロック信号及び第２クロック信号に基づいてスタートパルスをシフトさせた出力信号を次段のスタートパルスとして出力するシフトレジスタが複数接続されてなり、
   前記シフトレジスタは、
   第１電位ノードにより制御され、第１駆動電圧を出力端子に供給するトランジスタ素子（Ｔ５）と、
   第２電位ノードにより制御され、前記第１駆動電圧よりも低い第２駆動電圧を前記出力端子に供給するトランジスタ素子（Ｔ６）と、
   前記第１電位ノードと前記第２電位ノードとの電位が互いに相反するように制御するトランジスタ素子（Ｔ４）と、
   前記第１クロック信号の入力に対応して、前記第２電位ノードに固定ハイ電位を供給するトランジスタ素子（Ｔ３）と、
   前記スタートパルスの入力に対応して、前記第１電位ノードに固定ハイ電位を供給するトランジスタ素子（Ｔ１）と、
   次段のシフト出力に対応して、前記第１電位ノードに固定ロー電位を供給するトランジスタ素子（Ｔ８）と、
   前記第２電位ノードにより制御され、前記第１電位ノードに固定ロー電位を供給するトランジスタ素子（Ｔ２）と、
   前記第２電位ノードの電位を保持する保持容量と
   を備えたことを特徴とする表示装置。
8. 前記選択信号の出力期間は、Ｍ（ただし、Ｍは自然数）ライン期間であり、前段の選択信号のハイ電圧に対して、現段の選択信号のハイ電圧がオーバーラップまたはノンオーバーラップすることを特徴とする請求項７に記載の表示装置。

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