CN103928056B - 移位寄存器、栅极驱动电路、阵列基板、显示面板及装置 - Google Patents

Abstract

本发明公开了一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和分压元件，其中，第五晶体管的栅极通过所述分压元件电连接于所述第三晶体管的漏极。本发明实施例至少达到以下的效果之一：本发明的移位寄存器可以防止由漏电流造成的输出信号的波形失真，从而提高显示装置的显示质量，减少光罩掩膜板的数量，减小工艺能力对良率的影响，从而提高产能，降低成本。

Description

移位寄存器、栅极驱动电路、阵列基板、显示面板及装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路、TFT阵列基板、显示面板以及显示装置。

背景技术

近来，显示技术发展迅速，显示装置也越来越流行，但是实际使用中发现，显示装置的TFT阵列基板中的TFT（Thin Film Transistor，薄膜晶体管）存在漏电流问题，进而导致显示装置的显示效果不良，影响了显示装置的显示品质。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、栅极驱动电路、TFT阵列基板、显示面板以及显示装置。

第一方面，本发明实施例提供一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、分压元件、第一电容和第二电容；

所述第一晶体管的栅极电连接输出端，漏极电连接第一电平信号线，源极分别电连接所述第二晶体管的漏极和所述第四晶体管的栅极；

所述第二晶体管的栅极电连接第一时钟信号线，源极电连接第二电平信号线；

所述第三晶体管的栅极电连接所述第一时钟信号线，源极电连接输入端，漏极通过所述第二电容电连接所述输出端；

所述第四晶体管的漏极电连接所述第一电平信号线，源极电连接所述输出端，栅极通过所述第一电容电连接所述第一电平信号线；

所述第五晶体管的漏极电连接所述输出端，源极电连接第二时钟信号线，栅极通过所述分压元件电连接于所述第三晶体管的漏极。

第二方面，本发明实施例还提供一种栅极驱动电路，包括：n级逐级串联的第一方面的移位寄存器，其中，n为正整数；

第1级移位寄存器的输入端接收起始信号，第m级移位寄存器的输入端电连接所述第m-1级移位寄存器的输出端，其中，m为大于等于2且小于等于n的正整数。

第三方面，本发明实施例还提供一种TFT阵列基板，包括如上所述第二方面的栅极驱动电路。

第四方面，本发明实施例还提供一种显示面板，包括如上所述第三方面的TFT阵列基板。

第五方面，本发明实施例还提供一种显示装置，包括如上所述第四方面的显示面板。

本发明实施例提供的移位寄存器、栅极驱动电路、TFT阵列基板、显示面板以及显示装置中，第五晶体管的栅极通过所述分压元件电连接于所述第三晶体管的漏极。本发明实施例至少达到以下的效果之一：本发明的移位寄存器可以防止由漏电流造成的输出信号的波形失真，从而提高显示装置的显示质量，减少光罩掩膜板的数量，减小工艺能力对良率的影响，从而提高产能，降低成本。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是现有技术的移位寄存器的内部结构示意图；

图2是图1中的移位寄存器当第一电平信号的电平值为5伏且第二电平信号的电平值为-5伏时，输出端OUT的输出信号的波形图；

图3是图1中的移位寄存器当第一电平信号的电平值为10伏且第二电平信号的电平值为-5伏时，输出端OUT的输出信号的波形图；

图4是本发明实施例一的一种移位寄存器的内部结构示意图；

图5是关于图4中的移位寄存器的各个信号的波形图；

图6是图4中的移位寄存器当第一电平信号的电平值为10伏且第二电平信号的电平值为-5伏时，输出端OUT的输出信号的波形图；

图7是本发明实施例二的一种栅极驱动电路的结构框图；

图8a是本发明实施例三的单边驱动的TFT阵列基板的结构示意图；

图8b是本发明实施例三的双边驱动的TFT阵列基板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。

显示装置工作时，位于显示装置中的栅极驱动电路要进行扫描动作，以逐一地控制TFT阵列基板内的每一条扫描线，使得数据信号能够传输到TFT阵列基板内的每一个显示单元。这样的扫描动作是由栅极驱动电路中的移位寄存器来完成的。

图1是现有技术的移位寄存器的内部结构示意图。参见图1，移位寄存器包括：第一PMOS管P1的栅极电连接输出端OUT，漏极电连接第一电平信号线VG1，源极分别电连接第二PMOS管P2的漏极和第四PMOS管P4的栅极；第二PMOS管P2的栅极电连接第一时钟信号线CK1，源极电连接第二电平信号线VG2；第三PMOS管P3的栅极电连接第一时钟信号线CK1,源极电连接输入端IN，漏极通过第二电容C2电连接输出端OUT；第四PMOS管P4的漏极电连接第一电平信号线VG1，源极电连接输出端OUT，栅极通过第一电容C1电连接第一电平信号线VG1；第五PMOS管P5的漏极电连接输出端OUT，源极电连接第二时钟信号线CK2，栅极电连接于第三PMOS管P3的漏极。其中，第一电平信号线VG1输出第一电平信号，第一电平信号为恒定的高电平信号，其电平值为5V至20V；第二电平信号线VG2输出第二电平信号，第二电平信号为恒定的低电平信号，其电平值为-20V至-5V。

图2是图1中的移位寄存器当第一电平信号的电平值为5伏且第二电平信号的电平值为-5伏时，输出端OUT的输出信号的波形图。如图2所示，研究人员发现，当驱动信号的电平值（即第一电平信号的电平值与第二电平信号的电平值之差的绝对值）为10伏时，得到的输出信号的波形比较正常。但是，研究人员做了进一步研究并增加了驱动信号的电平值。图3是图1中的移位寄存器当第一电平信号的电平值为10伏且第二电平信号的电平值为-5伏时，输出端OUT的输出信号的波形图。比较图3与图2的波形图，研究人员进一步发现，当第一电平信号的电平值为10伏且第二电平信号的电平值为-5伏时，即当驱动信号的电平值增加到15伏时，由于漏电流也随之增加，从而使输出端OUT得到的输出信号的波形出现失真（参见图3中a）。

综上，研究人员经研究进一步发现，如果把图1中第五PMOS管P5的栅极通过导线电连接至第三PMOS管P3的漏极改为：第五PMOS管P5的栅极通过分压元件电连接至第三PMOS管P3的漏极，则可以防止漏电流造成移位寄存器的输出信号的波形失真，从而提高显示质量。其中，分压元件可以为至少一个晶体管（下面为描述方便，本发明实施例仅以一个晶体管为例来说明，但本发明实施例对晶体管的数量不做限制，只需满足至少一个晶体管，且该些至少一个晶体管都被施加控制信号而导通即可），亦即：该晶体管的源极或者漏极与第五PMOS管P5的栅极电连接，漏极或者源极与第三PMOS管P3的漏极电连接，并且栅极被施加一控制信号，且该控制信号控制晶体管导通；或者，分压元件还可以为导通的二极管，二极管可以由栅极与源极（或者漏极）短接的三极管形成。相关的具体描述如下。

实施例一

本发明实施例一提供一种移位寄存器。图4是本发明实施例一的一种移位寄存器的内部结构示意图。如图4所示，移位寄存器包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、分压元件（未图示）、第一电容C1和第二电容C2，其中，第五晶体管M5的栅极通过分压元件电连接于所述第三晶体管M3的漏极；进一步的，分压元件为第六晶体管M6；

具体的，第一晶体管M1的栅极电连接输出端OUT，漏极电连接第一电平信号线VG1，源极分别电连接第二晶体管M2的漏极和第四晶体管M4的栅极；第二晶体管M2的栅极电连接第一时钟信号线CK1，源极电连接第二电平信号线VG2；第三晶体管M3的栅极电连接第一时钟信号线CK1，源极电连接输入端IN，漏极通过第二电容C2电连接输出端OUT；第四晶体管M4的漏极电连接第一电平信号线VG1，源极电连接输出端OUT，栅极通过第一电容C1电连接第一电平信号线VG1；第五晶体管M5的漏极电连接输出端OUT，源极电连接第二时钟信号线CK2；第六晶体管M6的栅极被施加一第三电平信号VGP，漏极电连接第三晶体管M3的漏极，源极电连接第五晶体管M5的栅极。

需要说明的是，移位寄存器的输入端IN用来接收起始信号，起始信号为脉冲信号，起始信号的高电平值为5伏到15伏，起始信号的低电平值为-15伏到-5伏；移位寄存器的输出端OUT可以与扫描线连接，用于为相应的扫描线提供驱动信号（也可称为触发信号）。

具体的，第一电容C1的电容值可以为0.11皮法，第二电容C2的电容值可以为0.12皮法。此外，为了便于分析移位寄存器的工作原理，定义了第五晶体管M5的栅极处为第一节点N1。

可选地，第一时钟信号线CK1输出第一时钟信号，第二时钟信号线CK2输出第二时钟信号，第一时钟信号和第二时钟信号均为脉冲信号。

进一步地，第一时钟信号和第二时钟信号互为反相信号。

进一步地，第一时钟信号和第二时钟信号的高电平值均为5伏到15伏，第一时钟信号和第二时钟信号的低电平值均为-15伏到-5伏。

可选地，第一电平信号线VG1输出第一电平信号VGH，第二电平信号线VG2输出第二电平信号VGL，第一电平信号VGH的电平值为5伏到20伏，第二电平信号VGL的电平值为-20伏到-5伏。

需要说明的是，在本实施例中，第一电平信号VGH和第二电平信号VGL均为恒定的电平信号，也就是说，当移位寄存器正常工作时，给定第一电平信号VGH一个高电平的电平值，给定第二电平信号VGL一个低电平的电平值，并且这两个电平信号的电平值均保持不变（即恒定的）。

进一步地，参见图4，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5均为PMOS管，且第六晶体管M6为PMOS管，此时，为了使第六晶体管M6导通，可以使第三电平信号VGP与第二电平信号VGL相同。如此，由于第五晶体管M5的栅极通过第六晶体管M6连接于第三晶体管M3的漏极，使得，当第三晶体管M3存在漏电流时，该漏电流通过第六晶体管M6而被第六晶体管M6分压，从而使得流到节点N1的电流（即施加在节点N1的电压变小），如此可以防止漏电流造成移位寄存器的输出信号的波形失真，从而提高了显示效果，并且，由于此时，移位寄存器中的晶体管全部采用PMOS管，如此，在制作过程中，可以减少光罩掩膜板的数量，减小工艺能力对良率的影响，从而提高产能，提高良率，降低成本。

可选地，第六晶体管M6也可以为NMOS管，此时，为了使第六晶体管M6导通，可以使第三电平信号VGP与第一电平信号VGH相同。同理，由于第五晶体管M5的栅极通过第六晶体管M6连接于第三晶体管M3的漏极，使得，当第三晶体管M3存在漏电流时，该漏电流通过第六晶体管M6而被第六晶体管M6分压，可以防止漏电流造成移位寄存器的输出信号的波形失真，从而提高了显示效果。除此之外，在本实施例中，对于第六晶体管M6采用NMOS管或者PMOS管，相应的移位寄存器的工作原理相似，而且能够产生相同的技术效果。下面就以所有的晶体管都为PMOS管的移位寄存器（即图4所示）为例来进一步说明其工作原理，但是本实施例仅以第六晶体管M6采用PMOS管为举例，而非限制。

图5是关于图4中的移位寄存器的各个信号的波形图。如图5所示，CKV1代表第一时钟信号线CK1输出的第一时钟信号；CKV2代表第二时钟信号线CK2输出的第二时钟信号；STV代表输入端IN接收的起始信号；SN1代表第一节点N1的电平信号；SOUT代表输出端OUT的输出信号。

如图4和图5所示，在图5中的各个信号施加到移位寄存器的同时，第一电平信号VGH通过第一电平信号线VG1向移位寄存器施加恒定的高电平信号，第二电平信号VGL通过第二电平信号线VG2向移位寄存器施加恒定的低电平信号，第三电平信号VGP向第六晶体管M6的栅极施加与第二电平信号VGL相同的信号。

参见图4和图5，在T1时间段内，第一时钟信号CKV1为低电平，并施加到第二晶体管M2和第三晶体管M3的栅极，使第二晶体管M2和第三晶体管M3导通，此时，第三电平信号VGP的低电平使第六晶体管M6导通，起始信号STV的低电平依次通过第三晶体管M3和第六晶体管M6施加到第五晶体管M5的栅极，使第五晶体管M5导通，第二时钟信号CKV2的高电平通过第五晶体管M5传输至输出端OUT；第二电平信号VGL（即恒定的低电平信号）通过第二晶体管M2施加到第四晶体管M4的栅极，使第四晶体管M4导通，并将第四晶体管M4的栅极处的电位储存在第一电容C1中，且此时第四晶体管M4的栅极处的电位为低电平，第一电平信号VGH（即恒定的高电平信号）通过第四晶体管M4传输至输出端OUT,因此，移位寄存器的输出端OUT的输出信号SOUT为第二时钟信号CKV2的高电平部分和第一电平信号VGH的叠加，亦即移位寄存器的输出端OUT的输出信号SOUT为高电平，此时，第一节点N1的电平信号SN1的电位处于电平c，即介于高电平b和低电平d之间，并将第一节点N1的电位储存在第二电容C2中。

在T2时间段内，第一时钟信号CKV1为高电平，控制第二晶体管M2和第三晶体管M3关闭，由于第一电容C1在T1时间段内储存的第四晶体管M4的栅极处的电位可以使第四晶体管M4继续导通，第一电平信号VGH的高电平继续通过第四晶体管M4传输至输出端OUT；由于第三电平信号VGP的低电平使得第六晶体管M6继续导通，第二电容C2在T1时间段内储存的第一节点N1的电位使得第五晶体管M5继续导通，第二时钟信号CKV2的高电平继续通过第五晶体管M5传输至输出端OUT，因此，在T2时间段内，输出端OUT的输出信号SOUT和第一节点N1的电平信号SN1的波形与T1时间段内相同，即输出信号SOUT为高电平，第一节点N1的电平信号SN1的电位依然处于电平c即介于高电平b和低电平d之间，并且在T2时间段内储存在第一电容C1中的第四晶体管M4的栅极处的电位和储存在第二电容C2中的第一节点N1的电位没有变化。

在T3时间段内，第一时钟信号CKV1为高电平，控制第二晶体管M2和第三晶体管M3关闭，由于第三电平信号VGP的低电平使得第六晶体管M6继续导通，第二电容C2在T2时间段内储存的第一节点N1的电位使得第五晶体管M5继续导通，第二时钟信号CKV2的低电平通过第五晶体管M5施加到第一晶体管M1的栅极，使得第一晶体管M1导通，第一电平信号VGH的高电平通过第一晶体管M1施加到第四晶体管M4的栅极，而控制第四晶体管M4关闭，同时清除存储在第一电容C1中的第四晶体管M4的栅极处的电位，因此，此时输出端OUT的输出信号SOUT仅为第二时钟信号CKV2，即为低电平，此时，第一节点N1的电位由原来的电平c被进一步拉低至电平d，也依然处于低电平的水平，并把在T3时间段内第一节点N1的电位储存在第二电容C2中。

在T4时间段内，第一时钟信号CKV1为高电平，控制第二晶体管M2和第三晶体管M3关闭，由于在T3时间段内，储存在第一电容C1中的T2时间段内的第四晶体管M4的栅极处的电位被清除（即低电位被清除），因此，第四晶体管M4也关闭；由于第三电平信号VGP的低电平使得第六晶体管M6继续导通，第二电容C2在T3时间段内储存的第一节点N1的电位使得第五晶体管M5继续导通，第二时钟信号CKV2的高电平通过第五晶体管M5传输至输出端OUT，输出端OUT的输出信号SOUT变为高电平，此时，第一节点N1的电位被拉高，与T1时间段内和T2时间段内的波形相同，第一节点N1的电位处于电平c即介于高电平b和低电平d之间，并将在T4时间段内第一节点N1的电位储存在第二电容C2中。

通过图5和上述描述可以得到，起始信号STV的低电平信号经过第一时钟信号CKV1或第二时钟信号CKV2的半个周期时长后才从输出端OUT输出低电平的输出信号SOUT，也就是说，输出端OUT的输出信号SOUT比起始信号STV滞后了第一时钟CKV1或者第二时钟信号CKV2的半个周期时长，从而实现了移位的功能。

图6是图4中的移位寄存器当第一电平信号的电平值为10伏且第二电平信号的电平值为-5伏时，输出端OUT的输出信号的波形图。与图3相比，图6所示的移位寄存器的输出端OUT的输出信号的波形正常，这表明本发明的移位寄存器可以防止由漏电流造成的输出信号的波形失真。图6是第六晶体管M6采用PMOS管所得到的结果，当第六晶体管M6采用NMOS管时，也会得到同样的结果，在此不再赘述。

需要说明的是，本实施例中提及分压元件为一个第六晶体管仅为举例，而非限制，事实上，分压元件还可以为多个第六晶体管，且该些多个第六晶体管都被施加第三电平信号而导通即可，本发明实施例对第六晶体管的数量不做限制，分压元件只需满足包括至少一个第六晶体管，且该些至少一个第六晶体管都被施加第三电平信号而导通即可；或者，分压元件还可以为导通的二极管，二极管可以为等效二极管，通常等效二极管可以由栅极与源极（或漏极）短接的三极管形成。

实施例二

本发明实施例二提供一种栅极驱动电路，该栅极驱动电路包括n级逐级串联的移位寄存器，且n为正整数。其中所述移位寄存器采用上述实施例一所述的移位寄存器。

图7是本发明实施例二的一种栅极驱动电路的结构框图。参见图7，栅极驱动电路包括n级逐级串联的移位寄存器(SR1-SRn)，其中，n为正整数；具体的，第1级移位寄存器SR1的输入端IN1接收起始信号，第10级移位寄存器SR10的输入端IN10电连接第9级移位寄存器SR9的输出端OUT9，需要说明的是，本实施例中的第10级移位寄存器SR10的输入端IN10电连接第9级移位寄存器SR9的输出端OUT9，此仅为举例，而非限定，在实际工作中，只需满足以下条件即可：第m级移位寄存器SRm的输入端INm电连接所述第m-1级移位寄存器SR m-1的输出端OUTm-1，其中，m为大于等于2且小于等于n的正整数。图7中，OUT1代表第1级移位寄存器的输出端，INn和OUTn分别代表第n级移位寄存器的输入端和输出端。本实施例中的各级移位寄存器采用上述实施例一所述的移位寄存器。

需要说明的是，第1级移位寄存器的输入端IN1接收的起始信号为脉冲信号，起始信号的高电平值为5伏到15伏，起始信号的低电平值为-15伏到-5伏。此外，上述每级移位寄存器的输出端可以与相应行的扫描线连接，从而为相应行的扫描线提供驱动信号。

另外，可以根据需求对包含上述实施例一所述的移位寄存器的栅极驱动电路进行控制以实现正扫或者反扫，本实施例对此不做限制。

实施例三

本发明实施例三提供一种TFT阵列基板，该TFT阵列基板包括栅极驱动电路。其中，所述栅极驱动电路采用上述实施例二所述的栅极驱动电路。需要说明的是，TFT阵列基板中的TFT不限于A-Si（非晶硅）型、LTPS（Low Temperature Poly-silicon，低温多晶硅）型或者氧化物型，优选地，TFT阵列基板中的TFT可以采用LTPS型，由于LTPS的材料特性，其电子导电率更高，可以进一步提高TFT阵列基板的性能，从而提高显示效果。

通过上述栅极驱动电路可以对TFT阵列基板上的扫描线实现单边驱动，也可以实现双边驱动。图8a是本发明实施例三的单边驱动的TFT阵列基板的结构示意图。参见图8a，TFT阵列基板10包括按行排列的扫描线12和位于扫描线12一端的栅极驱动电路11（图8a中栅极驱动电路位于扫描线的左端，在其他实施方式中，栅极驱动电路也可以位于扫描线的右端），每一行扫描线12与栅极驱动电路11中相应的移位寄存器的输出端（图中未示出）电连接，实现栅极驱动电路11为各行扫描线12提供驱动信号。上述驱动方式为单边驱动。

图8b是本发明实施例三的双边驱动的TFT阵列基板的结构示意图。参见图8b，TFT阵列基板10包括按行排列的扫描线12和位于扫描线12两端（图中为左端和右端）的栅极驱动电路11，每一行扫描线12与两端的栅极驱动电路11中相应的移位寄存器的输出端（图中未示出）电连接，实现两端的栅极驱动电路11同时为相应行的扫描线12提供驱动信号。上述驱动方式为双边驱动。

实施例四

本发明实施例四提供一种显示面板（未图示），该显示面板包括TFT阵列基板。其中，所述TFT阵列基板采用上述实施例三所述的TFT阵列基板。通常，显示面板还可以包括与TFT阵列基板相对设置的彩膜基板，显示面板还可以包括液晶层，位于TFT阵列基板和彩膜基板之间。

实施例五

本发明实施例五提供一种显示装置（未图示），该显示装置包括显示面板。其中，所述显示面板采用上述实施例四所述的显示面板。需要说明的是，本发明涉及的显示装置不限于LCD（Liquid Crystal Display，液晶显示器）、OLED（Organic Light-Emitting Diode，有机发光二极管显示）和电子纸等。

综上，本发明实施例提供的移位寄存器、栅极驱动电路、TFT阵列基板、显示面板以及显示装置中，第五晶体管的栅极通过分压元件电连接于所述第三晶体管的漏极。本发明实施例至少达到以下的效果之一：本发明的移位寄存器可以防止由漏电流造成的输出信号的波形失真，从而提高显示装置的显示质量，减少光罩掩膜板的数量，减小工艺能力对良率的影响，从而提高产能，降低成本。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、分压元件、第一电容和第二电容；

所述第一晶体管的栅极电连接输出端，漏极电连接第一电平信号线，源极分别电连接所述第二晶体管的漏极和所述第四晶体管的栅极；

所述第二晶体管的栅极电连接第一时钟信号线，源极电连接第二电平信号线；

所述第三晶体管的栅极电连接所述第一时钟信号线，源极电连接输入端，漏极通过所述第二电容电连接所述输出端；

所述第四晶体管的漏极电连接所述第一电平信号线，源极电连接所述输出端，栅极通过所述第一电容电连接所述第一电平信号线；

所述第五晶体管的漏极电连接所述输出端，源极电连接第二时钟信号线，栅极通过所述分压元件电连接于所述第三晶体管的漏极，其中，当所述移位寄存器正常工作时，所述分压元件导通。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一时钟信号线输出第一时钟信号，所述第二时钟信号线输出第二时钟信号，所述第一时钟信号和第二时钟信号均为脉冲信号。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一时钟信号和第二时钟信号互为反相信号。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第一时钟信号和第二时钟信号的高电平值均为5伏到15伏，所述第一时钟信号和第二时钟信号的低电平值均为-15伏到-5伏。

5.根据权利要求1-4中任一项所述的移位寄存器，其特征在于，所述第一电平信号线输出第一电平信号，所述第二电平信号线输出第二电平信号，所述第一电平信号的电平值为5伏到20伏，所述第二电平信号的电平值为-20伏到-5伏。

6.根据权利要求5所述的移位寄存器，其特征在于，所述分压元件为第六晶体管，所述第六晶体管的栅极被施加一第三电平信号，漏极电连接所述第三晶体管的漏极，源极电连接所述第五晶体管的栅极；

或者，所述分压元件为导通的二极管。

7.根据权利要求6所述的移位寄存器，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管均为PMOS管，其中，

所述第六晶体管为PMOS管，所述第三电平信号与所述第二电平信号相同；或者，所述第六晶体管为NMOS管，所述第三电平信号与所述第一电平信号相同。

8.一种栅极驱动电路，包括n级逐级串联的如权利要求1-7中任一项所述的移位寄存器，其中，n为正整数；

第1级移位寄存器的输入端接收起始信号，第m级移位寄存器的输入端电连接所述第m-1级移位寄存器的输出端，其中，m为大于等于2且小于等于n的正整数。

9.一种TFT阵列基板，包括如权利要求8所述的栅极驱动电路。

10.一种显示面板，包括如权利要求9所述的TFT阵列基板。

11.一种显示装置，包括如权利要求10所述的显示面板。