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JP2011082221A - 中継基板、プリント基板ユニット、および、中継基板の製造方法 - Google Patents

中継基板、プリント基板ユニット、および、中継基板の製造方法 Download PDF

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Abstract

【課題】コストを増大させず、半導体素子パッケージおよび回路基板の電気的性能を低下させずに半導体素子パッケージを回路基板に実装する。
【解決手段】中継基板２０は、第一の回路基板１０と、第二の回路基板３０との間に介在して第一の回路基板１０を第二の回路基板３０に実装する。内包される金属板２２は、第一の接続端子２３−１および第二の接続端子２３−２を介して第一の回路基板１０および第二の回路基板３０それぞれの電源端子またはグランド端子と電気的に接続される電源層またはグランド層として機能する。金属杭２４は、第一の回路基板１０の信号端子と、対応する第二の回路基板３０の信号端子とを電気的に接続される。中継基板２０は、第一の回路基板１０と第二の回路基板３０とを電気的に接続するとともに、絶縁層２１および金属板２２がスティフナとして機能して第一の回路基板１０の撓みや反り返りによる応力を抑制することができる。
【選択図】図１

Description

開示の技術は、中継基板、プリント基板ユニットおよび中継基板の製造方法に関する。
近年、半導体素子パッケージにおいて、半導体素子の薄型化および大型化が進んでいる。このため、半導体素子を樹脂製のパッケージ基板に搭載して固定した場合には、半導体素子とパッケージ基板との熱膨張係数の違いから、半導体素子はほとんど熱変形しない一方、パッケージ基板は熱により反り返ったり撓んだりする。よって、半導体素子とパッケージ基板との電気的接合部分の断線にいたる場合があった。
そこで、パッケージ基板にステンレス鋼製や銅製の補強材（以下、「スティフナ」という）を装着し、熱によるパッケージ基板の反り返りや撓みを低減して、半導体素子とパッケージ基板との電気的接合部分の断線を回避することがおこなわれてきた。
特開２０００−３２３６１０号公報 特開２００４−２８９１３３号公報
しかしながら、上述した従来技術では、次の問題がある。すなわち、近年、半導体素子パッケージは、電気性能面から、半導体素子が搭載される面の反対面に半導体素子と対向するようにキャパシタが配置されることが一般的となってきている。そのため、半導体素子パッケージを実装する回路基板と、キャパシタとが干渉しないように、低背形のキャパシタを採用したり、キャパシタと干渉する回路基板の部位をくり抜く、もしくは、座繰ったりする手法が考えられる。
しかし、低背形のキャパシタは高価であるため、半導体素子パッケージの製造コストを増大させてしまうという問題がある。また、回路基板をくり抜いたり座繰ったりすると、半導体素子パッケージおよび回路基板の電気的性能を低下させてしまうという問題がある。
ここで、電気的性能の低下の問題とは、次のようなものである。例えば、くり抜いたり座繰ったりした部分を迂回させて半導体素子パッケージへ電源を供給する配線を取り回すと、該当配線の線路長が電源を供給する他の配線の線路長よりも長くなる。線路長が長いほど電圧降下が大きくなるので、各配線の線路長が異なると電源を供給する配線に一様の電位を保たせることが困難となる。
開示の技術は、上述した問題に鑑みてなされたものであって、半導体素子パッケージの製造コストを増大させず、かつ、半導体素子パッケージおよび回路基板の電気的性能を低下させずに半導体素子パッケージを回路基板に実装することを目的とする。
開示の技術の一つの態様によれば、中継基板が、第一の回路基板と第二の回路基板との間に配置されるべく板状に形成された絶縁層と、前記絶縁層に内包されるとともに、前記第一の回路基板および前記第二の回路基板に電気的に接続されるべく前記絶縁層から一部が露出し、前記第一の回路基板に対して電源層またはグランド層となる金属板と、前記絶縁層を貫通するように形成され、前記第一の回路基板と前記第二の回路基板とを電気的に接続する金属杭とを備えることを要件とする。
開示の技術の一つの態様によれば、半導体素子パッケージの製造コストを増大させず、かつ、半導体素子パッケージおよび回路基板の電気的性能を低下させずに半導体素子パッケージを回路基板に実装することが可能になるという効果を奏する。
図１は、実施例１にかかる基板ユニットを側方から見た断面図である。 図２は、実施例２にかかるインターポーザの構成を示す図である。 図３Ａは、実施例２にかかるインターポーザの製造工程を示す図である。 図３Ｂは、実施例２にかかるインターポーザの製造工程を示す図である。 図３Ｃは、実施例２にかかるインターポーザの製造工程を示す図である。 図４は、実施例２にかかるインターポーザの製造手順を示すフローチャートである。 図５は、実施例２にかかるインターポーザにＬＳＩパッケージを搭載する搭載工程を示す図である。 図６は、実施例２にかかるインターポーザを用いてＬＳＩパッケージをマザーボードに実装する実装工程を示す図である。 図７は、実施例２にかかるインターポーザを用いてＬＳＩパッケージをマザーボードに実装する実装手順を示すフローチャートである。 図８は、ＬＳＩパッケージをマザーボードに実装する従来方法を示す図である。
以下に、開示の技術の中継基板、プリント基板ユニットおよび中継基板の製造方法の実施例を図面に基づいて詳細に説明する。中継基板は、半導体素子がパッケージ基板に搭載された半導体素子パッケージを回路基板に実装する電子部品である。なお、以下の実施例により開示の技術が限定されるものではない。
［基板ユニットおよび中継基板の構成］
図１は、実施例１にかかる基板ユニットを側方から見た断面図である。同図は、実施例１にかかる基板ユニット１００が有する第一の回路基板１０、中継基板２０および第二の回路基板３０をそれぞれ側方から見た図である。同図において、中継基板２０を断面図で示す。また、同図に示すように、第一の回路基板１０、中継基板２０および第二の回路基板３０の所定の接合部位が図１における破線矢印に従って接合されることにより、第一の回路基板１０が中継基板２０を介して第二の回路基板３０に実装される。
第一の回路基板１０において、半導体素子１１がパッケージ基板１３の一方の面側に搭載され、接続端子１２を介してパッケージ基板１３と電気的に接続される。接続端子１２は、例えば半田ボール、リード線もしくは電極パッドなどである。
また、パッケージ基板１３の半導体素子１１を搭載しない面側には、電子部品１４および接続端子１５が配置される。電子部品は、例えばキャパシタである。電子部品１４は、パッケージ基板１３を境界にして半導体素子１１と対向する位置に配置される。
そして、電子部品１４は、パッケージ基板１３の層内における図示しない所定の電気配線によって半導体素子１１と電気的に接続される。また、接続端子１５は、パッケージ基板１３の層内における図示しない所定の電気配線によって半導体素子１１と電気的に接続される。なお、パッケージ基板１３の半導体素子１１を搭載しない面において、電子部品１４の周囲に接続端子１５が配置される。
中継基板２０は、絶縁層２１と、絶縁層２１に内包される金属板２２とを有する。中継基板２０の形状は、例えば所定の厚みを有する矩形もしくは正方形である。絶縁層２１は、例えばＦＲ−４の難燃性を有するガラス布基材エポキシ樹脂またはガラス布基材エポキシ樹脂と同等以上の強度を有する非導電性の樹脂を用いて板状に形成される。また、金属板２２は、例えば銅箔または銅と同等以上の導電性を有する金属を用いて形成される。中継基板２０は、絶縁層２１および金属板２２によって、第一の回路基板１０の撓みや反り返りによって中継基板２０にかかる応力を抑制する強度を有する。
また、中継基板２０は、金属板２２と一体であり、金属板２２の所定位置から絶縁層２１を貫通して第一の回路基板１０を搭載する表面へ露出する第一の接続端子２３−１有する。また、同様に、金属板２２と一体であり、金属板２２の所定位置から絶縁層２１を貫通して第二の回路基板３０と向かい合う表面へ露出する第二の接続端子２３−２する。さらに、中継基板２０は、第一の回路基板１０を搭載する表面から第二の回路基板３０と向かい合う表面へと絶縁層２１および金属板２２をともに貫通する金属杭２４を有する。
第一の接続端子２３−１および第二の接続端子２３−２は、第一の回路基板１０および第二の回路基板３０それぞれの電源端子またはグランド端子と接続端子１５または２７を介して電気的に接続される。金属板２２は、図１に示すＡ−Ａの面において一体形成されている。よって、金属板２２は、中継基板２０において、電源層またはグランド層として機能する。また、金属杭２４は、第一の回路基板１０の信号端子と、対応する第二の回路基板３０の信号端子とを電気的に接続する。
図１に示すように、第一の接続端子２３−１および第二の接続端子２３−２は複数であってもよい。この場合には、いずれかの第一の接続端子２３−１および第二の接続端子２３−２が第一の回路基板１０および第二の回路基板３０それぞれの電源端子またはグランド端子と接続されると、金属板２２が電源層またはグランド層として機能する。また、金属杭２４の数は、第一の回路基板１０の信号端子および対応する第二の回路基板３０の信号端子と同数である。図１では、同一の他の第一の接続端子２３−１および第二の接続端子２３−２の同一符号、および、同一の他の金属杭２４の同一符号の記載を省略している。
第一の接続端子２３−１および第二の接続端子２３−１は、第一の回路基板１０および第二の回路基板３０それぞれの電源端子またはグランド端子の位置に従って配置される。また、金属杭２４は、第一の回路基板１０の信号端子および対応する第二の回路基板３０の信号端子の位置に従って配置される。
また、中継基板２０は、絶縁層２１が、第一の回路基板１０が有する電子部品１４と対向する範囲の絶縁層２１および金属板２２をともに貫通する貫通孔２５を有する。電子部品１４と対向する絶縁層２１の範囲は、例えば矩形もしくは正方形である。貫通孔２５によって、中継基板２０が第一の回路基板１０と第二の回路基板３０との間に配置される際に、電子部品１４と、中継基板２０との物理的干渉を回避することができる。
第二の回路基板３０は、中継基板２０が接続される基板３１の面側に、中継基板２０の第二の接続端子２３−２または金属杭２４と接続される接続端子３２が設けられる。また、第二の回路基板３０は、電源線３４が設けられ、中継基板２０の金属杭２４を介して第一の回路基板１０へ電気信号を供給する。また、第二の回路基板３０は、接地線３５が設けられ、中継基板２０の第一の接続端子２３−１、金属板２２および第二の接続端子２３−２を介して第一の回路基板１０を接地する。
なお、中継基板２０の各接続端子と、第一の回路基板１０および第二の回路基板３０の各接続端子との接続は、半田ボールを用いたリフロー半田付けによるとしている。しかしリフロー半田付けに限られるものではなく、各接続端子同士を直接半田付けする方法や接着剤を用いる方法を採用してもよい。
上述してきたように、本実施例１では、中継基板２０は、第一の回路基板１０と第二の回路基板３０とを電気的に接続するとともに、絶縁層２１がスティフナとして機能して第一の回路基板１０の撓みや反り返りによる応力を抑制することができる。
以下の実施例では、半導体素子はＬＳＩ（Large Scale Integration）を例とし、中継基板はインターポーザを例とし、回路基板は電子デバイスに収蔵されるマザーボードを例として説明する。しかし、開示の技術は、ＬＳＩ、インターポーザ、マザーボードに限らず、目的を達成するため、半導体素子一般、中継基板一般、回路基板一般に広く適用可能である。
［インターポーザの構成］
図２は、実施例２にかかるインターポーザを示す図である。図２の（２Ａ）は、実施例２にかかるインターポーザ２０ａの断面図である。なお、同図において、符号を付与した構成部と同一の構成部への符号の付与を省略している。
また、（２Ｂ）は、（２Ａ）におけるインターポーザ２０ａのＡ−Ａにおける断面図である。また、（２Ｃ）は、（２Ａ）におけるインターポーザ２０ａのＢ−ＢもしくはＣ−Ｃで示される表面を示す図である。なお、（２Ａ）は、（２Ｂ）におけるＤ−Ｄもしくは（２Ｃ）におけるＥ−Ｅにおける断面図である。
図２の（２Ａ）において、インターポーザ２０ａのＢ−Ｂは、図示しないＬＳＩパッケージが搭載される搭載面を示す。また、インターポーザ２０ａのＣ−Ｃは、図示しないマザーボードへインターポーザ２０ａを実装する実装面を示す。
インターポーザ２０ａは、ガラス布基材エポキシ樹脂を用いて板状に形成された絶縁層２１ａを基体とする。このため、インターポーザ２０ａは、熱膨張係数がＬＳＩパッケージのパッケージ基板よりも小さくなる。そこで、ＬＳＩパッケージをインターポーザ２０ａに搭載して接続端子同士を固定すると、インターポーザ２０ａは、ＬＳＩの発熱によるＬＳＩパッケージのパッケージ基板の熱膨張を抑制するスティフナとなる。
インターポーザ２０ａは、絶縁層２１ａに内包されるように銅箔の金属板２２ａを有する。金属板２２ａは、Ａ−Ａにおける断面において一体形成されている。金属板２２ａは、（２Ａ）に示すように、絶縁層２１ａを貫通し、Ｂ−Ｂで示すＬＳＩパッケージの搭載面、および、Ｃ−Ｃで示すマザーボードへの実装面へそれぞれ接続端子として露出する部分を複数有する。
ここで、金属板２２ａから絶縁層２１ａを貫通してＢ−Ｂで示すＬＳＩパッケージの搭載面に露出する端子を第一の接続端子２３ａ１という。同様に、金属板２２ａから絶縁層２１ａを貫通してＣ−Ｃで示すマザーボードへの実装面に露出する端子を第二の接続端子２３ａ２という。第一の接続端子２３ａ１および第二の接続端子２３ａ２は、金属板２２ａを境界にして対をなすように搭載面および実装面の表面に露出する。そして、インターポーザ２０ａは、（２Ａ）に示すように、第一の接続端子２３ａ１および第二の接続端子２３ａ２の対を複数有する。
第一の接続端子２３ａ１は、インターポーザ２０ａの金属板２２ａと、インターポーザ２０ａに搭載されるＬＳＩパッケージの電源端子またはグランド端子とを半田ボールを介して電気的に接続する。ここで、グランドは、接地をいう。また、第二の接続端子２３ａ２は、インターポーザ２０ａの金属板２２ａと、インターポーザ２０ａが実装されるマザーボードの電源端子またはグランド端子とを半田ボールを介して電気的に接続する。このようにして、インターポーザ２０ａの金属板２２ａは、マザーボードからの電源をＬＳＩパッケージに搭載されるＬＳＩへ供給する電源層、または、ＬＳＩをグランドするグランド層として機能する。
また、金属板２２ａは、一体形成されていることから、第二の接続端子２３ａ２のいずれかをマザーボードの電源端子またはグランド端子と接続することによって、ＬＳＩパッケージに搭載されるＬＳＩに電源を供給、または、ＬＳＩをグランドすることが可能である。
（２Ａ）に示すように、インターポーザ２０ａは、Ｂ−Ｂで示すＬＳＩパッケージの搭載面からＣ−Ｃで示すマザーボードへの実装面まで、金属板２２ａとともに絶縁層２１ａを貫通する銅製の金属杭２４ａを複数有する。
前述したように、金属板２２ａは、絶縁層２１ａに内包されるとともに、全体が絶縁層２１ａによって被覆される。また、（２Ａ）および（２Ｂ）に示すように、金属杭２４ａの内径は、金属杭２４ａを貫通させるために金属板２２ａに設けられた貫通孔２４ａ１の内径よりも小さい。このため、金属杭２４ａおよび金属板２２ａは絶縁層２１ａによって絶縁される。よって、全ての金属杭２４ａは、ＬＳＩパッケージの信号端子と、対応するマザーボードの信号端子とをそれぞれ電気的に独立して接続可能である。また、（２Ｂ）に示すように、金属板２２ａの縁部も絶縁層２１ａに内包される。
なお、（２Ｃ）に示すように、インターポーザ２０ａにおいて、Ｂ−Ｂで示すＬＳＩパッケージの搭載面、または、Ｃ−Ｃで示すマザーボードへの実装面では、第一の接続端子２３ａ１または第二の接続端子２３ａ２、および、金属杭２４ａが接続端子として所定の並びで露出している。
また、（２Ｂ）および（２Ｃ）に示すように、インターポーザ２０ａは、Ｂ−Ｂで示すＬＳＩパッケージの搭載面において、ＬＳＩパッケージ搭載の際、ＬＳＩパッケージにＬＳＩと対向して配置されるキャパシタが物理的に干渉する範囲に貫通孔２５ａを有する。貫通孔２５ａは、矩形もしくは正方形であり、インターポーザ２０ａの金属板２２ａとともに絶縁層２１ａを貫通する。ＬＳＩパッケージをインターポーザ２０ａに搭載する際、ＬＳＩパッケージにＬＳＩと対向して配置されるキャパシタが物理的に干渉する場合には、貫通孔２５ａによって干渉を回避できる。
［インターポーザの製造工程］
図３Ａ〜図３Ｃは、実施例２にかかるインターポーザの製造工程を示す図である。インターポーザ２０ａの製造は、所定の製造装置もしくは手作業にておこなわれる。なお、図３Ａ〜図３Ｃは、製造途中のインターポーザ２０ａを側方からみた断面図である。また、同一の図において、符号を付与した構成部と同一の構成部への符号の付与を省略している。
先ず、図３Ａの（３Ａ）に示すように、薄板状（例えば、１ｍｍ〜２ｍｍ程度）に形成された銅箔４１の表面部および裏面部に、（３Ｂ）に示すスルーホール４３を形成するスルーホール形成用のレジスト４２ａおよび４２ｂを貼付する。銅箔４１は、スルーホール４３は、図３Ｃの（３Ｋ）を参照して後述する金属杭（ビア）４９を形成する孔である。スルーホール形成用のレジスト４２ａおよび４２ｂは、スルーホール４３を形成する位置および形状に非被覆領域を有するそれぞれ一枚のレジストである。
続いて、（３Ｂ）に示すように、銅箔４１のレジスト４２ａおよび４２ｂによる非被膜領域にエッチングによりスルーホール４３を形成する。続いて、（３Ｃ）に示すように、スルーホール４３形成用のレジスト４２ａおよび４２ｂを銅箔４１から剥離する。
続いて、（３Ｄ）に示すように、銅箔４１に電源層またはグランド層の端子形成用のレジスト４４ａおよび４４ｂを貼付する。電源層またはグランド層の端子形成用のレジスト４４ａおよび４４ｂは、電源層またはグランド層の端子を形成する位置および形状にそれぞれ貼付されるレジストである。
続いて、図３Ｂの（３Ｅ）に示すように、銅箔４１の電源層またはグランド層の端子形成用のレジスト４４ａおよび４４ｂの貼付位置にエッチングにより電源層またはグランド層の第一の接続端子４５ａおよび第二の接続端子４５ｂを形成する。続いて、（３Ｆ）に示すように、電源層またはグランド層の端子形成用のレジスト４４ａおよび４４ｂを銅箔４１から剥離する。
続いて、（３Ｇ）に示すように、銅箔４１全体を内包するように、絶縁層４６を形成する。なお、（３Ｇ）に示す段階では、銅箔４１全体を均等の厚みで内包するように絶縁層４６が形成される。このため、第一の接続端子４５ａ１および第二の接続端子４５ａ２を内包する絶縁層４６は、第一の接続端子４５ａ１および第二の接続端子４５ａ２の先端に相当する部分に突出部４６ａおよび４６ｂを有する。
続いて、（３Ｈ）に示すように、（３Ｇ）に示す第一の接続端子４５ａ１および第二の接続端子４５ａ２の先端に相当する部分である絶縁層４６の突出部４６ａおよび４６ｂを研磨処理によって研磨する。そして、第一の接続端子４５ａ１および第二の接続端子４５ａ２の先端を露出させる。なお、第一の接続端子４５ａ１および第二の接続端子４５ａ２の先端の露出部分は、絶縁層４６の表面と同一面を形成する。
続いて、図３Ｃの（３Ｉ）に示すように、絶縁層４６によって内包された銅箔４１のスルーホール４３の部分に、レーザー処理によって銅箔４１のスルーホール４３より内径が小さいスルーホール４７を形成する。（３Ｉ）に示すように、スルーホール４７の内径がスルーホール４３より小さいため、絶縁層４６によるスルーホール４３の内径部の被覆が維持される。
続いて、（３Ｊ）に示すように、スルーホール４７を経由して絶縁層４６および銅箔４１を貫通する金属杭４９を形成するため、絶縁層４６全体を被覆する金属杭形成用のレジスト４８を形成する。続いて、（３Ｋ）に示すように、銅メッキ処理によってスルーホール４７に金属杭４９を形成し、金属杭形成用のレジスト４８を絶縁層４６から剥離する。
［インターポーザの製造工程］
図４は、実施例２にかかるインターポーザの製造手順を示すフローチャートである。インターポーザ２０ａの製造手順は、所定の製造装置もしくは手作業にておこなわれる。同図に示すように、先ず、インターポーザ２０ａの支持体、および、電源層またはグランド層となる銅箔にスルーホール形成用のレジストを貼付する（ステップＳ１０１）。
続いて、ステップＳ１０１で銅箔に貼付されたスルーホール形成用のレジストを用いてエッチングによりスルーホールを銅箔に形成する（ステップＳ１０２）。続いて、ステップＳ１０２でスルーホールが形成された銅箔からスルーホール形成用のレジストを剥離する（ステップＳ１０３）。
続いて、ステップＳ１０３でスルーホールが形成された銅箔に電源層またはグランド層の端子形成用のレジストを貼付する（ステップＳ１０４）。続いて、エッチングにより電源層またはグランド層の端子を銅箔に形成する（ステップＳ１０５）。続いて、電源層またはグランド層の端子が形成された銅箔から電源層またはグランド層の端子形成用のレジストを剥離する（ステップＳ１０６）。
続いて、ガラス布基材エポキシ樹脂を用いて電源層またはグランド層の端子が形成された銅箔全体を内包する絶縁層を形成する（ステップＳ１０７）。続いて、ステップＳ１０７によって絶縁層により全体が内包された銅箔の電源層またはグランド層の端子部分を被覆する部分の絶縁層を研磨し、絶縁層から電源層またはグランド層の端子の一部を露出させる（ステップＳ１０８）。
続いて、ステップＳ１０７によって絶縁層により被覆され塞がれた銅箔のスルーホール未満の内径を有する金属杭形成用のスルーホールを銅箔のスルーホールに該当する絶縁層の位置にレーザー処理によって形成する（ステップＳ１０９）。続いて、ステップＳ１０９によって絶縁層全体を被覆するように金属杭形成用のレジストを形成する（ステップＳ１１０）。
続いて、ステップＳ１１０によって金属杭形成用のレジストが形成された絶縁層の金属杭形成用のスルーホールに銅メッキ処理によって金属杭を形成する（ステップＳ１１１）。続いて、金属杭が形成された絶縁層から金属杭形成用のレジストを剥離する（ステップＳ１１２）。続いて、絶縁層にＬＳＩパッケージを搭載する際、ＬＳＩと対向してＬＳＩパッケージに配置されるキャパシタが物理的に干渉する絶縁層の範囲をくり貫いて貫通孔を形成する（ステップＳ１１３）。
［インターポーザへのＬＳＩパッケージ搭載方法］
図５は、実施例２にかかるインターポーザに半導体パッケージを搭載する搭載工程を示す図である。先ず、（５Ａ）に示すように、板状に形成されたインターポーザ２０ａの一方の面に露出する第一の接続端子２３ａ１もしくは第二の接続端子２３ａ２、および、金属杭２４ａの露出部分に半田ボール２７ａをそれぞれ接合する。
続いて、（５Ｂ）に示すように、（５Ａ）で半田ボール２７ａが接合されたインターポーザ２０ａの面を裏返す。そして、半田ボール２７ａが接合されていないインターポーザ２０ａの他の面に、接続端子にあらかじめ半田ボール１５ａがそれぞれ接合されたＬＳＩパッケージ１０ａを搭載する。
続いて、（５Ｃ）に示すように、ＬＳＩパッケージ１０ａの接続端子と、インターポーザ２０ａにおける対応する第一の接続端子２３ａ１もしくは第二の接続端子２３ａ２、および、金属杭２４ａの露出部分とを、例えばリフロー半田付けによって接続する。なお、ＬＳＩパッケージ１０ａをインターポーザ２０ａに搭載する際、ＬＳＩパッケージ１０ａにおいてＬＳＩ１１ａと対向して配置されるキャパシタ１４ａを貫通孔２５ａの部分に通す。
［インターポーザのマザーボードへの実装方法］
図６は、実施例２にかかるインターポーザを用いてＬＳＩパッケージをマザーボードに実装する実装工程を示す図である。図６に示すように、インターポーザ２０ａの第二の接続端子２３ａ２および金属杭２４ａは、半田ボール２７ａを介してマザーボード３０ａの基板３１ａ上に配置される接続端子３２ａとそれぞれ接続される。
なお、マザーボード３０ａは、電源線３４ａが設けられ、インターポーザ２０ａの金属杭２４ａを介してＬＳＩパッケージ１０ａへ電気信号を供給する。また、マザーボード３０ａは、接地線３５ａが設けられ、インターポーザ２０ａの第一の接続端子２３ａ１、金属板２２ａおよび第二の接続端子２３ａ２を介してＬＳＩパッケージ１０ａを接地する。
図７は、実施例２にかかるインターポーザを用いてＬＳＩパッケージをマザーボードに実装する実装手順を示すフローチャートである。インターポーザを用いてＬＳＩパッケージをマザーボードに実装する実装手順は、所定の実装装置もしくは手作業にておこなわれる。
先ず、インターポーザの一方の面に露出している端子に半田ボールを接合する（ステップＳ２０１）。続いて、ＬＳＩパッケージのインターポーザとの接合面に露出している端子に半田ボールを接合する（ステップＳ２０２）。
続いて、ＬＳＩパッケージの半田ボールが接合された面をインターポーザの半田ボールが接合されていない面に半田ボールを介して接合することにより、ＬＳＩパッケージをインターポーザに搭載する（ステップＳ２０３）。続いて、半田ボールを介して、ＬＳＩパッケージが接合されたインターポーザをマザーボードに実装する（ステップＳ２０４）。
上述してきたように、実施例２によれば、インターポーザ２０ａがＬＳＩパッケージ１０ａとマザーボード３０との間に介在して、ＬＳＩパッケージ１０ａとマザーボード３０とを電気的に接続するとともに、スティフナとして機能する。電気的に接続するコネクタとしての機能と、スティフナとしての機能を有し、かつ、電源層またはグランド層として機能する金属板を内包するインターポーザ２０ａを簡便な工法で製造し、安価に提供することができる。
また、図８に示すＬＳＩパッケージ１０ｂをマザーボード３０ｂに実装する従来方法のように、ＬＳＩパッケージ１０ｂのパッケージ基板１３ｂ上にスティフナ１６ｂを装着する必要がない。そして、インターポーザ２０ａは、全体がスティフナとして機能することから、従来よりも補強効果が高い。
また、図８に示すように、半田ボール１５ｂを介してＬＳＩパッケージ１０ｂをマザーボード３０ｂの基板３１ｂ上に配置される接続端子３２ｂおよび半田ボール１５ｂを介して直接実装する場合を考える。この場合には、ＬＳＩ１１ｂと対向する面に配置されるキャパシタ１４ｂと、マザーボード３０ｂとの物理的干渉を回避する必要がある。
しかし、インターポーザ２０ａを用いると、キャパシタ１４ａとマザーボード３０ａとの干渉を回避するために、マザーボード３０ｂのように干渉範囲を座繰った、もしくは、くり貫いた干渉回避孔３３ｂを設ける必要がない。したがって、マザーボード３０ａにおいて干渉回避部分を迂回させてＬＳＩ１１ａへ電源を供給する配線を取り回す必要がなくなり、ＬＳＩ１１ａへの電源の安定供給に繋がる。
なお、インターポーザ２０ａの各接続端子と、ＬＳＩパッケージ１０ａおよびマザーボード３０ａの各接続端子との接続は、半田ボールを用いたリフロー半田付けによるとしている。しかしリフロー半田付けに限られるものではなく、各接続端子同士を直接半田付けする方法や接着剤を用いる方法を採用してもよい。
１０ 第一の回路基板
１０ａ、１０ｂ ＬＳＩパッケージ
１１ 半導体素子
１２ 接続端子
１３、１３ｂ パッケージ基板
１４ 電子部品
１４ａ、１４ｂ キャパシタ
１５ 接続端子
１５ａ、１５ｂ 半田ボール
１６ｂ スティフナ
２０ 中継基板
２０ａ インターポーザ
２１、２１ａ 絶縁層
２２、２２ａ 金属板
２３−１、２３ａ１、４５ａ１ 第一の接続端子
２３−２、２３ａ２、４５ａ２ 第二の接続端子
２４、２４ａ 金属杭
２４ａ１ 貫通孔
２５、２５ａ 貫通孔
２７ 接続端子
２７ａ 半田ボール
３０ 第二の回路基板
３０ａ、３０ｂ マザーボード
３１、３１ａ、３１ｂ 基板
３２、３２ａ 接続端子
３３ｂ 干渉回避孔
３４、３４ａ 電源線
３５、３５ａ 接地線
４１ 銅箔
４２ａ、４２ｂ スルーホール形成用のレジスト
４３、４７ スルーホール
４４ａ、４４ｂ 電源層またはグランド層の端子形成用のレジスト
４６ 絶縁層
４６ａ 突出部
４８ 金属杭形成用のレジスト
４９ 金属杭
１００ 基板ユニット

Claims (5)

  1. 第一の回路基板と第二の回路基板との間に配置されるべく板状に形成された絶縁層と、
    前記絶縁層に内包されるとともに、前記第一の回路基板および前記第二の回路基板に電気的に接続されるべく前記絶縁層から一部が露出し、前記第一の回路基板に対して電源層またはグランド層となる金属板と、
    前記絶縁層を貫通するように形成され、前記第一の回路基板と前記第二の回路基板とを電気的に接続する金属杭と
    を備えたことを特徴とする中継基板。
  2. 前記絶縁層が、前記第一の回路基板と前記第二の回路基板との間に配置される際に、前記第一の回路基板が有する電子部品と対向する範囲に、貫通孔を有することを特徴とする請求項１記載の中継基板。
  3. 第一の回路基板と、
    第二の回路基板と、
    板状に形成され、前記第一の回路基板と前記第二の回路基板との間に配置された絶縁層と、
    前記絶縁層に内包されるとともに、前記絶縁層から露出する部分が前記第一の回路基板および前記第二の回路基板に電気的に接続され、前記第一の回路基板に対して電源層またはグランド層となる金属板と、
    前記絶縁層を貫通するように形成され、前記第一の回路基板と第二の回路基板とを電気的に接続する金属杭と
    を備えたことを特徴とするプリント基板ユニット。
  4. 前記絶縁層が前記第一の回路基板が有する電子部品と対向する範囲に貫通孔を有することを特徴とする請求項３記載のプリント基板ユニット。
  5. 半導体素子が搭載された半導体素子パッケージと電子デバイスの回路基板とを中継して前記半導体素子パッケージを前記回路基板に実装する中継基板の製造を基板製造装置がおこなう製造方法であって、
    低熱膨張性を有する導電性の板状部材の所定部位にスルーホールを形成するための第一のレジストを貼付し、前記第一のレジストが貼付された前記板状部材にエッチングによりスルーホールを形成した後に前記板状部材から前記第一のレジストを剥離するスルーホール形成ステップと、
    前記スルーホール形成ステップによって前記スルーホールが形成された前記板状部材の所定部位に電源接地層の端子を形成するための第二のレジストを貼付し、前記板状部材にエッチングにより電源接地層の端子を形成した後に前記板状部材から前記第二のレジストを剥離する端子形成ステップと、
    前記端子形成ステップによって前記電源接地層の端子が形成された前記板状部材を全面被覆する絶縁層を形成する絶縁層形成ステップと、
    前記絶縁層形成ステップによって形成された前記絶縁層の表面を研磨して前記端子形成ステップによって形成された前記電源接地層の端子の端部を前記絶縁層の表面から露出させる端子形成ステップと、
    前記絶縁層形成ステップによって形成された前記絶縁層によって被覆された前記スルーホールに該当する部分に前記スルーホール未満の内径を有するビア形成用のスルーホールを形成するビア形成用スルーホール形成ステップと、
    前記ビア形成用スルーホール形成ステップによって前記ビア形成用のスルーホールが形成された前記板状部材にビアを形成するための第三のレジストを貼付し、前記第三のレジストが貼付された前記板状部材の前記ビア形成用のスルーホールに導電性素材にてビアを形成した後に前記板状部材から前記第三のレジストを剥離するビア形成ステップと、
    前記半導体素子パッケージと前記電子デバイスの回路基板とを中継して前記半導体素子パッケージを前記回路基板に実装する際に、前記半導体素子パッケージにおいて前記半導体素子と対向して搭載される電子素子が物理的に干渉する前記中継基板の部分に貫通孔を形成する貫通孔形成ステップと
    を含むことを特徴とする中継基板の製造方法。
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