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JP2010232251A - Infrared solid-state image pickup element - Google Patents

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JP2010232251A
JP2010232251A JP2009075699A JP2009075699A JP2010232251A JP 2010232251 A JP2010232251 A JP 2010232251A JP 2009075699 A JP2009075699 A JP 2009075699A JP 2009075699 A JP2009075699 A JP 2009075699A JP 2010232251 A JP2010232251 A JP 2010232251A
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vertical
vertical signal
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JP2009075699A
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Masafumi Ueno
雅史 上野
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that an output distribution becomes large since a voltage drop amount in wiring differs at every pixel in a thermal infrared solid-state image pickup element in which diodes are two-dimensionally disposed in a matrix shape and which is driven by a constant current in row units. <P>SOLUTION: The thermal infrared solid-state image pickup element is provided with a variable resistance element (MOS transistor, for example) (101) arranged in pixel pitch units in a vertical power wire (504), a sample and hold circuit (102) holding a potential of the vertical power wire, a second vertical signal line (103) having the same resistance as a vertical signal line, a current source (104) connected to the second vertical signal line, and a circuit (105) controlling a resistance value of the variable resistance element (101) based on the potential of the sample and hold circuit (102) and that of the second vertical signal line (103). <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、入射赤外線による温度変化を2次元配列されたセンサで検出する熱型赤外線固体撮像素子に関し、特に、センサからの電気信号を信号処理回路にて積分処理した後に出力する熱型赤外線固体撮像素子に関する。   The present invention relates to a thermal infrared solid-state imaging device that detects a temperature change caused by incident infrared radiation with a two-dimensionally arranged sensor, and in particular, a thermal infrared solid-state output after an electrical signal from the sensor is integrated by a signal processing circuit. The present invention relates to an image sensor.

定電流駆動されたダイオードの順方向電圧の温度依存性を利用した赤外線固体撮像素子の回路として特許文献1に記載されたものがある。図6に特許文献1に記載の赤外線固体撮像素子の構成を示す。   There is a circuit described in Patent Document 1 as a circuit of an infrared solid-state imaging device that utilizes the temperature dependence of the forward voltage of a diode driven by a constant current. FIG. 6 shows the configuration of the infrared solid-state imaging device described in Patent Document 1.

固体撮像素子では画素間の特性均一性が重要である。ダイオードの順方向電圧やその温度依存性は固体間のバラツキが非常に小さく、特性均一性を図る上で特に有効である。赤外線検知部となる断熱構造を有したダイオード501が、感度を高めるために複数個(図6の例では3個)直列に接続されている。ダイオード501は2次元に(図6の例では4行×4列)配列されて画素アレイを構成する。行毎に各画素のダイオード501の陽極は水平駆動線502によって共通接続され、列毎に各画素のダイオード501の陰極は垂直信号線507によって共通接続されている。垂直走査回路506とスイッチ503により、各行の水平駆動線502が垂直電源線504に順に接続される。これにより、電源端子505から、選択された行のダイオード501に電源電圧VDDが供給される。また、特許文献1では、ダイオード501の陰極側に接続された垂直信号線507の終端に定電流源508が接続されており、このため、ダイオード501は定電流駆動となる。定電流源508の両端の電圧は積分回路509で積分及び増幅され、水平走査回路510とスイッチ511によって順に出力端子512へ出力される。   In a solid-state imaging device, characteristic uniformity between pixels is important. The forward voltage of the diode and its temperature dependence have very little variation between solids, which is particularly effective for achieving uniform characteristics. A plurality (three in the example of FIG. 6) of diodes 501 having a heat insulating structure serving as an infrared detector are connected in series in order to increase sensitivity. The diodes 501 are two-dimensionally arranged (4 rows × 4 columns in the example of FIG. 6) to form a pixel array. The anodes of the diodes 501 of each pixel are commonly connected by a horizontal drive line 502 for each row, and the cathodes of the diodes 501 of each pixel are commonly connected by a vertical signal line 507 for each column. By the vertical scanning circuit 506 and the switch 503, the horizontal drive lines 502 of each row are connected to the vertical power supply line 504 in order. As a result, the power supply voltage VDD is supplied from the power supply terminal 505 to the diodes 501 in the selected row. In Patent Document 1, a constant current source 508 is connected to the end of a vertical signal line 507 connected to the cathode side of the diode 501, and thus the diode 501 is driven with constant current. The voltage across the constant current source 508 is integrated and amplified by the integration circuit 509 and output to the output terminal 512 in order by the horizontal scanning circuit 510 and the switch 511.

水平駆動線502に流れる電流は画素エリアの右端にいく程減少するので、駆動線内の列間で電圧分布が生じる。このため、特許文献1では、水平駆動線502と同一抵抗をもつバイアス線519を積分回路509近傍に配置し、画素列単位で電流源508と同一電流を流す第2の電流源520を配置している。これにより、水平駆動線502内の電圧分布を模擬して、バイアス線519の電圧と、垂直信号線507の電圧とを積分回路509によって差動積分することで、水平駆動線502における電圧降下分布による積分回路509の飽和等を防止して、必要な増幅度を容易に確保することを可能としている。   Since the current flowing through the horizontal drive line 502 decreases toward the right end of the pixel area, a voltage distribution occurs between the columns in the drive line. For this reason, in Patent Document 1, a bias line 519 having the same resistance as that of the horizontal drive line 502 is disposed in the vicinity of the integrating circuit 509, and a second current source 520 that causes the same current as the current source 508 to be disposed in units of pixel columns is disposed. ing. As a result, the voltage distribution in the horizontal drive line 502 is simulated by differential integration of the voltage of the bias line 519 and the voltage of the vertical signal line 507 by the integration circuit 509, simulating the voltage distribution in the horizontal drive line 502. This prevents the integration circuit 509 from being saturated, and so on, making it possible to easily secure the necessary amplification.

また、電流源515により定電流駆動され、断熱構造をもたないダイオード514からなる参照信号出力回路513が設けられている。バイアス線519には、この参照信号出力回路513の電圧をもとにローパスフィルタ516、518とバッファ517を介して電圧が与えられている。これにより温度ドリフトも少ない赤外線固体撮像素子を実現している。   In addition, a reference signal output circuit 513 is provided that includes a diode 514 that is driven at a constant current by a current source 515 and does not have a heat insulating structure. A voltage is applied to the bias line 519 via low-pass filters 516 and 518 and a buffer 517 based on the voltage of the reference signal output circuit 513. As a result, an infrared solid-state imaging device with little temperature drift is realized.

特開2003-222555号公報JP 2003-222555 A

しかしながら、特許文献1では垂直電源線504及び垂直信号線507の抵抗による電圧分布(ばらつき)に起因する出力分布について考慮していない。熱型赤外線固体撮像素子の赤外光に対するレスポンス、即ち、画素の両端電圧の変化は、垂直電源線504及び垂直信号線507における電圧降下成分にくらべはるかに小さい。このため、撮像した画像に垂直電源線504及び垂直信号線507の抵抗による電圧分布が発生すると、その電圧降下分布によって増幅回路509が飽和等をおこし、必要な増幅度を確保できないという問題がある。   However, Patent Document 1 does not consider the output distribution due to the voltage distribution (variation) due to the resistance of the vertical power supply line 504 and the vertical signal line 507. The response of the thermal infrared solid-state imaging device to infrared light, that is, the change in the voltage across the pixel is much smaller than the voltage drop component in the vertical power supply line 504 and the vertical signal line 507. For this reason, when a voltage distribution due to the resistance of the vertical power supply line 504 and the vertical signal line 507 occurs in the captured image, the voltage drop distribution causes the amplifier circuit 509 to saturate and the like, and a necessary amplification degree cannot be secured. .

ここで、垂直電源線504及び垂直信号線507の抵抗による電圧分布について図7を用いて考察する。図7は、図6に示す回路において、水平駆動線502、垂直電源線504及び垂直信号線507の画素ピッチ単位での抵抗を明示的に示した図である。図7では、下から2行目が通電されているとし、その際の電流の流れる経路を破線で示している。なお、説明の便宜上、図7において、画素アレイは4行×4列構成とし、通電している下から2行目のダイオードを白抜きで表示している。また、簡単のため積分回路509は単一入力構成とし、ダイオードは画素内で1個としている。また、水平走査回路510、ローパスフィルタ516、518と、バッファ517、バイアス線519等の構成も省略し、要部のみを示している。また、積分回路509は単一入力構成としている。   Here, the voltage distribution due to the resistance of the vertical power supply line 504 and the vertical signal line 507 will be considered with reference to FIG. FIG. 7 is a diagram explicitly showing the resistance of the horizontal drive line 502, the vertical power supply line 504, and the vertical signal line 507 in the pixel pitch unit in the circuit shown in FIG. In FIG. 7, it is assumed that the second row from the bottom is energized, and the current flow path at that time is indicated by a broken line. For convenience of explanation, in FIG. 7, the pixel array has a configuration of 4 rows × 4 columns, and the diodes in the second row from the bottom that are energized are displayed in white. For simplicity, the integration circuit 509 has a single input configuration, and one diode is provided in the pixel. Also, the configuration of the horizontal scanning circuit 510, the low-pass filters 516 and 518, the buffer 517, the bias line 519, etc. is omitted, and only the main part is shown. The integrating circuit 509 has a single input configuration.

図7において、垂直電源線504、水平駆動線502、垂直信号線507の画素ピッチ単位での抵抗を、それぞれをRb, Rd, Rsとする。設計上、水平駆動線502は行間で、垂直信号線507は列間で同じレイアウトであり、Rdは行間で、Rsは列間で一致している。電流源508の電流をIとする。とする。下から2行目が通電された場合、垂直電源線504には水平方向の画素数(4個)分の電流4Iが流れるのに対し、垂直信号線507には電流Iが流れる。よって、下から2行目が通電された場合の、垂直方向の配線における電圧降下ΔVv2は次式で示される。
ΔVv2=Rb・4I+2Rs・I (1)
In FIG. 7, the resistances of the vertical power supply line 504, the horizontal drive line 502, and the vertical signal line 507 in pixel pitch units are Rb, Rd, and Rs, respectively. By design, horizontal drive lines 502 have the same layout between rows, vertical signal lines 507 have the same layout between columns, Rd matches between rows, and Rs matches between columns. Let I be the current of the current source 508. And When the second row from the bottom is energized, the current 4I for the number of pixels in the horizontal direction (four) flows through the vertical power supply line 504, whereas the current I flows through the vertical signal line 507. Therefore, the voltage drop ΔVv2 in the vertical wiring when the second row from the bottom is energized is expressed by the following equation.
ΔVv2 = Rb ・ 4I + 2Rs ・ I (1)

同様に、下から3行目を通電した時の垂直方向の配線における電圧降下ΔV3は次式で示される。
ΔVv3=2Rb・4I+Rs・I (2)
Similarly, the voltage drop ΔV3 in the vertical wiring when the third row from the bottom is energized is expressed by the following equation.
ΔVv3 = 2Rb ・ 4I + Rs ・ I (2)

同様に、下から4行目、1行目をそれぞれ通電した時の垂直方向の配線における電圧降下ΔVv4、ΔVv1は次式で示される。
ΔVv4=3Rb・4I (3)
ΔVv1=3Rs・I (4)
Similarly, voltage drops ΔVv4 and ΔVv1 in the vertical wiring when the fourth row and the first row are energized from the bottom are expressed by the following equations.
ΔVv4 = 3Rb ・ 4I (3)
ΔVv1 = 3Rs ・ I (4)

上記の関係をM行×N列の画素アレイに拡張し、下からm行目に通電した場合の垂直方向の配線における電圧降下ΔVmは次式で示される。
ΔVvm=(m-1)・Rb・NI+(M−m)・Rs・I
=m・(N・Rb−Rs)・I−m・Rb・N・I +M・Rs・I (5)
よって、通電する行に関わらず垂直方向の配線における電圧降下ΔVmを一定にするための条件は以下となる。
N・Rb=Rs (6)
The voltage drop ΔVm in the vertical wiring when the above relationship is expanded to a pixel array of M rows × N columns and the mth row is energized from below is expressed by the following equation.
ΔVvm = (m-1) ・ Rb ・ NI + (M−m) ・ Rs ・ I
= m ・ (N ・ Rb−Rs) ・ I−m ・ Rb ・ N ・ I + M ・ Rs ・ I (5)
Therefore, the conditions for making the voltage drop ΔVm in the vertical wiring constant regardless of the energized row are as follows.
N ・ Rb = Rs (6)

すなわち、(6)式の関係を満たすように、垂直電源線504と垂直信号線507のレイアウトを決定する必要がある。ただし、図からわかるように、垂直電源線504と垂直信号線507の周囲回路すなわち周囲レイアウトが異なるため、単位長あたりのRb、Rsはプロセス変動により同じ割合だけ変化するとは限らず(6)式の関係をレイアウトのみで厳密に一致させることは困難である。特に画素数(N)が大きくなると、RbとRsに少しのずれが発生しても、垂直電源線504と垂直信号線507での電圧降下量の差が大きくなり、さらに積分回路509でこの値が増幅されることになるので、素子出力における出力分布は大きくなる可能性がある。   That is, it is necessary to determine the layout of the vertical power supply line 504 and the vertical signal line 507 so as to satisfy the relationship of the expression (6). However, as can be seen from the figure, the peripheral circuit of the vertical power supply line 504 and the vertical signal line 507, that is, the peripheral layout, is different, so Rb and Rs per unit length do not always change by the same rate due to process variations. It is difficult to make these relationships exactly match only with the layout. In particular, when the number of pixels (N) increases, even if a slight deviation occurs in Rb and Rs, the difference in voltage drop between the vertical power supply line 504 and the vertical signal line 507 increases. As a result, the output distribution at the element output may become large.

本発明は、上記課題を解決するためになされたものであり、その目的とするところは、垂直配線系での電圧降下分布を低減できる赤外線固体撮像素子を提供することにある。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an infrared solid-state imaging device capable of reducing a voltage drop distribution in a vertical wiring system.

本発明に係る第1の赤外線固体撮像素子は、少なくとも1個以上直列接続されたダイオードが含まれる画素が水平方向及び垂直方向に2次元的に配列された画素アレイと、ダイオードの一端を行毎に共通接続した複数の水平駆動線と、ダイオードの他端を列毎に共通接続した複数の第1の垂直信号線と、各水平駆動線と第1のスイッチを介して接続され、複数の水平駆動線を共通接続する垂直電源線と、スイッチを駆動する垂直走査回路と、第1の垂直信号線端の電圧を所定の積分時間の間、積分する積分回路と、第1の垂直信号線に接続された電流源とを備える。さらに、第1の赤外線固体撮像素子は、垂直電源線に画素ピッチ単位で設けた可変抵抗素子と、垂直電源線端の電位を保持するサンプルホールド回路と、第1の垂直信号線と同一抵抗をもつ第2の垂直信号線と、第2の垂直信号線に接続される電流源と、サンプルホールド回路の電位と第2の垂直信号線の電位との差に基づき、可変抵抗素子の抵抗値を制御する回路とを備える。   A first infrared solid-state imaging device according to the present invention includes a pixel array in which at least one or more diodes connected in series are two-dimensionally arranged in a horizontal direction and a vertical direction, and one end of each diode arranged in a row. A plurality of horizontal drive lines connected in common to each other, a plurality of first vertical signal lines commonly connected to the other end of each diode for each column, and a plurality of horizontal drive lines connected to each horizontal drive line via a first switch. A vertical power supply line that commonly connects the drive lines, a vertical scanning circuit that drives the switch, an integration circuit that integrates the voltage at the end of the first vertical signal line for a predetermined integration time, and a first vertical signal line And a connected current source. Furthermore, the first infrared solid-state imaging device has a variable resistance element provided in a vertical power supply line in pixel pitch units, a sample hold circuit that holds the potential of the end of the vertical power supply line, and the same resistance as the first vertical signal line. The resistance value of the variable resistance element based on the difference between the second vertical signal line, the current source connected to the second vertical signal line, and the potential of the sample hold circuit and the potential of the second vertical signal line. A circuit for controlling.

本発明に係る第2の赤外線固体撮像素子は、少なくとも1個以上直列接続されたダイオードが含まれる画素が垂直方向及び水平方向にm行×n列に配列された画素アレイと、ダイオードの一端を行毎に共通接続した複数の水平駆動線と、各水平駆動線と第1のスイッチを介して接続され、複数の水平駆動線を共通接続する垂直電源線と、スイッチを駆動する垂直走査回路と、垂直信号線に接続された電流源と、垂直信号線端の電圧を所定の積分時間の間、積分する積分回路とを備える。前記画素アレイの少なくとも1列の画素は、断熱構造及び/もしくは赤外線吸収構造を有さず、または、入射赤外線反射構造を有する。第2の赤外線固体撮像素子はさらに、垂直電源線に画素ピッチ単位で設けられた可変抵抗素子と、前記1列の画素において第1行目の画素を通電した時の垂直信号線の電位を保持する第1のサンプルホールド回路と、前記1列の画素において第m行目の画素を通電した時の垂直信号線の電位を保持する第2のサンプルホールド回路と、第1及び第2のサンプルホールド回路の出力電位の差に基づき可変抵抗素子の抵抗値を制御する回路とを備える。   A second infrared solid-state imaging device according to the present invention includes a pixel array in which pixels including at least one diode connected in series are arranged in m rows × n columns in a vertical direction and a horizontal direction, and one end of the diode. A plurality of horizontal drive lines commonly connected for each row; a vertical power supply line connected to each horizontal drive line via a first switch; and a plurality of horizontal drive lines commonly connected; and a vertical scanning circuit for driving the switches; A current source connected to the vertical signal line, and an integration circuit for integrating the voltage at the end of the vertical signal line for a predetermined integration time. At least one column of pixels of the pixel array does not have a heat insulation structure and / or an infrared absorption structure, or has an incident infrared reflection structure. The second infrared solid-state imaging device further holds a variable resistance element provided on the vertical power supply line in pixel pitch units, and a potential of the vertical signal line when the first row of pixels is energized in the pixels in the first column. A first sample and hold circuit, a second sample and hold circuit that holds the potential of the vertical signal line when the pixel in the m-th row is energized in the pixels in the first column, and the first and second sample and hold circuits And a circuit for controlling a resistance value of the variable resistance element based on a difference in output potential of the circuit.

本発明に係る第1の赤外線固体撮像素子では、垂直信号線と同一抵抗をもつダミー垂直信号線の電位降下と垂直電源線での電位降下が一致するように、MOSトランジスタのゲート電位すなわち垂直電源線の抵抗が制御される。これにより画素数や配線レイアウトや配線構造によらず、直配線系での電圧降下の行間での分布をゼロに出来る。したがって、回路での飽和を起こすことなく必要な増幅度が確保でき、かつ、出力均一性がよい赤外線固体撮像素子が実現できる。   In the first infrared solid-state imaging device according to the present invention, the gate potential of the MOS transistor, that is, the vertical power supply is set so that the potential drop of the dummy vertical signal line having the same resistance as that of the vertical signal line matches the potential drop of the vertical power supply line. The resistance of the line is controlled. As a result, the distribution of the voltage drop between the lines in the direct wiring system can be made zero regardless of the number of pixels, the wiring layout, and the wiring structure. Therefore, an infrared solid-state imaging device that can secure the necessary amplification without causing saturation in the circuit and has good output uniformity can be realized.

本発明に係る第2の赤外線固体撮像素子では、画素エリアの中に赤外線に感知しないダイオードを設けた画素列を設け、その画素列において、最初及び最終画素通電時の各々の垂直信号線電位から垂直信号線での電位降下と垂直電源線での電位降下の差を求め、この差がゼロになるように、MOSトランジスタのゲート電位すなわち垂直電源線の抵抗が制御される。これにより画素数や配線レイアウトや配線構造によらず、直配線系での電圧降下の行間での分布をゼロに出来る。したがって、回路での飽和を起こすことなく必要な増幅度が確保でき、かつ、出力均一性がよい赤外線固体撮像素子が実現できる。   In the second infrared solid-state imaging device according to the present invention, a pixel column provided with a diode that is not sensitive to infrared rays is provided in the pixel area, and in the pixel column, from the respective vertical signal line potentials when the first and last pixels are energized. The difference between the potential drop in the vertical signal line and the potential drop in the vertical power supply line is obtained, and the gate potential of the MOS transistor, that is, the resistance of the vertical power supply line is controlled so that this difference becomes zero. As a result, the distribution of the voltage drop between the lines in the direct wiring system can be made zero regardless of the number of pixels, the wiring layout, and the wiring structure. Therefore, an infrared solid-state imaging device that can secure the necessary amplification without causing saturation in the circuit and has good output uniformity can be realized.

(a)本発明の実施の形態1における熱型赤外線固体撮像素子の構成を示す図である。(b)熱型赤外線固体撮像素子に適用可能な可変抵抗素子の一例を示す図である。(A) It is a figure which shows the structure of the thermal-type infrared solid-state image sensor in Embodiment 1 of this invention. (B) It is a figure which shows an example of the variable resistance element applicable to a thermal-type infrared solid-state image sensor. 熱型赤外線固体撮像素子の動作を示すタイミング図である。It is a timing diagram which shows operation | movement of a thermal type infrared solid-state image sensor. 差動積分回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a differential integration circuit. 本発明の実施の形態2における熱型赤外線固体撮像素子の構成を示す図である。It is a figure which shows the structure of the thermal type infrared solid-state image sensor in Embodiment 2 of this invention. 本発明の実施の形態3における熱型赤外線固体撮像素子の構成を示す図である。It is a figure which shows the structure of the thermal-type infrared solid-state image sensor in Embodiment 3 of this invention. 従来の熱型赤外線固体撮像素子を示す回路図である。It is a circuit diagram which shows the conventional thermal type infrared solid-state image sensor. 従来の熱型赤外線固体撮像素子において垂直方向の電圧降下を説明した図である。It is a figure explaining the voltage drop of the perpendicular direction in the conventional thermal type infrared solid-state image sensor.

実施の形態1.
図1(a)に本発明の第1の実施形態による4×4画素構成の赤外線固体撮像素子を示す。本実施形態の赤外線固体撮像素子は、図6、7に示した特許文献1の赤外線固体撮像素子の構成に加えて、垂直電源線504に画素ピッチ単位で可変抵抗素子となるMOSトランジスタ101が設けられている。さらに、赤外線固体撮像素子は、サンプルホールド回路102と、ダミー垂直信号線(第2の垂直信号線)103と、ダミー垂直信号線103において垂直信号線507と同じ電流(I)を流す電流源104と、サンプルホールド回路102とダミー垂直信号線103の電位の差に比例した電圧を出力する差動アンプ105とを備える。
Embodiment 1 FIG.
FIG. 1A shows an infrared solid-state imaging device having a 4 × 4 pixel configuration according to the first embodiment of the present invention. In addition to the configuration of the infrared solid-state imaging device of Patent Document 1 shown in FIGS. 6 and 7, the infrared solid-state imaging device of the present embodiment is provided with a MOS transistor 101 serving as a variable resistance element in pixel pitch units on the vertical power supply line 504. It has been. Further, the infrared solid-state imaging device includes a sample hold circuit 102, a dummy vertical signal line (second vertical signal line) 103, and a current source 104 that causes the same current (I) as the vertical signal line 507 to flow in the dummy vertical signal line 103. And a differential amplifier 105 that outputs a voltage proportional to the potential difference between the sample hold circuit 102 and the dummy vertical signal line 103.

なお、図1(a)では、図7と同様に、説明の便宜上、水平走査回路510、ローパスフィルタ516、518と、バッファ517、バイアス線519等の構成は省略し、要部のみを示している。また、積分回路509は単一入力構成としている(後述の図4、5においても同じ)。また、図7において、上から第1行目のダイオードの白抜き表示は第1行目が通電していることを示している。   In FIG. 1A, the configuration of the horizontal scanning circuit 510, the low-pass filters 516 and 518, the buffer 517, the bias line 519, etc. is omitted for convenience of explanation, and only the main parts are shown, as in FIG. Yes. Further, the integrating circuit 509 has a single input configuration (the same applies to FIGS. 4 and 5 described later). In FIG. 7, the white display of the diodes in the first row from the top indicates that the first row is energized.

サンプルホールド回路102は、垂直電源線504において、電流源508に最も近い行に通電された場合、即ちゲート5034にクロックが与えられたときの、垂直電源線504の電位をサンプルホールドする。   The sample hold circuit 102 samples and holds the potential of the vertical power supply line 504 when a current is supplied to the row closest to the current source 508 in the vertical power supply line 504, that is, when a clock is supplied to the gate 5034.

各MOSトランジスタ101のゲートには差動アンプ105の出力が接続されている。MOSトランジスタ101は線型領域で動作し、ゲート5031、5032、…の電圧に応じて、MOSトランジスタ101のドレイン・ソース間の抵抗が変化する。図1の例では、MOSトランジスタ101はPチャネル型で構成しており、ゲート電圧が低くなるほど、ドレイン・ソース間の抵抗は小さくなる。   The output of the differential amplifier 105 is connected to the gate of each MOS transistor 101. The MOS transistor 101 operates in a linear region, and the resistance between the drain and source of the MOS transistor 101 changes according to the voltages of the gates 5031, 5032,. In the example of FIG. 1, the MOS transistor 101 is a P-channel type, and the drain-source resistance decreases as the gate voltage decreases.

本実施形態では、図1の1番下の行が通電されるときは垂直配線系の電圧降下は垂直信号線507の抵抗のみが寄与し、同図から3画素分の垂直信号線507の抵抗となる。図1では、この電圧降下と同じ電圧降下量を得るためにダミー垂直信号線103では3画素分の抵抗を示している。すなわち、図1の構成例では、ダミー垂直信号線103の抵抗値は3Rsとなる。より具体的には、ダイオード501の陰極側が垂直信号線507に接続される箇所に着目して、最初の行の接続点から、最後の行の接続点までの垂直信号線507のレイアウトと同じものを画素エリア外に配置してダミー垂直信号線103とすればよい。   In the present embodiment, when the lowermost row in FIG. 1 is energized, the voltage drop of the vertical wiring system is only contributed by the resistance of the vertical signal line 507, and the resistance of the vertical signal line 507 for three pixels from FIG. It becomes. In FIG. 1, in order to obtain the same voltage drop amount as this voltage drop, the dummy vertical signal line 103 shows resistance for three pixels. That is, in the configuration example of FIG. 1, the resistance value of the dummy vertical signal line 103 is 3Rs. More specifically, focusing on the location where the cathode side of the diode 501 is connected to the vertical signal line 507, the same layout as that of the vertical signal line 507 from the connection point of the first row to the connection point of the last row May be arranged outside the pixel area as the dummy vertical signal line 103.

図2は、スイッチ503のゲート5031〜5034に加えられるクロックを示した図である。各スイッチのゲート5031〜5034には水平走査期間単位で順にクロックが与えられる。クロックが与えられている期間が行単位でのダイオード通電時間(行通電時間)となる。この期間の間、積分回路509で信号が積分増幅される。よって、行通電時間を長くするほど、積分回路509の増幅率も高くなり、雑音も低減できる。通常は水平走査期間の90%近い期間が行通電時間に割り当てられる。   FIG. 2 is a diagram showing clocks applied to the gates 5031 to 5034 of the switch 503. Clocks are sequentially supplied to the gates 5031 to 5034 of each switch in units of horizontal scanning periods. The period in which the clock is applied is the diode energization time (row energization time) in units of rows. During this period, the integration circuit 509 integrates and amplifies the signal. Therefore, the longer the row energization time, the higher the amplification factor of the integration circuit 509, and the noise can be reduced. Normally, a period close to 90% of the horizontal scanning period is assigned to the row energization time.

図3は、積分回路509の構成を示した図である。差動電圧電流変換アンプ701はで2つの入力信号電圧V+、V-の差分に比例した電流を出力する。この電流は水平帰線期間(水平走査期間から行通電期間を除いた期間)に周期的にスイッチ703で所定の電圧VRにリセットされる積分容量702に、行通電期間の間、流れ込み、積分容量702の電位を変化させる。この変化は行通電期間の終わりにサンプルホールド回路704でサンプルホールドされ、バッファアンプ705を介して出力される。   FIG. 3 is a diagram showing the configuration of the integrating circuit 509. As shown in FIG. The differential voltage / current conversion amplifier 701 outputs a current proportional to the difference between the two input signal voltages V + and V−. This current flows into the integration capacitor 702, which is periodically reset to a predetermined voltage VR by the switch 703 during the horizontal blanking period (a period obtained by excluding the row energization period from the horizontal scanning period), during the row energization period. The potential of 702 is changed. This change is sampled and held by the sample and hold circuit 704 at the end of the row energization period, and output through the buffer amplifier 705.

図1に戻り、サンプルホールド回路102は、サンプルホールドトランジスタ106とサンプルホールド容量107で構成される。サンプルホールドトランジスタ106のゲートは、最終行の通電を制御するトランジスタ503のゲート5034に接続されている。   Returning to FIG. 1, the sample and hold circuit 102 includes a sample and hold transistor 106 and a sample and hold capacitor 107. The gate of the sample hold transistor 106 is connected to the gate 5034 of the transistor 503 that controls the energization of the last row.

サンプルホールド回路102には、画素アレイの下から第4行目を通電したときの、垂直電源線504の電圧、即ち端子505から与えられる電源電圧(VDD)から、(3)式で示された電圧降下分を差し引いた電圧が入力される。サンプルホールド回路102は、この電圧をサンプルホールドし、差動アンプ105の非反転入力端子に出力する。すなわち、そのときの差動アンプ105の非反転入力端子電圧Vは次式で与えられる。
V=VDD−3Rb・4I (7)
The sample and hold circuit 102 is expressed by the equation (3) from the voltage of the vertical power supply line 504, that is, the power supply voltage (VDD) applied from the terminal 505 when the fourth row from the bottom of the pixel array is energized. A voltage obtained by subtracting the voltage drop is input. The sample hold circuit 102 samples and holds this voltage and outputs it to the non-inverting input terminal of the differential amplifier 105. That is, the non-inverting input terminal voltage V + of the differential amplifier 105 at that time is given by the following equation.
V + = VDD−3Rb ・ 4I (7)

一方、差動アンプ105の反転入力端子の電圧Vは、電源電圧(VDD)から(4)式で示された電圧降下分を差し引いた電圧となる。
V=VDD−3Rs・I (8)
On the other hand, the voltage V at the inverting input terminal of the differential amplifier 105 - consists of a power supply voltage (VDD) and (4) the voltage obtained by subtracting the voltage drop shown by the formula.
V = VDD−3Rs · I (8)

ここで、以下の(9)式の関係が満たされる場合、差動アンプ105の出力は増加し、すなわちMOSトランジスタ101のゲート電圧が増加し、MOSトランジスタ101のドレイン・ソース間の抵抗すなわちRbが増加して、(7)式で示される非反転入力端子電圧Vを下降させる。
V>V (9)
Here, when the relationship of the following equation (9) is satisfied, the output of the differential amplifier 105 increases, that is, the gate voltage of the MOS transistor 101 increases, and the resistance between the drain and source of the MOS transistor 101, that is, Rb is Increasing and lowering the non-inverting input terminal voltage V + expressed by the equation (7).
V + > V (9)

逆に、以下の(10)式の関係が満たされる場合、差動アンプ105の出力は減少し、すなわちMOSトランジスタ101のゲート電圧が減少し、MOSトランジスタ101のドレイン・ソース間の抵抗すなわちRbが減少して、(7)式で示される非反転入力端子電圧Vを上昇させる。
V>V (10)
Conversely, when the relationship of the following equation (10) is satisfied, the output of the differential amplifier 105 decreases, that is, the gate voltage of the MOS transistor 101 decreases, and the resistance between the drain and source of the MOS transistor 101, that is, Rb decreases. Decreasing and raising the non-inverting input terminal voltage V + expressed by the equation (7).
V > V + (10)

以上のような帰還動作により、最終的には、差動アンプ105の非反転入力端子電圧Vと反転入力端子電圧Vが一致するようにMOSトランジスタ101のドレイン・ソース間の抵抗が制御される。これにより、(6)式の関係が満たされるように、可変抵抗素子であるMOSトランジスタ101の抵抗値(Rb)が制御される。 By the above feedback operation, ultimately, the non-inverting input terminal voltage V + and the inverting input terminal voltage V of the differential amplifier 105 - the resistance between the drain and source of the MOS transistor 101 to match is controlled The As a result, the resistance value (Rb) of the MOS transistor 101, which is a variable resistance element, is controlled so that the relationship of equation (6) is satisfied.

以上のように本実施形態では4×4画素の構成について説明したが、より一般的なM×N画素の赤外線固体撮像素子に適用しても、(6)式の関係が常に一致するように抵抗Rbが制御されることになる。よって、画素数や配線レイアウトや配線構造によらず、垂直配線系での電圧降下の行間での分布を0に出来る。   As described above, in the present embodiment, the configuration of 4 × 4 pixels has been described. However, even when applied to a more general M × N pixel infrared solid-state imaging device, the relationship of formula (6) always matches. The resistor Rb is controlled. Therefore, the distribution of the voltage drop between the rows in the vertical wiring system can be zero regardless of the number of pixels, the wiring layout, and the wiring structure.

なお、一般的にはMOSトランジスタのドレイン・ソース間抵抗は数十Ω以上あり、必要とされる垂直電源線の抵抗よりはるかに大きい場合が多い。このような場合は図1(b)に示すようにトランジスタ101のドレイン・ソース間に並列にバイパス抵抗201を設けて、ドレインとソース間の合成抵抗値を下げてもよい。この場合、トランジスタ101のドレイン・ソース間抵抗とバイパス抵抗201の合成抵抗値は必ずバイパス抵抗201の値より小さくなるので、バイパス抵抗201の値は(6)式で想定される抵抗より大きな値に設定しておけばよい。   In general, the drain-source resistance of a MOS transistor is several tens of ohms or more, which is often much larger than the required resistance of a vertical power supply line. In such a case, as shown in FIG. 1B, a bypass resistor 201 may be provided in parallel between the drain and source of the transistor 101 to lower the combined resistance value between the drain and source. In this case, since the combined resistance value of the drain-source resistance of the transistor 101 and the bypass resistance 201 is always smaller than the value of the bypass resistance 201, the value of the bypass resistance 201 is set to a value larger than the resistance assumed in the equation (6). Just set it up.

以上のように、本実施形態では、画素アレイの下から第4行目通電時の垂直系の電位降下(ダミー垂直信号線103端の電位)と、第M行目通電時の垂直系の電位降下(垂直電源線504端の電位)が常に一致するように、垂直信号線507に接続される可変抵抗素子(MOSトランジスタ101)の抵抗値が制御される。具体的には可変抵抗素子であるMOSトランジスタ101のゲート電位が、差動アンプ105の2つの入力端子の差電圧により制御される。これにより、垂直電源線504の抵抗値Rbが(6)式の関係を満たすように設定されるため、画素アレイ内の通電する行によらず、垂直方向の分布をゼロにすることが可能となる。   As described above, in this embodiment, from the bottom of the pixel array, the vertical potential drop (the potential at the end of the dummy vertical signal line 103) when the fourth row is energized, and the vertical potential when the Mth row is energized. The resistance value of the variable resistance element (MOS transistor 101) connected to the vertical signal line 507 is controlled so that the drop (the potential at the end of the vertical power supply line 504) always matches. Specifically, the gate potential of the MOS transistor 101 which is a variable resistance element is controlled by the difference voltage between the two input terminals of the differential amplifier 105. As a result, the resistance value Rb of the vertical power supply line 504 is set so as to satisfy the relationship of equation (6), so that the vertical distribution can be zero regardless of the energized row in the pixel array. Become.

実施の形態2.
図4に本発明の第2の実施形態による4×4画素構成の赤外線固体撮像素子の構成を示す。実施の形態1とは、垂直電源線504において電圧降下量をサンプリングする点が異なる。すなわち、本実施形態では、下から第2行目の画素の通電時の垂直電源線504の電圧をサンプルホールドし、差動アンプ105に入力する。この場合、垂直電源線504における抵抗寄与は1画素分である。よって、ダミー垂直信号線103の長さ(抵抗値)は、垂直信号線507の1画素分の長さ(抵抗値)と等しくしている。本実施形態においても、実施の形態1と同じ効果が得られる。
Embodiment 2. FIG.
FIG. 4 shows the configuration of an infrared solid-state imaging device having a 4 × 4 pixel configuration according to the second embodiment of the present invention. The difference from the first embodiment is that the amount of voltage drop is sampled on the vertical power supply line 504. That is, in this embodiment, the voltage of the vertical power supply line 504 when the pixels in the second row from the bottom are energized is sampled and held and input to the differential amplifier 105. In this case, the resistance contribution in the vertical power supply line 504 is one pixel. Therefore, the length (resistance value) of the dummy vertical signal line 103 is equal to the length (resistance value) of one pixel of the vertical signal line 507. Also in this embodiment, the same effect as in the first embodiment can be obtained.

図4の場合、サンプルホールド回路102から差動アンプ105の非反転入力端子に入力される電圧Vは次式で与えられる。
V=VDD−Rb・4I (11)
In the case of FIG. 4, the voltage V + input from the sample hold circuit 102 to the non-inverting input terminal of the differential amplifier 105 is given by the following equation.
V + = VDD−Rb ・ 4I (11)

一方、差動アンプ105の反転入力端子の電圧Vは次式で与えられる。
V=VDD−Rs・I (12)
On the other hand, the voltage at the inverting input terminal of the differential amplifier 105 V - is given by the following equation.
V = VDD−Rs · I (12)

差動アンプ105の働きにより(11)式と(12)式が等しくなるよう作用するため、垂直電源線504の抵抗値Rbが(6)式の関係を満たすように設定され、よって、垂直方向の電圧降下分布を削減できる。   Since the differential amplifier 105 works so that the expressions (11) and (12) become equal, the resistance value Rb of the vertical power supply line 504 is set so as to satisfy the relationship of the expression (6). The voltage drop distribution can be reduced.

すなわち、実施の形態1では、垂直方向の全画素にわたる垂直信号線507と垂直電源線504での電圧降下を等しくするように帰還を施したが、これに限定されない。本実施の形態のように、垂直電源線504の電圧降下をサンプリングする位置は任意であってよく、サンプリングする位置に応じてダミー垂直信号線103の長さ(抵抗値)を設定すればよい。   That is, in the first embodiment, feedback is performed so that the voltage drops in the vertical signal line 507 and the vertical power supply line 504 over all the pixels in the vertical direction are equal, but the present invention is not limited to this. As in this embodiment, the position where the voltage drop of the vertical power supply line 504 is sampled may be arbitrary, and the length (resistance value) of the dummy vertical signal line 103 may be set according to the sampling position.

実施の形態3.
図5に本発明の第3の実施形態による4×4画素構成の赤外線固体撮像素子の構成を示す。本実施形態では、ダミー垂直信号線103を設けていない。本実施形態では、画素エリアの一部に入射赤外線に反応しないダイオード(以下「参照ダイオード」という。)401で構成される画素列を設け、ダミー垂直信号線103の抵抗値の代わりに、この画素列の抵抗値を用いている。ここで、参照ダイオード401は、入射赤外線に反応するダイオード(以下「画素ダイオード」という。)501に設けている断熱構造と赤外線吸収構造の何れか一方または双方を除いて構成できる。なお、参照ダイオード401には、赤外線を反射させる構造を付与してもよい。
Embodiment 3 FIG.
FIG. 5 shows a configuration of an infrared solid-state imaging device having a 4 × 4 pixel configuration according to the third embodiment of the present invention. In this embodiment, the dummy vertical signal line 103 is not provided. In the present embodiment, a pixel column composed of diodes (hereinafter referred to as “reference diodes”) 401 that do not react to incident infrared rays is provided in a part of the pixel area, and this pixel instead of the resistance value of the dummy vertical signal line 103 is provided. The resistance value of the column is used. Here, the reference diode 401 can be configured by removing either or both of the heat insulating structure and the infrared absorbing structure provided in a diode 501 that reacts to incident infrared rays (hereinafter referred to as “pixel diode”). The reference diode 401 may be provided with a structure that reflects infrared rays.

本実施形態の赤外線固体撮像素子はさらに、2つのサンプルホールド回路401、402を備えている。サンプルホールド回路401、402の出力は差動アンプ105の反転入力、非反転入力にそれぞれ接続される。   The infrared solid-state imaging device of this embodiment further includes two sample and hold circuits 401 and 402. The outputs of the sample hold circuits 401 and 402 are connected to the inverting input and the non-inverting input of the differential amplifier 105, respectively.

参照ダイオード401で構成された画素列において、画素アレイの下から第1行目(電源端子505に最も近い行)を通電したときの垂直信号線507の電位が、サンプルホールド回路401でサンプルホールドされる。また、最終行すなわち下から第4行目(電流源508に最も近く、電源端子505から最も遠い行)を通電したときの垂直信号線507の電位が、サンプルホールド回路402でサンプルホールドされる。   In the pixel column composed of the reference diode 401, the potential of the vertical signal line 507 when the first row (row closest to the power supply terminal 505) is energized from the bottom of the pixel array is sampled and held by the sample hold circuit 401. The Further, the potential of the vertical signal line 507 when the last row, that is, the fourth row from the bottom (row closest to the current source 508 and farthest from the power supply terminal 505) is energized is sampled and held by the sample hold circuit 402.

具体的には、サンプルホールド回路401はゲート5031と同じクロックで制御され、サンプルホールド回路402はゲート5034と同じクロックで制御される。サンプルホールドされた電位は差動アンプ105に入力され、その出力が垂直電源線504を構成するMOSトランジスタ101のゲートに入力される。結果として、差動アンプ105の出力は、垂直信号線507での電圧降下(3Rs・I)と垂直電源線504での電圧降下(3Rb・4I)の差に比例した量になり、この値が0になるようにMOSトランジスタ101のドレイン・ソース間抵抗が制御される。これにより、(6)式が満たされ、画素数や配線レイアウトや配線構造によらず、垂直配線系での電圧降下の行間での分布を0に出来る。垂直信号線507は微細パターンであることが多く、そのパターン仕上がり形状は周囲のパターンレイアウトに影響されることが多い。本実施形態では、画素エリア内の垂直信号線507を用いて、垂直信号線507の電位降下を計測するので、より精度の高い分布補正が可能になる。   Specifically, the sample hold circuit 401 is controlled by the same clock as the gate 5031, and the sample hold circuit 402 is controlled by the same clock as the gate 5034. The sampled and held potential is input to the differential amplifier 105, and the output is input to the gate of the MOS transistor 101 constituting the vertical power supply line 504. As a result, the output of the differential amplifier 105 is proportional to the difference between the voltage drop on the vertical signal line 507 (3Rs · I) and the voltage drop on the vertical power supply line 504 (3Rb · 4I). The drain-source resistance of the MOS transistor 101 is controlled so as to be zero. As a result, the expression (6) is satisfied, and the distribution of voltage drops between the rows in the vertical wiring system can be made zero regardless of the number of pixels, the wiring layout, and the wiring structure. The vertical signal line 507 is often a fine pattern, and the pattern finished shape is often influenced by the surrounding pattern layout. In the present embodiment, since the potential drop of the vertical signal line 507 is measured using the vertical signal line 507 in the pixel area, distribution correction with higher accuracy is possible.

以上の実施形態では、ダイオードの電圧電流特性の温度特性を利用した熱型赤外線固体撮像素子について説明したが、ダイオードをスイッチ機能素子として扱い、かつ、画素アレイが、電流が流れる垂直信号線と水平駆動線で構成される固体撮像素子であれば、本実施形態の思想は適用可能である。例えば、ダイオードにボロメータを直列接続してボロメータの電圧電流特性の温度特性を利用した熱型赤外線固体撮像素子にも適用できる。   In the above embodiment, the thermal infrared solid-state imaging device using the temperature characteristic of the voltage-current characteristic of the diode has been described. However, the diode is treated as a switch function element, and the pixel array is horizontally aligned with the vertical signal line through which the current flows. The idea of the present embodiment can be applied to any solid-state imaging device configured with drive lines. For example, the present invention can also be applied to a thermal-type infrared solid-state imaging device using a bolometer connected in series to a diode and utilizing the temperature characteristic of the voltage-current characteristic of the bolometer.

501:ダイオード、502:水平駆動線、503:スイッチ、504:垂直電源線、505:電源端子、506:垂直走査回路、507:垂直信号線、508:電流源、509:積分回路、101:MOSトランジスタ、102:サンプルホールド回路、103:第2の垂直信号線、104:電流源、105:差動アンプ、201:抵抗、401:サンプルホールド回路、402:サンプルホールド回路。   501: Diode, 502: Horizontal drive line, 503: Switch, 504: Vertical power supply line, 505: Power supply terminal, 506: Vertical scanning circuit, 507: Vertical signal line, 508: Current source, 509: Integration circuit, 101: MOS Transistor: 102: Sample hold circuit, 103: Second vertical signal line, 104: Current source, 105: Differential amplifier, 201: Resistor, 401: Sample hold circuit, 402: Sample hold circuit

Claims (6)

少なくとも1個以上直列接続されたダイオードが含まれる画素が水平方向及び垂直方向に2次元的に配列された画素アレイと、
前記ダイオードの一端を行毎に共通接続した複数の水平駆動線と、
前記ダイオードの他端を列毎に共通接続した複数の第1の垂直信号線と、
前記各水平駆動線と第1のスイッチを介して接続され、前記複数の水平駆動線を共通接続する垂直電源線と、
前記スイッチを駆動する垂直走査回路と、
前記第1の垂直信号線端の電圧を所定の積分時間の間、積分する積分回路と、
前記第1の垂直信号線に接続された電流源と、
前記垂直電源線に画素ピッチ単位で設けた可変抵抗素子と、
前記垂直電源線端の電位を保持するサンプルホールド回路と、
前記第1の垂直信号線と同一抵抗をもつ第2の垂直信号線と、
前記第2の垂直信号線に接続される電流源と、
前記サンプルホールド回路の電位と前記第2の垂直信号線の電位との差に基づき、前記可変抵抗素子の抵抗値を制御する回路と
を備えたことを特徴とする熱型赤外線固体撮像素子。
A pixel array in which pixels including at least one diode connected in series are two-dimensionally arranged in a horizontal direction and a vertical direction;
A plurality of horizontal drive lines in which one end of the diode is commonly connected for each row;
A plurality of first vertical signal lines in which the other ends of the diodes are commonly connected for each column;
A vertical power supply line connected to each of the horizontal drive lines via a first switch and commonly connecting the plurality of horizontal drive lines;
A vertical scanning circuit for driving the switch;
An integration circuit for integrating the voltage at the first vertical signal line end during a predetermined integration time;
A current source connected to the first vertical signal line;
A variable resistance element provided in pixel pitch units in the vertical power supply line;
A sample hold circuit for holding the potential of the vertical power supply line end;
A second vertical signal line having the same resistance as the first vertical signal line;
A current source connected to the second vertical signal line;
A thermal infrared solid-state imaging device comprising: a circuit for controlling a resistance value of the variable resistance element based on a difference between a potential of the sample-and-hold circuit and a potential of the second vertical signal line.
前記可変抵抗素子の抵抗値を制御する回路は、前記画素アレイの所定行の画素の通電時における垂直電源線端の電位を保持した前記サンプルホールド回路の出力電位と、前記第2の垂直信号線の電位とが等しくなるように、前記可変抵抗素子の抵抗値を制御する、ことを特徴とする請求項1記載の熱型赤外線固体撮像素子。   The circuit for controlling the resistance value of the variable resistance element includes an output potential of the sample hold circuit that holds the potential of the vertical power supply line end when energizing pixels in a predetermined row of the pixel array, and the second vertical signal line. The thermal infrared solid-state imaging device according to claim 1, wherein the resistance value of the variable resistance element is controlled so that the potential of the thermal resistance becomes equal. 少なくとも1個以上直列接続されたダイオードが含まれる画素が垂直方向及び水平方向にm行×n列に配列され、少なくとも1列の画素は、断熱構造及び/もしくは赤外線吸収構造を有さず、または、入射赤外線反射構造を有する画素アレイと、
前記ダイオードの一端を行毎に共通接続した複数の水平駆動線と、
前記各水平駆動線と第1のスイッチを介して接続され、前記複数の水平駆動線を共通接続する垂直電源線と、
前記スイッチを駆動する垂直走査回路と、
前記垂直信号線に接続された電流源と、
前記垂直信号線端の電圧を所定の積分時間の間、積分する積分回路と、
前記垂直電源線に画素ピッチ単位で設けられた可変抵抗素子と、
前記1列の画素において第1行目の画素を通電した時の垂直信号線の電位を保持する第1のサンプルホールド回路と、
前記1列の画素において第m行目の画素を通電した時の垂直信号線の電位を保持する第2のサンプルホールド回路と、
前記第1及び第2のサンプルホールド回路の出力電位の差に基づき、前記可変抵抗素子の抵抗値を制御する回路と
を備えたことを特徴とする熱型赤外線固体撮像素子。
Pixels including at least one diode connected in series are arranged in m rows × n columns in the vertical direction and the horizontal direction, and at least one column of pixels does not have a heat insulating structure and / or an infrared absorption structure, or A pixel array having an incident infrared reflection structure;
A plurality of horizontal drive lines in which one end of the diode is commonly connected for each row;
A vertical power supply line connected to each of the horizontal drive lines via a first switch and commonly connecting the plurality of horizontal drive lines;
A vertical scanning circuit for driving the switch;
A current source connected to the vertical signal line;
An integration circuit for integrating the voltage at the end of the vertical signal line for a predetermined integration time;
A variable resistance element provided on the vertical power supply line in pixel pitch units;
A first sample and hold circuit for holding a potential of a vertical signal line when the pixels in the first row are energized in the pixels in the one column;
A second sample and hold circuit for holding the potential of the vertical signal line when the pixel in the m-th row is energized in the pixels in the one column;
A thermal infrared solid-state imaging device comprising: a circuit for controlling a resistance value of the variable resistance element based on a difference between output potentials of the first and second sample and hold circuits.
前記可変抵抗素子の抵抗値を制御する回路は、前記第1のサンプルホールド回路の出力電位と第2のサンプルホールド回路の出力電位とが等しくなるように、前記可変抵抗素子の抵抗値を制御する、ことを特徴とする請求項3記載の熱型赤外線固体撮像素子。   The circuit for controlling the resistance value of the variable resistance element controls the resistance value of the variable resistance element so that the output potential of the first sample hold circuit is equal to the output potential of the second sample hold circuit. The thermal infrared solid-state imaging device according to claim 3. 前記可変抵抗素子はMOSトランジスタを含む、ことを特徴とする請求項1または3記載の熱型赤外線固体撮像素子。   4. The thermal infrared solid-state imaging device according to claim 1, wherein the variable resistance element includes a MOS transistor. 前記可変抵抗素子は、前記MOSトランジスタに並列接続された抵抗をさらに含む、ことを特徴とする請求項5記載の熱型赤外線固体撮像素子。   6. The thermal infrared solid-state imaging device according to claim 5, wherein the variable resistance element further includes a resistor connected in parallel to the MOS transistor.
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