JP2010191053A - 表示装置およびその試験方法 - Google Patents

Abstract

【課題】高価な信号発生器を使用することなく機能検査を行えるようにして、低コスト化を達成する。
【解決手段】Ｎを４の倍数、ｋを１以上、（Ｎ／４）以下の整数とするとき、テスト期間に、（１＋４（ｋ−１））番目の入力端子と（３＋４（ｋ−１））番目の入力端子、および、（２＋４（ｋ−１））番目の入力端子と（４＋４（ｋ−１））番目の入力端子とを外部回路で接続し、（１＋４（ｋ−１））番目の入力端子に入力された試験パルスを、（３＋４（ｋ−１））番目の入力端子に出力し、次に、（３＋４（ｋ−１））番目の入力端子に入力された試験パルスを、（２＋４（ｋ−１））番目の入力端子から出力して（４＋４（ｋ−１））番目の入力端子に出力し、最後に、Ｎ番目の入力端子に入力された試験パルスを前記テスト制御回路に入力することにより、表示制御回路の各入力端子に入力される入力信号経路の導通試験を行う。
【選択図】図３

Description

本発明は、表示装置およびその試験方法に係わり、特に、高価な信号発生器を使用することなく機能検査を行う表示装置およびその試験方法に関する。

アクティブ素子として薄膜トランジスタを使用するＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パーソナルコンピュータ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路（ドレインドライバ、又はゲートドライバ）と、表示制御回路（タイミングコントローラ）を備えている。
そして、このような液晶表示装置において、例えば、下記特許文献１に記載されているように、駆動回路と、表示制御回路を構成する半導体チップ（ＩＣ）を、液晶表示パネルを構成する基板（例えば、ガラス基板）上に直接実装したものが知られている。
なお、本願発明に関連する先行技術文献としては以下のものがある。

特開２００１−３０６０４０号公報

一般に、液晶表示装置の機能検査を行うためには、映像信号発生器を備える検査装置が必要となる。しかしながら、この映像信号発生器は、液晶表示装置のさまざまな解像度の映像電圧を発生させる必要があるため非常に高価である。あるいは、表示制御装置の入力端子の配置に合わせて映像信号発生器の出力端子位置を変更する必要があるため、準備作業が複雑となる。そのため、検査コストが上昇し、結果として、液晶表示装置のコストが上昇するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置およびその試験方法において、高価な信号発生器を使用することなく機能検査を行えるようにして、低コスト化を達成することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明によれば、表示制御装置内に機能検査用のテスト制御回路及びテスト映像発生回路を設け、テストモード時に、駆動回路（ドレインドライバ、又はゲートドライバ）にテスト表示データと制御信号を出力し、表示パネルの表示画像を目視確認することにより、表示制御装置から駆動回路への接続、各駆動回路から表示パネルへの接続、表示パネルの表示性能の確認を行うことが可能となる。
また、本発明によれば、表示データあるいは制御信号が入力される、表示制御回路の入力端子の中で隣接しない２本の端子間を接続する検査回路を、液晶表示装置に取り付け、検査回路で接続された端子を入力と出力に割り当て、表示制御装置のテスト制御回路から試験パルスを転送させることにより、入力信号経路の導通試験、隣接する２つの入力信号経路間の短絡試験を行うことが可能となる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置およびその試験方法によれば、表示制御装置で機能検査用の映像電圧を生成し、入力端子の接続確認を行うことで、高価な信号発生器を使用することなく機能検査を行うことができるので、低コスト化を達成することが可能となる。

本発明の実施例の液晶表示装置の基本構成を示すブロック図である。 本発明の実施例の液晶表示装置の検査回路構成を示すブロック図である。 本発明の実施例の表示制御回路の入力信号経路の検査方法について説明するための図である。 図３に示す入力信号経路の検査方法を実行する際のタイミングチャートである。 ２つの入力信号経路が短絡している場合の、図３に示す入力信号経路の検査方法を実行する際のタイミングチャートである。

以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示装置の基本構成を示すブロック図である。
液晶表示パネル１００は、画素電極、薄膜トランジスタ等が形成される第１の基板（例えば、ガラス板；ＴＦＴ基板ともいう）（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（例えば、ガラス板；ＣＦ基板ともう）（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
本実施例の液晶表示パネルは、液晶が一対の基板の間に挟持された構造となっている。なお、基板の材質は絶縁性の基板であればよく、ガラス基板に限られず、プラスチック基板などでもよい。なお、本発明は液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
さらに、本実施例の液晶表示装置は、液晶表示パネルの裏側に配置されるバックライトを有するが、本発明はバックライトの内部構造とは関係がないので、バックライトの内部構造の詳細な説明は省略する。

各画素（サブピクセル）は、画素電極（ＰＩＸ）と薄膜トランジスタ（ＴＦＴ）を有し、複数の走査線（または、ゲート線）（ＧＬ）と映像線（または、ドレイン線、ソース線）（ＤＬ）との交差する部分に対応して設けられる。
また、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶層が挟持されるので、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶容量（ＣLC）が形成される。また、画素電極（ＰＩＸ）の電位を保持するために、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間に、各画素毎に保持容量（Ｃａｄｄ）が設けられる。
さらに、図１では、画素電極（ＰＩＸ）は、一個のみを図示しているが、この画素電極（ＰＩＸ）、薄膜トランジスタ（ＴＦＴ）はマトリクス状に複数配置される。また、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば、第２の基板（ＳＵＢ２）側に設けられる。ＩＰＳ方式の場合は、第１の基板（ＳＵＢ１）側に設けられる。
各サブピクセルの薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極（ＰＩＸ）に、ドレインが映像線（ＤＬ）に、ゲートが走査線（ＧＬ）に接続され、画素電極（ＰＩＸ）に映像電圧（階調電圧）を供給するためのスイッチとして機能する。
映像線（ＤＬ）はドレインドライバ１３０に接続され、ドレインドライバ１３０から映像電圧が供給される。また、走査線（ＧＬ）はゲートドライバ１４０に接続され、ゲートドライバ１４０から、選択走査電圧、あるいは非選択走査電圧が供給される。ここで、各ドレインドライバ１３０と、各ゲートドライバ１４０は、それぞれ１個の半導体チップ（ＩＣ）で構成される。

表示制御回路（タイミングコントローラ）１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００の第１の基板（ＳＵＢ１）の２辺の周辺部に、それぞれ実装される。
また、電源回路１２０と階調基準電圧生成回路（ＤＡＣ）は、液晶表示パネル１００の一方の長辺に接続されるフレキシブル配線基板（以下、単に、回路基板という）（ＦＰＣ）に実装される。
表示制御回路１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくる表示制御信号と表示データとに基づき、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
ここで、表示制御信号は、クロック信号（ＣＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）を含み、表示データは、例えば、それぞれ６ビットのＲ・Ｇ・Ｂの表示データで構成される。

表示制御回路１１０から出力された表示データ・制御信号１３２は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
階調電圧生成回路（ＤＡＣ）から供給される階調基準電圧１３３は、回路基板（ＦＰＣ）を介して、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。また、各ドレインドライバ１３０の電源電圧は、回路基板（ＦＰＣ）上の電源ライン１３１を介して、電源回路１２０からそれぞれ供給される。
同様に、表示制御回路１１０から送出された制御信号１４１は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ゲートドライバ１４０に入力される。
また、各ゲートドライバ１４０の、ゲートオン電圧（Ｖｇｈ）などの電源電圧は、液晶表示パネル１００の第１の基板（ＳＵＢ１）上の電源配線１４２を介して、電源回路１２０からそれぞれ供給される。

図２は、本発明の実施例の液晶表示装置の検査回路構成を示すブロック図である。なお、図２において、図１に示す階調電圧生成回路（ＤＡＣ）の図示は省略している。また、表示制御回路１１０、電源回路１２０、ドレインドライバ１３０、および、ゲートドライバ１４０は、液晶表示パネル１００を構成する第１の基板（ＳＵＢ１）上に実装され、電源回路１２０は回路基板（ＦＰＣ）上に実装される。
図２に示すように、本実施例では、表示制御回路１１０は、テスト制御回路１０と、外部入力信号処理回路１１と、内部テスト映像発生回路１２と、映像信号処理回路１３と、ドライバ制御回路１４とを有する。
通常の動作モードでは、外部から入力される表示データおよび制御信号は、外部入力信号処理回路１１に入力され、外部入力信号処理回路１１において所定の処理が施された後、表示データ（図３のＳＧＡＯ）は映像信号処理回路１３に、制御信号（図３のＳＥＧＯ）はドライバ制御回路１４に入力される。
映像信号処理回路１３は、外部入力信号処理回路１１から入力される表示データに基づき映像電圧を生成し、ドレインドライバ１３０に送出する。ドライバ制御回路１４は、外部入力信号処理回路１１から入力される制御信号に基づき、ドレインドライバ１３０及びゲートドライバ１４０を制御するドライバ制御信号を生成し、ドレインドライバ１３０とゲートドライバ１４０に送出する。これにより、液晶表示パネル１００に画像が表示される。

テストモードでは、液晶検査装置（ＬＴＤ）が接続され、液晶検査装置（ＬＴＤ）から電源電圧（ＶＤＤ）とテスト制御信号（Ｓｔｅｓｔ）がテスト制御回路１０に入力される。これにより、テスト制御回路１０が内部テスト映像発生回路１２を制御し、内部テスト映像発生回路１２が、機能検査用の表示データ（テスト用の表示データ）（図３のＳＧＡＴ）と制御信号（図３のＳＥＧＴ）を生成する。
映像信号処理回路１３は、内部テスト映像発生回路１２から入力される表示データに基づき映像電圧を生成し、ドレインドライバ１３０に送出する。ドライバ制御回路１４は、内部テスト映像発生回路１２から入力される制御信号に基づき、ドレインドライバ１３０及びゲートドライバ１４０を制御するドライバ制御信号を生成し、ドレインドライバ１３０とゲートドライバ１４０に送出する。これにより、液晶表示パネル１００に、機能検査用の画像が表示される。
また、一部の入力端子を出力端子に切り替え、試験パルスを出力し、液晶検査装置（ＬＴＤ）で接続された配線により、残りの入力端子に試験パルスが入力されるようにして、表示制御回路１１０の接続が正常であることを確認することができる。ここで、接続不良などで、試験パルスが正しく伝播されない場合は、当該接続不良をテスト制御回路１０で検出し、内部テスト映像発生回路１２において、入力信号端子の異常を示す画像を生成し、液晶表示パネル１００に表示することでエラーを確認することが可能となる。

図３は、本実施例の表示制御回路１１０の入力信号経路の検査方法について説明するための図である。
液晶検査装置（ＬＴＤ）は、表示制御回路１１０の電源電圧（ＶＤＤ）と、動作モードをテストモードにするためのテスト制御信号（Ｓｔｅｓｔ）を表示制御回路１１０に出力する。
図３において、表示制御回路１１０における、表示データと制御信号とが入力される入力端子ｓｉｇ１〜ｓｉｇＮの中で隣接しない入力端子を対にして接続する。
そして、入力されるテスト制御信号により、ｓｉｇ１〜ｓｉｇＮの半数の入力端子を出力端子に切り替え、入力端子ｓｉｇ１から試験パルスを出力して入力端子ｓｉｇ３に入力し、次に、入力端子ｓｉｇ２から試験パルスを出力して入力端子ｓｉｇ４に入力し、繰り返し入力端子ｓｉｇＮまで伝播させる検査装置を通過するシフトレジスタの構成とする。
これにより、試験パルスがシフトレジスタの最終段まで到達することで表示制御装置１１０の接続状態を確認することができる。また、配線経路を隣接しない端子同士にすることで隣接間短絡の検出も可能となる。
なお、図３において、ＢＡはバッファ回路、ＴＢＡはトライステートバッファ回路である。このトライステートバッファ回路（ＴＢＡ）は、テスト制御回路１０の制御の基に、テスト期間のみ有効となる。
即ち、本実施例では、Ｎを４の倍数、ｋを１以上、（Ｎ／４）以下の整数とするとき、表示制御回路１１０の、（１＋４（ｋ−１））番目の入力端子と（３＋４（ｋ−１））番目の入力端子、および、（２＋４（ｋ−１））番目の入力端子と（４＋４（ｋ−１））番目の入力端子とを、液晶検査装置（ＬＴＤ）で接続する。

図４は、図３に示す入力信号経路の検査方法を実行する際のタイミングチャートである。
図４において、Ｐ１は試験パルス、Ｐ２は試験クロックであり、ＰＳ１〜ＰＳＮは、表示制御回路１１０の各入力端子に表れるパルス波形を示す。
図４において、時刻Ｔ１において、表示制御回路１１０のテスト制御回路１０から出力される試験パルス（Ｐ１）を、Ｄ型フリップフロップ（ＤＤ１−１）により、テスト制御回路１０から出力される試験クロック（Ｐ２）に同期して取り込み、１番目の入力端子から出力し、３番目の入力端子に入力する。
次に、時刻Ｔ２において、３番目の入力端子に入力された試験パルスを、Ｄ型フリップフロップ（ＤＤ２−１）により、試験クロック（Ｐ２）に同期して取り込み、２番目の入力端子から出力し、４番目の入力端子に入力する。
また、時刻Ｔ３において、４番目の入力端子に入力された試験パルスを、Ｄ型フリップフロップ（ＤＤ１−２）により、試験クロック（Ｐ２）に同期して取り込み、５番目の入力端子から出力し、７番目の入力端子に入力する。
次に、時刻Ｔ４において、７番目の入力端子に入力された試験パルスを、Ｄ型フリップフロップ（ＤＤ２−２）により、試験クロック（Ｐ２）に同期して取り込み、６番目の入力端子から出力し、８番目の入力端子に入力する。

以下、同様に、ｋが３以上のときに、４（ｋ−１）番目の入力端子に入力された試験パルスを、Ｄ型フリップフロップ（ＤＤ１−ｋ）により、試験クロックに同期して取り込み、（１＋４（ｋ−１））番目の入力端子から出力して（３＋４（ｋ−１））番目の入力端子に入力する。
次に、（３＋４（ｋ−１））番目の入力端子に入力された試験パルスを、Ｄ型フリップフロップ（ＤＤ２−ｋ）により、試験クロックに同期して取り込み、（２＋４（ｋ−１））番目の入力端子から出力し、（４＋４（ｋ−１））番目の入力端子に入力する。
最後に、時刻Ｔｎに、試験パルスがＮ番目の入力端子に表れる。なお、ｎ＝Ｎ／４である。そして、Ｎ番目の入力端子に入力された試験パルスを、テスト制御回路１０に入力することにより、表示制御回路１１０の各入力端子に入力される入力信号経路の導通試験を行うことができる。
一般に、第１の基板（ＳＵＢ１）と回路基板（ＦＰＣ）には、表示制御回路１１０の各入力端子にそれぞれ電気的に接続される複数の入力配線が形成される。したがって、ここでの導通試験は、表示制御回路１１０の各入力端子と、第１の基板（ＳＵＢ１）の各入力配線との間の導通試験、あるいは、第１の基板（ＳＵＢ１）の各入力配線と、回路基板（ＦＰＣ）の各入力配線との間の導通試験を意味することになる。

図３に示すように、表示制御回路１１０のテスト制御回路１０から出力される試験パルスを、１番目の入力端子に出力した時点から、試験クロックのｎ（ｎ＝Ｎ／４）クロック後に、Ｎ番目の入力端子からテスト制御回路１０に試験パルスが戻ることになる。
しかしながら、表示制御回路１１０の各入力端子に入力される入力信号経路の中の隣接する２つの入力信号経路が短絡していると、例えば、図５に示すように、入力端子ｓｉｇ２に接続される入力信号経路と、入力端子ｓｉｇ３に接続される入力信号経路とが短絡していると、入力端子ｓｉｇ３に接続される入力信号経路に試験パルスが出力された時点で、入力端子ｓｉｇ２に接続される入力信号経路に試験パルスが出力されることになる。
そのため、表示制御回路１１０のテスト制御回路１０から出力された試験パルスを、１番目の入力端子に出力した時点から、試験クロックのｎ（ｎ＝Ｎ／４）クロック前に、Ｎ番目の入力端子からテスト制御回路１０に試験パルスが戻ることになる。
このように、試験パルスが、シフトレジスタの最終段まで到達するまでのタイミングを検出することで、表示制御回路１１０の各入力端子に入力される入力信号経路の中の隣接する２つの入力信号経路が短絡していることを検出することができる。
ここでの短絡試験は、表示制御回路１１０の隣接する２つの入力端子間の短絡検査、第１の基板（ＳＵＢ１）の隣接する２つの入力配線間の短絡検査、および、回路基板（ＦＰＣ）の隣接する２つの入力配線の短絡検査を意味することになる。

なお、本実施例において、テスト制御回路１０は、導通試験で異常があった場合、あるいは、短絡検査で異常があった場合に、内部テスト映像発生回路１２を制御し、内部テスト映像発生回路１２から、機能検査用の表示データに、入力端子の異常を知らせる表示データを重畳させることで、液晶表示パネル１００に異常画像を表示することができ、異常の検知が可能となる。
また、本実施例において、表示制御回路１１０のＮ個の入力端子は、入力信号が入力されないダミーの入力端子が含まれていてもよい。
さらに、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬなどの表示装置全てに適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１０ テスト制御回路
１１ 外部入力信号処理回路
１２ 内部テスト映像発生回路
１３ 映像信号処理回路
１４ ドライバ制御回路
１００ 液晶表示パネル
１１０ 表示制御回路（タイミングコントローラ）
１２０ 電源回路
１３０ ドレインドライバ
１３１ 電源ライン
１３２ 表示データ・制御信号
１３３ 階調基準電圧
１４０ ゲートドライバ
１４１ 制御信号
１４２ 電源配線
ＦＰＣ フレキシブル配線基板
ＬＴＤ 液晶検査装置
ＳＵＢ１ 第１の基板
ＳＵＢ１ 第２の基板
ＰＩＸ 画素電極
ＴＦＴ 薄膜トランジスタ
ＧＬ 走査線（またはゲート線）
ＤＬ 映像線（またはドレイン線、ソース線）
ＣLC 液晶容量
Ｃａｄｄ 保持容量
ＣＴ 対向電極
ＤＡＣ 階調基準電圧生成回路
ＤＤ１−ｋ、ＤＤ２−ｋ Ｄ型フリップフロップ
ＢＡ バッファ回路
ＴＢＡ トライステートバッファ回路

Claims (16)

1. 複数の画素を有する表示パネルと、
   各画素を駆動する複数の駆動回路と、
   前記複数の駆動回路を制御駆動する表示制御回路とを備える表示装置の試験方法であって、
   前記表示パネルは、少なくとも第１の基板を有し、
   前記表示制御回路は、前記第１の基板に実装されるとともに、テスト制御回路と、Ｎ個の入力端子とを有し、
   Ｎを４の倍数、ｋを１以上、（Ｎ／４）以下の整数とするとき、
   テスト期間に、前記表示制御回路の（１＋４（ｋ−１））番目の入力端子と（３＋４（ｋ−１））番目の入力端子、および、（２＋４（ｋ−１））番目の入力端子と（４＋４（ｋ−１））番目の入力端子とを外部回路で接続し、
   ｋ＝１のときに、前記テスト制御回路から出力された試験パルスを、あるいは、ｋが２以上のときに、前記表示制御回路の４（ｋ−１）番目の入力端子に入力された試験パルスを取り込み、（１＋４（ｋ−１））番目の入力端子から出力して（３＋４（ｋ−１））番目の入力端子に出力し、
   次に、（３＋４（ｋ−１））番目の入力端子に入力された試験パルスを取り込み、（２＋４（ｋ−１））番目の入力端子から出力して（４＋４（ｋ−１））番目の入力端子に出力し、
   最後に、Ｎ番目の入力端子に入力された試験パルスを前記テスト制御回路に入力することにより、前記表示制御回路の各入力端子に入力される入力信号経路の導通試験を行うことを特徴とする表示装置の試験方法。
2. 前記第１の基板は、前記表示制御回路の各入力端子にそれぞれ接続される複数の入力配線を有し、
   前記導通試験として、前記表示制御回路の各入力端子と前記第１の基板の各入力配線との間の導通試験を行うことを特徴とする請求項１に記載の表示装置の試験方法。
3. 前記第１の基板には、フレキシブル配線基板が接続され、
   前記第１の基板と前記フレキシブル配線基板とは、前記表示制御回路の各入力端子にそれぞれ接続される複数の入力配線を有し、
   前記導通試験として、前記表示制御回路の各入力端子と前記第１の基板の各入力配線との間の導通試験と、前記第１の基板の前記各入力配線と前記フレキシブル配線基板の前記各入力配線との間の導通試験とを行うことを特徴とする請求項１に記載の表示装置の試験方法。
4. 前記テスト制御回路から出力された試験パルスを、前記表示制御回路の１番目の入力端子に出力した時点から所定のタイミング後に、Ｎ番目の入力端子に前記試験パルスが入力されたか否かを判断することにより、前記表示制御回路の各入力端子に入力される入力信号経路の中の隣接する２つの入力信号経路の短絡検査を行うことを特徴とする請求項１に記載の表示装置の試験方法。
5. 前記第１の基板は、前記表示制御回路の各入力端子にそれぞれ接続される複数の入力配線を有し、
   前記短絡検査として、前記表示制御回路の隣接する２つの入力端子と、前記隣接する２つの入力端子に接続される前記第１の基板の２つの入力配線との間の短絡検査を行うことを特徴とする請求項４に記載の表示装置の試験方法。
6. 前記第１の基板には、フレキシブル配線基板が接続され、
   前記第１の基板と前記フレキシブル配線基板とは、前記表示制御回路の各入力端子にそれぞれ接続される複数の入力配線を有し、
   前記短絡検査として、前記表示制御回路の隣接する２つの入力端子と、前記隣接する２つの入力端子に接続される前記第１の基板および前記フレキシブル配線基板の２つの入力配線との間の短絡検査を行うことを特徴とする請求項４に記載の表示装置の試験方法。
7. 前記表示制御回路は、内部テスト映像発生回路を有し、
   前記テスト制御回路は、前記導通試験で異常があった場合に、前記内部テスト映像発生回路を制御し、前記導通試験の異常を示す画像を前記表示パネルに表示することを特徴とする請求項１に記載の表示装置の試験方法。
8. 前記表示制御回路は、内部テスト映像発生回路を有し、
   前記テスト制御回路は、前記短絡検査で異常があった場合に、前記内部テスト映像発生回路を制御し、前記短絡検査の異常を示す画像を前記表示パネルに表示することを特徴とする請求項１に記載の表示装置の試験方法。
9. 複数の画素を有する表示パネルと、
   各画素を駆動する複数の駆動回路と、
   前記複数の駆動回路を制御駆動する表示制御回路とを備える表示装置であって、
   前記表示パネルは、少なくとも第１の基板を有し、
   前記表示制御回路は、前記第１の基板に実装されるとともに、テスト制御回路と、Ｎ個の入力端子とを有し、
   Ｎを４の倍数、ｋを１以上、（Ｎ／４）以下の整数とするとき、
   テスト期間に、ｋ＝１のときに、前記テスト制御回路から出力される試験パルスを、あるいは、ｋが２以上のときに、前記表示制御回路の４（ｋ−１）番目の入力端子に入力された試験パルスを、前記テスト制御回路から出力される試験クロックに同期して取り込み、（１＋４（ｋ−１））番目の入力端子に出力する１番目から（Ｎ／４）番目まで（Ｎ／４）個の第１のＤ型フリップフロップと、
   （３＋４（ｋ−１））番目の入力端子に入力された試験パルスを、前記試験クロックに同期して取り込み、（２＋４（ｋ−１））番目の入力端子から出力する１番目から（Ｎ／４）番目まで（Ｎ／４）個の第２のＤ型フリップフロップと、
   Ｎ番目の入力端子に入力された試験パルスを前記テスト制御回路に入力する手段とを有し、
   テスト期間に、（１＋４（ｋ−１））番目の入力端子と（３＋４（ｋ−１））番目の入力端子、および、（２＋４（ｋ−１））番目の入力端子と（４＋４（ｋ−１））番目の入力端子とを外部回路で接続したときに、前記（Ｎ／４）個の第１のＤ型フリップフロップと、（Ｎ／４）個の第２のＤ型フリップフロップとは、シフトレジスタ回路を構成することを特徴とする表示装置。
10. （１＋４（ｋ−１））番目の入力端子とｋ番目の第１のＤ型フリップフロップとの間に設けられる第１のトライステートバッファ回路と、
    （２＋４（ｋ−１））番目の入力端子とｋ番目の第２のＤ型フリップフロップとの間に設けられる第２のトライステートバッファ回路とを有し、
    前記各トライステートバッファ回路は、前記テスト制御回路から出力される制御信号により、前記テスト期間のみバッファ回路として機能することを特徴とする請求項９に記載の表示装置。
11. 前記第１の基板は、前記表示制御回路の各入力端子にそれぞれ接続される複数の入力配線を有することを特徴とする請求項９または請求項１０に記載の表示装置。
12. 前記第１の基板には、フレキシブル配線基板が接続され、
    前記第１の基板と前記フレキシブル配線基板とは、前記表示制御回路の各入力端子にそれぞれ接続される複数の入力配線を有することを特徴とする請求項９または請求項１０に記載の表示装置。
13. 前記表示制御回路は、内部テスト映像発生回路を有し、
    テスト期間に、前記内部テスト映像発生回路は、機能検査用の画像を前記表示パネルに表示するための表示データを生成することを特徴とする請求項９ないし請求項１２のいずれか１項に記載の表示装置。
14. 前記テスト期間に実行される入力信号経路の導通試験に異常があった場合に、前記テスト制御回路は、前記内部テスト映像発生回路を制御し、前記導通試験の異常を示す画像を前記表示パネルに表示することを特徴とする請求項１３に記載の表示装置。
15. 前記テスト期間に実行される入力信号経路の短絡試験に異常があった場合に、前記テスト制御回路は、前記内部テスト映像発生回路を制御し、前記短絡試験の異常を示す画像を前記表示パネルに表示することを特徴とする請求項１３に記載の表示装置。
16. 前記表示制御回路の前記Ｎ個の入力端子には、入力信号が入力されないダミーの入力端子が含まれることを特徴とする請求項９ないし請求項１５のいずれか１項に記載の表示装置。

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