JP2010153520A - 配線基板 - Google Patents

Abstract

【課題】電源電圧を供給する配線ペアのループインダクタンスが小さく、他の配線ペアとの干渉が抑制され、耐ノイズ性の優れた配線構造を有する配線基板を提供する。
【解決手段】本発明の配線基板は、両面に導体層２１、２３が形成されたコア層１１と、両面に導体層２２、２４が形成されたコア層１２と、コア層１１、１２の間を接着する絶縁層１３と、コア層１１の側に積層され外側に導体層２９が形成された絶縁層１４と、コア層１２の側に積層され外側に導体層３０が形成された絶縁層１５とを備えている。それぞれ絶縁層１３、１４、１５を挟んで対向する各一対の導体層には、一方の導体層に形成された電源配線と、他方の導体層に形成されたグランド配線からなる配線ペアが構成され、そのループインダクタンスが低減可能であって、かつ他の配線ペアとの相互干渉の抑制が可能である。
【選択図】図１

Description

本発明は、それぞれ両面に導体層が形成された複数のコア層と、各々のコア層を接着する複数の絶縁層と、を交互に積層した配線基板に関するものである。

従来、コア層を中央に配置し、その上方と下方に導体層及び絶縁層を交互に積層形成した配線基板が用いられている（例えば、特許文献１参照）。このような配線基板に半導体チップを載置してパッケージを構成する場合は、外部基板から半導体チップに対して電源電圧を供給するための配線構造が必要となる。そのため、配線基板の複数の導体層のうち、信号配線が形成されない領域において、電源配線とグランド配線からなる配線ペアが形成される。このとき、配線ペアのループインダクタンスが増大すると、ノイズの影響を受けやすくなり、電源電圧に多くのノイズ成分が含まれることになる。よって、配線基板において、負荷に供給される電源電圧の安定化を図るべく、配線ペアのループインダクタンスを低下させるための配線構造が求められる。
特開２００５−１５０５５３号公報

一般に、電源電圧を供給するための配線ペアのループインダクタンスを低下させるには、その面積をできるだけ増やす必要がある。そのためには、配線基板において多層の導体層を形成し、積層方向に多数の配線ペアが配置される構造にすればよい。しかし、多数の配線ペアを異なる導体層に形成する場合、配線ペア同士が近距離に配置されることになり、隣接する配線間で互いに電磁的な干渉が増加することが問題となる。一方、配線基板の各層を厚くして配線ペア同士の距離を確保することは配線基板のサイズの制約から望ましくない。このように、従来の配線基板では、配線ペアのループインダクタンスが小さく、かつ隣接する配線ペア同士の相互干渉が小さい配線構造を実現することは困難であった。

本発明はこれらの問題を解決するためになされたものであり、電源電圧を供給するための複数の配線ペアを多層の導体層に形成する場合であっても、ループインダクタンスの低減と、隣接する配線ペア同士の相互干渉の抑制とを実現可能な配線構造を採用して、電源系の耐ノイズ性が良好な配線基板を提供することを目的とする。

上記課題を解決するために、本発明の配線基板は、それぞれ両面に導体層が形成された複数のコア層と、積層された前記複数のコア層のうち、積層方向に隣接する各コア層の導体層同士の間をそれぞれ接着する一又は複数の第１絶縁層と、前記複数のコア層の積層方向の一端側に積層され、前記複数のコア層と対向する外側に導体層が形成された第２絶縁層と、前記複数のコア層の積層方向の他端側に積層され、前記複数のコア層と対向する外側に導体層が形成された第３絶縁層とを備えて構成され、各々の前記第１絶縁層を挟んで対向する各一対の導体層と、前記第２絶縁層を挟んで対向する一対の導体層と、前記第３絶縁層を挟んで対向する一対の導体層は、各々の一方の導体層に電源配線が形成され、かつ各々の他方の導体層にグランド配線が形成されていることを特徴としている。

本発明の配線基板によれば、第１絶縁層を介して複数のコア層が接着され、積層方向の両端側にそれぞれ第２絶縁層、第３絶縁層が形成され、第１〜第３絶縁層の各々の両側には、対向配置される一対の導体層が形成される。そして、第１絶縁層を挟んで対向する一対の導体層と、第２絶縁層を挟んで対向する一対の導体層と、第３絶縁層を挟んで対向する一対の導体層には、それぞれ電源配線とグランド配線からなる配線ペアが形成される。よって、一般に絶縁層に比べてコア層が厚く形成されることから、各々の配線ペアにおいて対向する電源配線とグランド配線は、絶縁層を挟んで近距離に配置され、異なる配線ペア同士は、コア層を挟んで比較的離れた配置となる。そのため、各々の配線ペアは、電源配線とグランド配線の磁界がキャンセルしあってループインダクタンスが低減されるとともに、異なる配線ペアの間の電磁的な相互干渉を抑制することが可能となり、電源系の耐ノイズ性の向上を図ることができる。

また、上記課題を解決するために、本発明の配線基板は、それぞれ両面に導体層が形成された第１コア層及び第２コア層と、前記第１コア層及び前記第２コア層のそれぞれの一方の導体層同士の間を接着する第１絶縁層と、前記第１コア層の他方の導体層の側に積層され、前記第１コア層と対向する外側に導体層が形成された第２絶縁層と、前記第２コア層の他方の導体層の側に積層され、前記第２コア層と対向する外側に導体層が形成された第３絶縁層とを備えて構成され、前記第１、第２、第３絶縁層を挟んで対向する各一対の導体層は、各々の一方の導体層に電源配線が形成され、かつ各々の他方の導体層にグランド配線が形成されていることを特徴としている。

本発明において、前記第１、第２、第３絶縁層を挟んで対向する各々の前記一対の導体層は、それぞれの導体層の積層順に従って前記電源配線と前記グランド配線を交互に形成することが望ましい。この場合、それぞれの前記電源配線には、前記導体層ごとに電気的に分離された電源電圧を接続し、それぞれの前記グランド配線には、前記導体層ごとに電気的に分離されたグランド電位を接続してもよい。

本発明において、前記第１コア層及び前記第２コア層は、前記第１絶縁層、前記第２絶縁層、前記第３絶縁層の厚さの３倍以上の厚さに形成することが望ましい。

本発明によれば、複数のコア層の上下に絶縁層と導体層を交互に積層した配線基板において、それぞれ絶縁層を挟んで対向する各一対の導体層に、電源配線とグランド配線からなる配線ペアを形成したので、配線ペアを近接配置させて磁界をキャンセルし、ループインダクタンスを低減することができる。そして、隣接する配線ペア同士はコア層を挟んで十分な距離を置いて配置できるので、異なる配線ペア同士の電磁的な相互干渉を抑制可能となる。従って、配線基板に載置された半導体チップ等の搭載部品に対し、電源を供給するための配線構造のループインダクタンスを低減させ、かつ耐ノイズ性の向上を図り、高速かつ安定な駆動を実現することができる。

以下、本発明を適用した配線基板の好適な実施形態について、図面を参照しながら説明する。

図１は、本実施形態の配線基板における要部の断面構造を示す図である。図１に示す配線基板１０は、半導体チップやチップコンデンサ等の電子部品が載置されたパッケージとして用いられるが、図１では配線基板１０の部分的な構造を示している。図１に示すように、配線基板１０は、２層のコア層１１、１２と、コア層１１、１２の間に形成された絶縁層１３と、コア層１１の上部に形成された絶縁層１４、１６、１８と、コア層１２の下部に形成された絶縁層１５、１７、１９とを含む構造を有している。

コア層１１、１２は、例えば、ガラス繊維を含んだエポキシ樹脂からなり、１５０μｍ程度の厚さで形成される。コア層１１は、下部に導体層２１が形成され、上部に導体層２３が形成されている。また、コア層１２は、上部に導体層２２が形成され、下部に導体層２４が形成されている。各々の導体層２１〜２４には、それぞれ所定のパターンを有する信号配線、電源配線、グランド配線が形成されている。これら各配線のうち、本実施形態においては、電源配線とグランド配線の配置に特徴があるが、詳しくは後述する。

上層のコア層１１と下層のコア層１２は、導体層２１と導体層２２の間を樹脂材料からなる絶縁層１３により接着されている。絶縁層１３は、例えば、接着性を有する絶縁フィルムからなり、４０〜６０μｍ程度の厚さで形成される。このように、２層のコア層１１、１２における一対の導体層２１、２２は、絶縁層１３を挟んで対向配置されている。

コア層１１の上部には絶縁層１４が積層形成されるとともに、コア層１２の下部には絶縁層１５が積層形成されている。絶縁層１４、１５の所定位置には、円錐形状のビアホールに銅めっきを施して形成した複数のビア導体２５、２６が設けられている。また、絶縁層１４の上部には導体層２９が形成されるとともに、絶縁層１５の下部には導体層３０が形成されている。よって、一対の導体層２３、２９は絶縁層１４を挟んで対向配置されるとともに、一対の導体層２４、３０は絶縁層１５を挟んで対向配置されている。

２層のコア層１１、１２及び絶縁層１３、１４、１５には、所定箇所を積層方向に貫通するスルーホール導体２７が形成されている。スルーホール導体２７の内部は、例えば、ガラスエポキシ等からなる充填樹脂２８により埋められている。スルーホール導体２７により、上述した各導体層２１、２２、２３、２４、２９、３０の任意の配線パターンを積層方向に接続導通することができる。

絶縁層１４の導体層２９側には、絶縁層１６が積層形成されるとともに、絶縁層１５の導体層３０側には、絶縁層１７が積層形成されている。これらの絶縁層１６、１７の所定位置には、上記ビア導体２５、２６と同様に形成される複数のビア導体３１、３２が設けられている。また、絶縁層１６の上部には導体層３３が形成されるとともに、絶縁層１７の下部には導体層３４が形成されている。絶縁層１６の導体層３３側には、ソルダーレジスト層１８が積層形成されるとともに、絶縁層１７の導体層３４側には、ソルダーレジスト層１９が積層形成されている、

上部のソルダーレジスト層１８において、複数箇所が開口されて下方の導体層３３が露出し、そこに複数の半田バンプ３５が形成されている。各々の半田バンプ３５は、配線基板１０に載置される半導体チップ等の電子部品（不図示）の各パッドに接続される。また、下部のソルダーレジスト層１９において、複数箇所が開口されて上方の導体層３４を露出させた複数の接続パッド３６が形成されている。各々の接続パッド３６には、ＢＧＡパッケージ用の半田ボール（不図示）に接続される。

次に、本実施形態の配線基板１０の配線構造について説明する。図２は、図１の配線基板１０における配線構造に着目して模式的に示した図である。図２では、配線基板１０の上層側から、６層の導体層２９、２３、２１、２２、２４、３０の位置関係を示している。既に述べたように、本実施形態の配線基板１０は、中央の絶縁層１３を挟んで対向配置される一対の導体層２１、２２と、上部の絶縁層１４を挟んで対向配置される一対の導体層２９、２３と、下部の絶縁層１５を挟んで対向配置される一対の導体層２４、３０とを含んでいる。なお、図２においては、導体層２１、２２、２３、２４、２９、３０のみを示し、他の構成要素については図示を省略している。また、導体層２９、３０のさらに外側の導体層３３、３４も図示されていない。

図２に示すように、上部の一対の導体層２９、２３のうち、一方の導体層２９には電源電圧ＶＤＤ１の配線が形成されるとともに、他方の導体層２３には、グランド電位ＶＳＳ１の配線が形成されている。中央の一対の導体層２１、２２のうち、一方の導体層２１には電源電圧ＶＤＤ２の配線が形成されるとともに、他方の導体層２２には、グランド電位ＶＳＳ２の配線が形成されている。下部の一対の導体層２４、３０のうち、一方の導体層２４には電源電圧ＶＤＤ３の配線が形成されるとともに、他方の導体層３０には、グランド電位ＶＳＳ３の配線が形成されている。このように、配線基板１０の上層から順に、各導体層には電源配線とグランド配線が交互に形成されている。

ここで、電源配線が形成される導体層２１、２９、２４と、グランド配線が形成される導体層２２、２３、３０には、図２に示すように、部分的には信号配線が含まれる。よって、導体層２１、２９、２４においては電源配線が占有する面積の比率が十分に高く、導体層２２、２３、３０においてはグランド配線が占有する面積の比率が十分に高ければ、他の配線が混在していたとしても本実施形態の配線構造の特徴は満たされる。図１は、ビア導体２５、２６やスルーホール導体２７が集中する部分であるため、信号配線が比較的高い比率となる状態が示されているが、配線基板１０の全体では電源配線やグランド配線の面積の比率を十分に高くすることができる。

図２には、コア層１１、１２の厚さＴ１、Ｔ２と、絶縁層１３、１４、１５の厚さＴ３、Ｔ４、Ｔ５をそれぞれ示している。絶縁層１３、１４、１５の厚さＴ３、Ｔ４、Ｔ５に比べると、コア層１１、１２の厚さＴ１、Ｔ２は十分に大きいことがわかる。このようにコア層１１、１２は、主に接着層として用いられる絶縁層１３、１４、１５よりも厚く形成されるのが通常である。この場合、一対の導体層２１、２２が間隔Ｔ３で対向し、一対の導体層２３、２９が間隔Ｔ４で対向し、一対の導体層２４、３０が間隔Ｔ５で対向する。そして、それぞれ３対の導体層は、互いに対となる導体層との間の距離に比べ、異なる対に属する導体層との間の距離が十分に大きくなる。

なお、図２において、互いに異なる電源配線及びグランド配線からなる３組の配線ペアが３対の導体層に形成される例を示しているが、共通の電源電圧及びグランド電位の配線ペアを３対の導体層に形成してもよい。例えば、配線基板１０の所定箇所で分岐する電源電圧ＶＤＤ及びグランド電位ＶＳＳの配線群として、３対の導体層のうち、導体層２９、２１、２４に電源電圧ＶＤＤの配線を形成し、導体層２３、２２、３０にグランド電位ＶＳＳの配線を形成してもよい。

次に、本実施形態の配線基板１０の配線構造に基づく機能及び作用について説明する。本実施形態の配線基板１０の配線構造は、電源及びグランドの配線ペアのループインダクタンスを低減できる点に特徴がある。図３は、電源電圧ＶＤＤ及びグランド電位ＶＳＳの各配線が対向配置された配線ペアにおける電流と磁界の状態を示している。図３に示すように、ＶＤＤ用の配線Ｗ１とＶＳＳ用の配線Ｗ２が、所定の厚さの絶縁層ＩＬを挟んで対向配置されている。そして、配線Ｗ１には、電源電圧ＶＤＤに基づく電流Ｉ１が図３の右方向に流れるものとする。この場合、電源電圧ＶＤＤから配線Ｗ１を介して負荷に電流Ｉ１が流れたとき、負荷から配線Ｗ２を介してグランド電位ＶＳＳに戻る電流Ｉ２が流れる。この電流Ｉ２は、電流Ｉ１とは逆方向に流れ、概ね同じ大きさとなる。

図３に示すように、配線Ｗ１を流れる電流Ｉ１により、アンペールの右ねじの法則に従う磁界Ｍ１が発生する。同様に、配線Ｗ２を流れる電流Ｉ２により、磁界Ｍ２が発生する。ここで、絶縁層ＩＬの厚さが十分に薄く一対の配線Ｗ１、Ｗ２が近接配置される状況では、電流Ｉ１、Ｉ２は互いに逆向きでほぼ大きさが等しいことから、配線Ｗ１の磁界Ｍ１と配線Ｗ２の磁界Ｍ２とは、互いにキャンセルしあって弱めあうように作用する。

ここで、一対の配線Ｗ１、Ｗ２からなる配線ペアのループインダクタンスＬｌｐは、次式によって与えられる。

（数１）
Ｌｌｐ＝Ｌｖ＋Ｌｇ−２Ｍ
ただし、Ｌｖ：ＶＤＤ用の配線Ｗ１の自己インダクタンス
Ｌｇ：ＶＳＳ用の配線Ｗ２の自己インダクタンス
Ｍ ：配線Ｗ１、Ｗ２の間の相互インダクタンス

上記数１において、自己インダクタンスＬｖ、Ｌｇの各値が与えられたとき、相互インダクタンスＭを増加させるほどループインダクタンスＬｌｐを低減することができる。図３に示すように、それぞれの磁界Ｍ１、Ｍ２が互いにキャンセルする状態では、相互インダクタンスＭが大きくなっている。よって、数１に示すループインダクタンスＬｌｐを低減可能となる。一方、配線ペアにおける配線Ｗ１、Ｗ２の間隔に比べ、他の配線ペアとの間隔を十分に大きくとれば、他の配線ペアで発生する磁界の影響を軽減することができる。このような配線構造により、電源を供給するための配線ペアにおいて、他の配線ペアとの相互干渉を抑制しつつ、ループインダクタンスＬｌｐに起因するノイズを減少させることができる。

図４は、本実施形態の配線基板１０の設計条件に応じたシミュレーションの結果を示している。図４では、図２に示した配線基板１０の各層の厚さＴ１〜Ｔ５に関して２通りの条件Ａ、Ｂを設定し、ループインダクタンスのシミュレーションを行った結果を示している。条件Ａ、Ｂにおいて、コア層１１、１２の厚さＴ１、Ｔ２は１５０μｍと同様に設定され、絶縁層１３、１４、１５の厚さＴ３、Ｔ４、Ｔ５が変更されている。厚さＴ３、Ｔ４、Ｔ５を小さく設定した場合の条件Ａでは、ループインダクタンス１６．５ｐＨが得られ、厚さＴ３、Ｔ４、Ｔ５を条件Ａに比べて大きく設定した場合の条件Ｂでは、ループインダクタンス１７．０ｐＨが得られた。

図４に示すように、コア層１１、１２に比べて相対的に絶縁層１３、１４、１５を薄く設計するほど、ループインダクタンスを減少させることができる。本実施形態の配線基板１０において、コア層１１、１２の厚さと絶縁層１３、１４、１５の厚さの比は、配線基板１０の全体の厚さや製造容易性などに制約されるが、コア層１１、１２が絶縁層１３、１４、１５の厚さの３倍以上の厚さになるように形成することが好ましい。

ここで、図４に対する比較例として、２層ではなく１層のコア層を用いた構造に対して、同様のシミュレーションを行った。すなわち、中央に厚さ３００μｍのコア層を配置し、上部には２層の絶縁層を積層し、かつ下部にも２層の絶縁層を積層し、全部で４層の絶縁層の厚さは全て５０μｍとした。そして、コア層の上部に３層かつコア層の下部に３層の全部で６層の導体層を形成し、図２と同様、上部から交互に電源電圧ＶＤＤの配線とグランド電位ＶＳＳの配線を配置した。この比較例に対するシミュレーションの結果、ループインダクタンス１７．２ｐＨが得られ、上記の条件Ａ、Ｂに比べてループインダクタンスが増加することが確認できた。この理由は、中央のコア層を挟んで配線ペアが形成されるので、その間隔が広くなり過ぎるとともに、この配線ペアを構成する各々の導体層が上方又は下方の他の配線ペアに近接配置されるためである。

次に、本実施形態の配線基板１０を含むパッケージの構造例を説明する。図５は、半導体チップ４０とチップコンデンサ４１を載置した配線基板１０の全体構造を模式的に示している。図５では、配線基板１０のコア層１１、１２、絶縁層１３〜１７、ソルダーレジスト層１８、１９は図示を省略しているが、各導体層２１〜２４、２９、３０により形成される配線構造を示している。すなわち、中央の導体層２１、２２に形成される配線ペアＷＰ１と、上部の導体層２３、２９に形成される配線ペアＷＰ２と、下部の導体層２４、３０に形成される配線ペアＷＰ３が示されている。それぞれの配線ペアＷＰ１、ＷＰ２、ＷＰ３には、電源電圧ＶＤＤを伝送する上側の電源配線と、グランド電位ＶＳＳを伝送する下側のグランド配線が含まれる。

半導体チップ４０は、下面に形成された複数のパッドが図１の複数の半田バンプ３５に接続されている。半導体チップ４０の複数のパッドは、スルーホール導体２７やビア導体２５、２６から形成される複数の接続経路を経由して、配線基板１０の下面の複数の接続パッド３６に接続される。この複数の接続経路には、半導体チップ４０に電源電圧を供給するための一対の配線ペアＷＰａが含まれる。配線ペアＷＰａのうち、一方の電源配線には電源電圧ＶＤＤが伝送され、他方のグランド配線にはグランド電位ＶＳＳが伝送される。配線ペアＷＰａは、各導体層の所定の位置で、上記配線ペアＷＰ１、ＷＰ２、ＷＰ３のそれぞれに接続される。

チップコンデンサ４１は、半導体チップ４０と逆側の端部に配置され、下面に形成された一対の電極が電源電圧ＶＤＤとグランド電位ＶＳＳに接続される。この一対の電極は、スルーホール導体２７やビア導体２５、２６から形成される一対の接続経路（一対の配線ペアＷＰｂ）を経由して、配線基板１０の下面の一対の接続パッド３６に接続される。これにより、配線ペアＷＰｂを経由して伝送される電源電圧ＶＤＤ及びグランド電位ＶＳＳがチップコンデンサ４１により平滑化されてノイズが除去される。配線ペアＷＰｂは、各導体層の所定の位置で、上記配線ペアＷＰ１、ＷＰ２、ＷＰ３のそれぞれに接続される。

以上の構造により、３系統の配線ペアＷＰ１、ＷＰ２、ＷＰ３を介して、それぞれ異なる回路に電源電圧ＶＤＤが供給される。そして、それぞれの配線ペアＷＰ１、ＷＰ２、ＷＰ３は、上述の作用によりループインダクタンスが低減するとともに、異なる配線ペアＷＰ１、ＷＰ２、ＷＰ３同士が離れて配置されるため、互いの電磁的な干渉を抑制することができる。よって、外部から配線基板１０に供給される電源系のノイズの増加を防止し、半導体チップ４０の動作の信頼性を高めることができる。

以上、本実施形態に基づき本発明の内容を具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態では、２層のコア層１１、１２を備える配線基板１０を用いる場合を説明したが、２層に限られることなくより多層のコア層を形成してもよい。図６は、Ｎ層のコア層を備える配線基板１０ａに対し本発明を適用する場合の配線構造を模式的に示している。図６に示す配線基板１０ａは、Ｎ層のコア層５０と、Ｎ＋１層の絶縁層５１が交互に積層形成され、導体層５２、５３からなるＮ＋１個の配線ペアが対向配置された構造を有している。図６では、上層から順に番号を付加し、コア層５０（１）〜５０（Ｎ）、絶縁層５１（１）〜５１（Ｎ＋１）、上側の導体層５２（１）〜５２（Ｎ＋１）、下側の導体層５３（１）〜５３（Ｎ＋１）とそれぞれ表記している。このような構造を有する配線基板１０ａにおいては、電源電圧をＮ＋１個の配線ペアを経由して供給し、それぞれの配線ペアにおいてループインダクタンスを低減でき、かつ異なる配線ペア同士の相互干渉を抑制することができる。

本実施形態の配線基板における要部の断面構造を示す図である。 本実施形態の配線基板における配線構造を模式的に示す図である。 電源電圧及びグランド電位の各配線が対向配置された配線ペアにおける電流と磁界の状態を示す図である。 本実施形態の配線基板の設計条件に応じたシミュレーションの結果を示す図である。 本実施形態の配線基板を含むパッケージの構造例として、半導体チップとチップコンデンサを載置した配線基板の全体構造を模式的に示す図である。 Ｎ層のコア層を備える配線基板に対し本発明を適用する場合の配線構造を模式的に示す図である。

符号の説明

１０…配線基板
１１、１２…コア層
１３、１４、１５、１６、１７…絶縁層
１８、１９…ソルダーレジスト層
２１、２２、２３、２４、２９、３０、３３、３４…導体層
２５、２６、３１、３２…ビア導体
２７…スルーホール導体
２８…充填樹脂
３５…半田バンプ
３６…接続パッド
４０…半導体チップ
４１…チップコンデンサ

Claims (5)

1. それぞれ両面に導体層が形成された複数のコア層と、
   積層された前記複数のコア層のうち、積層方向に隣接する各コア層の導体層同士の間をそれぞれ接着する一又は複数の第１絶縁層と、
   前記複数のコア層の積層方向の一端側に積層され、前記複数のコア層と対向する外側に導体層が形成された第２絶縁層と、
   前記複数のコア層の積層方向の他端側に積層され、前記複数のコア層と対向する外側に導体層が形成された第３絶縁層と、
   を備えた配線基板であって、
   各々の前記第１絶縁層を挟んで対向する各一対の導体層と、前記第２絶縁層を挟んで対向する一対の導体層と、前記第３絶縁層を挟んで対向する一対の導体層は、各々の一方の導体層に電源配線が形成され、かつ各々の他方の導体層にグランド配線が形成されていることを特徴とする配線基板。
2. 両面に導体層が形成された第１コア層と、
   両面に導体層が形成された第２コア層と、
   前記第１コア層及び前記第２コア層のそれぞれの一方の導体層同士の間を接着する第１絶縁層と、
   前記第１コア層の他方の導体層の側に積層され、前記第１コア層と対向する外側に導体層が形成された第２絶縁層と、
   前記第２コア層の他方の導体層の側に積層され、前記第２コア層と対向する外側に導体層が形成された第３絶縁層と、
   を備えた配線基板であって、
   前記第１絶縁層を挟んで対向する一対の導体層と、前記第２絶縁層を挟んで対向する一対の導体層と、前記第３絶縁層を挟んで対向する一対の導体層は、各々の一方の導体層に電源配線が形成され、かつ各々の他方の導体層にグランド配線が形成されていることを特徴とする配線基板。
3. 各々の前記第１絶縁層を挟んで対向する前記一対の導体層と、前記第２絶縁層を挟んで対向する前記一対の導体層と、前記第３絶縁層を挟んで対向する前記一対の導体層は、それぞれの導体層の積層順に従って前記電源配線と前記グランド配線が交互に形成されていることを特徴とする請求項１又は２に記載の配線基板。
4. それぞれの前記電源配線には、前記導体層ごとに電気的に分離された電源電圧が接続されるとともに、それぞれの前記グランド配線には、前記導体層ごとに電気的に分離されたグランド電位が接続されていることを特徴とする請求項３に記載の配線基板。
5. 前記第１コア層及び前記第２コア層は、前記第１絶縁層、前記第２絶縁層、前記第３絶縁層の厚さの３倍以上の厚さに形成されていることを特徴とする請求項１から４のいずれかに記載の配線基板。
   

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