JP2010027917A - 電気・電子部品内蔵回路基板とその製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 47
- 239000004020 conductor Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 24
- 229910000679 solder Inorganic materials 0.000 claims description 23
- 239000011888 foil Substances 0.000 claims description 21
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 239000011889 copper foil Substances 0.000 claims description 18
- 238000007650 screen-printing Methods 0.000 claims description 5
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 239000007858 starting material Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229920006231 aramid fiber Polymers 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000012744 reinforcing agent Substances 0.000 description 1
- 229920006305 unsaturated polyester Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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Abstract
【課題】従来に比べて全体の厚みが薄い電気・電子部品内蔵回路基板とその製造方法を提供する。
【解決手段】絶縁基材１と、絶縁基材１の両面１ａ，１ｂに形成された導体回路２ａ，３ａと、絶縁基材１の中に埋設され、その端子部４ａが接続端子部６ａと接続して導体回路２ａ，３ａに接続している電気・電子部品４とを備えている電気・電子部品内蔵回路基板Ａ。
【選択図】図１
【解決手段】絶縁基材１と、絶縁基材１の両面１ａ，１ｂに形成された導体回路２ａ，３ａと、絶縁基材１の中に埋設され、その端子部４ａが接続端子部６ａと接続して導体回路２ａ，３ａに接続している電気・電子部品４とを備えている電気・電子部品内蔵回路基板Ａ。
【選択図】図１
Description
本発明は電子部品内蔵回路基板とその製造方法に関し、更に詳しくは、それを用いて製造した多層回路基板を従来に増して薄型にすることができる電気・電子部品内蔵回路基板とその製造方法に関する。
最近、各種の電気・電子機器の小型化、薄型化、軽量化、多機能化が急速に進んでいる。とくに、携帯電話、ノートパソコン、デジタルカメラなどの分野では、多機能化と並んで小型化、薄型化の要求が強い。また、伝送信号の高周波化、高速化が進んでいるのであるが、このことに伴って発生してくる信号ノイズの増大への対応策も強い要求の１つである。
このような全体の動向に対し、これら電気・電子機器に組み込まれる回路基板として、従来は基板表面に実装されていた各種の電気・電子部品を基板の絶縁層である絶縁基材に内蔵した構造の回路基板や、それを複数積層して成る多層回路基板が注目を集めている。
このような部品内蔵の回路基板の場合、配線長が短くなってノイズ低減を実現することができ、また、基板に実装する部品点数が同じであるならば、完成した基板全体としては薄型化・小型化を実現することができるからである。
このような部品内蔵の回路基板の場合、配線長が短くなってノイズ低減を実現することができ、また、基板に実装する部品点数が同じであるならば、完成した基板全体としては薄型化・小型化を実現することができるからである。
従来、このような部品内蔵型の回路基板は、概ね、次のようにして製造されている。
まず、絶縁基材の両面に例えば銅箔が貼着されている両面銅張積層板を出発素材として用意する。次いで、銅箔にフォトリングラフィーとエッチング技術を適用して、当該銅箔を所定パターンの導体回路に加工して、絶縁基材ａの両面にパッド部を含む導体回路ｂが配線されている図１６で示すようなコア基板Ａ0を製造する。
まず、絶縁基材の両面に例えば銅箔が貼着されている両面銅張積層板を出発素材として用意する。次いで、銅箔にフォトリングラフィーとエッチング技術を適用して、当該銅箔を所定パターンの導体回路に加工して、絶縁基材ａの両面にパッド部を含む導体回路ｂが配線されている図１６で示すようなコア基板Ａ0を製造する。
そしてコア基板Ａ0の導体回路ｂの所定箇所に例えばはんだリフロー処理によって所望する電気・電子部品ｃを表面実装し、ついで例えば未硬化樹脂から成る絶縁基材ｄで電気・電子部品ｃを埋設して、図１７で示した部品内蔵の単位回路基板Ａ’にする。
そして、この回路基板Ａ’を用いて多層回路基板を製造する場合には、絶縁基材ｄの上に銅箔を貼着し、更に絶縁基材を硬化したのち、その銅箔を導体回路にして、以後、公知のビルドアップ工法を適用して単位回路基板を順次積層していけばよい（特許文献１を参照）。
特開２００４−３２７６２４号公報
そして、この回路基板Ａ’を用いて多層回路基板を製造する場合には、絶縁基材ｄの上に銅箔を貼着し、更に絶縁基材を硬化したのち、その銅箔を導体回路にして、以後、公知のビルドアップ工法を適用して単位回路基板を順次積層していけばよい（特許文献１を参照）。
上記したような従来構造の部品内蔵の回路基板を製造するに際しては、その最初の工程においてコア基板Ａｏを製造することが必要である。したがって、完成した部品内蔵回路基板の全体の厚みにおいては、部品を内蔵する層ではないコア基板Ａｏの絶縁基材ａの厚み相当分が必ず含まれてくる。そのため、コア基板Ａｏを使用する限り、完成した部品内蔵回路基板の全体の厚みにおいてこの厚み相当分を薄くすることはできない。
また、従来の部品内蔵回路基板の製造時に用いるコア基板の絶縁基材における例えば絶縁樹脂は硬化が完了していて寸法変化を起こしにくい状態にあるが、しかしコア基板の上に配置される絶縁基材の絶縁樹脂は未硬化または半硬化の状態にあり、硬化が完了しているコア基板の絶縁基材と対比して、硬化の過程で大きな寸法変化を起こす状態にある。そのため、完成した部品内蔵回路基板においては、反りの発生頻度が多くなってくる。
本発明は、図１６で示したコア基板Ａｏを使用して製造する従来の部品内蔵回路基板における上記した問題を解決し、従来のようなコア基板Ａｏを使用することなく製造することができ、したがってコア基板Ａｏにおける絶縁基板ａの厚み相当分が薄くなっており、また反りの発生が低減されている新規な構造の電気・電子部品内蔵回路基板とその製造方法の提供を目的とする。
上記した目的を達成するために、本発明においては、絶縁基材と、前記絶縁基材の両面に形成された導体回路と、前記絶縁基材の中に埋設され、その端子部が前記導体回路と接続する接続端子部に接続する電気・電子部品とを備えていることを特徴とする電気・電子部品内蔵回路基板が提供される。
また、本発明においては、支持基材と前記支持基材の上に剥離可能に積層された導電薄層とから成る2層構造の板状体の前記導電薄層の上面に、内蔵すべき電気・電子部品の端子部とのパッド部を含む接続端子部を形成する工程１；
前記接続端子部と前記電気・電子部品の端子部を接続して前記電気・電子部品を前記薄層の上面に実装する工程２；
前記電気・電子部品と前記導電薄層を絶縁基材で埋設し、更に前記絶縁基材の上に導電材料の箔を固定する工程３；
前記板状体の前記支持部材を除去して前記導電薄層の下面を表出させる工程４；ならびに、
前記箔および前記導電薄層に所定パターンの導体回路を形成する工程５；
を備えていることを特徴とする電気・電子部品内蔵回路基板の製造方法が提供される。
また、本発明においては、支持基材と前記支持基材の上に剥離可能に積層された導電薄層とから成る2層構造の板状体の前記導電薄層の上面に、内蔵すべき電気・電子部品の端子部とのパッド部を含む接続端子部を形成する工程１；
前記接続端子部と前記電気・電子部品の端子部を接続して前記電気・電子部品を前記薄層の上面に実装する工程２；
前記電気・電子部品と前記導電薄層を絶縁基材で埋設し、更に前記絶縁基材の上に導電材料の箔を固定する工程３；
前記板状体の前記支持部材を除去して前記導電薄層の下面を表出させる工程４；ならびに、
前記箔および前記導電薄層に所定パターンの導体回路を形成する工程５；
を備えていることを特徴とする電気・電子部品内蔵回路基板の製造方法が提供される。
そして、前記工程１で用いる前記板状体において、前記導電薄層が銅箔であり、支持部材が前記銅箔より肉厚の銅箔であり、また前記工程３で用いる前記箔も銅箔であることが好ましい。
また、前記工程１における前記接続端子部は、前記導電薄層の上面に導電性ペーストを用いる工程１Ａによって形成されるか、または、前記導電薄層の上面にソルダーレジストを用いて、前記接続端子部を形成すべき箇所が開口部になっているソルダーレジスト層を成膜し、ついで、前記開口部にソルダーペーストをスクリーン印刷法で印刷する工程１Ｂによって形成されることが好ましい。
また、前記工程１における前記接続端子部は、前記導電薄層の上面に導電性ペーストを用いる工程１Ａによって形成されるか、または、前記導電薄層の上面にソルダーレジストを用いて、前記接続端子部を形成すべき箇所が開口部になっているソルダーレジスト層を成膜し、ついで、前記開口部にソルダーペーストをスクリーン印刷法で印刷する工程１Ｂによって形成されることが好ましい。
本発明の電気・電子部品内蔵回路基板は、電気・電子部品を内蔵する絶縁基材の上面と下面に当該部品と接続する所定パターンの導体回路が配線されていて、従来のコア基板のように部品を内蔵していない絶縁基材の上面（または下面）に、電気・電子部品を内蔵する絶縁基材が積層されている構造ではないので、従来に比べて、部品を内蔵していない絶縁基材の厚み相当分が薄くなっている。
したがって、本発明の電気・電子部品内蔵回路基板は、搭載する部品点数が同数であれば従来に比べて全体の厚みを薄くすることができ、また全体の厚みが同じであれば、搭載できる部品点数は従来に比べて多くすることができる。
また、内蔵されている電気・電子部品と導体回路との配線長が短いので、伝送信号の高周波化、高速化に対してもノイズ低減を実現することができる。
また、内蔵されている電気・電子部品と導体回路との配線長が短いので、伝送信号の高周波化、高速化に対してもノイズ低減を実現することができる。
本発明の電気・電子部品内蔵回路基板の基本構造を図１と図２に示す。図１の基板Ａは、後述する工程１において、内蔵する部品の端子部と導体回路とを接続するための接続端子部を導電薄層に形成する際に後述する工程１Ａを実施したときに得られる基板であり、図２の基板Ｂは工程１Ｂを実施したときに得られる基板である。
図１の基板Ａは、絶縁層である１枚の絶縁基材１と、その下面１ａと上面１ｂにそれぞれ所定パターンで配線された導体回路２ａ，３ａと、絶縁基材１に内蔵されている電気・電子部品４とで構成され、絶縁基材１の厚み方向には更に導体回路２ａと導体回路３ａの導通をとるためのスルーホール５が形成されている。
図１の基板Ａは、絶縁層である１枚の絶縁基材１と、その下面１ａと上面１ｂにそれぞれ所定パターンで配線された導体回路２ａ，３ａと、絶縁基材１に内蔵されている電気・電子部品４とで構成され、絶縁基材１の厚み方向には更に導体回路２ａと導体回路３ａの導通をとるためのスルーホール５が形成されている。
なお、スルーホール５は、ここに例えばめっき銅や導電性ペーストなどを充填して柱状導体の状態になっていてもよい。
ここで、部品４の例えばランドのような端子部４ａは、後述する工程１Ａで形成される導電性ペーストから成る接続端子部６ａに接続されることにより、導体回路２ａと電気的に接続されている。
ここで、部品４の例えばランドのような端子部４ａは、後述する工程１Ａで形成される導電性ペーストから成る接続端子部６ａに接続されることにより、導体回路２ａと電気的に接続されている。
図２の基板Ｂの場合は、絶縁基材１の下面と導体回路２ａの間に、厚みが接続端子部６ｂの高さと等値のソルダーレジストの層７が介在し、また接続端子部６ｂがソルダーペーストから成ることを除いては、前記した基板Ａの場合と同じ構造になっている。すなわち、この基板Ｂでは、基板Ａにおける１枚の絶縁基材１が絶縁基材１とソルダーレジスト層７の積層体になっている。
これらの基板Ａ，基板Ｂのいずれにおいて、製造に当たっては、図３で示す板状体２を出発素材とする。
板状体２は、導電材料から成る導電薄層２Ａとこの薄層２Ａよりも厚い支持部材２Ｂを例えば剥離可能に貼着して積層した２層構造になっている。導電薄層２Ａは最終的には基板Ａ，基板Ｂの導体回路２ａに加工されるので、導電材料であることを必須条件とするが、支持部材２Ｂの方は、導電薄層２Ａを支持するための支持材であって、必ずしも導電材料である必要はなく、例えば樹脂フィルムなどであってもよい。
板状体２は、導電材料から成る導電薄層２Ａとこの薄層２Ａよりも厚い支持部材２Ｂを例えば剥離可能に貼着して積層した２層構造になっている。導電薄層２Ａは最終的には基板Ａ，基板Ｂの導体回路２ａに加工されるので、導電材料であることを必須条件とするが、支持部材２Ｂの方は、導電薄層２Ａを支持するための支持材であって、必ずしも導電材料である必要はなく、例えば樹脂フィルムなどであってもよい。
このような板状体２としては、導電薄層２Ａが銅箔であり、支持部材２Ｂも銅箔（当て箔と呼ばれる）であるものが例えば古河サーキットフォイル社製のキャリア銅箔などとして市販されている。
工程１。この工程は、板状体２の導電薄層２Ａの上に、基板Ａ，基板Ｂにおいて、内蔵部品４の端子部４ａと導体回路２ａとの間を接続するための接続端子部６ａ，６ｂを形成する工程である。
工程１。この工程は、板状体２の導電薄層２Ａの上に、基板Ａ，基板Ｂにおいて、内蔵部品４の端子部４ａと導体回路２ａとの間を接続するための接続端子部６ａ，６ｂを形成する工程である。
そして工程１としては後述する工程１Ａまたは工程１Ｂを実施することができ、工程１Ａを実施すれば最終的に図１で示した構造の基板Ａが製造され、工程１Ｂを実施すれば最終的に基板Ｂが製造される。
最初に工程１Ａを採用した場合の製造方法について説明する。
工程１Ａにおいては、板状体２の導電薄層２Ａの上面に導電性ペーストを用いたスクリーン印刷を行って、図４で示したように、所定の位置に導電性ペーストから成るパッド部を含む接続端子部６ａを印刷して中間体Ａ1を製造する。
最初に工程１Ａを採用した場合の製造方法について説明する。
工程１Ａにおいては、板状体２の導電薄層２Ａの上面に導電性ペーストを用いたスクリーン印刷を行って、図４で示したように、所定の位置に導電性ペーストから成るパッド部を含む接続端子部６ａを印刷して中間体Ａ1を製造する。
このときに用いる導電性ペーストとしては、例えばＸＨ９６２６−７（商品名、ナミックス社製のはんだ代替用導電性接着剤）などをあげることができる。
ついで、中間体Ａ1は工程２に移送される。
工程２。この工程は、工程１で得られた中間体Ａ1の接続端子部に内蔵すべき電気・電子部品４を実装する工程である。
ついで、中間体Ａ1は工程２に移送される。
工程２。この工程は、工程１で得られた中間体Ａ1の接続端子部に内蔵すべき電気・電子部品４を実装する工程である。
工程１Ａによって製造された中間体Ａ1の場合、図５で示したように、導電薄層２Ａの上面に突設されている接続端子部６ａに電気・電子部品４の端子部４ａを重ね合わせたのち、電気・電子部品４を軽く押圧しながら加熱する。
導電性ペーストから成る接続端子部６ａが端子部４ａと接着し、同時に導電性ペーストが熱硬化することにより、端子部４ａが接続端子部６ａに固着され、ここに接続端子部６ａに電気・電子部品４が実装されている中間体Ａ2が得られる。
導電性ペーストから成る接続端子部６ａが端子部４ａと接着し、同時に導電性ペーストが熱硬化することにより、端子部４ａが接続端子部６ａに固着され、ここに接続端子部６ａに電気・電子部品４が実装されている中間体Ａ2が得られる。
この、中間体Ａ2では、薄層２Ａに突設して形成された接続端子部６ｂに電気・電子部品４が実装されているので、電気・電子部品４と導電薄層２Ａの間に接続端子部６ａの高さとほぼ等しい厚みの微少クリアランスが形成されている。
工程３。この工程は、工程２によって得られた中間体Ａ2に対して実装された電気・電子部品を絶縁基材に埋設し、そしてこの絶縁基材の表面に導電材料の箔を貼着する工程である。
工程３。この工程は、工程２によって得られた中間体Ａ2に対して実装された電気・電子部品を絶縁基材に埋設し、そしてこの絶縁基材の表面に導電材料の箔を貼着する工程である。
絶縁基材としては、例えばガラスクロス、ガラス繊維、アラミド繊維などを補強剤とし、ここ未硬化のエポキシ樹脂、フェノール樹脂、不飽和ポリエステルのような絶縁樹脂を含浸した絶縁シートが好適である。また、含浸した樹脂を半硬化させたプリプレグ材であってもよい。
中間体Ａ2の場合、図６で示したように、電気・電子部品４と導電薄層２Ａの表面を覆って絶縁基材１を配置し、更にその上面全体を被覆して導電材料の箔３を配置し、全体を加熱しながら箔３を押圧する。箔３としては、通常、銅箔が用いられる。
中間体Ａ2の場合、図６で示したように、電気・電子部品４と導電薄層２Ａの表面を覆って絶縁基材１を配置し、更にその上面全体を被覆して導電材料の箔３を配置し、全体を加熱しながら箔３を押圧する。箔３としては、通常、銅箔が用いられる。
絶縁基材１の絶縁樹脂は一旦軟化し、導電薄層２Ａと電気・電子部品４の間の微小クリアランスにも絶縁樹脂が侵入して電気・電子部品４の全体を被覆し、その後熱硬化する。
その結果、電気・電子部品４が絶縁基材４に埋設され、同時に絶縁基材４と箔３が接着している中間体Ａ3が得られる。
工程４。この工程は、工程３で製造された中間体Ａ3から、出発素材である板状体2の支持部材２Ｂを除去する工程である。具体的には支持部材２Ｂを剥離除去する工程である。
その結果、電気・電子部品４が絶縁基材４に埋設され、同時に絶縁基材４と箔３が接着している中間体Ａ3が得られる。
工程４。この工程は、工程３で製造された中間体Ａ3から、出発素材である板状体2の支持部材２Ｂを除去する工程である。具体的には支持部材２Ｂを剥離除去する工程である。
この工程４を行うことにより、図７に示した中間体Ａ4が得られる。
得られた中間体Ａ4は、電気・電子部品４を埋設する絶縁基材１の下面と上面がそれぞれ導電薄層２Ａ、箔３で被覆された構造体になっている。
なお、出発素材の板状体２として、前記した市販品の古河サーキットフォイル社製のキャリア付き銅箔などを用いれば、工程４における支持部材２Ｂの除去は、支持部材２Ｂの剥離操作によって容易に行うことができる。
得られた中間体Ａ4は、電気・電子部品４を埋設する絶縁基材１の下面と上面がそれぞれ導電薄層２Ａ、箔３で被覆された構造体になっている。
なお、出発素材の板状体２として、前記した市販品の古河サーキットフォイル社製のキャリア付き銅箔などを用いれば、工程４における支持部材２Ｂの除去は、支持部材２Ｂの剥離操作によって容易に行うことができる。
工程５。この工程は、中間体Ａ4の導電薄層２Ａと箔３に、常用のフォトリングラフィーとエッチング技術を適用して、導電薄層２Ａを所定パターンの導体回路２ａに加工し、箔３を同じく所定パターンの導体回路３ａに加工する。あわせて、中間体Ａ4の厚み方向にスルーホール５を形成して、図１で示した電気・電子部品内蔵回路基板Ａにする。
次に工程１Ｂを採用した場合の製造方法について説明する。
次に工程１Ｂを採用した場合の製造方法について説明する。
工程１Ｂの場合は、図８で示したように、まず、板状体2の導電薄層２Ａの上面全体に、形成すべき接続端子部の高さと同じ厚みでソルダーレジストを塗布して層７を形成する。
そして、このソルダーレジスト層７を被覆してフォトレジスト層８を形成したのち、ここにフォトリソグラフィーとエッチング技術を適用して、形成すべき接続端子部の位置にソルダーレジスト７にまで至る開口部８ａを形成する（図９）。
そして、このソルダーレジスト層７を被覆してフォトレジスト層８を形成したのち、ここにフォトリソグラフィーとエッチング技術を適用して、形成すべき接続端子部の位置にソルダーレジスト７にまで至る開口部８ａを形成する（図９）。
ついで、エッチャントを用いて開口部８ａの下に位置するソルダーレジスト層７の部分をエッチング除去して、接続端子部を形成すべき箇所に導電薄層２Ａにまで至る凹孔７ａを形成したのち、フォトレジスト層８を除去する。
その結果、ソルダーレジスト層７には、図６で示したように、底部からは導電薄層２Ａの表面が表出している凹孔７ａが形成されている板状体が得られる。
その結果、ソルダーレジスト層７には、図６で示したように、底部からは導電薄層２Ａの表面が表出している凹孔７ａが形成されている板状体が得られる。
ついで、ソルダーレジスト層７にソルダーペーストを用いたスクリーン印刷を行って凹孔７ａにソルダーペーストを充填する。その結果、図１１で示したように、ソルダーレジスト層７の所定箇所には、導電薄層２Ａの表面と接続するソルダーペースト６ｂから成る接続端子部が形成されている中間体Ｂ1が得られる。
得られた中間体Ｂ1は工程２に移送され、そこで導電薄層２Ａに形成されている接続端子部６ｂに電気・電子部品４の端子部４ａを重ね合わせたのち、全体を所定温度のリフロー炉に通し、ついで室温まで冷却する。
得られた中間体Ｂ1は工程２に移送され、そこで導電薄層２Ａに形成されている接続端子部６ｂに電気・電子部品４の端子部４ａを重ね合わせたのち、全体を所定温度のリフロー炉に通し、ついで室温まで冷却する。
ソルダーペーストから成る接続端子部６ｂは、リフロー処理時にいったん溶融して端子部４ａと接合したのち冷却されることにより、端子部４ａが接続端子部６ｂに固着され、ここに接続端子部６ｂに電気・電子部品４が実装されている中間体Ｂ2が得られる（図１２）。
この中間体Ｂ2の場合は、前記した中間体Ａ2の場合と異なり、中間体Ａ2で形成されていた電気・電子部品４と導電薄層２Ａの間の微小クリアランスがソルダーレジスト層７で埋設された構造になっている。
この中間体Ｂ2の場合は、前記した中間体Ａ2の場合と異なり、中間体Ａ2で形成されていた電気・電子部品４と導電薄層２Ａの間の微小クリアランスがソルダーレジスト層７で埋設された構造になっている。
中間体Ｂ2は工程３に移送され、そこで、実装された電気・電子部品が絶縁基材で埋設され、そしてこの絶縁基材の表面に導電材料の箔が貼着される。
その結果、図１３で示した中間体Ｂ３が得られる。
この中間体Ｂ３は工程４に移送され、そこで、板状体２の支持部材２Ｂを剥離除去して、下面と上面がそれぞれ導電薄層２Ａ、箔３で被覆されている中間体Ｂ４を得る（図１４）。
その結果、図１３で示した中間体Ｂ３が得られる。
この中間体Ｂ３は工程４に移送され、そこで、板状体２の支持部材２Ｂを剥離除去して、下面と上面がそれぞれ導電薄層２Ａ、箔３で被覆されている中間体Ｂ４を得る（図１４）。
そして、中間体Ｂ４は工程５に移送され、そこで、導電薄層２Ａと箔３に、常用のフォトリングラフィーとエッチング技術を適用して、導電薄層２Ａを所定パターンの導体回路２ａに加工し、箔３を同じく所定パターンの導体回路３ａに加工する。あわせて、中間体Ｂ4の厚み方向にスルーホール５を形成して、図２で示した電気・電子部品内蔵回路基板Ｂにする。
この部品内蔵回路基板は、例えば、マザーボードに搭載するモジュール基板として使用することができ、またビルドアップ工法で部品内蔵多層回路基板を製造するときのコア基板としても使用することができる。
例えば、図１５は、本発明の部品内蔵回路基板Ｂをコア基板として用い、ビルドアップ工法で製造した部品内蔵３層回路基板の１例を示す断面図である。
例えば、図１５は、本発明の部品内蔵回路基板Ｂをコア基板として用い、ビルドアップ工法で製造した部品内蔵３層回路基板の１例を示す断面図である。
この部品内蔵３層回路基板と、図１６のコア基板Ａ０を用いて製造した従来構造の部品内蔵３層回路基板Ａ’（図１７）とを対比して明らかなように、両社は同じ３層構造であるが、モジュール基板Ｂを用いた方が内蔵されている部品点数が多くなる。逆に言えば、内蔵する部品点数が同じであれば、基板全体の厚みが薄くなる。
本発明の回路基板Ａ，Ｂは以上の工程を経由して製造されるので、１層の絶縁基板と、そこに内蔵されている電気・電子部品と、絶縁基板の上面と下面に配線された導体回路と、その導体回路と電気・電子部品を接続し、かつ絶縁基材に内蔵されている接続端子部とを備えた構造になっていて、全体の表面には導体回路のみが配線されている。
このようなことから、この回路基板は、例えばマザーボードに搭載するモジュール基板として使用することができ、また、ビルドアップ工法で多層回路基板を製造するときのいわゆるコア基板としても使用することができる。
このようなことから、この回路基板は、例えばマザーボードに搭載するモジュール基板として使用することができ、また、ビルドアップ工法で多層回路基板を製造するときのいわゆるコア基板としても使用することができる。
１ 絶縁基材
１ａ 絶縁基材１の上面
１ｂ 絶縁基材１の下面
２ 板状体
２Ａ 導電薄層
２Ｂ 支持部材
２ａ，３ａ 導体回路
３ 導電材料の箔
４ 電気・電子部品
４ａ 電気・電子部品４の端子部
５ スルーホール
６ａ，６ｂ 接続端子部
７ ソルダーレジスト
７ａ 凹孔
８ フォトレジスト層
８ａ 開口部
１ａ 絶縁基材１の上面
１ｂ 絶縁基材１の下面
２ 板状体
２Ａ 導電薄層
２Ｂ 支持部材
２ａ，３ａ 導体回路
３ 導電材料の箔
４ 電気・電子部品
４ａ 電気・電子部品４の端子部
５ スルーホール
６ａ，６ｂ 接続端子部
７ ソルダーレジスト
７ａ 凹孔
８ フォトレジスト層
８ａ 開口部
Claims (6)
- 絶縁基材と、前記絶縁基材の両面に形成された導体回路と、前記絶縁基材の中に埋設され、その端子部が前記導体回路と接続する接続端子部に接続する電気・電子部品とを備えていることを特徴とする電気・電子部品内蔵回路基板。
- 支持基材と前記支持基材の上に剥離可能に積層された導電薄層とから成る2層構造の板状体の前記導電薄層の上面に、内蔵すべき電気・電子部品の端子部とのパッド部を含む接続端子部を形成する工程１；
前記接続端子部と前記電気・電子部品の端子部を接続して前記電気・電子部品を前記薄層の上面に実装する工程２；
前記電気・電子部品と前記導電薄層を絶縁基材で埋設し、更に前記絶縁基材の上に導電材料の箔を固定する工程３；
前記板状体の支持基材を除去して前記導電薄層の下面を表出させる工程４；ならびに、
前記箔および前記導電薄層に所定パターンの導体回路を形成する工程５；
を備えていることを特徴とする電気・電子部品内蔵回路基板の製造方法。 - 前記工程１で用いる前記板状体において、前記導電薄層が銅箔であり、前記支持基材が前記銅箔より肉厚の銅箔である請求項２の電気・電子部品内蔵回路基板の製造方法。
- 前記工程１における前記接続端子部が、前記導電薄層の上面に導電性ペーストまたは導電性フィルム適用するスクリーン印刷法を行う工程１Ａによって形成される請求項２または３の電気・電子部品内蔵回路基板の製造方法。
- 前記工程２における前記導電薄層の上面に、前記接続端子部を形成すべき箇所が開口部になっているソルダーレジスト層を成膜し、ついで、前記開口部にソルダーペーストをスクリーン印刷法で印刷する工程１Ｂによって形成される請求項２または３の電気・電子部品内蔵回路基板の製造方法。
- 前記工程３の前記箔が、銅箔である請求項２〜５のいずれかの電気・電子部品内蔵回路基板の製造方法。
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| JP (1) | JP4874305B2 (ja) |
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| WO2011135670A1 (ja) * | 2010-04-27 | 2011-11-03 | 株式会社メイコー | 部品内蔵基板の製造方法及びこれを用いた部品内蔵基板 |
| WO2012042667A1 (ja) | 2010-10-01 | 2012-04-05 | 株式会社メイコー | 部品内蔵基板の製造方法及びこれを用いた部品内蔵基板 |
| WO2012042668A1 (ja) | 2010-10-01 | 2012-04-05 | 株式会社メイコー | 部品内蔵基板及び部品内蔵基板の製造方法 |
| CN103098565A (zh) * | 2010-09-10 | 2013-05-08 | 名幸电子有限公司 | 元器件内置基板 |
| WO2013065099A1 (ja) | 2011-10-31 | 2013-05-10 | 株式会社メイコー | 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板 |
| WO2013069093A1 (ja) | 2011-11-08 | 2013-05-16 | 株式会社メイコー | 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板 |
| WO2014038083A1 (ja) | 2012-09-10 | 2014-03-13 | 株式会社メイコー | 部品内蔵基板及びその製造方法 |
| WO2014041601A1 (ja) | 2012-09-11 | 2014-03-20 | 株式会社メイコー | 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板 |
| WO2014041602A1 (ja) | 2012-09-11 | 2014-03-20 | 株式会社メイコー | 部品内蔵基板の製造方法及びこれを用いた部品内蔵基板 |
| WO2014041659A1 (ja) * | 2012-09-13 | 2014-03-20 | 株式会社メイコー | 部品内蔵基板の製造方法 |
| WO2014049721A1 (ja) | 2012-09-26 | 2014-04-03 | 株式会社メイコー | 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板 |
| JPWO2013038468A1 (ja) * | 2011-09-12 | 2015-03-23 | 株式会社メイコー | 部品内蔵基板の製造方法及びこれを用いた部品内蔵基板 |
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| JPWO2014118917A1 (ja) * | 2013-01-30 | 2017-01-26 | 株式会社メイコー | 部品内蔵基板の製造方法 |
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| US9756732B2 (en) | 2013-01-18 | 2017-09-05 | Meiko Electronics Co., Ltd. | Device embedded substrate and manufacturing method of device embedded substrate |
| CN104982097A (zh) | 2013-02-12 | 2015-10-14 | 名幸电子有限公司 | 内置有零件的基板及其制造方法 |
| KR20160007546A (ko) | 2013-05-14 | 2016-01-20 | 메이코 일렉트로닉스 컴파니 리미티드 | 부품내장기판의 제조방법 및 부품내장기판 |
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| US9355990B2 (en) | 2012-09-11 | 2016-05-31 | Meiko Electronics Co., Ltd. | Manufacturing method of device embedded substrate and device embedded substrate manufactured by this method |
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| US9596765B2 (en) | 2012-09-11 | 2017-03-14 | Meiko Electronics Co., Ltd. | Manufacturing method for component incorporated substrate and component incorporated substrate manufactured using the method |
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