Nothing Special   »   [go: up one dir, main page]

JP2010014748A - 表示装置および電子機器 - Google Patents

表示装置および電子機器 Download PDF

Info

Publication number
JP2010014748A
JP2010014748A JP2008171824A JP2008171824A JP2010014748A JP 2010014748 A JP2010014748 A JP 2010014748A JP 2008171824 A JP2008171824 A JP 2008171824A JP 2008171824 A JP2008171824 A JP 2008171824A JP 2010014748 A JP2010014748 A JP 2010014748A
Authority
JP
Japan
Prior art keywords
transistor
unit
voltage
wiring
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008171824A
Other languages
English (en)
Inventor
Tadashi Toyomura
直史 豊村
Katsuhide Uchino
勝秀 内野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2008171824A priority Critical patent/JP2010014748A/ja
Publication of JP2010014748A publication Critical patent/JP2010014748A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

【課題】ユニット数を増やさずにスジ状の模様が発生するのを防止することの可能な表示装置および電子機器を提供する。
【解決手段】ドレイン線DSL1〜DSL5が複数の画素行を一つのユニットとして、ユニット(U1〜5)ごとに一つずつ設けられている。ユニットU5に含まれる画素行の数が、ユニットU1〜U5のうちユニットU5以外の各ユニット(ユニットU1〜4)に含まれる画素行の数よりも多くなっている。ユニットU5には、ユニットU5の最初の画素行から最後の画素行に向かうにつれて輝度が変化(低下)しているのを視認できない程度(輝度差がおおむね10%以下)の数だけ画素行が含まれている。ユニットU1〜4には、各ユニットにおいて、最初の画素行の輝度と最後の画素行の輝度との差がおおむね1%以下となるような数だけ画素行が含まれている。
【選択図】図3

Description

本発明は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えた表示装置および電子機器に関する。
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機EL(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。
有機EL素子は、液晶素子などと異なり自発光素子である。そのため、有機EL素子を用いた表示装置(有機EL表示装置)では、光源(バックライト)が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子(一般にはTFT(Thin Film Transistor;薄膜トランジスタ))によって制御するものである。
ところで、一般的に、有機EL素子の電流−電圧(I−V)特性は、時間の経過に従って劣化(経時劣化)する。有機EL素子を電流駆動する画素回路では、有機EL素子のI−V特性が経時変化すると、有機EL素子と、有機EL素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Vgsも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機EL素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。
また、駆動トランジスタの閾値電圧Vthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Vthや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機EL素子の発光輝度がばらつき、画面の一様性(ユニフォーミティ)が損なわれる。
そこで、有機EL素子のI−V特性が経時変化したり、駆動トランジスタの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つようにするために、有機EL素子のI−V特性の変動に対する補償機能および駆動トランジスタの閾値電圧Vthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている(例えば、特許文献1参照)。
図12は、特許文献1に記載の表示装置の概略構成を表したものである。図12に記載の表示装置100は、複数の画素111がマトリクス状に配置された表示部110と、各画素111を駆動する駆動部(水平駆動回路120、書き込み走査回路130および電源走査回路140)とを備えている。
各画素111は、赤色用の画素111R、緑色用の画素111Gおよび青色用の画素111Bからなる。各画素111R,111G,111Bは、図13に示したように、有機EL素子112(有機EL素子112R,112G,112B)およびそれに接続された画素回路113により構成されている。画素回路113は、サンプリング用のトランジスタTWS、保持容量C、駆動用のトランジスタTDrによって構成されたものであり、2Tr1Cの回路構成となっている。書き込み走査回路130から引き出されたゲート線WSLが行方向に延在して形成されており、トランジスタTWSのゲートに接続されている。電源走査回路140から引き出されたドレイン線DSLも行方向に延在して形成されており、トランジスタTDrのドレインに接続されている。また、水平駆動回路120から引き出された信号線DTLは列方向に延在して形成されており、トランジスタTWSのドレインに接続されている。トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Cの一端に接続されており、トランジスタTDrのソースと保持容量Cの他端とが有機EL素子112R,112G,112B(以下、有機EL素子112R等と略する。)のアノードに接続されている。有機EL素子112R等のカソードは、グラウンド線GNDに接続されている。
図14は、図12に記載の表示装置100における各種波形の一例を表したものである。図14には、ゲート線WSLに2種類の電圧(Von、Voff(<Von))が、ドレイン線DSLに2種類の電圧(Vcc、Vini(<Vcc))が、信号線DTLに2種類の電圧(Vsig、Vofs(<Vsig))が印加されている様子が示されている。さらに、図14には、ゲート線WSL、ドレイン線DSLおよび信号線DTLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vおよびソース電圧Vが時々刻々変化している様子が示されている。
(Vth補正準備期間)
まず、Vth補正の準備を行う。具体的には、電源走査回路140がドレイン線DSLの電圧をVccからViniに下げる(T)。すると、ソース電圧VがViniとなり、有機EL素子112等が消光する。次に、水平駆動回路120が信号線DTLの電圧をVsigからVofsに切り替えたのち、ドレイン線DSLの電圧がViniとなっている間に、書き込み走査回路130がゲート線WSLの電圧をVoffからVonに上げる(T)。すると、ゲート電圧VがVofsに下がる。
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路140がドレイン線DSLの電圧をViniからVccに上げる(T)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vが上昇する。その後、水平駆動回路120が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路130がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
(最初のVth補正休止期間)
Vth補正が休止している期間中は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、Vth補正が不十分である場合、すなわち、トランジスタTDrのゲート−ソース間の電位差VgsがトランジスタTDrの閾値電圧Vthよりも大きい場合には、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vが上昇し、保持容量Cを介したカップリングによりゲート電圧Vも上昇する。
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路130がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。その結果、保持容量CがVthに充電され、電位差VgsがVthとなる。その後、水平駆動回路120が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路130がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、トランジスタTDrの閾値電圧Vthが画素回路122ごとにばらついた場合であっても、有機EL素子112等の発光輝度がばらつくのをなくすることができる。
(2回目のVth補正休止期間)
その後、Vth補正の休止期間中に、水平駆動回路120が信号線DTLの電圧をVofsからVsigに切り替える。
(書き込み・μ補正期間)
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路130がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧がVsigとなる。このとき、有機EL素子112R等のアノードの電圧はこの段階ではまだ有機EL素子112R等の閾値電圧Velよりも小さく、有機EL素子112R等はカットオフしている。そのため、電流Idsは有機EL素子112R等の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VがΔVだけ上昇し、やがて電位差VgsがVsig+Vth−ΔVとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタTDrの移動度μが大きい程、ΔVも大きくなるので、電位差Vgsを発光前にΔVだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
(発光)
最後に、書き込み走査回路130がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vが上昇する。その結果、有機EL素子112R等が所望の輝度で発光する。
ところで、水平駆動回路120、書き込み走査回路130および電源走査回路140はいずれも基本的にシフトレジスタ(図示せず)で構成されており、画素111の各列または各行に対応して、1段ごとに信号出力部(図示せず)を備えている。そのため、画素111の列および行の数が増えると、それに従って信号線DTL、ドレイン線DSLおよびゲート線WSLの本数が増え、シフトレジスタの出力段数もその分増加するので、表示部110の周辺の回路規模の大型化を招いていた。
そこで、シフトレジスタの出力段を共用し、表示部110の周辺の回路規模の大型化を低減する方策が従来から行われている。例えば特許文献2では、信号線DTLを複数の画素111で共用化する方式が提案されている。この様にすれば、信号線DTLを駆動する水平駆動回路120内のシフトレジスタの出力段を複数の画素列で共用化でき、その分回路規模の縮小化、回路面積の縮小化、回路コストの低減化が可能になる。
特開2008−083272号公報 特開2006‐251322
特許文献2には、水平駆動回路120内のシフトレジスタの出力段を複数の画素列で共用化することが記載されていたが、書き込み走査回路130や電源走査回路140においてもシフトレジスタの出力段の共用化を図ることは表示装置のコストパフォーマンスを高める上で重要である。特に、電源走査回路140については、電流供給能力の安定化のため、信号出力部のサイズを大きくとる必要があるので、電源走査回路140内のシフトレジスタの出力段を複数の画素行で共用化し、信号出力部の数を少なくすることにより、表示装置の低コスト化および小型化を効果的に実現することができる。
図15は、電源走査回路140内の信号出力部が複数の画素行で共用化された表示装置200の概略構成を表したものである。図16に記載の表示装置200では、電源走査回路140内の個々の信号出力部にドレイン線DSL(DSL1,DSL2,……)が一つずつ接続されており、個々のドレイン線DSL(DSL1,DSL2,……)に複数の画素行(図15では3行)に属する画素111が接続されている。一方、水平駆動回路120内の個々の信号出力部に信号線DTL(DTL1,DTL2,……)が一つずつ接続されており、個々の信号線(DTL1,DTL2,……)に各行の画素111が一つずつ接続されている。また、書き込み走査回路130内の個々の信号出力部にゲート線WSL(WSL1,WSL2,……)が一つずつ接続されており、個々のゲート線WSL(WSL1,WSL2,……)に各列の画素111が一つずつ接続されている。
図16は、図15に記載の表示装置200における各種波形の一例を表したものである。図16には、ドレイン線DSLに2種類の電圧(Vcc、Vss(<Vcc))が、ゲート線WSL1〜WSL6に2種類の電圧(Von、Voff(<Von))が印加されている様子が示されている。図17からわかるように、表示装置200では、複数の画素行(図16では3行)を一つのユニットとして、ドレイン線DSL(DSL1,DSL2,……)から各画素111にユニットごとに共通のタイミングでVccとVssが印加される。
図17は、表示装置200の一の画素111に印加される電圧波形の一例を表したものである。具体的には、ドレイン線DSLに2種類の電圧(Vcc、Vss)が、信号線DTLに3種類の電圧(Vsig、Vers(<Vel)、Vofs(<Vers))が、ゲート線WSLに2種類の電圧(Von、Voff)が印加されている様子が示されている。さらに、図17には、ドレイン線DSL、信号線DTLおよびゲート線WSLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vおよびソース電圧Vが時々刻々変化している様子が示されている。なお、上記したVelは、有機EL素子112R等の閾値電圧である。
図17に記載の波形は、図15に記載の波形とは若干異なっているので、以下に、図17に記載の波形について詳しく説明する。
(消光期間)
まず、有機EL素子112R等の消光を行う。具体的には、ドレイン線DSLの電圧がVccとなっており、かつ信号線DTLの電圧がVersとなっている時に、書き込み走査回路130がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲート電圧Vが下がり始め、保持容量Cを介したカップリングによりトランジスタTDrのソース電圧Vも下がり始める。その後、ゲート電圧VがVersとなり、ソース電圧VがVel+Vca(Vcaは有機EL素子112R等のカソード電圧)となり、有機EL素子112R等が消光したときに書き込み走査回路130がゲート線WSLの電圧をVonからVoffに下げ、トランジスタTDrのゲートをフローティングにする(T)。
(Vth補正準備期間)
次に、Vth補正の準備を行う。具体的には、ゲート線WSLの電圧がVoffとなっている時に、電源走査回路140がドレイン線DSLの電圧をVccからVssに下げる(T)。すると、トランジスタTDrのドレイン線DSL側がソースとなってトランジスタTDrのドレイン−ソース間に電流Idsが流れ、ゲート電圧VがVss+Vthとなったところで、電流Idsが止まる。このとき、ソース電圧VがVel+Vca−(Vers−(Vss+Vth)となっており、電位差VgsがVthよりも小さくなっている。
続いて、電源走査回路140がドレイン線DSLの電圧をVssからVccに上げる(T)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ゲート電圧Vおよびソース電圧Vが、トランジスタTDrのゲート−ドレイン間の寄生容量と、保持容量Cとの容量結合によって上昇する。このとき、電位差Vgsは依然としてVthよりも小さくなっている。
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、ドレイン線DSLの電圧がVccとなっており、かつ信号線DTLの電圧がVofsとなっている時に、書き込み走査回路130がゲート線WSLの電圧をVoffからVonに上げる(T)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ゲート電圧Vおよびソース電圧Vが、トランジスタTDrのゲート−ドレイン間の寄生容量と、保持容量Cとの容量結合によって上昇する。ここで、保持容量Cが有機EL素子112R等の素子容量よりも極めて小さく、ソース電圧Vの上昇量がゲート電圧Vの上昇量よりも十分に小さいので、電位差Vgsが大きくなる。そして、電位差VgsがVthよりも大きくなった段階で、書き込み走査回路130がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
(最初のVth補正休止期間)
Vth補正が休止している期間中は、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先のVth補正を行った行(画素)において、ソース電圧VがVofs−Vthよりも低いので、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vが上昇し、保持容量Cを介したカップリングによりゲート電圧Vも上昇する。
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路130がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。その後、水平駆動回路120が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路130がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
なお、このVth補正期間において、保持容量CがVthに充電され、電位差VgsがVthとなった場合には、Vth補正を終了するが、電位差VgsがVthにまで到達しなかった場合には、電位差VgsがVthに到達するまで、Vth補正と、Vth補正休止とを繰り返し実行する。
(書き込み・μ補正期間)
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路130がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧がVsigとなる。このとき、有機EL素子112R等のアノードの電圧はこの段階ではまだ有機EL素子112R等の閾値電圧Velよりも小さく、有機EL素子112R等はカットオフしている。そのため、電流Idsは有機EL素子112R等の素子容量に流れ、素子容量が充電されるので、ソース電圧VがΔVだけ上昇し、やがて電位差VgsがVsig+Vth−ΔVとなる。このようにして、書き込みと同時にμ補正が行われる。
(発光)
最後に、書き込み走査回路130がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vが上昇する。その結果、有機EL素子112R等が所望の輝度で発光する。
ところで、図15に示したように、表示装置200では、電源走査回路140内のシフトレジスタの出力段が複数の画素行で共用化されているので、図16、図17に示したように、同一ユニット内において、ドレイン線DSLの電圧がVssからVccに上がった時(T)からVth補正を開始する時(T)までの時間(待ち時間)がラインによって異なっている。例えば、同一ユニット内に30ライン含まれている場合に、1ライン目の待ち時間と30ライン目の待ち時間との差が29Hとなる。この待ち時間の間、図18に示したように、トランジスタTDrリーク電流IDrと、有機EL素子12R等のリーク電流IELとが生じているので、トランジスタTDrのソース電圧Vは、待ち時間が長ければ長いほど、上昇してしまう。その結果、一のユニット内において、最後のラインの画素11のVgsは最初のラインの画素11のVgsよりも小さくなるので、一のユニットに含まれるライン数が多すぎると、最後のラインの輝度は最初のラインの輝度よりも暗くなってしまい、隣接するユニット間にスジ状の模様が発生してしまう。
上記したようなスジ状の模様が発生する場合には、一のユニットに含まれるライン数を減らすことが考えられる。しかし、そのようにした場合には、ユニット数が増え、共用化による効果が減殺されてしまう。
本発明はかかる問題点に鑑みてなされたものであり、その目的は、ユニット数を増やさずにスジ状の模様が発生するのを防止することの可能な表示装置および電子機器に関する。
本発明の表示装置は、発光素子および画素回路を含んで構成された複数の画素が行方向および列方向に2次元配置された表示部と、映像信号に基づいて画素回路を駆動する駆動部とを備えたものである。画素回路には、第1トランジスタと、第2トランジスタと、保持容量とが設けられている。駆動部には、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とが設けられている。第2配線は、複数の画素行を一つのユニットとして、ユニットごとに一つずつ設けられいる。第1トランジスタのゲートが第1配線に接続されている。第1トランジスタのドレインまたはソースが第3配線に接続されている。第1トランジスタのドレインおよびソースのうち第3配線に未接続の方が第2トランジスタのゲートおよび保持容量の一端に接続されている。ユニット内の各画素に含まれる第2トランジスタのドレインまたはソースが共通の第2配線に接続されている。第2トランジスタのドレインおよびソースのうち第2配線に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第4配線に接続されている。複数のユニットのうち第2配線の最終ユニットに含まれる画素行の数が、複数のユニットのうち最終ユニット以外の各ユニットに含まれる画素行の数よりも多くなっている。
本発明の電子機器は、上記表示装置を備えたものである。
本発明の表示装置および電子機器では、複数のユニットのうち第2配線の最終ユニットに含まれる画素行の数が、複数のユニットのうち最終ユニット以外の各ユニットに含まれる画素行の数よりも多くなっている。ここで、上記最終ユニットは表示画面の端部に対応しているので、最終ユニットに含まれる画素行が多く、最終ユニットにおける最後の画素行の輝度が最初の画素行の輝度よりも暗くなっていたとしても、その暗い画素行が他のユニットの明るい画素行(最初の画素行)に隣接することはない。そのため、最終ユニットの最初の画素行から最後の画素行に向かうにつれて輝度が変化(低下)しているのを視認できない程度にまで、最終ユニットに含まれる画素行の数を増やすことができる。一方、複数のユニットのうち最終ユニット以外のユニットでは、各ユニットにおける最後の画素行が他のユニットの最初の画素行に接する。しかし、最終ユニットに多くの画素行を含ませることができるので、複数のユニットのうち最終ユニット以外の各ユニットに含まれる画素行の数を、最終行を含む各ユニットの画素行の数を等しくした場合と比べて少なくすることができる。これにより、複数のユニットのうち最終ユニット以外のユニットでは、最初の画素行の輝度と、最後の画素行の輝度との輝度差を、各ユニットの画素行の数を等しくした場合と比べて小さくすることができる。
本発明の表示装置および電子機器によれば、複数のユニットのうち第2配線の最終ユニットに含まれる画素行の数を、複数のユニットのうち最終ユニット以外の各ユニットに含まれる画素行の数よりも多くしたので、最終ユニットの最初の画素行から最後の画素行に向かうにつれて輝度が変化(低下)しているのを視認できない程度にまで、最終ユニットに含まれる画素行の数を増やしつつ、複数のユニットのうち最終ユニット以外のユニットにおいて、最初の画素行の輝度と、最後の画素行の輝度との輝度差を、各ユニットの画素行の数を等しくした場合と比べて小さくすることができる。これにより、ユニット数を増やさずにスジ状の模様が発生するのを防止することができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図1は、本発明の一実施の形態に係る表示装置1の全体構成の一例を表したものである。この表示装置1は、例えば、ガラス,シリコン(Si)ウェハあるいは樹脂などよりなる基板(図示せず)上に、表示部10と、表示部10の周辺に形成された周辺回路部20(駆動部)とを備えている。
表示部10は、複数の画素11を表示部10の全面に渡って行方向および列方向に2次元配置したものであり、外部から入力された映像信号20aに基づく画像をアクティブマトリクス駆動により表示するものである。各画素11は、赤色用の画素11Rと、緑色用の画素11Gと、青色用の画素11Bとを含んでいる。
図2は、画素11R,11G,11Bの内部構成の一例を表したものである。画素11R,11G,11B内には、図2に示したように、有機EL素子12R,12G,12B(発光素子)と、画素回路13とが設けられている。
有機EL素子12R,12G,12B(以下、有機EL素子12R等と称する。)は、例えば、図示しないが、陽極(アノード)、有機層および陰極(カソード)が順に積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。
画素回路13は、サンプリング用のトランジスタTWS(第1トランジスタ)、保持容量C、駆動用のトランジスタTDr(第2トランジスタ)によって構成されたものであり、2Tr1Cの回路構成となっている。トランジスタTWS,TDrは、例えば、nチャネルMOS型の薄膜トランジスタ(TFT(Thin Film Transistor))により形成されている。
周辺回路部20は、タイミング制御回路21(制御部)と、水平駆動回路22(第3駆動部)と、書き込み走査回路23(第1駆動部)と、電源走査回路24(第2駆動部)とを有している。タイミング制御回路21は、表示信号生成回路21Aと、表示信号保持制御回路21Bとを含んでいる。また、周辺回路部20には、ゲート線WSL(第1配線)と、ドレイン線DSL(第2配線)と、信号線DTL(第3配線)と、グラウンド線GND(第4配線)とが設けられている。なお、グラウンド線GNDは、グラウンドに接続され、グラウンド電圧(参照電圧)に設定される。
ドレイン線DSLは、図1、図3に示したように、複数の画素行を一つのユニットUとして、ユニットUごとに一つずつ設けられている。なお、図3には、ユニットUが5つ設けられている場合が例示されているが、ユニット数はそれに限られるものではない。また、図3では、5つのユニットUに対して、電源走査回路24の走査方向に向かうにつれて、1つずつ増えるサフィックスを付与している。従って、ユニットU1は走査方向の初回ユニットに相当し、ユニットU5は走査方向の最終ユニットに相当する。
ここで、ユニットU1〜U5のうちユニットU5だけ、ユニットに含まれる画素行の数が異なっており、ユニットU5に含まれる画素行の数が、ユニットU1〜U5のうちユニットU5以外の各ユニット(ユニットU1〜4)に含まれる画素行の数よりも多くなっている。ユニットU5には、ユニットU5の最初の画素行から最後の画素行に向かうにつれて輝度が変化(低下)しているのを視認できない程度(輝度差がおおむね10%以下)の数だけ画素行が含まれている。一方、ユニットU1〜4には、各ユニットにおいて、最初の画素行の輝度と最後の画素行の輝度との差がおおむね1%以下となるような数だけ画素行が含まれている。
表示信号生成回路21Aは、外部から入力された映像信号20aに基づいて、例えば1画面ごと(1フィールドの表示ごと)に表示部10に表示するための表示信号21aを生成するものである。
表示信号保持制御回路21Bは、表示信号生成回路21Aから出力された表示信号21aを1画面ごと(1フィールドの表示ごと)に、例えばSRAM(Static Random Access Memory)などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路21Bはまた、各画素11を駆動する水平駆動回路22、書き込み走査回路23および電源走査回路24が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路21Bは、書き込み走査回路23に対しては制御信号21bを、電源走査回路24に対しては制御信号21cを、水平駆動回路22に対しては制御信号21dをそれぞれ出力するようになっている。
水平駆動回路22は、例えばシフトレジスタ(図示せず)によって構成されており、画素11の各列に対応して、1段ごとに信号出力部(図示せず)を備えている。この水平駆動回路22は、表示信号保持制御回路21Bから出力された制御信号21dに応じて、3種類の電圧(Vers(第6電圧)、Vofs(第5電圧)、Vsig(第6電圧)を出力可能となっている。具体的には、水平駆動回路22は、表示部10の各画素11に接続された信号線DTLを介して、書き込み走査回路23により選択された画素11へ3種類の電圧(Vers、Vofs、Vsig)を供給するようになっている。
ここで、電圧Vers,Vofsは、有機EL素子12R等の閾値電圧Velよりも低い電圧値となっており、かつ電圧Vofsは電圧Versよりも低い電圧値となっている。また、電圧Vsigは、映像信号20aに対応する電圧値であって、かつ電圧Versよりも高い電圧値となっている。
書き込み走査回路23は、例えばシフトレジスタ(図示せず)によって構成されており、画素11の各行に対応して、1段ごとに信号出力部(図示せず)を備えている。この書き込み走査回路23は、表示信号保持制御回路21Bから出力された制御信号21bに応じて、2種類の電圧(Von(第2電圧)、Voff(第1電圧))を出力可能となっている。具体的には、書き込み走査回路23は、表示部10の各画素11に接続されたゲート線WSLを介して、駆動対象の画素11へ2種類の電圧(Von、Voff)を供給し、サンプリング用のトランジスタTWSを制御するようになっている。
ここで、電圧Vonは、トランジスタTWSのオン電圧以上の値となっている。Vonは、後述の消光時やVth補正時に、書き込み走査回路23から出力される電圧値である。Voffは、トランジスタTWSのオン電圧よりも低い値となっており、かつ、Vonよりも低い値となっている。Voffは、後述の「消光期間」、「Vth補正準備期間」、「Vth補正休止期間」および「発光期間」に書き込み走査回路23から出力される電圧値である。
電源走査回路24は、例えばシフトレジスタ(図示せず)によって構成されており、各ユニット(U1〜U5)に対応して、各ユニット(U1〜U5)に含まれる行数と等しい数の段ごとに信号出力部(図示せず)を備えている。つまり、本実施の形態では、電源走査回路24内のシフトレジスタの出力段がユニット(U1〜U5)ごとに共用化されており、ユニットスキャン方式が採られている。そのため、各画素列に対応して1段ごとに信号出力部を設けた場合と比べて、電源走査回路24内の信号出力部の数が少ない。
この電源走査回路24は、表示信号保持制御回路21Bから出力された制御信号21cに応じて、2種類の電圧(Vss(第3電圧)、Vcc(第4電圧))を出力可能となっている。具体的には、電源走査回路24は、表示部10の各画素11に接続されたドレイン線DSLを介して、駆動対象の画素11へ2種類の電圧(Vini、Vss)を供給し、有機EL素子12R等の発光および消光を制御するようになっている。
ここで、Vssは、有機EL素子12R等の閾値電圧Velと、有機EL素子12R等のカソードの電圧Vcaとを足し合わせた電圧(Vel+Vca)よりも低い電圧値である。また、Vccは、電圧(Vel+Vca)以上の電圧値である。
次に、図1、図2を参照して、各構成要素の接続関係について説明する。水平駆動回路22内の個々の信号出力部に、列方向に延在して形成された信号線DTL(DTL1,DTL2,……)が一つずつ接続されており、個々の信号線(DTL1,DTL2,……)に、各行の画素11に含まれるトランジスタTWSのドレインが一つずつ接続されている。また、書き込み走査回路23内の個々の信号出力部に、行方向に延在して形成されたゲート線WSL(WSL1,WSL2,……)が一つずつ接続されており、個々のゲート線WSL(WSL1,WSL2,……)に、各列の画素11に含まれるトランジスタTWSのゲートが一つずつ接続されている。また、電源走査回路24内の個々の信号出力部に、行方向に延在して形成されたドレイン線DSL(DSL1,DSL2,……)が一つずつ接続されており、個々のドレイン線DSL(DSL1,DSL2,……)に、ユニット(U1〜U5)内の各画素11に含まれるトランジスタTDrのドレインが接続されている。さらに、各画素11R,11G,11Bにおいて、トランジスタTWSのソースは駆動用のトランジスタTDrのゲートと、保持容量Cの一端に接続されており、トランジスタTDrのソースと保持容量Cの他端とが有機EL素子12R等のアノードに接続されている。また、有機EL素子12R等のカソードは、グラウンド線GNDに接続されている。
次に、本実施の形態の表示装置1の動作(消光から発光までの動作)について説明する。本実施の形態では、有機EL素子12R等のI−V特性が経時変化したり、トランジスタTDrの閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子12R等の発光輝度を一定に保つようにするために、有機EL素子12R等のI−V特性の変動に対する補償動作およびトランジスタTDrの閾値電圧Vthや移動度μの変動に対する補正動作を組み込んでいる。
図4は、表示装置1における各種波形の一例を表したものである。図4には、ドレイン線DSLに2種類の電圧(Vcc、Vss(<Vcc))が、ゲート線WSL1〜WSL6に2種類の電圧(Von、Voff(<Von))が印加されている様子が示されている。図1、図4からわかるように、表示装置1では、ドレイン線DSL(DSL1,DSL2,……)から各画素11にユニット(U1〜U5)ごとに共通のタイミングでVccとVssが印加される。
図5は、表示装置1の一の画素11に印加される電圧波形の一例を表したものである。具体的には、ドレイン線DSLに2種類の電圧(Vcc、Vss)が、信号線DTLに3種類の電圧(Vsig、Vers(<Vel)、Vofs(<Vers))が、ゲート線WSLに2種類の電圧(Von、Voff)が印加されている様子が示されている。さらに、図4には、ドレイン線DSL、信号線DTLおよびゲート線WSLへの電圧印加に応じて、トランジスタTDrのゲート電圧Vおよびソース電圧Vが時々刻々変化している様子が示されている。なお、上記したVelは、有機EL素子12R等の閾値電圧である。
(消光期間)
まず、有機EL素子12R等の消光を行う。具体的には、ドレイン線DSLの電圧がVccとなっており、かつ信号線DTLの電圧がVersとなっている時に、書き込み走査回路23がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲート電圧Vが下がり始め、保持容量Cを介したカップリングによりトランジスタTDrのソース電圧Vも下がり始める。その後、ゲート電圧VがVersとなり、ソース電圧VがVel+Vca(Vcaは有機EL素子12R等のカソード電圧)となり、有機EL素子12R等が消光したときに書き込み走査回路23がゲート線WSLの電圧をVonからVoffに下げ、トランジスタTDrのゲートをフローティングにする(T)。
(Vth補正準備期間)
次に、Vth補正の準備を行う。具体的には、ゲート線WSLの電圧がVoffとなっている時に、電源走査回路24がドレイン線DSLの電圧をVccからVssに下げる(T)。すると、トランジスタTDrのドレイン線DSL側がソースとなってトランジスタTDrのドレイン−ソース間に電流Idsが流れ、ゲート電圧VがVss+Vthとなったところで、電流Idsが止まる。このとき、ソース電圧VがVel+Vca−(Vers−(Vss+Vth)となっており、電位差VgsがVthよりも小さくなっている。
続いて、電源走査回路24がドレイン線DSLの電圧をVssからVccに上げる(T)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ゲート電圧Vおよびソース電圧Vが、トランジスタTDrのゲート−ドレイン間の寄生容量と、保持容量Cとの容量結合によって上昇する。このとき、電位差Vgsは依然としてVthよりも小さくなっている。
(最初のVth補正期間)
次に、Vthの補正を行う。具体的には、ドレイン線DSLの電圧がVccとなっており、かつ信号線DTLの電圧がVofsとなっている時に、書き込み走査回路23がゲート線WSLの電圧をVoffからVonに上げる(T)。すると、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ゲート電圧Vおよびソース電圧Vが、トランジスタTDrのゲート−ドレイン間の寄生容量と、保持容量Cとの容量結合によって上昇する。ここで、保持容量Cが有機EL素子12R等の素子容量よりも極めて小さく、ソース電圧Vの上昇量がゲート電圧Vの上昇量よりも十分に小さいので、電位差Vgsが大きくなる。そして、電位差VgsがVthよりも大きくなった段階で、書き込み走査回路23がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなり、Vthの補正が一旦停止する。
(最初のVth補正休止期間)
Vth補正が休止している期間中は、例えば、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先のVth補正を行った行(画素)において、ソース電圧VがVofs−Vthよりも低いので、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vが上昇し、保持容量Cを介したカップリングによりゲート電圧Vも上昇する。
(2回目のVth補正期間)
Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書き込み走査回路23がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。このとき、ソース電圧VがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、トランジスタTDrがカットオフするまで(電位差VgsがVthになるまで)、トランジスタTDrのドレイン−ソース間に電流Idsが流れる。その後、水平駆動回路22が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路23がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
なお、このVth補正期間において、保持容量CがVthに充電され、電位差VgsがVthとなった場合には、Vth補正を終了するが、電位差VgsがVthにまで到達しなかった場合には、電位差VgsがVthに到達するまで、Vth補正と、Vth補正休止とを繰り返し実行する。
(書き込み・μ補正期間)
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路23がゲート線WSLの電圧をVoffからVonに上げ(T)、トランジスタTDrのゲートを信号線DTLに接続する。すると、トランジスタTDrのゲートの電圧がVsigとなる。このとき、有機EL素子12R等のアノードの電圧はこの段階ではまだ有機EL素子12R等の閾値電圧Velよりも小さく、有機EL素子12R等はカットオフしている。そのため、電流Idsは有機EL素子12R等の素子容量に流れ、素子容量が充電されるので、ソース電圧VがΔVだけ上昇し、やがて電位差VgsがVsig+Vth−ΔVとなる。このようにして、書き込みと同時にμ補正が行われる。
(発光)
最後に、書き込み走査回路23がゲート線WSLの電圧をVonからVoffに下げる(T)。すると、トランジスタTDrのゲートがフローティングとなり、トランジスタTDrのドレイン−ソース間に電流Idsが流れ、ソース電圧Vが上昇する。その結果、有機EL素子12R等が所望の輝度で発光する。
本実施の形態の表示装置1では、上記のようにして、各画素11において画素回路13がオンオフ制御され、各画素11の有機EL素子12R等に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部10において画像が表示される。
ところで、本実施の形態では、ユニットU1〜U5のうち電源走査回路24の走査方向の最終ユニット(U5)に含まれる画素行の数が、ユニットU1〜U5のうち最終ユニット(U5)以外の各ユニット(U1〜4)に含まれる画素行の数よりも多くなっている。ここで、最終ユニット(U5)は表示画面の端部に対応しているので、最終ユニット(U5)に含まれる画素行が多く、最終ユニット(U5)における最後の画素行の輝度が最初の画素行の輝度よりも暗くなっていたとしても、その暗い画素行が他のユニット(U1〜4)の明るい画素行(最初の画素行)に隣接することはない。そのため、最終ユニット(U5)の最初の画素行から最後の画素行に向かうにつれて輝度が変化(低下)しているのを視認できない程度にまで、最終ユニットに含まれる画素行の数を増やしたとしても、それによってスジ状の模様が発生することはない。
一方、ユニットU1〜U5のうち最終ユニット(U5)以外のユニット(U1〜4)では、各ユニット(U1〜4)における最後の画素行が他のユニット(U2〜5)の最初の画素行に接する。しかし、上述したように最終ユニット(U5)に多くの画素行を含ませることができるので、ユニットU1〜U5のうち最終ユニット(U5)以外の各ユニット(U1〜4)に含まれる画素行の数を、最終行を含む各ユニットの画素行の数を等しくした場合と比べて少なくすることができる。これにより、ユニットU1〜U5のうち最終ユニット(U5)以外のユニット(U1〜4)では、最初の画素行の輝度と、最後の画素行の輝度との輝度差を、各ユニット(U1〜5)の画素行の数を等しくした場合と比べて小さくすることができる。
従って、最終ユニット(U5)の最初の画素行から最後の画素行に向かうにつれて輝度が変化(低下)しているのを視認できない程度にまで、最終ユニット(U5)に含まれる画素行の数を増やしつつ、ユニットU1〜U5のうち最終ユニット(U5)以外のユニット(U1〜4)において、最初の画素行の輝度と、最後の画素行の輝度との輝度差を、各ユニット(U1〜5)の画素行の数を等しくした場合と比べて小さくすることができる。これにより、ユニット数を増やさずにスジ状の模様が発生するのを防止することができる。
(モジュールおよび適用例)
以下、上記実施の形態で説明した表示装置1の適用例について説明する。上記実施の形態の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
(モジュール)
上記実施の形態の表示装置1は、例えば、図6に示したようなモジュールとして、後述する適用例1〜5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板2の一辺に、表示部10を封止する部材(図示せず)から露出した領域210を設け、この露出した領域210に、タイミング制御回路21、水平駆動回路22、書き込み走査回路23および電源走査回路24の配線を延長して外部接続端子(図示せず)を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。
(適用例1)
図7は、上記実施の形態の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上記実施の形態に係る表示装置1により構成されている。
(適用例2)
図8は、上記実施の形態の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上記実施の形態に係る表示装置1により構成されている。
(適用例3)
図9は、上記実施の形態の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、その表示部530は、上記実施の形態に係る表示装置1により構成されている。
(適用例4)
図10は、上記実施の形態の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上記実施の形態に係る表示装置1により構成されている。
(適用例5)
図11は、上記実施の形態の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態に係る表示装置1により構成されている。
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
例えば、上記実施の形態等では、表示装置1がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路13の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路13に追加してもよい。その場合、画素回路13の変更に応じて、上述した水平駆動回路22、書き込み走査回路23、電源走査回路24のほかに、必要な駆動回路を追加してもよい。
また、上記実施の形態等では、水平駆動回路22、書き込み走査回路23および電源走査回路24の駆動を信号保持制御回路21Bが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路22、書き込み走査回路23および電源走査回路24の制御は、ハードウェア(回路)で行われていてもよいし、ソフトウェア(プログラム)で行われていてもよい。
本発明の一実施の形態に係る表示装置の一例を表す構成図である。 図1の画素の内部構成の一例を表す構成図である。 図1の表示装置のユニットスキャンについて説明するための概念図である。 図1の表示装置の動作の一例について説明するための波形図である。 一の画素における動作の一例について説明するための波形図である。 上記各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。 上記実施の形態の表示装置の適用例1の外観を表す斜視図である。 (A)は適用例2の表側から見た外観を表す斜視図であり、(B)は裏側から見た外観を表す斜視図である。 適用例3の外観を表す斜視図である。 適用例4の外観を表す斜視図である。 (A)は適用例5の開いた状態の正面図、(B)はその側面図、(C)は閉じた状態の正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。 従来の表示装置の一例を表す構成図である。 図12の画素の内部構成の一例を表す構成図である。 図12の表示装置の動作の一例について説明するための波形図である。 従来の表示装置の他の例を表す構成図である。 図15の表示装置の動作の一例について説明するための波形図である。 一の画素における動作の一例について説明するための波形図である。 Vth補正準備期間におけるリーク電流について説明するための回路図である。
符号の説明
1…表示装置、10…表示部、11,11R,11G,11B…画素、12R,12G,12B…有機EL素子、13…画素回路、20…周辺回路部、21…タイミング制御回路、21A…表示信号生成回路、21B…表示信号保持制御回路、22…水平駆動回路、23…書き込み走査回路、24…電源走査回路、C…保持容量、DSL(DSL1,DSL2,……)…ドレイン線、DTL(DTL1,DTL2,……)…信号線、Ids…電流、TDr,TWS…トランジスタ、U1〜U5…ユニット、V…ゲート電圧、Vgs…電位差、V…ソース電圧、Vth…閾値電圧、WSL(WSL1,WSL2,……)…ゲート線。

Claims (3)

  1. 発光素子および画素回路を含んで構成された複数の画素が行方向および列方向に2次元配置された表示部と、
    映像信号に基づいて前記画素回路を駆動する駆動部と
    を備え、
    前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
    前記駆動部は、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
    前記第2配線は、複数の画素行を一つのユニットとして、前記ユニットごとに一つずつ設けられ、
    前記第1トランジスタのゲートが前記第1配線に接続され、
    前記第1トランジスタのドレインまたはソースが前記第3配線に接続され、
    前記第1トランジスタのドレインおよびソースのうち前記第3配線に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
    前記ユニット内の各画素に含まれる第2トランジスタのドレインまたはソースが共通の第2配線に接続され、
    前記第2トランジスタのドレインおよびソースのうち前記第2配線に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
    前記発光素子のカソードが前記第4配線に接続され、
    前記複数のユニットのうち前記第2配線の最終ユニットに含まれる画素行の数が、前記複数のユニットのうち前記最終ユニット以外の各ユニットに含まれる画素行の数よりも多くなっている表示装置。
  2. 前記駆動部は、さらに、第1駆動部と、第2駆動部と、第3駆動部とを有し、
    前記第1トランジスタのゲートが前記第1配線を介して前記第1駆動部に接続され、
    前記第1トランジスタのドレインまたはソースが前記第3配線を介して前記第3駆動部に接続され、
    前記第1トランジスタのドレインおよびソースのうち前記第3駆動部に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
    前記ユニット内の各画素に含まれる第2トランジスタのドレインまたはソースが前記第2配線を介して前記第2駆動部に接続され、
    前記第1駆動部は、前記第1トランジスタのオン電圧よりも低い第1電圧と、前記第1トランジスタのオン電圧以上の第2電圧とを前記第1配線に出力可能となっており、
    前記第2駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第3電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第4電圧とを前記第2配線に出力可能となっており、
    前記第3駆動部は、前記発光素子の閾値電圧よりも低い第5電圧と、前記映像信号に応じた大きさの第6電圧とを前記第3配線に出力可能となっている請求項1に記載の表示装置。
  3. 表示装置を備え、
    前記表示装置は、
    発光素子および画素回路を含んで構成された複数の画素が行方向および列方向に2次元配置された表示部と、
    映像信号に基づいて前記画素回路を駆動する駆動部と
    を備え、
    前記画素回路は、第1トランジスタと、第2トランジスタと、保持容量とを有し、
    前記駆動部は、制御部と、第1配線と、第2配線と、第3配線と、参照電圧に設定される第4配線とを有し、
    前記第2配線は、複数の画素行を一つのユニットとして、前記ユニットごとに一つずつ設けられ、
    前記第1トランジスタのゲートが前記第1配線に接続され、
    前記第1トランジスタのドレインまたはソースが前記第3配線に接続され、
    前記第1トランジスタのドレインおよびソースのうち前記第3配線に未接続の方が前記第2トランジスタのゲートおよび前記保持容量の一端に接続され、
    前記ユニット内の各画素に含まれる第2トランジスタのドレインまたはソースが共通の第2配線に接続され、
    前記第2トランジスタのドレインおよびソースのうち前記第2配線に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
    前記発光素子のカソードが前記第4配線に接続され、
    前記複数のユニットのうち前記第2配線の最終ユニットに含まれる画素行の数が、前記複数のユニットのうち前記最終ユニット以外の各ユニットに含まれる画素行の数よりも多くなっている電子機器。
JP2008171824A 2008-06-30 2008-06-30 表示装置および電子機器 Pending JP2010014748A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008171824A JP2010014748A (ja) 2008-06-30 2008-06-30 表示装置および電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008171824A JP2010014748A (ja) 2008-06-30 2008-06-30 表示装置および電子機器

Publications (1)

Publication Number Publication Date
JP2010014748A true JP2010014748A (ja) 2010-01-21

Family

ID=41700949

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008171824A Pending JP2010014748A (ja) 2008-06-30 2008-06-30 表示装置および電子機器

Country Status (1)

Country Link
JP (1) JP2010014748A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010020034A (ja) * 2008-07-10 2010-01-28 Sony Corp 画像表示装置
JP2010197693A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 画像表示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004240236A (ja) * 2003-02-07 2004-08-26 Hitachi Ltd 表示装置
JP2005346055A (ja) * 2004-06-02 2005-12-15 Samsung Electronics Co Ltd 表示装置及びその駆動方法
JP2006072214A (ja) * 2004-09-06 2006-03-16 Casio Comput Co Ltd 液晶表示装置及び液晶表示装置の駆動方法
JP2006098812A (ja) * 2004-09-30 2006-04-13 Seiko Epson Corp 電気光学装置、その制御方法および電子機器
JP2006330323A (ja) * 2005-05-26 2006-12-07 Casio Comput Co Ltd 表示装置及びその表示駆動方法
JP2007155754A (ja) * 2005-11-30 2007-06-21 Kyocera Corp 画像表示装置およびその駆動方法
JP2008145646A (ja) * 2006-12-08 2008-06-26 Sony Corp 表示装置とその駆動方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004240236A (ja) * 2003-02-07 2004-08-26 Hitachi Ltd 表示装置
JP2005346055A (ja) * 2004-06-02 2005-12-15 Samsung Electronics Co Ltd 表示装置及びその駆動方法
JP2006072214A (ja) * 2004-09-06 2006-03-16 Casio Comput Co Ltd 液晶表示装置及び液晶表示装置の駆動方法
JP2006098812A (ja) * 2004-09-30 2006-04-13 Seiko Epson Corp 電気光学装置、その制御方法および電子機器
JP2006330323A (ja) * 2005-05-26 2006-12-07 Casio Comput Co Ltd 表示装置及びその表示駆動方法
JP2007155754A (ja) * 2005-11-30 2007-06-21 Kyocera Corp 画像表示装置およびその駆動方法
JP2008145646A (ja) * 2006-12-08 2008-06-26 Sony Corp 表示装置とその駆動方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010020034A (ja) * 2008-07-10 2010-01-28 Sony Corp 画像表示装置
US8212747B2 (en) 2008-07-10 2012-07-03 Sony Corporation Image display device
JP2010197693A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 画像表示装置

Similar Documents

Publication Publication Date Title
JP5804732B2 (ja) 駆動方法、表示装置および電子機器
JP2011112723A (ja) 表示装置およびその駆動方法ならびに電子機器
US9041631B2 (en) Display device, method for driving the same, and electronic device
US8902213B2 (en) Display device, electronic device, and method of driving display device
JP2010243938A (ja) 表示装置およびその駆動方法
JP4784780B2 (ja) 表示装置およびその駆動方法ならびに電子機器
JP5577719B2 (ja) 表示装置およびその駆動方法ならびに電子機器
JP4666016B2 (ja) 表示装置およびその駆動方法ならびに電子機器
JP2013057726A (ja) 表示パネル、表示装置および電子機器
JP5282970B2 (ja) 表示装置およびその駆動方法ならびに電子機器
JP2010014748A (ja) 表示装置および電子機器
JP2011145531A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2010026117A (ja) 表示装置およびその駆動方法ならびに電子機器
JP5737570B2 (ja) 表示装置および電子機器
JP2010139543A (ja) 表示装置、電子機器および表示装置の駆動方法
JP2009300697A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2010026119A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2010026116A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2011150079A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2011145394A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2010014747A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2009300853A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2010032904A (ja) 表示装置およびその駆動方法ならびに電子機器
JP2013122481A (ja) 表示装置およびその駆動方法、ならびに電子機器
JP2011154200A (ja) 表示装置およびその駆動方法ならびに電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120814

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121225