JP2009540565A - 半導体膜の選択的なエピタキシャル形成 - Google Patents
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Abstract
反復して行うブランケット堆積と選択的エッチングとのサイクル的なプロセスによって、半導体ウィンドウ（１１４）内にエピタキシャル層（１２５）を選択的に形成する。ブランケット堆積フェーズは、フィールド酸化物等の絶縁領域（１１２）上へ非エピタキシャル材料（１２０）を残し、選択的なエッチングフェーズは、優先的に非エピタキシャル材料（１２０）を除去し、且つ、堆積されるエピタキシャル材料（１２５）はサイクル毎に堆積される。エピタキシャル材料（１２５）の品質は、絶縁体（１１２）上で堆積が発生しない選択的プロセスよりも向上する。プロセスのエッチングフェーズ中にゲルマニウム触媒を使用することは、エッチング速度を促進し、且つ、複数のサイクルを介する等温および／または等圧条件の維持費用の節約を容易にする。スループットおよび品質は、トリシランの使用、絶縁領域（１１２）上への非晶質材料（１２０）の形成、および各堆積フェーズにおける非晶質：エピタキシャル材料の厚さの比の最小化によって向上する。
【選択図】図５Ａ
【選択図】図５Ａ
Description
本発明は、概して半導体プロセスにおけるシリコン含有材料の堆積に関し、より具体的には、半導体ウィンドウ上へのシリコン含有材料の選択的形成に関する。
関連する出願の相互参照
本出願は、２００６年６月７日付け出願の米国仮特許出願第６０／８１１，７０３号に対する、米国特許法第１１９条（ｅ）に基づく優先権の利益を主張する。
本出願は、２００６年６月７日付け出願の米国仮特許出願第６０／８１１，７０３号に対する、米国特許法第１１９条（ｅ）に基づく優先権の利益を主張する。
また、本出願は、米国特許出願第１１／３４３，２７５号（２００６年１月３０日付け出願、Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ ＡＳＭＥＸ．５１１Ａ）、米国特許出願第１１／３４３，２６４号（２００６年１月３０日付け出願、Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ ＡＳＭＥＸ．５１７Ａ）、米国特許出願公報第２００３／００３６２６８（２００２年５月２９日付け出願、Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ ＡＳＭＥＸ．３１７Ａ）、および米国特許第６，９９８，３０５号（２００４年１月２３日付け出願、Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ ＡＳＭＥＸ．４２５Ａ）に関連する。これら関連する出願すべての全開示を、参照により本明細書に組み込む。
集積回路の形成においては、多くの場合、エピタキシャル層は、複数のフィールド分離領域間に存在する活性領域メサ等の選択されたロケーション内に位置すること、またはより具体的には、画定されたソースドレイン領域上に位置することが望まれる。非エピタキシャル（非晶質または多結晶）材料は、堆積後にフィールド分離領域上から選択的に除去される場合があるが、典型的には、化学気相蒸着法（ＣＶＤ）およびエッチング用の化学物質を同時に供給し、かつ条件を調整して、結果的に絶縁領域上での正味の堆積をゼロにし、露出された半導体ウィンドウ上に正味のエピタキシャル堆積を形成させることがより効率的であるとされる。選択的なエピタキシャルＣＶＤとして知られるこのプロセスは、シリコン酸化物またはシリコン窒化物のような絶縁体上において、典型的な半導体堆積プロセスの遅い核生成を利用する。また、このような選択的なエピタキシャルＣＶＤは、非晶質および多結晶材料のエッチング剤に対する感受性が、エピタキシャル層の感受性よりも大きいという性質を利用する。
半導体層の選択的なエピタキシャル形成が望まれる多くの状況の例には、歪みを生成するための幾つかのスキームが含まれる。シリコン、ゲルマニウムおよびシリコンゲルマニウム合金等の半導体材料の電気的特性は、これらの材料が歪まされる程度によって影響を受ける。例えば、シリコンは引張歪みの下では電子移動度の向上を示し、シリコンゲルマニウムは圧縮歪みの下では正孔移動度の向上を示す。半導体材料のパフォーマンスを向上させる方法はかなりの関心事であり、様々な半導体プロセスアプリケーションにおいて潜在的な用途を有する。半導体プロセスは、必然的に特に厳しい品質要求を伴い、典型的には、集積回路の製造、並びに様々な他の分野において使用される。例えば、半導体プロセス技術は、広範な技術を使用するフラットパネルディスプレイの製造、並びに微小電子機械システム（「ＭＥＭＳ」）の製造においても使用される。
シリコン及びゲルマニウム含有材料に歪みを導入する幾つかのアプローチは、様々な結晶質間の格子定数の相違を活用することに焦点を当てている。例えば、結晶ゲルマニウムの格子定数は５．６５Åであり、結晶シリコンでは５．４３１Å、ダイヤモンド炭素では３．５６７Åである。ヘテロエピタキシは、堆積層が、基層である単結晶材料の格子定数を取り入れるようにして、特定の結晶材料の薄い層を異なる結晶材料上へ堆積することを含む。例えば、このアプローチを使用すれば、歪みシリコンゲルマニウム層は、単結晶シリコン基板上へのヘテロエピタキシャル堆積によって形成されることが可能である。ゲルマニウム原子はシリコン原子より僅かに大きいが、堆積されるヘテロエピタキシャルなシリコンゲルマニウムが、その下に存在するシリコンのより小さい格子定数に拘束されることから、シリコンゲルマニウムは、ゲルマニウム含有量の関数として変化する程度まで圧縮的に歪まされる。典型的には、シリコンゲルマニウム層のバンドギャップは、純粋なシリコンの１．１２ｅＶから純粋なゲルマニウムの０．６７ｅＶへと、シリコンゲルマニウム内のゲルマニウム含有量が増大するにつれて単調減少する。別のアプローチでは、弛緩したシリコンゲルマニウム層上へシリコン層をヘテロエピタキシャルに堆積することによって、引張歪みが薄い単結晶シリコン層内に与えられる。この例では、ヘテロエピタキシャルに堆積されるシリコンは、その格子定数がその下に存在する弛緩したシリコンゲルマニウムのより大きい格子定数に拘束されることに起因して、歪まされる。引張歪みを受けるヘテロエピタキシャルシリコンは、典型的には電子移動度の増大を示す。これらのアプローチのどちらにおいても、デバイス（例えば、トランジスタ）が製造される前の基板レベルで歪みが生成される。
これらの例では、格子構造内のシリコン原子を他の原子で置換することによって、単結晶シリコン含有材料内へ歪みが導入される。この技術は、一般的には置換ドーピングと称される。例えば、単結晶シリコンの格子構造に含まれるシリコン原子の幾つかをゲルマニウム原子で置換すると、ゲルマニウム原子は置換されるシリコン原子より大きいので、結果的に生じる置換ドープされた単結晶シリコン材料内に圧縮歪みが生成される。炭素原子は置換されるシリコン原子より小さいので、炭素を使用する置換ドーピングを行えば、単結晶シリコン内へ引張歪みを導入することが可能である。さらなる詳細は、“Substitutional Carbon Incorporation and Electronic Characterization of Si1-yCy/Si and Si1-x-yGexCy/Si Heterojunctions” by Judy L. Hoyt, Chapter 3 in “Silicon-Germanium Carbon Alloy”, Taylor and Francis, pp. 59-89 (New York 2002)に記載されている。本文献の開示内容を本参照により組み込み、以後、本明細書において本開示を「Ｈｏｙｔ文献」と称する。しかしながら、非置換型の不純物は歪みを生じさせない。
同様に、電気的に活性であるために、電気的ドーパントもまたエピタキシャル層内へ置換的に組み込まれるべきである。どちらのドーパントも、堆積されて組み込まれるか、あるいは、所望のレベルの置換可能性およびドーパント活性化を達成するためにアニールされる必要がある。アニーリングがサーマルバジェットを消費するので、調整された格子定数のための不純物の、または電気的ドーパントの何れかのインサイチュドーピングは、多くの場合、エクサイチュ（ｅｘ−ｓｉｔｕ）オーバードーピングを行い、後続のアニーリングを行うことで、ドーパントを格子構造内へ導入するのが好適である。しかしながら実際には、インサイチュ置換ドーピングは、堆積を行う間のドーパントが非置換的に組み込まれる傾向、例えば格子構造においてシリコン原子を置換するのではなく、シリコン内のドメインまたはクラスタ内に割込み式に組み込むことにより複雑化する。非置換ドーピングは、例えば、シリコンの炭素ドーピングと、シリコンゲルマニウムの炭素ドーピングと、電気活性ドーパントによるシリコンおよびシリコンゲルマニウムのドーピングとを複雑にする。Ｈｏｙｔ文献の第７３ページの図３．１０が示すように、インサイチュドープされた置換炭素の含有量が２．３原子％に達する結晶シリコンを生成するために、先行技術による堆積方法が使用されている。これは、５．４Åを超える格子面間隔および１．０ＧＰａ未満の引張歪みに相当する。
本発明の別の態様によれば、半導体ウィンドウ内に半導体材料を選択的に形成する方法が提供される。本方法は、化学気相蒸着チャンバ内に基板を設ける工程を含み、前記基板は絶縁表面と単結晶半導体表面とを備える。半導体材料は、絶縁表面上の非エピタキシャル半導体材料と単結晶半導体表面上のエピタキシャル半導体材料との厚さの比が約１．６：１未満となるように、基板の絶縁表面上および単結晶半導体表面上へブランケット堆積される。非エピタキシャル半導体材料は、絶縁表面上から選択的に除去されるが、ブランケット堆積および選択的除去は、化学気相蒸着チャンバ内で実行される。
本発明の別の態様によれば、エピタキシャル半導体材料を選択的に形成する方法が提供される。半導体材料は、基板の単結晶半導体領域上へエピタキシャル物質を形成し、かつ基板の絶縁領域上へ非エピタキシャル物質を形成するために、ブランケット堆積される。非エピタキシャル物質は、ブランケット堆積された半導体材料を、ハロゲン化物ソースおよびゲルマニウムソースを含むエッチング化学物質に露出することにより絶縁領域上から選択的に除去される。ブランケット堆積および選択的除去は、少なくとも一回は反復される。
本発明の別の態様によれば、基板上の選択される位置にシリコン含有材料を形成する方法が提供される。本方法は、単結晶半導体の露出されたウィンドウを複数のフィールド分離領域間に有する基板を設ける工程を含む。シリコン含有材料は、基板上へトリシランをフローすることにより、単結晶材料のウィンドウおよびフィールド分離領域上へブランケット堆積される。シリコン含有材料は、フィールド分離領域上から選択的に除去される。ブランケット堆積および選択的除去は、複数回のサイクルで反復される。
本発明の別の態様によれば、エピタキシャル半導体材料を選択的に形成する方法が提供される。本方法は、絶縁領域と当該絶縁領域内に形成される半導体ウィンドウとを、基板に提供する工程を含む。絶縁領域上には非晶質半導体材料が堆積され、半導体ウィンドウ上にはエピタキシャル半導体材料が堆積される。非晶質半導体材料は、絶縁領域上から選択的にエッチングされ、且つ、エピタキシャル半導体材料の少なくとも幾分かは、半導体ウィンドウ内に残される。ブランケット堆積および選択的除去は、複数回のサイクルで反復される。
本明細書に開示する方法およびシステムの実施形態の一例を、単なる例示を目的とする添付の図面に示す。図面は下記の図を含み、図面を通じて類似の構成部分には類似の数字を付す。
多くの場合、堆積技術は、基板の異なる領域において、堆積の量または種類に合わせた調製を試行する。例えば、米国特許第６，９９８，３０５号は、エッチングおよび堆積の同時的反応が、シリコン酸化物上への堆積を伴わないシリコン上への選択的堆積で知られていることを認識する。第３のタイプの表面、即ち露出されるトランジスタゲート上の堆積を制御するために、この第６，９９８，３０５号特許は、エッチングフェーズと共に選択的堆積をサイクル的に交替させることを教示する。しかしながら、本発明の発明者は、選択的堆積の化学物質が、時として堆積フェーズに望ましくない影響を与えることを認識する。説明する実施形態は、ＮＭＯＳアプリケーション用の炭素ドープシリコンという特定の実施例に関連するが、当該技術分野における熟練者は、本明細書に開示する方法が、層の選択的形成は望まれるもののエッチャントが堆積層の望ましい特性を妨害する可能性のある、様々な半導体アプリケーションに用途を有することを認識するであろう。
堆積方法には、様々な置換ドープ単結晶シリコン含有材料の製造に有効であるものが存在する。例えば、トリシラン（Ｓｉ３Ｈ８）をシリコンソースとして、かつ炭素含有ガスまたは蒸気を炭素ソースとして使用して、比較的高速で堆積を実行することにより、結晶シリコンのインサイチュ置換炭素ドーピングを実行することが可能である。炭素ドープシリコン含有合金は、シリコンゲルマニウム系に対して相補的な性質を有する。置換ドーピングの程度は、シリコン内の炭素ドーパント（置換型および非置換型）の総量をベースとする置換炭素ドーパントの重量比で７０％以上である。炭素ドープシリコン含有材料を形成するための技術は、炭素とシリコンとの間の多大な格子不整合、シリコンにおける炭素の低い溶解性、および炭素ドープシリコンの沈殿傾向を含む幾つかの課題を克服する。結晶シリコンのインサイチュ置換炭素ドーピングに関するさらなる詳細は、米国特許出願第１１／３４３，２７５号（２００６年１月３０日付け出願、Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ ＡＳＭＥＸ．５１１Ａ）に記述されている。
本明細書において、「シリコン含有材料」およびこれに類似する用語は、シリコン（結晶シリコンを含む）、炭素ドープシリコン（Ｓｉ：Ｃ）、シリコンゲルマニウム、および炭素ドープシリコンゲルマニウム（ＳｉＧｅ：Ｃ）を含むがこれらに限定されない広範なシリコン含有材料の意味で使用される。本明細書で使用するように、「炭素ドープシリコン」、「Ｓｉ：Ｃ」、「シリコンゲルマニウム」、「炭素ドープシリコンゲルマニウム」、「ＳｉＧｅ：Ｃ」、およびこれらに類似する用語は、表示する化学元素を様々な比率で含み、任意選択として少量の他の元素を含む材料を意味する。例えば、「シリコンゲルマニウム」は、シリコン、ゲルマニウム、および任意選択として、例えば炭素および電気活性ドーパント等のドーパントといった、他の元素を含む材料である。「Ｓｉ：Ｃ」および「ＳｉＧｅ：Ｃ」等の用語は、それ自体が化学量論的な化学式ではなく、よって表示する元素を特定の割合で含む物質に限定されない。さらに、Ｓｉ：ＣおよびＳｉＧｅ：Ｃ等の用語は、他のドーパントの存在を排除するように意図されるものではなく、よってＳｉ：Ｃという用語およびＳｉ：Ｃ：Ｐという用語には、燐及び炭素ドープシリコン材料が含まれる。シリコン含有薄膜におけるドーパント（炭素、ゲルマニウムまたは電気活性ドーパント等）の比率は、本明細書では別段の記載のない限り、薄膜全体をベースとする原子パーセントで表される。
シリコン含有材料内に置換ドープされる炭素の量は、ドープされるシリコン含有材料の垂直方向の格子面間隔をＸ線回折により測定し、次いで単結晶シリコンと単結晶炭素（ダイヤモンド）との間で直線補間を実行して、Ｖｅｇａｒｄの法則を当てはめることにより決定することが可能である。例えば、シリコン内に置換ドープされる炭素の量は、ドープされるシリコンの垂直方向の格子面間隔をＸ線回折により測定し、次いでＶｅｇａｒｄの法則を当てはめることによって決定することが可能である。この技術に関するさらなる詳細は、Ｈｏｙｔ文献に記述されている。ドープシリコンに含まれる炭素の合計含有量は、二次イオン質量分析法（「ＳＩＭＳ」）によって決定することが可能である。非置換炭素含有量は、炭素の合計含有量から置換炭素含有量を減算して決定することが可能である。他のシリコン含有材料内に置換ドープされる他の元素の量も、類似の方法で決定することが可能である。
本明細書において使用する「基板」という用語は、その上で堆積を行うことが望まれるワークピース、もしくは、１つ以上の堆積ガスへ露出される表面の何れかを意味する。例えば、或る実施形態では、基板は、単結晶シリコンウェーハまたはセミコンダクタ・オン・インシュレータ（「ＳＯＩ」）基板、或いは、ウェーハ上へ堆積されるエピタキシャルシリコン表面、シリコンゲルマニウム表面またはＩＩＩ−Ｖ族物質である。ワークピースはウェーハに限定されず、ガラス、プラスチック、または半導体プロセスに採用される他の基板も含む。参照によりその全開示を本明細書に組み込む米国特許第６，９００，１１５号で論じられているように、「混合基板」とは、２つ以上の異なるタイプの表面を有する基板である。例えば、或るアプリケーションでは、混合基板は、第１の表面形態を有する第１の表面と、第２の表面形態を有する第２の表面とを備える。或る実施形態では、隣接する誘電体または絶縁体上での堆積を最小限に抑えながら、より好適には回避しながら、炭素ドープシリコン含有層が単結晶半導体材料上へ選択的に形成される。誘電材料の例には、二酸化シリコン（シリコンの炭素ドープおよびフッ素ドープ酸化物等の低誘電定数のフォームを含む）、シリコン窒化物、金属酸化物および金属シリケートが含まれる。「エピタキシャル」、「エピタキシャルに」、「ヘテロエピタキシャル」、「ヘテロエピタキシャルに」およびこれらに類似する用語は、本明細書では、堆積層が基板の格子定数を取り入れる、または前記格子定数に従うように、結晶基板上へ結晶シリコン含有材料を堆積することの意味で使用される。堆積層の組成が基板のそれとは異なる場合、エピタキシャル堆積は概してヘテロエピタキシャルであるとされる。
複数の表面が同じ元素から製造される場合であっても、それら表面の形態（結晶性）が異なっていれば、これらの表面は異なるものとされる。本明細書において記述するプロセスは、様々な基板上へのシリコン含有薄膜の堆積に有益であるが、混合された表面形態を有する混合基板に特に有益である。このような混合基板は、第１の表面形態を有する第１の表面と、第２の表面形態を有する第２の表面とを備える。このコンテキストにおいて、「表面形態」は基板表面の結晶構造を意味する。非晶質および結晶は、異なる形態の例である。多結晶形態は、秩序正しい結晶の無秩序な配列から成り、よって中間の秩序度を有する結晶構造である。多結晶材料内の原子は、各結晶内では秩序立てられているが、結晶自体は互いに対して長距離秩序を欠く。単結晶形態は、高度の長距離秩序を有する結晶構造である。エピタキシャル薄膜は、成長の基層である基板、典型的には単結晶、と同一の結晶構造および配向を特徴とする。これらの材料における原子は、（原子規模で）比較的長い距離に渡って連続する格子状構造に配列される。原子が明確な周期的配列を欠くことから、非晶質形態は低い秩序度を有する非晶質構造である。他の形態には、微晶性材料と、非晶質及び結晶材料の混合体とが含まれる。したがって、「非エピタキシャル」は、非晶質、多結晶、微晶質およびこれらの混合体を包含する。本明細書で使用する「単結晶」または「エピタキシャル」は、トランジスタ製造に一般に使用されるような、許容可能な数の欠陥を内部に有する圧倒的に大きい結晶構造を記述するために使用される。層の結晶性は、概して非晶質から多結晶、単結晶へと連続して低下し、多くの場合、結晶構造は、低密度という欠陥にも関わらず単結晶またはエピタキシャルとされる。混合基板の特定の例には、単結晶／多結晶、単結晶／非晶質、エピタキシャル／多結晶、エピタキシャル／非晶質、単結晶／誘電体、エピタキシャル／誘電体、導電体／誘電体および半導体／誘電体が含まれるが、これらに限定されない。「混合基板」という用語は、２つ以上の異なるタイプの表面を有する基板を包含する。本明細書に記述する、２つのタイプの表面を有する混合基板上へシリコン含有薄膜を堆積させるための方法は、３つ以上の異なるタイプの表面を有する混合基板へも適用可能である。
リセスされたソース／ドレイン領域内へ成長される場合、引張歪み炭素ドープシリコン薄膜（Ｓｉ：Ｃ膜）は、引張歪みシリコンチャネルへ、ＮＭＯＳデバイスに特に有益な電子移動度の向上を与える。これは、歪みシリコン層を支持するための弛緩したシリコンゲルマニウムバッファ層を設ける必要性を有利に排除する。このようなアプリケーションでは、ドーパントソースまたはドーパント前駆物質を使用するインサイチュドーピングにより、電気活性ドーパントが有利に組み込まれる。燐を使用する高レベルの電気活性置換ドーピングも、引張歪みに寄与する。電気的ドーパントの好適な前駆物質は、ホスフィン、ヒ素蒸気、およびアルシン等のｎ型ドーパント前駆物質を含むドーパント水素化物である。例えば（Ｈ３Ｓｉ）３−ｘＰＲｘであるシリルホスフィンと、例えば（Ｈ３Ｓｉ）３−ｘＡｓＲｘ（但しｘ＝０、１または２、Ｒｘ＝Ｈおよび／または重水素（Ｄ）である）であるシリルアルシンとは、燐およびヒ素ドーパントの代替的な前駆物質である。燐およびヒ素は、ＮＭＯＳデバイスのソース／ドレイン領域のドーピングに特に有益である。ＳｂＨ３およびトリメチルインジウムは、各々アンチモンおよびインジウムの代替的なソースである。このようなドーパント前駆物質は、後述する好適な薄膜、好適には、ボロンドープシリコン、燐ドープシリコン、アンチモンドープシリコン、インジウムドープシリコン、およびヒ素ドープシリコンと、Ｓｉ：Ｃ、シリコンゲルマニウム、およびＳｉＧｅ：Ｃの薄膜および合金の製造に有益である。
引張歪みＳｉ：Ｃ薄膜の選択的なエピタキシャル形成
現在、混合基板のリセスされたソース／ドレイン領域等の露出された半導体ウィンドウ内に、引張歪みＳｉ：Ｃ薄膜を選択的に形成するための技術が開発されている。このような選択的な形成は、例えば、（ａ）シリコン前駆物質としてトリシランを使用して、混合基板上へＳｉ：Ｃ薄膜をブランケット堆積し、かつ（ｂ）混合基板の絶縁体部分上へ結果的に形成される非エピタキシャル層を、選択的にエッチングすることによって達成することが可能である。任意選択として、ステップ（ａ）および（ｂ）は、リセスされたソース／ドレイン領域上にエピタキシャル薄膜の目標厚さが達成されるまでサイクル的に反復される。
現在、混合基板のリセスされたソース／ドレイン領域等の露出された半導体ウィンドウ内に、引張歪みＳｉ：Ｃ薄膜を選択的に形成するための技術が開発されている。このような選択的な形成は、例えば、（ａ）シリコン前駆物質としてトリシランを使用して、混合基板上へＳｉ：Ｃ薄膜をブランケット堆積し、かつ（ｂ）混合基板の絶縁体部分上へ結果的に形成される非エピタキシャル層を、選択的にエッチングすることによって達成することが可能である。任意選択として、ステップ（ａ）および（ｂ）は、リセスされたソース／ドレイン領域上にエピタキシャル薄膜の目標厚さが達成されるまでサイクル的に反復される。
リセスされたソース／ドレイン領域は、乾式エッチングおよびこれに続くＨＦ洗浄およびインサイチュアニーリングによって形成することが可能である。乾式エッチングが使用される実施形態では、選択的に成長される薄い（約１ｎｍ〜約３ｎｍ）シリコンシード層の堆積が、エッチダメージの低減に役立つ。シード層はまた、先行するドーパント注入プロセスにより生じるダメージを覆う手助けもする。一実施形態例では、このようなシード層は、ＨＣｌおよびジクロロシランの同時的供給を使用して、約７００℃〜約８００℃の堆積温度で選択的に堆積されてもよい。
好適な実施形態に従って、サイクル的なブランケット堆積およびエッチングプロセスのフローチャートを図１に示し、部分的に形成される半導体構造の概略図を図２〜図５Ｄに示す。これらの図には、リセスされたソース／ドレイン領域内にＳｉ：Ｃ堆積を行うことが示されているが、本明細書に記述する技術は、任意のゲート画定に先行してフィールド分離により囲まれ、且つリセスされない活性領域アイランド上への選択的形成など、他の状況におけるエピタキシャル薄膜の選択的形成に有利であることが認識されるであろう。
具体的には、図１は、オペレーションブロック１０において、絶縁領域とリセスされたソース／ドレイン領域とを有する混合基板がプロセスチャンバ内に配置されることを示す。図２は、シリコンウェーハ等の半導体基板１００内に形成された、パターニングされた絶縁体１１０を含む例示的な混合基板を示す概略図である。図示されている絶縁体１１０は、酸化物が充填されたシャロー・トレンチ・アイソレーション（ＳＴＩ）の形態であり、フィールド分離領域１１２を画定し、かつゲート電極１１５構造の両側に示されているリセスされたソース／ドレイン領域１１４に隣接する。ゲート電極１１５は、基板のチャネル領域１１７上に存在することに留意されたい。チャネル１１７とソース／ドレイン領域１１４とは共に、隣接するデバイスとのクロストークを防止するために、典型的にはフィールド分離１１２により包囲されるトランジスタの活性領域を画定する。他の配置では、フィールド分離によって複数のトランジスタが包囲されることができる。あるケースでは、ゲート構造１１５の頂部が図のように誘電体でキャップされてもよい。するとこの表面は、その上の堆積に対するフィールド領域１１０に類似する振る舞いを示し、フィールド領域における選択性を保持するという条件が、ゲート頂部にも適用される。ゲート１１５が誘電体でキャップされないケースでは、ゲート表面に多結晶材料が成長する可能性があり、これはその後多結晶材料のインサイチュエッチングによって除去されることが可能であるが、フィールド１１０上に多結晶材料が残留しないことを確実にするために使用される条件に匹敵する、選択性条件の異なるセット（圧力、ガスフロー、他）が適用されるであろう。
図１のオペレーションブロック２０が示すように、かつ図３に概略的に示されているように、次に、トリシランをシリコン前駆物質として使用して、混合基板上へブランケットＳｉ：Ｃ層が堆積される。その結果、酸化物領域１１２上へ非晶質または多結晶（非エピタキシャル）堆積１２０が生成され、かつ、リセスされたソース／ドレイン領域１１４上へ、下部エピタキシャル堆積１２５および側壁部エピタキシャル堆積１３０が生成される。「ブランケット堆積」とは、各堆積フェーズにおいて、非晶質絶縁体１１０上および単結晶領域１１４上の双方に結果的にもたらされる、正味の堆積を意味する点に留意されたい。堆積を「非選択的」と考えることもできるケースであるブランケット堆積では、エッチャントの欠如（例えば、ハロゲン化物の欠如）が好適であるが、以下でより詳しく論じるように、幾分かの量のエッチャントが存在して、様々な領域上の堆積厚さの割合を調整することが望ましい場合もある。このような少量のエッチャントが望ましい場合では、各堆積フェーズは、絶縁体１１０上および単結晶領域１１４上の双方に正味の堆積を有するであろうことから、堆積プロセスは部分的に選択的であってもよく、それでもやはりブランケット堆積であってもよい。
次に、オペレーションブロック３０（図１）において、非晶質または多結晶堆積１２０領域および側壁部エピタキシャル堆積１３０領域が選択的にエッチングされ、よって、図４に概略的に示される構造がもたらされる。好適には、この選択的エッチングの間、エピタキシャル堆積されたＳｉ：Ｃは、リセスされたソース／ドレイン領域１１４内の下部エピタキシャル層１２５からは、ほとんど或いは全く除去されない。後により詳細に論じるように、気相エッチングの化学物質は、好適にはハロゲン化物（例えば、フッ素含有、臭素含有または塩素含有の気相混合物）と、特にはＨＣｌまたはＣｌ２等の塩素ソースとを含む。より好適には、エッチング化学物質は、エッチング速度を向上させるゲルマニウムソース（例えば、モノゲルマン（ＧｅＨ４）、ＧｅＣｌ４、有機金属Ｇｅ前駆物質、固体ソースＧｅ等のゲルマン）も含む。非エピタキシャル材料１２０が選択的に除去されるのと同時に、幾分かのエピタキシャル材料は残され、幾分かは除去される。側壁部エピタキシャル層１３０は、下部エピタキシャル層１２５とは異なる平面であり、かつ下部エピタキシャル層１２５より欠陥が多い（２つの表面上での成長速度差による）。したがって、側壁部エピタキシャル層１３０は、非エピタキシャル材料１２０と共により容易に除去される。したがって、本プロセスの各サイクルは、リセス１１４の大幅なボトムアップ充填を達成するように調整されることが可能である。装置によっては、エピタキシャル材料は、それが高品質であり且つ選択的充填という目的を妨げなければ、本プロセスにより側壁上にも残されてもよい。
決定ブロック４０（図１）が示すように、そして図５Ａ（ブランケットＳｉ：Ｃ層１２０の第２のサイクルの堆積）および図５Ｂ（Ｓｉ：Ｃ層の第２のサイクルのエッチングを行い、リセスされたソース／ドレイン領域１１４内に、エピタキシャル層１２５の厚さが増大されたエピタキシャルＳｉ：Ｃ層を残す）に概略的に示されているように、このプロセスは、リセスされたソース／ドレイン領域１１４上に、エピタキシャルＳｉ：Ｃ薄膜の目標厚さが達成されるまで反復される。図５Ｃは、再充填されたエピタキシャルソース／ドレイン領域１１４を残すためのさらなるサイクルの結果を示し、選択的エピタキシャル層１２５はフィールド酸化物１１０とほぼ同一平面となっている。図５Ｄは、選択的に隆起されたソース／ドレイン領域１１４としてエピタキシャル層１２５を残すためのさらなるサイクルの結果を示す。
選択的形成プロセスは、さらに、ブランケット堆積と、誘電体領域上からの選択的エッチバックの追加のサイクルとを、キャップ層を形成する炭素ドーピングなしに含んでもよい。キャップ層は、電気的ドーパントを含んでいても含まなくてもよい。例えば、図５Ｄに示すソース／ドレイン領域１２５の、当初の基板表面より上（即ち、チャネル１１７より上）に位置する隆起部分は、チャネル１１７上の歪みに寄与しないことから、炭素フリーであってもよい。
例示的な一実施形態では、堆積されるＳｉ：Ｃ薄膜は、任意選択として、燐またはヒ素等の特にＮＭＯＳデバイスに適する電気活性ドーパントを１つ含み、よって、燐ドープＳｉ：Ｃ薄膜またはヒ素ドープＳｉ：Ｃ薄膜が堆積される（各々、Ｓｉ：Ｃ：Ｐ薄膜またはＳｉ：Ｃ：Ａｓ薄膜）ことを可能にする。好適にはＳｉ：Ｃ薄膜は、絶縁体上およびリセスされたソース／ドレイン領域上の薄膜厚さがほぼ等しくなるように、好適には約１．０：１〜約１．６：１、より好適には約１．０：１〜約１．３：１、そして最も好適には約１．０：１〜約１．１：１の非晶質対エピタキシャル成長速度比で堆積される。非晶質（または、より一般的に非エピタキシャル）対エピタキシャル成長速度比の操作は、有利なことに、後続のエッチングプロセス後の非晶質と結晶Ｓｉ：Ｃとの間の界面において、ファセット角の操作を可能とし、かつ絶縁体上のより大きい厚さに対して、除去用のエッチング持続時間を最小限に抑える。好適には、Ｓｉ：Ｃ堆積の非晶質領域には結晶性がほとんど、または全くなく（即ち、圧倒的に非晶質であり）、よってこのような領域における後続のエッチングを容易にする。さらに、厚さの割合を１：１に近づけることによる過剰な非エピタキシャル堆積の最小化は、非エピタキシャル堆積をフィールド領域から（および任意選択としてゲートから）除去するために必要なエッチングフェーズの長さを低減する。
好適な実施形態では、Ｓｉ：Ｃ薄膜は、インサイチュ化学気相エッチング技術を使用して、混合基板から選択的にエッチングされる。化学気相エッチング技術は、任意選択として、短時間の温度スパイクと同時に実行される。一実施形態では、温度スパイクは、米国特許出願公報第２００３／００３６２６８（２００２年５月２９日付け出願、Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ ＡＳＭＥＸ．３１７Ａ）に記述されているプロセスを使用して実行される。本公報に記述されているように、コールド・クォーツまたは他の透明な壁を介した放射加熱を伴う枚葉式ウェーハエピタキシャル堆積ツールを使用して、温度スパイクは、下側のランプへのパワー比をデカップルすると同時に、上側のランプへ短い持続時間に渡って（例えば、約１２秒〜約１５秒間）フルパワーを利用することができる。この方法では、サセプタ温度が著しく低下する一方、ウェーハ温度は急速に上昇することができる。ウェーハ温度は、好適にはローディング温度から約１００℃〜約４００℃、より好適には約２００℃〜約３５０℃だけ上昇する。温度スパイクおよびエッチングフェーズの持続時間が短いことに起因して、サセプタがピーク温度に達する機会を得る前に、ウェーハは冷却することが可能となる。この方法では、ウェーハがその温度でのサイクルに要する時間は、ウェーハ／サセプタのより大規模な組み合わせの同時的な温度サイクルに比べて遙かに短い。この温度スパイク技術用の反応器の一例は、ＡＳＭ Ａｍｅｒｉｃａ，Ｉｎｃ．（アリゾナ州フェニックス）から市販されている枚葉式ウェーハエピタキシャル化学気相蒸着チャンバのＥＰＳＩＬＯＮ（登録商標）シリーズである。
しかしながら、別の実施形態では、温度ランプ／安定化時間を最短化すると同時に、高濃度の置換炭素および電気活性ドーパントの保持を促進するために、好適にはエッチング温度は低く保たれる。エッチングに低温を使用することはまた、エッチングの間に電気活性ドーパント原子が非活性化される可能性を低下させる。例えば、Ｃｌ２ガスを使用するエッチングは、有利なことに、エッチング温度の低減を可能とし、よって置換炭素および電気活性ドーパントの保持に寄与する。
エッチングフェーズの低温は、低温で達成される高いドーパントの取り込みを利用しながら、堆積フェーズの温度へのおおよそのマッチングを可能とする。スループットを向上させるために温度をフラッシュランピングさせる代わりに、エッチングフェーズの間にゲルマニウムソース（例えば、ＧｅＨ４、ＧｅＣｌ４、有機金属Ｇｅ前駆物質、固体ソースＧｅ）を含めることにより、スループットを犠牲にすることなくエッチング速度が増大されて、これらのより低い温度が可能となる。本明細書において使用する「等温」サイクルのブランケット堆積およびエッチングは、設定温度が双方のステップ間で互いに±５０℃の範囲内、好適には±１０℃の範囲内、そして最も好適には±５℃の範囲内での堆積およびエッチングを意味する。有利なことに、等温プロセスは、スループットを向上させ、且つ温度のランピングおよび安定化に要する時間を最短化する。同様に、ブランケット堆積およびエッチングプロセスは共に、好適には「等圧」、即ち互いに±５０Ｔｏｒｒの範囲内にあり、好適には±２０Ｔｏｒｒの範囲内にある。等温および／または等圧状態は、ランプおよび安定化時間を回避するためのより優れたスループットを促進する。
図１に示すように、ブランケット堆積とこれに続く選択的エッチングとを実行する２段階プロセスは、任意選択として、リセスされたソース／ドレイン領域上に目標のエピタキシャル薄膜厚さが達成されるまで、サイクル的に反復される。下記の表Ａは、例示的なプロセスパラメータをまとめたものであり、好適な動作ポイントを、括弧に入れた好適な動作範囲と共に記す。表Ａから明らかであるように、チャンバ温度、チャンバ圧力、およびキャリアガスフロー等のプロセス条件は、好適には堆積フェーズおよびエッチングフェーズで実質的に類似し、これにより、スループットの向上が可能となる。したがって、下記の例は、サイクルの双方のフェーズに等温および等圧条件を採用する。他の実施形態では、他のパラメータが使用される。
表Ａに挙げたパラメータを使用すれば、リセスされたソース／ドレイン領域内に選択的に堆積されるエピタキシャルＳｉ：Ｃ：Ｐ薄膜に対して、好適には毎分約４ｎｍ〜約１１ｎｍ、そしてより好適には毎分約８ｎｍ〜約１１ｎｍの正味の成長速度を達成することが可能である。また、Ｖｅｇａｒｄの法則により決定される３．６％までの置換炭素の含有量と、約０．４ｍΩｃｍ〜約２．０ｍΩｃｍの抵抗率とを有するＳｉ：Ｃ：Ｐ薄膜を達成することも可能である。堆積条件を操作すれば、他の薄膜特性を達成することが可能である。
本明細書に開示するエッチングプロセスの間、エピタキシャルＳｉ：Ｃは、各エッチングフェーズにおいて非晶質または多結晶Ｓｉ：Ｃより遙かに遅くエッチングされる（エッチング選択性は１０：１〜３０：１）。エッチングフェーズでは、欠陥性のエピタキシャル材料も優先的に除去される。好適な実施形態では、堆積およびエッチングプロセスのサイクル条件は、酸化物上の正味の成長を低減または排除すると同時に、各サイクルにおいて、エピタキシャルにリセスされたソース／ドレイン領域内で正味の成長が達成されるように調整される。このサイクルプロセスは、堆積およびエッチング反応が同時に発生する点で、従来の選択的堆積プロセスと区別可能である。
下表ＢおよびＣは、表Ａのそれに類似するレシピを使用した、堆積およびエッチング持続時間と、結果的な厚さとの２つの例を示す。レシピは、Ｓｉ３Ｈ８の分圧を増大させ且つエッチャントの分圧を最適化することにより、堆積速度およびエッチング速度の双方を調整して、個別にチューニングされている。
表Ａに記載されているプロセスパラメータは、Ｃｌ２／ＨＣｌエッチング化学物質を表示する。他の実施形態では、エッチング触媒として、約２０ｓｃｃｍ〜約２００ｓｃｃｍの１０％ＧｅＨ４がエッチング化学物質内に含まれる。或る実施形態では、エッチング化学物質内へのゲルマニウムソース（例えば、ＧｅＨ４、ＧｅＣｌ４、有機金属Ｇｅ前駆物質、固体ソースＧｅ等のゲルマン）の包含は、有利なことに、エッチング速度およびエッチング選択性を高める。さらに、等温プロセスの論考において先に述べたように、触媒としてのゲルマニウムの使用も、有利なことに、より低いエッチング温度が使用されることを可能とし、かつエッチングの間の温度スパイクが除外されることを可能とする。非晶質、多結晶および単結晶シリコンにおけるゲルマニウムの拡散と、これに続くＧｅリッチシリコン材料のエッチングとに関するさらなる情報は、文献に記載されている。例えば、Mitchell et al., “Germanium diffusion in polysilicon emitters of SiGe heterojunction bipolar transistors fabricated by germanium implantation”, J. of Appl. Phys, 92(11), pp. 6924-6926 (1 December 2002), Wu et al., ”Stability and mechanism of selective etching of ultrathin Ge films on the Si(100) surface,” Phys. Rev. B, 69 (2004), and Bogumilowicz et al., “Chemical vapour etching of Si, SiGe and Ge with HCl; applications to the formation of thin relaxed SiGe buffers and to the revelation of threading dislocations upon chlorine adsorption,” Semicond. Sci. & Tech., no. 20, pp. 127-134, (2005)を参照されたい。
図６は、６００℃の一定温度における炭素ドープシリコン薄膜の非晶質領域のエッチング速度を、エッチング化学物質に含まれるＨＣｌ分圧の関数として示すグラフである。Ｈ２キャリアフローを低減することにより、ＨＣｌおよびＧｅＨ４の分圧は増大され、これにより、或る実施形態では非晶質エッチング速度が大幅に増大する。例えば、図６は、エッチング化学物質内に２０ｓｃｃｍの１０％ＧｅＨ４を包含した結果（記号▼および▲）、非晶質エッチング速度が実質的に増大することを示す。
図７は、６００℃の一定温度、２ｓｌｍの一定のＨ２キャリアフロー、および６４Ｔｏｒｒの一定のチャンバ圧力における、エッチング速度と非晶質／エピタキシャルエッチング速度比とをエッチング化学物質に含まれるＧｅＨ４フローの関数として示すグラフである。非晶質エッチング速度は凡例では接頭辞「ａ」で表示され、エピタキシャルエッチング速度は凡例では接頭辞「ｃ」で表示され、かつエッチング速度比は凡例では「ＥＲ」で表示されている。ＧｅＨ４フローの増加は、非晶質／エピタキシャルエッチング速度比をあるポイントまで増大させ、このポイントを超えると、ＧｅＨ４の追加はエッチング選択性を低減させる。例えば、図７は、２００ｓｃｃｍＨＣｌおよび約３０〜４０ｓｃｃｍの１０％ＧｅＨ４を包含するエッチング化学物質が、それより低い、或いは高いＧｅＨ４フローでは達成され得ない非晶質／エピタキシャルエッチング速度比を提供することを示す。
図８は、５５０℃の一定温度、２ｓｌｍの一定のＨ２キャリアフロー、および２００ｓｃｃｍの一定のＨＣｌエッチャントフローにおける、Ｓｉ：Ｃ薄膜の非晶質領域のエッチング速度を、エッチング化学物質に含まれる様々なＧｅＨ４フロー速度のチャンバ圧力の関数として示すグラフである。チャンバ圧力を約８０Ｔｏｒｒを超えて増大させると、ＧｅＨ４フローに対するエッチング速度の依存度は低減される。しかしながら、エッチング化学物質内に５０ｓｃｃｍの１０％ＧｅＨ４が包含される場合に、チャンバ圧力を約６４Ｔｏｒｒ〜約８０Ｔｏｒｒに増大させると、非晶質エッチング速度は約２倍に増大する。
図９は、６４Ｔｏｒｒの一定のチャンバ圧力、２ｓｌｍの一定のＨ２キャリアフロー、２００ｓｃｃｍの一定のＨＣｌエッチャントフロー、および５０ｓｃｃｍの１０％ＧｅＨ４の一定のＧｅＨ４エッチャントフローにおける、炭素ドープシリコン薄膜の非晶質領域のエッチング速度を、温度の逆数の関数として示すグラフである。これらの化学物質については、絶対的なエッチング速度は超低温においても極めて高い。
図１０は、６４Ｔｏｒｒの一定のチャンバ圧力、５５０℃の一定のチャンバ温度、２ｓｌｍの一定のＨ２キャリアフロー、および２００ｓｃｃｍの一定のＨＣｌエッチャントフローにおける、炭素ドープシリコン薄膜の非晶質領域の厚さを、エッチングの累積時間の関数として示すグラフである。図１０にプロットされている線の勾配は、非晶質Ｓｉ：Ｃ薄膜のエッチング速度に対応する。図に示すように、堆積される薄膜の中心部におけるエッチング速度は、堆積される薄膜のエッジにおけるエッチング速度より高い。したがって、好適な実施形態では、ウェーハは、非晶質Ｓｉ：Ｃがエッチング速度の遅いウェーハのエッジから除去される可能性を高めるために「オーバーエッチング」される。図１０にプロットされている線をｙ軸へ外挿することで、非晶質薄膜の初期の厚さおよび成長速度を推定することが可能である。同様に、図１０にプロットされている線をｘ軸へ外挿することで、非晶質材料全体のエッチングに要する時間を推定することが可能である。図１０は、与えられたプロセスパラメータにより、毎分約１４０Åのエッチング速度が達成されることを示す。
図１１は、５５０℃の一定のチャンバ温度、６４Ｔｏｒｒの一定のチャンバ圧力、２ｓｌｍの一定のＨ２キャリアフロー、および２００ｓｃｃｍの一定のＨＣｌエッチャントフローにおける、ウェーハ上へ堆積された炭素ドープシリコン薄膜の非晶質領域のエッチング速度を、ウェーハ上の半径方向位置の関数として示すグラフである。図１１は、ウェーハ中心部よりもウェーハエッジにおいて、エッチング速度が僅かに遅いことを示す。
図１２は、５５０℃の一定のチャンバ温度、８０Ｔｏｒｒの一定のチャンバ圧力、２ｓｌｍの一定のＨ２キャリアフロー、２００ｓｃｃｍの一定のＨＣｌエッチャントフロー、および６．５ｓｃｃｍの一定のＧｅＨ４エッチャントフローにおける、ウェーハ上へ堆積された炭素ドープシリコン薄膜の非晶質領域の厚さを、エッチングサイクルの様々な持続時間について、ウェーハ上の半径方向位置の関数として示すグラフである。
図１３は、ウェーハ上へ堆積された炭素ドープシリコン薄膜の非晶質領域の厚さを、ＧｅＨ４エッチャントの様々なエッチング化学物質およびエッチングサイクルの様々な持続時間について、ウェーハの半径方向位置の関数として示すグラフである。図１３に示すように、より長いエッチングサイクルおよびより高いＧｅＨ４フロー速度は、より非一様なエッチングをもたらす。他の実施形態では、この効果は、延長された持続時間の最終エッチングサイクルを設けることによって補償され、これにより、ウェーハ中心部に残留する非晶質Ｓｉ：Ｃを除去するための十分な「オーバーエッチング」がもたらされる。したがって、堆積およびエッチングは、各サイクルにおいて比較的小さい厚さで、好適にはサイクル当たり約１ｎｍ〜１０ｎｍ、より好適にはサイクル当たり約２ｎｍ〜５ｎｍの厚さで行なうことが望ましい。先に述べたように、表Ａに類似する条件を使用して、毎分４〜１１ｎｍの正味の堆積速度が達成されている。
図１４は、パターニングされた基板上に１堆積サイクルおよび１エッチングサイクルを実行することにより生成された、部分的に形成された炭素ドープシリコン構造の一例を示す写真である。図に示すように、結晶性のＳｉ：Ｃ：Ｐがエピタキシャル基板領域上に存在し、一方で、非晶質のＳｉ：Ｃ：Ｐが酸化物上に存在する。堆積は、露出される結晶軸方向に依存して異なる成長速度で発生することから、非晶質／エピタキシャル界面には、アモルファスポケットが存在する。図１４に示す構造では、非晶質エッチング速度とエピタキシャルエッチング速度との比が２０を超える。図１６は、パターニングされた基板上に複数回の堆積およびエッチングサイクルを実行することにより生成された、部分的に形成された炭素ドープシリコン構造の一例を示す写真である。図１４と比較すると、非晶質のＳｉ：Ｃ：Ｐは、実質的に全て酸化物表面から除去されていて、結果的に、選択的なエピタキシャル形成が擬似的に生じている。図１７は、本明細書に開示する所定の技術を使用して選択的に堆積されたエピタキシャル炭素ドープシリコン薄膜の原子間力顕微鏡分析を示す。
図１５は、本明細書に開示する所定の技術を使用して形成された、部分的に形成された炭素ドープシリコン薄膜の一例について、元素濃度を深さの関数として示すグラフである。図に示すように、エッチングフェーズ中のＧｅＨ４の使用に起因して、比較的少ないレベルのゲルマニウムがＳｉ：Ｃ薄膜内に組み込まれる。好適には、ゲルマニウムの組込みは約５原子％未満、より好適には約２原子％未満、最も好適には約１原子％未満である。
図１８は、本明細書に開示する所定の技術を使用して堆積された炭素ドープシリコン薄膜のＸ線回折の変動するカーブを示す。これらの曲線は、異なる量の堆積／エッチングサイクルを示し、かつ増大するモノメチルシラン（「ＭＭＳ」）フロー速度に対応し、このことは、シリコンエピタキシャル薄膜におけるより高い置換Ｃ濃度に対応する。
Ｓｉ：Ｃ薄膜の選択的なエピタキシャル堆積について本明細書に開示する技術は、従来技術を凌ぐ幾つかの優位点を提供する。例えば、絶縁領域からの多結晶または非晶質Ｓｉ：Ｃのサイクル的な除去は、非晶質Ｓｉ：ＣとエピタキシャルＳｉ：Ｃとの間の界面の改良を促進する。具体的には、このサイクルプロセスが、もしそうでなければ非エピタキシャル成長が発生するであろう界面領域において、エピタキシャル成長の発生を可能にする。さらに、エッチング中の温度スパイクが除外され、よってエッチングサイクルが堆積サイクルに等しい、または堆積サイクルより僅かに上昇された温度で実行される実施形態では、より低い温度が多くの優位点をもたらす。スループットは、温度（および／または圧力）ランプおよび安定化時間を最小化することによって向上される。堆積温度は、引き続き、高い置換炭素含有量（例えば、１．０〜３．６炭素％）を達成するのに十分な低さであることが可能であり、置換炭素および電気活性ドーパントの大部分は、エッチングの間に所定位置に留まり、よって、結果的には、最終的な薄膜内に、高濃度の置換炭素およびドーパントが存在する。
高スループットには、幾つかの特徴が寄与する。例えば、トリシランの使用は、超低温において堆積速度を向上させ、よって例えば、より低い温度およびより高い堆積速度から結果的に生じる、堆積される置換ドーパントの高い濃度を犠牲にすることなく、堆積フェーズの持続時間を最短化することが見い出されている。前駆物質のシーケンスおよび選択はまた、非晶質絶縁領域上の大部分のまたは全面の非晶質堆積を促進し、同時に単結晶領域上および非晶質領域上双方に比較的一様な厚さ（厚さ比１．６：１未満）をもたらして、エッチングフェーズ中の全体的なエッチング時間を最短化する。
前述の詳細な説明は、本発明の幾つかの実施形態を開示するが、本開示は単なる例示を目的とするものであって、本発明を限定するものでないことが理解されるべきである。本明細書に開示する特定の構成および動作が前述のものとは異なる可能性があること、および本明細書に開示する方法が半導体デバイスの製造以外のコンテキストで使用され得ることが認識されるべきである。
Claims (46)
- 半導体ウィンドウ内に半導体材料を選択的に形成する方法であって、
絶縁表面と単結晶半導体表面とを備える基板を、化学気相蒸着チャンバ内に設ける工程と、
前記絶縁表面上の非エピタキシャル半導体材料と前記単結晶半導体表面上のエピタキシャル半導体材料との厚さの比が約１．６：１未満となるように、前記基板の前記絶縁表面上および前記単結晶半導体表面上へ、半導体材料をブランケット堆積する工程と、
前記絶縁表面から前記非エピタキシャル半導体材料を選択的に除去する工程とを含み、
ブランケット堆積する前記工程と、選択的に除去する前記工程とを、前記化学気相蒸着チャンバ内で実行する方法。 - ブランケット堆積する前記工程と選択的に除去する前記工程とを複数のサイクルで反復する工程をさらに含み、各サイクルが、前記単結晶半導体表面上のエピタキシャル材料に厚さを追加する、請求項１記載の方法。
- 前記半導体材料は炭素ドープシリコンを含む、請求項２記載の方法。
- 前記炭素ドープシリコンは約０．１原子％〜３．６原子％の置換炭素を含む、請求項３記載の方法。
- 前記単結晶半導体表面はリセスされたソース／ドレイン領域を含み、前記エピタキシャル材料は中間のチャネル領域上へ応力を加える、請求項２記載の方法。
- 選択的に除去する前記工程は、前記リセスされたソース／ドレイン領域の側壁からエピタキシャル材料を除去し、且つ、前記リセスされたソース／ドレイン領域の底部にエピタキシャル材料を残す工程を含む、請求項５記載の方法。
- ブランケット堆積する前記工程は、非選択的に堆積する工程を含む、請求項２記載の方法。
- ブランケット堆積する前記工程は、ハロゲン化物を用いずに気相ソースをフローする工程を含む、請求項２記載の方法。
- ブランケット堆積する前記工程は、前記絶縁表面上へ、圧倒的に非晶質である半導体材料を形成する工程を含む、請求項２記載の方法。
- ブランケット堆積する前記工程の各々は、前記絶縁表面上の非エピタキシャル物質と前記単結晶半導体表面上のエピタキシャル材料との厚さの比を、約１．０：１〜約１．３：１で堆積する、請求項２記載の方法。
- 前記エピタキシャル材料は、インサイチュ燐および炭素ドープシリコンを含む、請求項２記載の方法。
- 前記エピタキシャル材料は約０．４ｍΩ・ｃｍ〜２ｍΩ・ｃｍの抵抗率を有する、請求項１１記載の方法。
- ブランケット堆積する前記工程と選択的に除去する工程とは共に、互いに±１０℃の範囲内で実行される、請求項２記載の方法。
- ブランケット堆積する前記工程と選択的に除去する工程とは共に、互いに±５℃の範囲内で実行される、請求項２記載の方法。
- 選択的に除去する前記工程は、ゲルマニウムソースおよびハロゲン化物ソースを前記化学気相蒸着チャンバ内へフローする工程を含む、請求項１記載の方法。
- ブランケット堆積する前記工程は、トリシランを前記化学気相蒸着チャンバ内へフローする工程を含む、請求項１記載の方法。
- ブランケット堆積する前記工程は、適切な炭素ソースおよび適切な電気的ドーパントソースを、前記化学気相蒸着チャンバ内へフローする工程をさらに含む、請求項１６記載の方法。
- エピタキシャル半導体材料を選択的に形成する方法であって、
基板の単結晶半導体領域上へエピタキシャル材料を形成し、かつ前記基板の絶縁領域上へ非エピタキシャル材料を形成するために、半導体材料をブランケット堆積する工程と、
ブランケット堆積された前記半導体材料を、ハロゲン化物ソースおよびゲルマニウムソースを含むエッチング化学物質に露出することにより、前記絶縁領域上から前記非エピタキシャル材料を選択的に除去する工程と、
ブランケット堆積する前記工程と選択的に除去する前記工程とを、少なくとも一度反復する工程とを含む方法。 - ブランケット堆積する前記工程は、前記基板を収容する化学気相蒸着チャンバ内へトリシランをフローする工程を含む、請求項１８記載の方法。
- ブランケット堆積する前記工程は、各サイクルにおいて約１ｎｍ〜１０ｎｍで堆積する工程を含む、請求項１８記載の方法。
- ブランケット堆積する前記工程および選択的に除去する工程は、化学気相蒸着チャンバ内で実行される等温および等圧プロセスである、請求項１８記載の方法。
- 前記半導体領域はリセスされた領域を含む、請求項１８記載の方法。
- 前記リセスされた領域内の前記エピタキシャル材料は、前記基板の隣接する領域に歪みを加える、請求項２２記載の方法。
- 前記半導体材料は炭素ドープシリコンを含む、請求項１８記載の方法。
- 基板上の選択される位置にシリコン含有材料を形成する方法であって、
単結晶半導体の露出されたウィンドウを複数のフィールド分離領域間に有する基板を設ける工程と、
前記基板上へトリシランをフローすることにより、単結晶材料の前記ウィンドウおよび前記フィールド分離領域上へ、シリコン含有材料をブランケット堆積する工程と、
前記フィールド分離領域上から前記シリコン含有材料を選択的に除去する工程と、
ブランケット堆積する前記工程と選択的に除去する前記工程とを複数回のサイクルで反復する工程とを含む方法。 - 前記シリコン含有材料をブランケット堆積する前記工程は、前記基板上へ、トリシランを用いて炭素ソース蒸気をフローする工程を含み、前記シリコン含有材料は炭素ドープシリコンを含む、請求項２５記載の方法。
- 選択的に除去する前記工程は、単結晶半導体の前記ウィンドウ上からエピタキシャル材料を除去する工程よりも速い速度で、前記フィールド分離領域上から非エピタキシャル材料をエッチングする工程を含む、請求項２６記載の方法。
- 前記ウィンドウはリセスを備え、選択的に除去する前記工程は、前記リセスの側壁からエピタキシャル材料を除去し、且つ、前記リセスの底部にエピタキシャル材料を残す工程をさらに含む、請求項２７記載の方法。
- 選択的に除去する前記工程は、前記基板をハロゲン化物エッチャントおよびゲルマニウムソースに露出する工程を含む、請求項２５記載の方法。
- 単結晶半導体の前記ウィンドウは、前記フィールド分離領域の上面に対してリセスを備える、請求項２５記載の方法。
- ブランケット堆積する前記工程および選択的に除去する前記工程は、等温および／または等圧条件下で実行される、請求項２５記載の方法。
- ブランケット堆積する前記工程および選択的に除去する前記工程は、前記シリコン含有材料の、毎分約４ｎｍ〜１１ｎｍの正味の成長速度を提供する、請求項２５記載の方法。
- エピタキシャル半導体材料を選択的に形成する方法であって、
絶縁領域と当該絶縁領域内に形成される半導体ウィンドウとを、基板に提供する工程と、
前記絶縁領域上へ非晶質半導体材料を堆積し、かつ前記半導体ウィンドウ上へエピタキシャル半導体材料を堆積する工程と、
前記絶縁領域上から前記非晶質半導体材料を選択的にエッチングし、且つ、前記半導体ウィンドウ内に少なくとも幾分かのエピタキシャル半導体材料を残す工程と、
ブランケット堆積する前記工程と選択的に除去する前記工程とを、複数回のサイクルで反復する工程とを含む方法。 - 前記半導体ウィンドウは、前記絶縁領域の上面から下方にリセスを備え、反復する前記工程は、前記リセスをエピタキシャル半導体材料で充填する工程を含む、請求項３３記載の方法。
- 堆積する前記工程は、前記リセスを炭素ドープシリコンで充填して、リセスされたソース／ドレイン構造を形成する工程を含む、請求項３４記載の方法。
- 堆積する前記工程は、前記リセスされたソース／ドレイン構造へ、電気的ドーパントをインサイチュ供給する工程をさらに含む、請求項３５記載の方法。
- 堆積する前記工程は、炭素ドープシリコンを形成する工程を含む、請求項３５記載の方法。
- 堆積する前記工程は、前記炭素ドープシリコン上へ、炭素フリーのキャップ層を形成する工程をさらに含む、請求項３７記載の方法。
- 反復する前記工程は、隆起されたソース／ドレイン構造を形成する工程を含む、請求項３３記載の方法。
- 堆積する前記工程は、燐および炭素ドープシリコンを堆積する工程を含む、請求項３３記載の方法。
- 前記半導体ウィンドウは、前記絶縁領域の上面から下方にリセスを備え、前記リセス内の前記エピタキシャル半導体材料は、隣接する領域に横方向の引張歪みを加える、請求項３３記載の方法。
- 前記隣接する領域はトランジスタチャネル領域である、請求項４１記載の方法。
- 選択的に除去する前記工程は、前記リセスの側壁からエピタキシャル材料を除去し、且つ、前記リセスの底部にエピタキシャル材料を残す工程をさらに含む、請求項４１記載の方法。
- 選択的にエッチングする前記工程は、前記基板を塩素ソースおよびゲルマニウムソースに露出する工程を含む、請求項３３記載の方法。
- 堆積の各工程において、前記絶縁領域上の非晶質半導体材料と前記半導体ウィンドウ上の前記エピタキシャル半導体材料との厚さの比が約１．６：１未満である、請求項３３記載の方法。
- 前記比は約１．０：１〜１．３：１である、請求項４５記載の方法。
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