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JP2009218304A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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睦美 北村
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Abstract

【目的】耐圧とオン抵抗のトレードオフを改善し、高耐圧で低オン抵抗のトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置およびその製造方法を提供する。
【解決手段】ピラー部３０の側壁に局所的に厚い酸化膜１０を形成し、さらにｐリサーフ領域４と第２ｎドレイン領域８を形成することで、第２ｎドレイン領域８の不純物濃度を上げても高耐圧が得られると同時に低オン抵抗化を図ることができる。
【選択図】 図１

Description

この発明は、低オン抵抗、高耐圧および高速スイッチングを必要とする、電源ＩＣやモーター駆動用ＩＣなどのパワーＩＣに用いられるパワーＭＯＳＦＥＴなどの半導体装置およびその製造方法に関する。
電源ＩＣに内蔵されるパワーＭＯＳＦＥＴは、一般的に、低オン抵抗・高速スイッチングが要求される。さらに、入出力電圧が高い場合は、それに応じて高耐圧も要求される。
ここで、高耐圧・低オン抵抗を実現できるパワーＭＯＳＦＥＴとしてトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ ： Ｔｒｅｎｃｈ Ｌａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）がある。
図１３は、従来のＴＬＰＭの要部断面図である。図１３は、ＴＬＰＭを構成するセルの中の１／２セルを示す。図１３はの図１１のＡ部に相当する部分を示す。
このＴＬＰＭは、ｐ半導体基板１上に配置されるｎウェル領域２と、ｎウェル領域２上に配置されるｎドレイン領域３ａおよびｐベース領域１２とを備えている。
また、ｎウエル領域２の表面層で前記ｎドレイン領域３ａに接して配置される第１トレンチ６と、第１トレンチ６より開口部が小さく、第１トレンチ６に接して配置される第２トレンチ１１とを備えている。図１３では１／２セルを示したので、ピラー部３０は右半分が示され、トレンチ６、１１は左半分が示されている。実際は図示しないトレンチ６、１１がピラー部３０の左側にも存在する。
また、第２トレンチ１１底面に露出しｐベース領域１２上に配置されるｎソース領域１５と、第２トレンチ１１側壁と底面に配置されるゲート絶縁膜１３と、第１トレンチ６の側壁に配置される厚い絶縁膜１０と、ゲート絶縁膜１３上および厚い酸化膜１０上に配置されるゲート電極１４と、ゲート電極１４上およびｎドレイン領域３ａ上に配置され第１、第２トレンチ６、１１を充填する絶縁膜(例えば、酸化膜)とを備えている。
さらに、図示しない第１トレンチマスク酸化膜５（図１０参照）と絶縁膜１６ａからなる層間絶縁膜１６に形成したコンタクトホールを充填してｎドレイン領域３およびｎソース領域１５にｎコンタクト領域１８、１９を介して接するタングステンプラグ２０、２１と、タングステンプラグ２０、２１に接続するドレイン金属配線２２とソース金属配線２３とを備えている。
このＴＬＰＭは、トレンチの側壁にゲート電極１４、トレンチに挟まれた箇所の半導体基板であるピラー部３０にｎドレイン領域３を形成することでデバイスピッチを縮小化し、高耐圧を維持しつつ単位面積あたりのオン抵抗を低減できるものである。尚、ピラー部３０とは、前記したように複数形成されたトレンチで挟まれた箇所の半導体基板（図１３ではトレンチの左側の半導体基板）であり、具体的には、第１、第２トレンチ６、１１に挟まれたシリコン基板をいう。トレンチピラーということもある。
また、特許文献１には、半導体装置の製造方法において、半導体層にトレンチ等の凹部を形成した後に、等方性ドライエッチングを行なうことにより、凹部の側面と底面との境界となる角部を丸めることが開示されている。
また、特許文献２には、ＭＯＳ型半導体装置において、ゲート領域を溝の深さ方向に（縦に）形成し、トランジスタのチャネル領域を基板に対し水平方向に広げず、素子領域の微細化を図ることが開示されている。
また、特許文献３には、トレンチ型ラテラルＭＯＳＦＥＴにおいて、トレンチ内部に形成される二種類の電極間の絶縁を確保し、また、素子耐圧が基板コンタクトからの距離に依存する問題を解決する方法が開示されている。
また、特許文献４には、ゲート絶縁膜の均一性がよく信頼性が高く、オン抵抗が低く、かつ、耐圧とオン抵抗のトレードオフ特性が良好なトレンチ横型ＭＩＳＦＥＴについて開示されている。
また、特許文献５には、トレンチ縦型ＭＯＳＦＥＴのピラー部にスーパージャンクション構造を配置することで、耐圧が向上できることができることが開示されている。
また、特許文献６には、トレンチ縦型ＭＯＳＦＥＴのピラー部にドリフト層とリサーフ層を縦方向に配置することで、素子の微細化とオン抵抗の低減を図ることができることが開示されている。
特開２００４−２５３５７６号公報 特開平６−２２４４３８号公報 特開２００２−１８４９８０号公報 特開平８−１８１３１３号公報 特開２００５−１９７２８７号公報 特開２００６−７４０１５号公報
図１３に示す従来のＴＬＰＭでは、第１トレンチ６の側壁に形成する厚い絶縁膜１０がフィールドプレートとなり電界を緩和している。耐圧を上げるためには、ｎドレイン領域３の不純物濃度を低濃度化する必要がある。しかし、このｎドレイン領域３はドリフト領域ともなるため、低濃度化するとオン抵抗が上昇してしまう。
また、特許文献１〜６には、トレンチ横型パワーＭＯＳＦＥＴ構造で、ピラー部にリサーフ構造を形成して、耐圧とオン抵抗のトレードオフを改善することは記載されていない。
この発明の目的は、前記の課題を解決して、耐圧とオン抵抗のトレードオフを改善し、高耐圧で低オン抵抗のトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置およびその製造方法を提供することである。
前記の目的を達成するために、半導体基板の表面から内部に向かって形成された複数のトレンチと、該トレンチの側壁と該側壁近傍の底面にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチに挟まれた箇所の前記半導体基板であるピラー部と、該ピラー部に形成される第１導電型の第１ドレイン領域と、前記トレンチ底部の側壁と底面に接して形成される第２導電型のベース領域と、前記トレンチ底面に露出し前記ベース領域の表面層に形成される第１導電型のソース領域と、を有する半導体装置において、前記第１ドレイン領域内もしくは該第１ドレイン領域下面に接して前記ピラー部に形成される第２導電型のリサーフ領域と、前記第１ドレイン領域、前記ベース領域および前記リサーフ領域にそれぞれ接して前記ピラー部の側壁の表面層に形成される第１導電型の第２ドレイン領域とを有する構成とする。
また、前記レンチの上部開口部を広くし、該広くしたトレンチの側壁と前記ゲート電極の間に厚い絶縁膜を介在させるとよい。
また、前記半導体装置の製造方法において、前記第２ドレイン領域を第1導電型不純物の斜めイオン注入で形成する製造方法とする。
この発明によれば、トレンチで挟まれた箇所の半導体基板であるピラー部に局所的に厚い酸化膜を形成してフィールドプレートとすることで高耐圧化ができ、さらに、ピラー部に形成されたｐ領域の側面に第２ｎドレイン領域を形成することで、ｐ領域がｐリサーフ領域となり電界を緩和することができる。
そのため、第２ｎドレイン領域の不純物濃度を上げても高耐圧を確保できるようになり、ドリフト領域となる第２ｎドレイン領域の不純物濃度を上げることでオン抵抗を低減することができる。
つまり、厚い酸化膜とｐリサーフ領域により、耐圧とオン抵抗のトレードオフが改善され、高耐圧で低オン抵抗の半導体装置とすることができる。
発明の実施の形態を以下の実施例で具体的に説明する。従来構造と同一部位には同一の符号を付した。
図１は、この発明の第１実施例の半導体装置の要部断面図である。ここでは、半導体装置としてＴＬＰＭでハイサイドＮｃｈＭＯＳＦＥＴを例に挙げた。ハイサイドＮｃｈＭＯＳＦＥＴはｐ半導体基板１の表面層に形成したｎウェル領域２内にＮｃｈＭＯＳＦＥＴを形成したＭＯＳＦＥＴであり、ｐ半導体基板１の電位に対してｎウェル領域２の電位を任意の高い電位とすることができるため、その中に形成されるＮｃｈＭＯＳＦＥＴは、そのソース領域をグランド電位でなく任意の高電位にして動作させることができるため、ハイサイドと言われている。
図１は、ＴＬＰＭを構成するセルの中の１／２セルであり、図１１で示す１セルの半分（Ａ部）である。
このハイサイドＮｃｈＭＯＳＦＥＴは、ｐ半導体基板１上に配置されるｎウェル領域２と、ｎウェル領域２上に配置されるｐリサーフ領域４およびｐベース領域１２と、ｐリサーフ領域４上に配置される第１ｎドレイン領域３とを備えている。
また、ｎウエル領域２の表面層で前記ｎドレイン領域３とｐリサーフ領域およびｎウエル領域２に接して配置される第１トレンチ６と、第１トレンチ６より開口部が小さく、第１トレンチ６に接して配置される第２トレンチ１１とを備えている。図１では１／２セルを示したので、ピラー部３０は右半分が示され、トレンチ６、１１は左半分が示されている。実際は図示しないトレンチ６、１１がピラー部３０の左側にも存在する。
また、第１ｎドレイン領域３とｐリサーフ領域４とｎウェル領域２およびｐベース領域１２と接し第１トレンチ６側壁および底面に露出する第２ｎドレイン領域８（ｎドレインドリフト領域）と、第２トレンチ１１底面に露出しｐベース領域１２の表面層に配置されるｎソース領域１５とを備えている。
また、第２トレンチ１１側壁と底面に配置されるゲート絶縁膜１３と、第１トレンチ６の側壁に配置される厚い絶縁膜１０と、このゲート絶縁膜１３上および厚い絶縁膜１０上に配置されるゲート電極１４と、ゲート電極１４上および第１ｎドレイン領域３上に配置され第１トレンチ６および第２トレンチ１１を充填する絶縁膜１６ａとを備えている。
さらに、第１トレンチマスク酸化膜５と絶縁膜１６ａからなる層間絶縁膜１６に形成したコンタクトホール１７をマスクに第１ｎドレイン領域１８およびｎソース領域１９のそれぞれの表面層に形成されるｎコンタクト領域１８、１９と、それぞれのコンタクトホール１７を充填してそれぞれのｎコンタクト領域１８、１９と接続するタングステンプラグ２０、２１と、タングステンプラグ２０、２１に接続するドレイン金属配線２２およびソース金属配線２３とを備えている。
前記の第１トレンチ６の底部に第１トレンチ６より開口部の小さな第２トレンチ１１が形成されている。前記のゲート絶縁膜１３と接する第２トレンチ１１側壁と底面（つまり第２トレンチ１１のコーナー）のｐベース領域１２の表面層にはチャネルが形成される。
また、前記のｐリサーフ領域４と第１、第２ｎドレイン領域３、８およびｐベース領域１２の端部はピラー部３０に形成される。
また、ピラー部３０の第１トレンチ６側壁に厚い絶縁膜１０を形成し、フィールドプレートとすることで耐圧をあげている。
さらに、ピラー部３０に形成されたｐリサーフ領域４となるｐ領域の第１、第２トレンチ側６、１１壁面の表面層に第２ｎドレイン領域８を形成することで電界が緩和する。そのため、同じ耐圧でもｎドレインドリフト領域となる第２ｎドレイン領域８の濃度をあげることができて、オン抵抗を低減できる。
尚、ハイサイドＮｃｈＴＬＰＭとは、高電位側に用いられるＮｃｈＴＬＰＭのことである。
図２は、この発明の第２実施例の半導体装置の要部断面図である。図１と違うのは、第１トレンチ６の底部のｐベース領域１２を囲むようにｎボディ領域２４を形成した点である。このｎボディ領域２４は、ｎウェル領域２より不純物濃度を高くしてある。これは、図１に示す構造では、ｐリサーフ領域４とｐベース領域１２間でパンチスルーがおきる可能性がある。トレンチ底面にｎボディ領域（ｎバッファ領域）を形成することで、パンチスルー耐圧を上昇させることが可能となる。
図３は、この発明の第３実施例の半導体装置の要部断面図である。図２との違いは、第２トレンチ１１を形成しないで、第１トレンチ６底面の深さを第２トレンチ１１底面の深さとしている点と、第２ｎドレイン領域８とゲート電極１４の間に厚い絶縁膜１０でなくゲート絶縁膜１３が形成されている点である。この場合も耐圧とオン抵抗のトレードオフを改善できる。また、図１と同様にｎボディ２４を形成しなくてもよい。
図４は、この発明の第４実施例の半導体装置の要部断面図である。図１との違いは、第１ｎドレイン領域３を深くして、その内にｐリサーフ領域４を形成している点である。この場合は、ｐリサーフ領域４の下側に形成される第１ｎドレイン領域３の不純物濃度はｎウェル領域２の不純物濃度に近くなる。そのため、第１実施例と同様の効果が得られる。
尚、第２実施例、第３実施例の場合もｐリサーフ領域４を第１ｎドレイン領域３内に形成しても構わない。この場合も第２実施例、第３実施例と同様の効果が得られる。
図５〜図１１は、この発明の第５実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。これは図１に示すハイサイドＮｃｈＴＬＰＭの製造工程である。
最初に、図５に示すように、ｐ半導体基板１のＴＬＰＭ形成領域全体にイオン注入（例えばドーズ量１×１０13／ｃｍ2程度、加速電圧１７０ｋｅＶ程度）によりｎウェル領域２を形成し、ｐ半導体基板１との接合深さ４μｍ程度まで１１５０℃程度で熱拡散させる。続いて、第１ｎドレイン領域３を、例えば不純物（Ｐ３１：リン原子）、ドーズ量２×１０13ｃｍ2、加速電圧５０ｋｅＶ程度で形成し、１１００℃６０分程度のアニールにより拡散させた後、ｐリサーフ領域４（第２ｎドレイン領域を形成する前のｐ領域も便宜的にｐリサーフ領域と呼ぶことにする）を、例えば不純物（Ｂ１１：ボロン原子）、ドーズ量２×１０13ｃｍ2、加速電圧３００ｋｅＶ程度で形成し、１１００℃６０分程度のアニールにより拡散させる。ｐリサーフ領域４を形成するためのボロンイオンを第１ｎドレイン領域３を形成するリンイオンより高加速電圧でイオン注入することで、図示しないが、打ち込まれたリン濃度（正味（Ｎｅｔ）のリン濃度）のピーク位置より、打ち込まれたボロン濃度（正味（Ｎｅｔ）のボロン濃度）のピーク位置を深くすることができる。こうすることで、図１２の不純物プロファイルで示すように、ｐリサーフ領域４が第１ｎドレイン領域３の底面と接してその下に形成される。
尚、前記の第１ｎドレイン領域３とｐリサーフ領域４の形成順序は逆にしても構わない。また、必ずしもｐリサーフ領域４が第１ｎドレイン領域３の底面に接してその下に形成する必要はなく、ｐリサーフ領域４を第１ｎドレイン領域３内に形成しても構わない。また、図１２は図５のＹ−Ｙ線での不純物プロファイルである。
つぎに、図６に示すように、パターニングされた第１トレンチマスク酸化膜５を形成し、この第１トレンチマスク酸化膜５をマスクにエッチングして第１トレンチ６を形成した後、第１トレンチマスク酸化膜５をそのままマスクとしてセルフアラインで、第１トレンチ６側壁と第１トレンチ６底面に斜めイオン注入７で第２ｎドレイン領域８を形成する。このとき第１トレンチ６の中央部付近が双方の斜めイオン注入７で濃度が高くなったり、第１トレンチ６の影になり斜めイオン注入７が行われない場合が生じても、第２トレンチ１１の形成でこの箇所は除去されるので問題ない。但し、第２トレンチ１１の形成では第１トレンチ６のコーナー箇所は除去されない。
つぎに、図７に示すように、第２トレンチマスク酸化膜９を形成する。
つぎに、図８に示すように、異方性エッチングにより、第１トレンチ６側壁に第２トレンチマスク酸化膜９（これが厚い絶縁膜１０となる）を残す。このとき、ピラー部３１上の第２トレンチマスク酸化膜５は異方性エッチングで除去され、第１トレンチマスク酸化膜５が残っている。
つぎに、図９に示すように、エッチングで第２トレンチ１１を形成した後、第２トレンチ１１底面にボロンのイオン注入を行い熱処理してｐベース領域１２を形成する。ｐベース領域１２は第２トレンチ１１底面と側壁下部に形成される。続いて第２トレンチ１１の側壁と底面にゲート絶縁膜（例えば、ゲート酸化膜）を形成した後、ポリシリコンを堆積させ、異方性エッチングにより、第１、第２トレンチ６、１１側壁にポリシリコンを残してゲート電極１４を形成する。その後、第１、第２トレンチ６、１１側壁のポリシリコン（ゲート電極１４）をマスクとして、第２トレンチ１１底面にｎソース領域１５を形成する。
つぎに、図１０に示すように、第１、第２トレンチ内を絶縁膜１６ａ（例えば、酸化膜）で充填する。
最後に、図１１に示すように、第１トレンチマスク酸化膜５と絶縁膜１６ａからなる層間絶縁膜１６にコンタクトホール１７を形成し、第１ドレイン領域３とｎソース領域１５のそれぞれの表面層にｎコンタクト領域１８、１９を形成する。コンタクトホール１７にタングステン（Ｗ）を充填し、第１ｎドレイン領域３とｎソース領域１５に形成されたｎコンタクト領域１８、１９にそれぞれ接続するタングステンプラグ２０、２１を形成し、これらのタングステンプラグ２０、２１とそれぞれ接続するドレイン金属配線２２およびソース金属配線２３を形成する。尚、図示しないがｐベース領域１２もタングステンプラグ２１と接続する。また、図１１のＡ部が各実施例で示された断面図に相当する部分である。
本製造工程を採用することで、従来の製造工程にｐリサーフ領域４を形成するためのイオン注入工程を追加するだけで、耐圧とオン抵抗のトレードオフが改善され、高耐圧で低オン抵抗のハイサイドＮｃｈＴＬＰＭを製造することができる。
この発明の第１実施例の半導体装置の要部断面図 この発明の第２実施例の半導体装置の要部断面図 この発明の第３実施例の半導体装置の要部断面図 この発明の第４実施例の半導体装置の要部断面図 この発明の第５実施例の半導体装置の要部製造工程断面図 図５に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 図６に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 図７に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 図８に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 図９に続く、この発明の第５実施例の半導体装置の要部製造工程断面図 図１０に続く、この発明の第５実施例の半導体装置の要部製造工程 図１の半導体装置の拡散プロファイル図 従来のＴＬＰＭの要部断面図
符号の説明
１ ｐ半導体基板
２ ｎウェル領域
３ 第１ｎドレイン領域
４ ｐリサーフ領域
５ 第１トレンチマスク酸化膜
６ 第１トレンチ
７ 斜めイオン注入
８ 第２ドレイン領域
９ 第２トレンチマスク酸化膜
１０ 厚い絶縁膜
１１ 第２トレンチ
１２ ｐベース領域
１３ ゲート絶縁膜
１４ ゲート電極
１５ ｎソース領域
１６ 層間絶縁膜
１６ａ 絶縁膜
１７ コンタクトホール
１８、１９ ｎコンタクト領域
２０、２１ タングステンプラグ
２２ ドレイン金属配線
２３ ソース金属配線
３０、３１ ピラー部

Claims (3)

  1. 半導体基板の表面から内部に向かって形成された複数のトレンチと、該トレンチの側壁と該側壁近傍の底面にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチに挟まれた箇所の前記半導体基板であるピラー部と、該ピラー部に形成される第１導電型の第１ドレイン領域と、前記トレンチ底部の側壁と底面に接して形成される第２導電型のベース領域と、前記トレンチ底面に露出し前記ベース領域の表面層に形成される第１導電型のソース領域と、を有する半導体装置において、
    前記第１ドレイン領域内もしくは該第１ドレイン領域下面に接して前記ピラー部に形成される第２導電型のリサーフ領域と、前記第１ドレイン領域、前記ベース領域および前記リサーフ領域にそれぞれ接して前記ピラー部の側壁の表面層に形成される第１導電型の第２ドレイン領域と、を有することを特徴とする半導体装置。
  2. 前記トレンチの上部開口部を広くし、該広くしたトレンチの側壁と前記ゲート電極の間に厚い絶縁膜を介在させることを特徴とする請求項１に記載の半導体装置。
  3. 請求項１または２に記載の半導体装置の製造方法において、前記第２ドレイン領域を第1導電型不純物の斜めイオン注入で形成することを特徴とする半導体装置の製造方法。
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