JP2014192361A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】通常のＰ型半導体基板を用いて、中耐圧でオン抵抗が低いオフセットドレインのｐ型ＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】第１導電型の半導体基板であるＰ型半導体基板(２１)と、上記第１導電型の半導体基板(２１)内に形成された第２導電型の深い第１ウエル(２５)と、上記深い第１ウエル(２５)内に形成された上記第１導電型の第２ウエル(３１b)と、上記第２ウエル（３１b）内に形成されたオフセットドレインＰ型ＭＯＳトランジスタと、上記第２ウエル(３１b)内における上記オフセットドレインＰ型ＭＯＳトランジスタのソース部に形成された上記第２導電型の第３ウエル(３３)とを備えることにより、通常のＰ型半導体基板を用いてＰ型のＬＤＭＯＳ構造を形成することができ、中耐圧でオン抵抗が低いオフセットドレインのｐ型ＭＯＳトランジスタを有する半導体装置を提供できる。
【選択図】図１

Description

この発明は、半導体装置およびその製造方法に関し、特にＰ型半導体基板上に中耐圧でオン抵抗が低いオフセットドレインのＰ型ＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。

液晶パネルを駆動する液晶ドライバーや、ＬＥＤ(Light Emitting Diode：発光ダイオード)を駆動するＬＥＤドライバー等には、低耐圧のロジックと中耐圧素子とが搭載される。そして、そのドライバーにおいては、低消費電力での駆動が必要となり、特に中耐圧素子についてはオン抵抗の低いデバイスが必要となる。中耐圧で尚且つオン抵抗が低いデバイスとしては、ＮチャネルＭＯＳ(metal-oxide-semiconductor)トランジスタ(以下、ＮchＭＯＳＴrと略称する)においてはｎＬＤＭＯＳ(lateral double-diffusedＭＯＳ)Ｔrが用いられる。

一方、Ｐ型半導体基板上に上記ｎＬＤＭＯＳＴrと一緒に配置されるＰchＭＯＳＴrにおいては、ドレイン部分にオフセットを持たせた構造を有するＥＤＭＯＳ(Extended DrainＭＯＳ)のＴrが一般的に使用されている。

ＰchＥＤＭＯＳＴrを備えた半導体装置として、特開２０１１‐２０４９３８号公報に開示されたようなものがある。図１７に、一般的なＰchＥＤＭＯＳの構造を示す。

図１７において、Ｐ型半導体基板１上にＮウェル２が形成され、その中に電界緩和層３,４および電界緩和層としてのロコス酸化膜５が形成されたＰchＭＯＳＴrが形成されている。尚、６は素子分離膜であり、７はゲート酸化膜であり、８はゲート電極であり、９はＰ型の高濃度層であり、１０はＮ型の高濃度層である。

この場合、上記ＮchＭＯＳＴrの場合とは異なり、ＬＤＭＯＳ構造をとることができない。そのために、耐圧を確保できたとしてもオン抵抗を低くすることができない。すなわち、耐圧は確保できるもののオン抵抗が高く、結果的にチップ面積が大きくなってしまうという問題がある。

そのために、従来は、Ｎ型埋め込み層を有するエピタキシャル成長ウエハを使用している。図１８にその構造を示す。図１８において、図１７と同じ部材には同じ番号を当てている。１１はＮ型埋め込み層である。また、１２は電界緩和厚膜ゲート酸化膜であり、１３はＮ型のウエルである。

しかしながら、図１８に示すようなＮ型埋め込み層１１を有するエピタキシャル成長ウエハを使用した構造の場合には、製造コストが高くなるという問題がある。

尚、ＳＯＩ(Silicon on Insulator)ウエハを使用しても、Ｎ型埋め込み層を有するエピタキシャル成長ウエハを使用した場合と同様に、ＰchＥＤＭＯＳのソース部にＮ型のウエルを形成してオン抵抗を低くすることができるが、製造コストが高くなるという問題がある。

特開２０１１‐２０４９３８号公報

そこで、この発明の課題は、埋め込み層を有するエピタキシャル成長ウエハや、ＳＯＩウエハを使用することなく、通常のＰ型半導体基板を用いて、中耐圧でオン抵抗が低いオフセットドレインのｐ型ＭＯＳトランジスタを有する半導体装置およびその製造方法を提供することにある。尚、本明細書中で言うところの「中耐圧」とは、略１０Ｖ〜６０Ｖを指す。

上記課題を解決するため、この発明の半導体装置は、
第１導電型の半導体基板であるＰ型半導体基板と、
上記第１導電型の半導体基板内に形成された第２導電型の深い第１ウエルと、
上記深い第１ウエル内に形成された上記第１導電型の第２ウエルと、
上記第２ウエル内に形成されたオフセットドレインＰ型ＭＯＳトランジスタと、
上記第２ウエル内における上記オフセットドレインＰ型ＭＯＳトランジスタのソース部に形成された上記第２導電型の第３ウエルと
を備えたことを特徴としている。

また、一実施の形態の半導体装置では、
上記第１ウエルの深さが、６.０μm以上且つ１２.０μm以下であり、
上記第２ウエルに深さが、３.０μm以上且つ６.０μm以下である。

また、一実施の形態の半導体装置では、
上記オフセットドレインＰ型ＭＯＳトランジスタにおけるドリフト部に、ロコス酸化膜および厚膜ゲート酸化膜を備えている。

また、一実施の形態の半導体装置では、
上記オフセットドレインＰ型ＭＯＳトランジスタは、ドレイン部に上記第１導電型のドレイン電界緩和層が形成されており、
上記第２ウエル内に、上記第３ウエルの底面を覆う位置から上記ドレイン電界緩和層の下面を覆う位置まで水平方向に延在する上記第２導電型の低濃度拡散層を形成して成るリサーフ構造のＮ型層を備えている。

また、この発明の半導体装置の製造方法は、
第１導電型の半導体基板であるＰ型半導体基板内に、イオン注入および熱拡散によって第２導電型の深い第１ウエルを形成する第１ウエル形成工程と、
上記第１ウエル形成工程に続いて、上記深い第１ウエル内に、上記第１導電型の第２ウエルを形成するためのイオン注入を行う第１イオン注入工程と、
上記第１イオン注入工程に続いて、上記深い第１ウエル内に、上記第２導電型の第３ウエルを形成するためのイオン注入を行う第２イオン注入工程と、
上記第２イオン注入工程に続いて、熱拡散によって、上記深い第１ウエル内に上記第２ウエルを形成すると共に、上記第２ウエル内に上記第３ウエルを形成する熱拡散工程と、
上記熱拡散工程に続いて、上記第２ウエル内に、オフセットドレインＰ型ＭＯＳトランジスタを、当該オフセットドレインＰ型ＭＯＳトランジスタのソース部が上記第３ウエルの少なくとも一部に成るように形成するトランジスタ形成工程と
を備えたことを特徴としている。

以上より明らかなように、この発明によれば、第１導電型の半導体基板であるＰ型半導体基板内に第２導電型の深い第１ウエルを形成し、この深い第１ウエル内に形成された上記第１導電型の第２ウエル内に、オフセットドレインＰ型ＭＯＳトランジスタを形成し、さらに、上記第２ウエル内における上記オフセットドレインＰ型ＭＯＳトランジスタのソース部に上記第２導電型の第３ウエルを形成するので、高価なＮ型埋め込み層を有するエピタキシャル成長ウエハやＳＯＩウエハを用いることなく、Ｐ型のＬＤＭＯＳ構造を形成することができる。

したがって、通常のＰ型半導体基板を用いて、中耐圧でオン抵抗が低いオフセットドレインのｐ型ＭＯＳトランジスタを有する半導体装置を提供できる。

この発明の半導体装置における概略構成を示す断面図である。 本半導体装置の製造方法における一工程での断面図である。 図２に続く工程での断面図である。 図３に続く工程での断面図である。 図４に続く工程での断面図である。 図５に続く工程での断面図である。 図６に続く工程での断面図である。 図７に続く工程での断面図である。 図８に続く工程での断面図である。 図９に続く工程での断面図である。 図１０に続く工程での断面図である。 図１１に続く工程での断面図である。 図１に示す半導体装置における不純物濃度プロファイルを示す図である。 図１に示す半導体装置における各層の配置を示す平面図である。 リサーフ構造を形成する工程での断面図である。 リサーフ構造を有する半導体装置の断面図である。 従来の一般的なＰchＥＤＭＯＳＴrの構造を示す図である。 Ｎ型埋め込み層を有するエピタキシャル成長ウエハ上に形成された従来のＰchＥＤＭＯＳＴrの構造を示す図である。

以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態の半導体装置における構造の概略を示す断面図である。また、図２〜図１２は、本半導体装置の製造方法を示す各工程での断面図である。

この発明の半導体装置は、トリプルウエル構造の中にＰch中耐圧トランジスタを形成するために、Ｐ型基板２１の中に上記第１ウエルとしての深いＮウエル２５を形成し、この深いＮウエル２５の中に上記第２ウエルとしてのＰウエル３１bを形成し、このＰウエル３１bの中に上記オフセットドレインＰ型ＭＯＳＴrとしてのＰchＥＤＭＯＳＴrおよび上記第３ウエルとしてのＮウエル３３を形成して、ＬＤＭＯＳ構造を構成することに特徴がある。以下、本実施の形態の半導体装置およびその製造方法について説明する。

図２に示すように、比抵抗が１Ωcm〜２００Ωcm程度のＰ型シリコン基板２１上に膜厚１０nm〜１００nm程度の熱酸化膜２２を形成し、リソグラフィによって深いＮウエルを形成するためのレジスト２３をパターンニングする。そして、形成されたレジスト２３をマスクとして、ドーズ量が１.０Ｅ＋１２〜５.０Ｅ＋１３ions/ｃｍ²のリン(Ｐ)イオンを１０００ｋeＶ〜１００００ｋeＶの加速エネルギーで注入して、Ｎ型層２４を形成する。

次に、図３に示すように、上記レジスト２３を除去した後に、１０００℃〜１２００℃,３００分〜６００分の熱拡散によって、注入したリン(Ｐ)によるＮ型層２４に対するドライブイン拡散を行って、深いＮウエル２５を形成する。その際に、深いＮウエル２５の深さは、６.０μm〜１２.０μmに調整する必要がある。

次に、表面に形成されていた熱酸化膜２２を、フッ化水素によるウエットエッチングによって全面剥離する。その後、熱酸化によって熱酸化膜２６を形成し、ＣＶＤ(化学気相成長法：Chemical Vapor Deposition)によってシリコン窒化膜を形成し、パターンニング技術によってシリコン窒化膜２７を形成する。そして、シリコン窒化膜２７をマスクとして、熱酸化によって、図４に示すように、膜厚が３００nm〜６００nm程度の素子分離膜２８およびＰchＥＤＭＯＳＴrの上記ロコス酸化膜としてのドレイン部電界緩和ロコス酸化膜２９を形成する。

このように、上記ドレイン部電界緩和ロコス酸化膜２９を形成することによって、４０Ｖ以上の耐圧(ドレイン電圧)を得ることができる。尚、このドレイン部電界緩和ロコス酸化膜２９は、必要とする耐圧が４０Ｖ程度に満たない場合には、削除することが可能である。但し、本実施の形態においては、ドレイン部電界緩和ロコス酸化膜２９を有する構造であるとして、以下の説明を行う。

上記ドレイン部電界緩和ロコス酸化膜２９の形成後、マスクとしてのシリコン窒化膜２７をエッチング除去する。そうした後、熱酸化によって、膜厚が４０nm〜１００nm程度の熱酸化膜３０を形成する。この熱酸化膜３０は、中耐圧トランジスタのゲート酸化膜として使用される。また、ＰchＥＤＭＯＳＴrにおいては、上述のドレイン部電界緩和ロコス酸化膜２９は、更に電界緩和酸化膜として使用される。電圧に応じては、この電界緩和酸化膜も削除することが可能である。

次に、図５に示すように、リソグラフィ工程によって、深いＮウエル２５中にＰ型層３２を形成すると共に、深いＮウエル２５の外に隣接してＰウエル３１aを形成するためのパターンニングを行う。そして、得られたレジスト(図示せず)をマスクとして、ドーズ量が１.０Ｅ＋１２〜５.０Ｅ＋１３ions/ｃｍ²のボロン(Ｂ)イオンを１００ｋeＶ〜２０００ｋeＶの加速エネルギーで１回以上注入して、Ｐ型層３２およびＰウエル３１aを形成する。

次に、図６に示すように、リソグラフィ工程によって、上記深いＮウエル２５の中にＰchＥＤＭＯＳＴrのチャネル部分および上記第３ウエルとしてのＮ‐body(ボディ)部分３３を形成するためのパターンニングを行う。そして、得られたレジスト(図示せず)をマスクとして、ドーズ量が１.０Ｅ＋１２〜５.０Ｅ＋１３ions/ｃｍ²のリン(Ｐ)イオンを２０ｋeＶ〜５００ｋeＶの加速エネルギーで１回以上注入する。その後、レジストを除去し、Ｐウエル３１a,３１bおよびＮ‐body部分３３を形成するため、１０００℃〜１２００℃,３００分〜６００分の熱拡散を行う。この熱拡散後は、深いＮウエル２５が６.０μm〜１２.０μm程度の深さに、Ｐウエル３１bが３.０μm〜６.０μm程度の深さになる。また、Ｎ‐body部分３３は１.５μm〜３.０μm程度の深さになる。

次に、図７に示すように、リソグラフィ技術によって、Ｐウエル３１b中にドレイン電界緩和層３４を形成するためのパターンニングを行う。その後、ドーズ量が５.０Ｅ＋１１〜５.０Ｅ＋１３ions/ｃｍ²のボロン(Ｂ)イオンを２０ｋeＶ〜３００ｋeＶの加速エネルギーで注入することによって、ドレイン電界緩和層３４を形成する。そうした後、レジストを除去する。

さらに、５０Ｖ以上の耐圧を得るために、リサーフ構造を形成することも可能である。但し、本実施の形態においては、リサーフ構造を有しない構造である。

次に、図８に示すように、リソグラフィ技術により、上記厚膜ゲート酸化膜としての電界緩和酸化膜(電界緩和厚膜ゲート酸化膜)３５を形成するためのパターンニングを行う。すなわち、熱酸化膜３０を、フッ化水素を用いたウエットエッチングによってパターンニングすることにより電界緩和酸化膜３５を形成するのである。

この電界緩和酸化膜３５は、上記ドレイン部電界緩和ロコス酸化膜２９から突き出している。その場合、電界緩和酸化膜３５におけるドレイン部電界緩和ロコス酸化膜２９からの突き出し長さは、０μm〜１.０μmであることが望ましい。尚、この電界緩和酸化膜３５は、電圧によっては削除することが可能である。

その後、レジストを除去する。そして、図９に示すように、熱酸化によって熱酸化膜３６を形成する。尚、この熱酸化膜３６は、他のデバイスのゲート酸化膜と共用される。

その後、図１０に示すように、ポリシリコン膜を上記ＣＶＤ法によって堆積し、さらにリンをドーピングして低抵抗化を図る。さらに抵抗を下げるためにタングステンシリサイド膜を上記ＣＶＤ法により堆積し、その後にリソグラフィ技術によってパターンニングを行い、ドライエッチング技術によってゲート電極３７を形成する。その後、レジストを除去する。

次に、図１１に示すように、リソグラフィ技術によって、ソース/ドレイン拡散層およびＰ型シリコン基板２１の電位をとるＰ型高濃度拡散層３８を形成するためにパターンニングを行う。そして、パターン形成後、イオン注入によって二フッ化ホウ素(ＢＦ₂)の注入を行う。そうした後、レジスト剥離を行う。こうして、Ｐ型高濃度拡散層３８を形成する。

次に、図１２に示すように、リソグラフィ技術によって、Ｎ‐body部分３３および深いＮウエル層２５の電位をとるＮ型高濃度拡散層３９を形成するためのパターンニングを行う。そして、パターン形成後、イオン注入によって砒素(Ａs)の注入を行う。こうして、Ｎ型高濃度拡散層３９を形成する。尚、同時に、他のトランジスタを形成するためのＬＤＤ(Lightly Doped Drain)が注入されてもかまわない。その後、レジスト剥離を行う。

以降、通常のＭＯＳトランジスタの形成プロセスによってトランジスタを形成する。

図１３に、本実施の形態の半導体装置におけるＰ型高濃度拡散層３８およびＮ‐body部分３３を通る縦方向の不純物濃度プロファイルを示す。深いＮウエル２５を７μm程度の深さで形成し、深いＮウエル２５の中に３.５μm程度の深さのＰウエル３１bを形成している。ここで、Ｐウェル３１bとＰ型シリコン基板２１とのパンチスルール耐圧を向上させるためには、Ｐウエル３１bの３μm程度の深さの領域に高濃度のＰ(リン)を入れればよい。但し、本実施の形態においては、高濃度のＰ(リン)の形成は行っていない。また、Ｐウエル３１b中に形成されるＮ‐body部分３３の深さは、１.２μm程度である。そして、表面には、１.０Ｅ＋２１/ccのＰ型高濃度拡散層３８が形成されている。

また、図１４は、本実施の形態の半導体装置における各層の配置を示す平面図である。但し、ゲート電極およびゲート酸化膜(熱酸化膜)３６は省略している。図１４は、深いＮウエル２５の中にＰウエル３１bを配置し、Ｐウエル３１bの内部には、ドレイン部にドレイン電界緩和層３４を有するＰ型ＭＯＳトランジスタが形成されると共に、上記Ｐ型ＭＯＳトランジスタのソース部にＮ‐body部分(Ｎ型の第３ウェル)３３が形成されて成るｐＬＤＭＯＳＴrを配置したレイアウト例である。尚、３７は活性領域であり、図１において素子分離膜２８とドレイン部電界緩和ロコス酸化膜２９とによって挟まれた領域である。

上述したように、本実施の形態の半導体装置は、第１導電型であるＰ型シリコン基板２１の主表面に、第２導電型である上記第１ウエルとしての深いＮウエル２５を形成し、深いＮウエル２５内には、深いＮウエル２５の底面および側壁から一定の距離を有して、上記第１導電型である上記第２ウェルとしてのＰウエル３１bを形成し、Ｐウエル３１b内には、ドレイン部にドレイン電界緩和層３４,ドレイン部電界緩和ロコス酸化膜２９および電界緩和酸化膜３５が形成されたＰ型ＭＯＳトランジスタを形成し、Ｐウエル３１b内における上記Ｐ型ＭＯＳトランジスタのソース部には、上記第２導電型である上記第３ウエルとしてのＮ‐body部分３３を形成している。

したがって、高価なＮ型埋め込み層を有するエピタキシャル成長ウエハを用いることなく、Ｐ型のＬＤＭＯＳ構造を形成することができる。その結果、耐圧性を確保しつつ、低オン抵抗のＰ型ＭＯＳデバイスを提供することができるのである。

ところで、上述したように、図７においてドレイン電界緩和層３４を形成した後に、さらに５０Ｖ以上の耐圧を得るためにリサーフ構造を形成することも可能である。リサーフ構造を形成する場合には、以下のように行う。

図７に引き続いて、図１５に示すように、Ｎ‐body部分３３の底面の深さの位置にドレイン電界緩和層３４の下面までに至るように、Ｎ‐body部分３３と同じ導電型のＮ型低濃度拡散層４０を形成するためのパターンニングを行う。そして、得られたレジストをマスクとして、ドーズ量が１.０Ｅ＋１２〜５.０Ｅ＋１３ions/cm²のリン(Ｐ)を１０００ｋeＶ〜３０００ｋeＶの加速エネルギーで注入することによって、Ｎ‐body部分３３の底面を覆う位置からドレイン電界緩和層３４の下面を覆う位置まで水平方向に延在するＮ型低濃度拡散層４０を形成する。

以下、図８〜図１２と同様にして、電界緩和酸化膜３５, 熱酸化膜３６, ゲート電極３７, Ｐ型高濃度拡散層３８およびＮ型高濃度拡散層３９を形成する。こうして、図１６に示すような断面構造の上記リサーフ構造を有する半導体装置が得られるのである。

尚、上記実施の形態においては、上記Ｐ型ＭＯＳトランジスタの素子分離を、上記素子分離膜２８によるロコス分離で行っている。しかしながら、この発明は上記ロコス分離に限定するものではなく、Ｐ型シリコン基板２１上に浅い溝を形成した後、酸化膜(ＳiＯ₂)等の絶縁物で埋め戻すＳＴＩ(Shallow Trench Isolation：シャロートレンチアイソレーション)によって上記素子分離を行ってもよい。

以上のごとく、この発明の半導体装置は、
第１導電型の半導体基板であるＰ型半導体基板２１と、
上記第１導電型の半導体基板２１内に形成された第２導電型の深い第１ウエル２５と、
上記深い第１ウエル２５内に形成された上記第１導電型の第２ウエル３１bと、
上記第２ウエル３１b内に形成されたオフセットドレインＰ型ＭＯＳトランジスタと、
上記第２ウエル３１b内における上記オフセットドレインＰ型ＭＯＳトランジスタのソース部に形成された上記第２導電型の第３ウエル３３と
を備えたことを特徴としている。

上記構成によれば、第２導電型の深い第１ウエル２５内に形成された上記第１導電型の第２ウエル３１b内に、オフセットドレインＰ型ＭＯＳトランジスタを形成し、さらに、上記第２ウエル３１b内における上記オフセットドレインＰ型ＭＯＳトランジスタのソース部に上記第２導電型の第３ウエル３３を形成している。したがって、高価なＮ型埋め込み層を有するエピタキシャル成長ウエハや上記ＳＯＩウエハを用いることなく、Ｐ型のＬＤＭＯＳ構造を形成することができる。

その結果、通常のＰ型半導体基板を用いて、中耐圧でオン抵抗が低いオフセットドレインのｐ型ＭＯＳトランジスタを有する半導体装置を提供することができるのである。

また、一実施の形態の半導体装置では、
上記第１ウエル２５の深さが、６.０μm以上且つ１２.０μm以下であり、
上記第２ウエル３１bの深さが、３.０μm以上且つ６.０μm以下である。

この実施の形態によれば、深さが６.０μm以上且つ１２.０μm以下である上記第１ウエル２５内に形成される上記第２ウエル３１bの深さは、３.０μm以上且つ６.０μm以下である。したがって、上記第２ウエル３１bは、常に上記第１ウエル２５内に位置することが可能になり、上記第２ウエル３１bから上記半導体基板２１へのパンチスルー耐圧を確保することが可能になる。こうして、上記第２ウエル３１b内に形成された上記オフセットドレインＰ型ＭＯＳトランジスタの耐圧を高めることができる。

さらに、上記第１ウエル２５の深さを１２.０μm程度に、上記第２ウエル３１bの深さを６.０μm程度に設定することによって、リサーフ構造を形成することが容易になり、５０Ｖ以上の耐圧を確保することが可能になる。

また、一実施の形態の半導体装置では、
上記第２ウエル３１bは、常に上記第１ウエル２５内に位置している。

この実施の形態によれば、上記第２ウエル３１bは、常に上記第１ウエル２５内に位置しており、上記第２ウエル３１bから上記半導体基板２１へのパンチスルー耐圧を確保することができる。したがって、上記第２ウエル３１b内に形成された上記オフセットドレインＰ型ＭＯＳトランジスタを用いて、Ｐ型のＬＤＭＯＳ構造を形成することが可能になる。

また、一実施の形態の半導体装置では、
上記オフセットドレインＰ型ＭＯＳトランジスタにおけるドリフト部に、ロコス酸化膜２９および厚膜ゲート酸化膜３５を備えている。

この実施の形態によれば、上記オフセットドレインＰ型ＭＯＳトランジスタにおけるドリフト部に、ロコス酸化膜２９を備えているので、上記ドリフト部における電界の集中が緩和され、上記オフセットドレインＰ型ＭＯＳトランジスタの耐圧を４０Ｖ以上に高めることができる。さらに、厚膜ゲート酸化膜３５を備えているので、その場合における上記オフセットドレインＰ型ＭＯＳトランジスタのオン抵抗を低下させることができる。

また、一実施の形態の半導体装置では、
上記オフセットドレインＰ型ＭＯＳトランジスタにおける素子分離は、ロコス分離あるいはシャロートレンチアイソレーション分離である。

この実施の形態によれば、同一上記第１導電型の半導体基板２１上に形成された上記オフセットドレインＰ型ＭＯＳトランジスタを、他の回路素子から電気的に確実に分離することができる。また、シャロートレンチアイソレーション分離を用いることにより、ロコス分離を用いないプロセスにも適用することができる。

また、一実施の形態の半導体装置では、
上記オフセットドレインＰ型ＭＯＳトランジスタは、ドレイン部に上記第１導電型のドレイン電界緩和層３４が形成されており、
上記第２ウエル３１b内に、上記第３ウエル３３の底面を覆う位置から上記ドレイン電界緩和層３４の下面を覆う位置まで水平方向に延在する上記第２導電型の低濃度拡散層４０を形成して成るリサーフ構造のＮ型層を備えている。

この実施の形態によれば、上記オフセットドレインＰ型ＭＯＳトランジスタはリサーフ構造を備えている。したがって、ゲートエッジの電界緩和を図ることができ、オン抵抗を低下させずに耐圧の上昇を図ることができる。すなわち、オン抵抗と耐圧とのトレードオフの関係を改善することができるのである。

また、この発明の半導体装置の製造方法は、
第１導電型の半導体基板であるＰ型半導体基板２１内に、イオン注入および熱拡散によって第２導電型の深い第１ウエル２５を形成する第１ウエル形成工程と、
上記第１ウエル形成工程に続いて、上記深い第１ウエル２５内に、上記第１導電型の第２ウエル３１bを形成するためのイオン注入を行う第１イオン注入工程と、
上記第１イオン注入工程に続いて、上記深い第１ウエル２５内に、上記第２導電型の第３ウエル３３を形成するためのイオン注入を行う第２イオン注入工程と、
上記第２イオン注入工程に続いて、熱拡散によって、上記深い第１ウエル２５内に上記第２ウエル３１bを形成すると共に、上記第２ウエル３１b内に上記第３ウエル３３を形成する熱拡散工程と、
上記熱拡散工程に続いて、上記第２ウエル３１b内に、オフセットドレインＰ型ＭＯＳトランジスタを、当該オフセットドレインＰ型ＭＯＳトランジスタのソース部が上記第３ウエル３３の少なくとも一部に成るように形成するトランジスタ形成工程と
を備えたことを特徴としている。

上記構成によれば、高価なＮ型埋め込み層を有するエピタキシャル成長ウエハや上記ＳＯＩウエハを用いることなく、Ｐ型のＬＤＭＯＳ構造を形成することができる。したがって、通常のＰ型半導体基板を用いて、中耐圧でオン抵抗が低いオフセットドレインのｐ型ＭＯＳトランジスタを有する半導体装置を製造することができる。

その場合に、上記熱拡散工程においては、一回の熱拡散によって、上記深い第１ウエル２５内への上記第２ウエル３１bの形成と、上記第２ウエル３１b内への上記第３ウエル３３の形成とを行うことができる。したがって、製造工程の簡略化を図ることができる。

また、一実施の形態の半導体装置の製造方法では、
上記熱拡散工程における上記熱拡散は、上記深い第１ウエル２５の深さが６.０μm以上且つ１２.０μm以下となり、上記第２ウエル３１bの深さが３.０μm以上且つ６.０μm以下となり、上記第３ウエル３３の深さが１.５μm以上且つ３.０μm以下になるような条件下で行う。

この実施の形態によれば、一回の熱拡散によって、上記深い第１ウエル２５,上記第２ウエル３１bおよび上記第３ウエル３３の深さを、上記第２ウエル３１bは常に上記第１ウエル２５内に位置し、上記第３ウエル３３は常に上記第２ウエル３１b内に位置させることができ、上記第２ウエル３１b内に形成されたオフセットドレインＰ型ＭＯＳトランジスタの耐圧性を高めることができる。

さらに、上記第１ウエル２５の深さを１２.０μm程度に、上記第２ウエル３１bの深さを６.０μm程度に、上記第第３ウエル３３の深さを３.０μm程度に設定することにより、リサーフ構造を形成することが容易になり、５０Ｖ以上の耐圧を確保することが可能になる。

２１…Ｐ型シリコン基板、
２２,２６,３０,３６…熱酸化膜、
２３…レジスト、
２４…Ｎ型層、
２５…深いＮウエル、
２７…シリコン窒化膜、
２８…素子分離膜、
２９…ドレイン部電界緩和ロコス酸化膜、
３１a,３１b…Ｐウエル、
３２…Ｐ型層、
３３…Ｎ‐body部分、
３４…ドレイン電界緩和層、
３５…電界緩和酸化膜、
３７…ゲート電極、
３８…Ｐ型高濃度拡散層、
３９…Ｎ型高濃度拡散層、
４０…Ｎ型低濃度拡散層。

Claims (5)

1. 第１導電型の半導体基板であるＰ型半導体基板と、
   上記第１導電型の半導体基板内に形成された第２導電型の深い第１ウエルと、
   上記深い第１ウエル内に形成された上記第１導電型の第２ウエルと、
   上記第２ウエル内に形成されたオフセットドレインＰ型ＭＯＳトランジスタと、
   上記第２ウエル内における上記オフセットドレインＰ型ＭＯＳトランジスタのソース部に形成された上記第２導電型の第３ウエルと
   を備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記第１ウエルの深さが、６.０μm以上且つ１２.０μm以下であり、
   上記第２ウエルの深さが、３.０μm以上且つ６.０μm以下である
   ことを特徴とする半導体装置。
3. 請求項１あるいは請求項２に記載の半導体装置において、
   上記オフセットドレインＰ型ＭＯＳトランジスタにおけるドリフト部に、ロコス酸化膜および厚膜ゲート酸化膜を備えている
   ことを特徴とする半導体装置。
4. 請求項１から請求項３までの何れか一つに記載の半導体装置において、
   上記オフセットドレインＰ型ＭＯＳトランジスタは、ドレイン部に上記第１導電型のドレイン電界緩和層が形成されており、
   上記第２ウエル内に、上記第３ウエルの底面を覆う位置から上記ドレイン電界緩和層の下面を覆う位置まで水平方向に延在する上記第２導電型の低濃度拡散層を形成して成るリサーフ構造のＮ型層を備えた
   ことを特徴とする半導体装置。
5. 第１導電型の半導体基板であるＰ型半導体基板内に、イオン注入および熱拡散によって第２導電型の深い第１ウエルを形成する第１ウエル形成工程と、
   上記第１ウエル形成工程に続いて、上記深い第１ウエル内に、上記第１導電型の第２ウエルを形成するためのイオン注入を行う第１イオン注入工程と、
   上記第１イオン注入工程に続いて、上記深い第１ウエル内に、上記第２導電型の第３ウエルを形成するためのイオン注入を行う第２イオン注入工程と、
   上記第２イオン注入工程に続いて、熱拡散によって、上記深い第１ウエル内に上記第２ウエルを形成すると共に、上記第２ウエル内に上記第３ウエルを形成する熱拡散工程と、
   上記熱拡散工程に続いて、上記第２ウエル内に、オフセットドレインＰ型ＭＯＳトランジスタを、当該オフセットドレインＰ型ＭＯＳトランジスタのソース部が上記第３ウエルの少なくとも一部に成るように形成するトランジスタ形成工程と
   を備えたことを特徴とする半導体装置の製造方法。

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