JP2009283822A - 半導体レーザ及びその製造方法 - Google Patents

Abstract

【課題】１０Ｇｂｐｓ以上の高速変調が可能な半導体レーザを得る。
【解決手段】ｐ型ＩｎＰクラッド層１２（ｐ型クラッド層）、ＡｌＧａＩｎＡｓ歪量子井戸活性層１４（活性層）及びｎ型ＩｎＰクラッド層１６（ｎ型クラッド層）が積層されたリッジ構造１８が形成されている。リッジ構造１８の両側は埋込層２０で埋め込まれている。埋込層２０は、ｐｎ接合３０を構成する低キャリア濃度ｐ型ＩｎＰ層２６（ｐ型半導体層）とｎ型ＩｎＰ層２４（ｎ型半導体層）を有する。低キャリア濃度ｐ型ＩｎＰ層２６のｐｎ接合近辺のキャリア濃度は５×１０^１７ｃｍ^−３以下である。
【選択図】図１

Description

本発明は、リッジ構造の両側を埋込層で埋め込んだ埋込型の半導体レーザ及びその製造方法に関するものである。

埋込型の半導体レーザの埋込層として、ｐｎ接合を有するものや、半絶縁性ＩｎＰ層を有するものが提案されている。また、半絶縁性ＩｎＰ層を有する埋込層におけるリーク電流を抑制するために、埋込層に半絶縁性Ａｌ（Ｇａ）ＩｎＡｓ層を更に設けた半導体レーザが提案されている（例えば、特許文献１参照）。
特開平８−２５５９５０号公報

最近、１０Ｇｂｐｓ以上の高速変調で使用するレーザ半導体が強く求められている。しかし、ｐｎ接合を有する埋込層を持つ従来のレーザでは、埋込層におけるｐｎ接合容量が大きく、１０Ｇｂｐｓ以上の高速変調が不可能であった。

また、特許文献１では、埋込層を形成した後に、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層は表面に露出され、酸化される。酸化された半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層の上に別の半導体層を成長させても、正常に成長されず、欠陥や表面の凹凸が発生する。この結果、半導体レーザの特性が低下し、歩留まりが低下するという問題があった。

本発明は、上述のような課題を解決するためになされたもので、第１の目的は、１０Ｇｂｐｓ以上の高速変調が可能な半導体レーザ及びその製造方法を得るものである。

本発明の第２の目的は、リーク電流が少なく、高速変調が可能な半導体レーザを歩留まり良く得ることができる半導体レーザの製造方法を得るものである。

第１の発明は、ｐ型クラッド層、活性層及びｎ型クラッド層が積層されたリッジ構造と、前記リッジ構造の両側を埋め込む埋込層とを備え、前記埋込層は、ｐｎ接合を構成するｐ型半導体層及びｎ型半導体層を有し、前記ｐ型半導体層又は前記ｎ型半導体層の前記ｐｎ接合近辺のキャリア濃度は５×１０^１７ｃｍ^−３以下であることを特徴とする半導体レーザである。

第２の発明は、ｐ型クラッド層、活性層及びｎ型クラッド層を積層した積層体を形成する工程と、前記積層体をエッチングしてリッジ構造を形成する工程と、前記リッジ構造の両側を埋込層で埋め込む工程とを備え、前記埋込層として、ｐ型半導体層とｎ型半導体層の間にアンドープ半導体層を挿入した構造を形成し、前記アンドープ半導体層に、前記ｐ型半導体からｐ型ドーパントを拡散させて、キャリア濃度が５×１０^１７ｃｍ^−３以下のｐ型の半導体層にすることを特徴とする半導体レーザの製造方法である。

第３の発明は、ｐ型クラッド層、活性層及びｎ型クラッド層を順番に積層した積層体を形成する工程と、前記積層体をエッチングしてリッジ構造を形成する工程と、前記リッジ構造の両側を埋込層で埋め込む工程とを備え、前記埋込層として、ｐ型ＩｎＰ層、ｎ型ＩｎＰ層、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層、半絶縁性ＦｅドープＩｎＰ層を順番に積層し、前記埋込層を形成した後に、前記半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層を表面に露出させないことを特徴とする半導体レーザの製造方法である。

第１の発明により、１０Ｇｂｐｓ以上の高速変調が可能な半導体レーザを得ることができる。第２の発明により、１０Ｇｂｐｓ以上の高速変調が可能な半導体レーザの製造方法を得ることができる。第３の発明により、リーク電流が少なく、高速変調が可能な半導体レーザを歩留まり良く得ることができる。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体レーザを示す断面図である。ｐ型ＩｎＰ基板１０（半導体基板）上に、ｐ型ＩｎＰクラッド層１２（ｐ型クラッド層）、ＡｌＧａＩｎＡｓ歪量子井戸活性層１４（活性層）及びｎ型ＩｎＰクラッド層１６（ｎ型クラッド層）が順番に積層されたリッジ構造１８が形成されている。ここで、ｐ型ＩｎＰクラッド層１２のキャリア濃度は１×１０^１８ｃｍ^−３、ｎ型ＩｎＰクラッド層１６のキャリア濃度は１×１０^１８ｃｍ^−３である。

リッジ構造１８の両側は埋込層２０で埋め込まれている。埋込層２０は、下から順番に、ｐ型ＩｎＰ層２２、ｎ型ＩｎＰ層２４、低キャリア濃度ｐ型ＩｎＰ層２６、ｐ型ＩｎＰ層２８を有する。低キャリア濃度ｐ型ＩｎＰ層２６（ｐ型半導体層）とｎ型ＩｎＰ層２４（ｎ型半導体層）がｐｎ接合３０を構成する。ここで、ｐ型ＩｎＰ層２２のキャリア濃度は１×１０^１８ｃｍ^−３、ｎ型ＩｎＰ層２４のキャリア濃度は１×１０^１９ｃｍ^−３、低キャリア濃度ｐ型ＩｎＰ層２６のキャリア濃度は１×１０^１７ｃｍ^−３、ｐ型ＩｎＰ層２８のキャリア濃度は１×１０^１８ｃｍ^−３である。

リッジ構造１８及び埋込層２０の上にｎ型ＩｎＰ層３２、ｎ型ＩｎＰコンタクト層３４、ＳｉＯ_２絶縁膜３６、Ｔｉ／Ｐｔ／Ａｕのｎ型電極３８が順番に形成されている。ｐ型ＩｎＰ基板１０の下面にＴｉ／Ｐｔ／Ａｕのｐ型電極４０が形成されている。ここで、ｎ型ＩｎＰ層３２のキャリア濃度は１×１０^１８ｃｍ^−３、ｎ型ＩｎＰコンタクト層３４のキャリア濃度は１×１０^１９ｃｍ^−３である。

本発明の実施の形態１に係る半導体レーザの効果について、従来の半導体レーザと比較して説明する。図２は、従来の半導体レーザを示す断面図である。従来の半導体レーザでは、低キャリア濃度ｐ型ＩｎＰ層２６が存在しないため、ｐ型ＩｎＰ層２８とｎ型ＩｎＰ層２４がｐｎ接合４２を構成する。このｐｎ接合４２のｐ型キャリア濃度は１×１０^１８ｃｍ^−３であり、ｎ型キャリア濃度は１×１０^１９ｃｍ^−３である。その他の構成は、実施の形態１の半導体レーザと同様である。

半導体レーザの駆動時において埋込層２０のｐｎ接合には逆バイアスが印加される。このｐｎ接合の容量Ｃは下式で計算される。

Ｓ：ｐｎ接合面積、εｒ：比誘電率、εｏ：真空誘電率、Ｎｄ：ｎ型キャリア濃度、Ｎａ：ｐ型キャリア濃度、Ｖｂｉｌｔ：ビルトイン・ポテンシャル

従来の半導体レーザでは、ｐｎ接合４２の容量Ｃは２．８ｐＦ、遮断周波数ｆｃは９ＧＨｚであり、１０Ｇｂｐｓ以上の高速変調には不十分である。一方、本実施の形態に係る半導体レーザでは、低キャリア濃度ｐ型ＩｎＰ層２６を挿入してｐｎ接合３０のｐ型キャリア濃度を従来の１×１０^１８ｃｍ^−３から１×１０^１７ｃｍ^−３に低減している。このため、ｐｎ接合３０の容量Ｃを０．９ｐＦに低減することができ、遮断周波数ｆｃは２２ＧＨｚとなるため、１０Ｇｂｐｓ以上の高速変調が可能となる。

なお、低キャリア濃度ｐ型ＩｎＰ層２６のキャリア濃度が低いほどｐｎ接合３０の容量を下げることができ、高速変調が可能となるが、ｐｎ接合近辺のキャリア濃度が５×１０^１７ｃｍ^−３以下であれば十分な効果が得られる。

実施の形態２．
図３は、本発明の実施の形態２に係る半導体レーザを示す断面図である。低キャリア濃度ｐ型ＩｎＰ層２６の代わりに低キャリア濃度ｎ型ＩｎＰ層４４を設けている。低キャリア濃度ｎ型ＩｎＰ層４４のキャリア濃度は１×１０^１７ｃｍ^−３である。ｐ型ＩｎＰ層２８（ｐ型半導体層）と低キャリア濃度ｎ型ＩｎＰ層４４（ｎ型半導体層）がｐｎ接合４６を構成する。その他の構成は実施の形態１と同様である。

本実施の形態に係る半導体レーザでは、低キャリア濃度ｎ型ＩｎＰ層４４を挿入してｐｎ接合４６のｎ型キャリア濃度を従来の１×１０^１９ｃｍ^−３から１×１０^１７ｃｍ^−３に低減している。このため、ｐｎ接合４６の容量Ｃを０．９ｐＦに低減することができ、遮断周波数ｆｃは２２ＧＨｚとなるため、１０Ｇｂｐｓ以上の高速変調が可能となる。

実施の形態３．
図４は、本発明の実施の形態３に係る半導体レーザを示す断面図である。実施の形態１とは基板の導電型が異なる。

ｎ型ＩｎＰ基板５０（半導体基板）上に、ｎ型ＩｎＰクラッド層５２（ｎ型クラッド層）、ＡｌＧａＩｎＡｓ歪量子井戸活性層５４（活性層）及びｐ型ＩｎＰクラッド層５６（ｐ型クラッド層）が順番に積層されたリッジ構造１８が形成されている。ここで、ｎ型ＩｎＰクラッド層５２のキャリア濃度は１×１０^１８ｃｍ^−３、ｐ型ＩｎＰクラッド層５６のキャリア濃度は１×１０^１８ｃｍ^−３である。

リッジ構造１８の両側は埋込層２０で埋め込まれている。埋込層２０は、下から順番に、ｐ型ＩｎＰ層５８、低キャリア濃度ｐ型ＩｎＰ層６０、ｎ型ＩｎＰ層６２、ｐ型ＩｎＰ層６４を有する。低キャリア濃度ｐ型ＩｎＰ層６０（ｐ型半導体層）とｎ型ＩｎＰ層６２（ｎ型半導体層）がｐｎ接合６６を構成する。ここで、ｐ型ＩｎＰ層５８のキャリア濃度は１×１０^１８ｃｍ^−３、低キャリア濃度ｐ型ＩｎＰ層６０のキャリア濃度は１×１０^１７ｃｍ^−３、ｎ型ＩｎＰ層６２のキャリア濃度は１×１０^１９ｃｍ^−３、ｐ型ＩｎＰ層６４のキャリア濃度は１×１０^１８ｃｍ^−３である。

リッジ構造１８及び埋込層２０の上にｐ型ＩｎＰ層６８、ｐ型ＩｎＧａＡｓコンタクト層７０、ＳｉＯ_２絶縁膜７２、Ｔｉ／Ｐｔ／Ａｕのｐ型電極７４が順番に形成されている。ｎ型ＩｎＰ基板５０の下面にＴｉ／Ｐｔ／Ａｕのｎ型電極７６が形成されている。ここで、ｐ型ＩｎＰ層６８のキャリア濃度は１×１０^１８ｃｍ^−３、ｐ型ＩｎＧａＡｓコンタクト層７０のキャリア濃度は１×１０^１９ｃｍ^−３である。

本実施の形態に係る半導体レーザでは、低キャリア濃度ｐ型ＩｎＰ層６０を挿入してｐｎ接合６６のｐ型キャリア濃度を従来の１×１０^１８ｃｍ^−３から１×１０^１７ｃｍ^−３に低減している。このため、ｐｎ接合６６の容量Ｃを０．９ｐＦに低減することができ、遮断周波数ｆｃは２２ＧＨｚとなるため、１０Ｇｂｐｓ以上の高速変調が可能となる。

実施の形態４．
図５は、本発明の実施の形態４に係る半導体レーザを示す断面図である。低キャリア濃度ｐ型ＩｎＰ層６０の代わりに低キャリア濃度ｎ型ＩｎＰ層７８を設けている。低キャリア濃度ｎ型ＩｎＰ層７８のキャリア濃度は１×１０^１７ｃｍ^−３である。ｐ型ＩｎＰ層５８（ｐ型半導体層）と低キャリア濃度ｎ型ＩｎＰ層７８（ｎ型半導体層）がｐｎ接合８０を構成する。その他の構成は実施の形態３と同様である。

本実施の形態に係る半導体レーザでは、低キャリア濃度ｎ型ＩｎＰ層７８を挿入してｐｎ接合８０のｎ型キャリア濃度を従来の１×１０^１９ｃｍ^−３から１×１０^１７ｃｍ^−３に低減している。このため、ｐｎ接合８０の容量Ｃを０．９ｐＦに低減することができ、遮断周波数ｆｃは２２ＧＨｚとなるため、１０Ｇｂｐｓ以上の高速変調が可能となる。

実施の形態５．
本発明の実施の形態５に係る半導体レーザの製造方法について図面を参照しながら説明する。

まず、図６に示すように、ｐ型ＩｎＰ基板１０（半導体基板）上に、ｐ型ＩｎＰクラッド層１２（ｐ型クラッド層）、ＡｌＧａＩｎＡｓ歪量子井戸活性層１４（活性層）及びｎ型ＩｎＰクラッド層１６（ｎ型クラッド層）を積層した積層体８２をＭＯＣＶＤ法により形成する。

次に、図７に示すように、ｎ型ＩｎＰクラッド層１６上にＳｉＯ_２絶縁膜８４を形成し、パターニングする。そして、図８に示すように、ＳｉＯ_２絶縁膜８４をマスクとして用いたウェットエッチング等により、積層体８２をエッチングしてリッジ構造１８を形成する。

次に、図９に示すように、リッジ構造１８の両側を埋込層２０で埋め込む。ここでは、埋込層２０として、下から順番に、ｐ型ＩｎＰ層２２、ｎ型ＩｎＰ層２４（ｎ型半導体層）、アンドープＩｎＰ層８６（アンドープ半導体層）、ｐ型ＩｎＰ層２８（ｐ型半導体層）をＭＯＣＶＤ法により形成する。

次に、図１０に示すように、ＳｉＯ_２絶縁膜８４をエッチング除去した後に、リッジ構造１８及び埋込層２０の上にｎ型ＩｎＰ層３２、ｎ型ＩｎＰコンタクト層３４を順番にＭＯＣＶＤ法により形成し、その上にＳｉＯ_２絶縁膜３６、Ｔｉ／Ｐｔ／Ａｕのｎ型電極３８を形成する。ｐ型ＩｎＰ基板１０の下面にＴｉ／Ｐｔ／Ａｕのｐ型電極４０を形成する。

その後、アンドープＩｎＰ層８６に、ｐ型ＩｎＰ層２８からｐ型ドーパント（例えばＺｎ）を拡散させて、キャリア濃度が５×１０^１７ｃｍ^−３以下のｐ型の半導体層にする。これにより、実施の形態１に係る半導体レーザと同様の構造の半導体レーザが製造される。従って、実施の形態１と同様の効果を得ることができる。

なお、アンドープ半導体層として、アンドープＩｎＰ層８６の代わりに、アンドープＩｎＧａＡｓＰ層やアンドープＡｌＩｎＡｓ層を用いてもよい。ＩｎＧａＡｓＰ層は、ＩｎＰ層に比べｐ型ドーパントの拡散係数が小さいので、キャリア濃度を低くすることができる。また、ＡｌＩｎＡｓ層は、ＩｎＧａＡｓＰ層に比べｐ型ドーパントの拡散係数が更に小さいので、更にキャリア濃度を低くすることができる。

実施の形態６．
図１１は、本発明の実施の形態６に係る半導体レーザを示す断面図である。実施の形態１に係る半導体レーザと同じ構成要素には同じ符号を付し、説明を省略する。

リッジ構造１８の両側は埋込層２０で埋め込まれている。埋込層２０は、下から順番に、ｐ型ＩｎＰ層８８、ｎ型ＩｎＰ層９０、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２、半絶縁性ＦｅドープＩｎＰ層９４を有する。ここで、ｐ型ＩｎＰ層８８のキャリア濃度は１×１０^１８ｃｍ^−３、ｎ型ＩｎＰ層９０のキャリア濃度は１×１０^１９ｃｍ^−３、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２のキャリア濃度は８×１０^１６ｃｍ^−３、半絶縁性ＦｅドープＩｎＰ層９４のキャリア濃度は８×１０^１６ｃｍ^−３）である。

本実施の形態に係る半導体レーザでは、半絶縁性ＦｅドープＩｎＰ層９４を埋込層２０に用いているので、埋込層２０の容量を０．１ｐＦと非常に小さな値に低減でき、より高速な変調が可能となる。また、ＩｎＰよりバンドギャップが大きい半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２を埋込層２０に挿入しているため、電子のオーバーフローを抑制して、埋込層２０を縦方向に貫通するリーク電流を抑制することができる。

本実施の形態６に係る半導体レーザの製造方法について図面を参照しながら説明する。まず、実施の形態５と同様に図６〜図８の工程を行ってリッジ構造１８を形成する。

次に、図１２に示すように、リッジ構造１８の両側を埋込層２０で埋め込む。ここでは、埋込層２０として、下から順番に、ｐ型ＩｎＰ層８８、ｎ型ＩｎＰ層９０、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２、半絶縁性ＦｅドープＩｎＰ層９４をＭＯＣＶＤ法により形成する。

次に、図１３に示すように、ＳｉＯ_２絶縁膜８４をエッチング除去した後に、リッジ構造１８及び埋込層２０の上にｎ型ＩｎＰ層３２、ｎ型ＩｎＰコンタクト層３４を順番にＭＯＣＶＤ法により形成し、その上にＳｉＯ_２絶縁膜３６、Ｔｉ／Ｐｔ／Ａｕのｎ型電極３８を形成する。ｐ型ＩｎＰ基板１０の下面にＴｉ／Ｐｔ／Ａｕのｐ型電極４０を形成する。以上の工程により、本実施の形態に係る半導体レーザが製造される。

本実施の形態の特徴は、図１１に示すように、半絶縁性ＦｅドープＩｎＰ層９４を形成した後に、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２を表面に露出させないことである。このような埋込層２０の成長について更に詳細に説明する。

まず、図１４に示すように、ｐ型ＩｎＰ層８８、ｎ型ＩｎＰ層９０、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２は、（００１）面から上方向に、そしてリッジ構造１８の側面から横方向に、それぞれ結晶成長していく。ただし、これらの半導体層は、（１１１）Ｂ面上には成長しない。

次に、図１５に示すように、半絶縁性ＦｅドープＩｎＰ層９４の結晶成長が進むと、（１１１）Ｂ面と（００１）面が出会い、半絶縁性ＦｅドープＩｎＰ層９４の成長表面が（１１１）Ｂ面と（００１）面のみになる。

次に、図１６に示すように、（００１）面上だけでなく、（１１１）Ｂ面上でも半絶縁性ＦｅドープＩｎＰ層９４の成長が始まる。

このように（１１１）Ｂ面と（００１）面が出会う前に、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ埋込層２０を成長し終えれば、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２を、表面に露出させることなく、半絶縁性ＦｅドープＩｎＰ層９４で完全にカバーすることができる。

よって、本実施の形態では、半絶縁性ＦｅドープＩｎＰ層９４を形成した後に、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２を表面に露出させないため、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２の酸化を防ぐことができる。従って、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層９２上にｎ型ＩｎＰ層３２を欠陥無く正常に成長させることができるため、リーク電流が少なく、高速変調が可能な半導体レーザを歩留まり良く得ることができる。

本発明の実施の形態１に係る半導体レーザを示す断面図である。 従来の半導体レーザを示す断面図である。 本発明の実施の形態２に係る半導体レーザを示す断面図である。 本発明の実施の形態３に係る半導体レーザを示す断面図である。 本発明の実施の形態４に係る半導体レーザを示す断面図である。 本発明の実施の形態５に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態５に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態５に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態５に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態５に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態６に係る半導体レーザを示す断面図である。 本発明の実施の形態６に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態６に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態６に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態６に係る半導体レーザの製造方法を説明するための断面図である。 本発明の実施の形態６に係る半導体レーザの製造方法を説明するための断面図である。

符号の説明

１２，５６ ｐ型ＩｎＰクラッド層（ｐ型クラッド層）
１４，５４ ＡｌＧａＩｎＡｓ歪量子井戸活性層（活性層）
１６，５２ ｎ型ＩｎＰクラッド層（ｎ型クラッド層）
１８ リッジ構造
２０ 埋込層
２４，６２ ｎ型ＩｎＰ層（ｎ型半導体層）
２６，６０ 低キャリア濃度ｐ型ＩｎＰ層（ｐ型半導体層）
２８，５８ ｐ型ＩｎＰ層（ｐ型半導体層）
３０，４６，６６，８０ ｐｎ接合
４４，７８ 低キャリア濃度ｎ型ＩｎＰ層（ｎ型半導体層）
８６ アンドープＩｎＰ層（アンドープ半導体層）
８８ ｐ型ＩｎＰ層
９０ ｎ型ＩｎＰ層
９２ 半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層
９４ 半絶縁性ＦｅドープＩｎＰ層

Claims (4)

1. ｐ型クラッド層、活性層及びｎ型クラッド層が積層されたリッジ構造と、
   前記リッジ構造の両側を埋め込む埋込層とを備え、
   前記埋込層は、ｐｎ接合を構成するｐ型半導体層及びｎ型半導体層を有し、
   前記ｐ型半導体層又は前記ｎ型半導体層の前記ｐｎ接合近辺のキャリア濃度は５×１０^１７ｃｍ^−３以下であることを特徴とする半導体レーザ。
2. ｐ型クラッド層、活性層及びｎ型クラッド層を積層した積層体を形成する工程と、
   前記積層体をエッチングしてリッジ構造を形成する工程と、
   前記リッジ構造の両側を埋込層で埋め込む工程とを備え、
   前記埋込層として、ｐ型半導体層とｎ型半導体層の間にアンドープ半導体層を挿入した構造を形成し、
   前記アンドープ半導体層に、前記ｐ型半導体からｐ型ドーパントを拡散させて、キャリア濃度が５×１０^１７ｃｍ^−３以下のｐ型の半導体層にすることを特徴とする半導体レーザの製造方法。
3. 前記アンドープ半導体層として、アンドープＩｎＰ層、アンドープＩｎＧａＡｓＰ層、アンドープＡｌＩｎＡｓ層の何れかを形成することを特徴とする請求項２に記載の半導体レーザの製造方法。
4. ｐ型クラッド層、活性層及びｎ型クラッド層を順番に積層した積層体を形成する工程と、
   前記積層体をエッチングしてリッジ構造を形成する工程と、
   前記リッジ構造の両側を埋込層で埋め込む工程とを備え、
   前記埋込層として、ｐ型ＩｎＰ層、ｎ型ＩｎＰ層、半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層、半絶縁性ＦｅドープＩｎＰ層を順番に積層し、
   前記半絶縁性ＦｅドープＩｎＰ層を形成した後に、前記半絶縁性ＦｅドープＡｌ（Ｇａ）ＩｎＡｓ層を表面に露出させないことを特徴とする半導体レーザの製造方法。

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