JP2009283513A - 不揮発性記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】良好な動作特性を有するとともに加工が容易な多層型の不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第1の方向に延在する第1の配線と、前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、を備えたことを特徴とする不揮発性記憶装置を提供する。
【選択図】図1
【解決手段】第1の方向に延在する第1の配線と、前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、を備えたことを特徴とする不揮発性記憶装置を提供する。
【選択図】図1
Description
本発明は、不揮発性記憶装置及びその製造方法に関し、より詳細には、整流素子を備えた不揮発性記憶装置及びその製造方法に関する。
NAND型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、USB(Universal Serial Bus)メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
特にNAND型フラッシュメモリは、複数のアクティブエリア(「AA」)がゲートコネクト(「GC」)を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年NAND型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも60nm以下に達している。
しかしながら、NAND型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み/消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている。
相変化メモリや抵抗変化メモリは、複数の記録部を積層することができるため微細化が容易であるという利点を有し、かかる形態のメモリ素子がいくつか提案されている(例えば、特許文献1)。ここで、これらメモリでは、NAND型フラッシュメモリとは異なり、電流量でセンシングを行う。このため、相変化メモリや抵抗変化メモリにおいては、各メモリセルに、記録/再生時における迷走電流(逆方向に流れる電流。回り込み電流:sneak current)を防止するため、電流の向きを規制するダイオード等の整流素子が設けられることがある。
特開2003−303941号公報
本発明は、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法を提供する。
本発明の一態様によれば、第1の方向に延在する第1の配線と、前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、を備えたことを特徴とする不揮発性記憶装置が提供される。
また、本発明の他の一態様によれば、第1の方向に延在する第1の配線と、前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、を有する不揮発性記憶装置の製造方法であって、前記第1の配線となる層と前記整流素子層となる層との積層体を形成する工程と、前記積層体を選択的にエッチングし、前記第1の方向に延在する第1の配線と、前記整流素子層と、を一括形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
また、本発明の他の一態様によれば、第1の方向に延在する第1の配線と、前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、を有する不揮発性記憶装置の製造方法であって、前記第2の配線となる層を形成する工程と、前記第2の配線となる層の上に、前記記録層となる層を形成する工程と、前記記録層となる層の上に、前記整流素子層の一部となる層を形成する工程と、前記整流素子層の一部となる層と、前記記録層となる層と、前記第2の配線となる層と、を選択的にエッチングする工程と、前記エッチングにより生じた空間に素子間絶縁層を堆積させる工程と、前記素子間絶縁層を堆積させた表面から平坦化し、前記整流素子層の一部となる層を露出させる工程と、前記整流素子層の一部となる層の上に、前記整流素子層の他の部分となる層を形成する工程と、前記整流素子層の他の部分となる層の上に、前記第1の配線となる層を形成する工程と、前記第1の配線となる層と、前記整流素子層の他の部分となる層と、前記整流素子層の一部となる層と、を選択的にエッチングし、前記第1の方向に延在する第1の配線と、前記整流素子層と、を一括形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
以下、本発明の実施形態について図面を参照しつつ説明する。なお、本願明細書及び各図面において、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
まず、本発明の実施形態に係る不揮発性記憶装置の一例(具体例1)について、図1〜図3を参照しつつ説明する。
まず、本発明の実施形態に係る不揮発性記憶装置の一例(具体例1)について、図1〜図3を参照しつつ説明する。
図1は、具体例1に係る不揮発性記憶装置2の構成を例示する模式断面図である。すなわち、図1(a)は、不揮発性記憶装置2を第1の配線20の方向から見た模式断面図(第1の配線20が延在する方向に垂直な面で切断した断面図)である。図1(b)は、図1(a)のA−A’線断面図であり、不揮発性記憶装置2を第2の配線50の方向から見た模式断面図(第2の配線50が延在する方向に垂直な平面で切断した断面図)である。
図2(a)は、具体例1に係る不揮発性記憶装置2の模式回路図である。また、図2(b)は、上記不揮発性記憶装置2を積層した多層型の不揮発性記憶装置2aの構成を例示する模式斜視図である。
図2(a)は、具体例1に係る不揮発性記憶装置2の模式回路図である。また、図2(b)は、上記不揮発性記憶装置2を積層した多層型の不揮発性記憶装置2aの構成を例示する模式斜視図である。
図1に表したように、具体例1に係る不揮発性記憶装置2は、基板10と、基板10の主面上に設けられ、第1の方向(X軸方向)に延在する第1の配線20(ビット線BL)と、第1の方向に対して非平行な第2の方向(Y軸方向)に延在する第2の配線50(ワード線WL)と、第1の配線20と第2の配線50との間に挟持され、第1の配線20と第2の配線50とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録部30と、第2の配線50の記録部30側の主面上に延在する整流素子層40と、を備える。記録部30は、後述するように記録層36を有する。ここで、「主面」とは、基板10、第1の配線20、記録部30などが積層する方向(図において、Z軸方向)に対して垂直な面(図において、XY面)をいう。
整流素子層40と第2の配線50との間には、両構成要素間の元素の拡散などを防止するバリア層が設けられていてもよい。
また、セルの位置を基準として配線L(ワード線WL及びビット線BL)の配線延在方向外側には、図示しないコンタクトプラグが取り付けられている。コンタクトプラグは、データの書込み及び読出しを行うための読出し/書込み回路等の周辺回路と接続している(図示せず)。記録部30には、コンタクトプラグ及び配線L(ワード線WL及びビット線BL)を通じて電流が流され、これにより記録部30の書込みや消去等の各種動作を行うことが可能となる。
また、セルの位置を基準として配線L(ワード線WL及びビット線BL)の配線延在方向外側には、図示しないコンタクトプラグが取り付けられている。コンタクトプラグは、データの書込み及び読出しを行うための読出し/書込み回路等の周辺回路と接続している(図示せず)。記録部30には、コンタクトプラグ及び配線L(ワード線WL及びビット線BL)を通じて電流が流され、これにより記録部30の書込みや消去等の各種動作を行うことが可能となる。
1つの第1の配線20と1つの第2の配線50とが交叉する領域に設けられた1つの記録部30が1つの記録用単位要素であり、これを「セル」という。
図2(a)に表したように、不揮発性記憶装置2は、ビット線BLとワード線WLとが交叉する領域に、セルC11、C12、C13、C21、C22、C23、C31、C32及びC33を備える。
図2(a)に表したように、不揮発性記憶装置2は、ビット線BLとワード線WLとが交叉する領域に、セルC11、C12、C13、C21、C22、C23、C31、C32及びC33を備える。
第1の配線20と第2の配線50とに与える電位の組合せによって、各記録部30に印加される電圧が変化し、その時の記録部30の特性(例えば、抵抗値)によって、情報を記録したり消去したりすることができる。なお、各セルの間には、素子間絶縁層60が設けられている。
このように、不揮発性記憶装置2は、ワード線WLとビット線BLとが交叉する部分に記録部30が設けられた、いわゆるクロスポイント型不揮発性記憶装置(メモリ)である。
また、図2(b)に表したように、多層型の不揮発性記憶装置2aにおいては、記録部30は積層方向(Z軸方向)に4層積層されており、各層間で配線L(ワード線WLまたはビット線BL)が共有されている。このように、上下隣接セル間あるいは上下離隔セル間で配線を共有しても、セルに接続する異種配線Lt(ワード線WLに対してビット線BL、ビット線BLに対してワード線WL)に印加される電圧を異ならしめることにより、各セルは固有の動作を行うことが可能となる。
なお、本実施形態に係る多層型の不揮発性記憶装置2aは、図2(b)に表したような構造に限られない。記録部30が別の数だけ積層された構造や、各層間で配線Lが共有されない構造も、本実施形態に含まれる。また、図2(b)では、積層方向の両端においては、同種の配線であるビット線BLが存在するが、異種の配線(ワード線WLに対してビット線BL、ビット線BLに対してワード線WL)が存在してもよい。
また、具体例1では、第1の配線を「ビット線BL」、第2の配線を「ワード線WL」として用いているが、逆に、第1の配線を「ワード線WL」、第2の配線を「ビット線BL」として用いてもよい。
次に、各構成要素について説明する。
まず、配線L(第1の配線20及び第2の配線50)について説明する。
配線Lには、導電性を有する材料を用いることができ、例えば、タングステン(W)等の金属や、窒化タングステン、炭化タングステン等のタングステン化合物を用いることができる。特に、タングステンや、窒化タングステン、炭化タングステン等のタングステン化合物を用いた場合、後述する選択酸化技術による後酸化処理を行うことができるため、加工が容易になる。配線Lに用いられる材料については、さらに後述する。
まず、配線L(第1の配線20及び第2の配線50)について説明する。
配線Lには、導電性を有する材料を用いることができ、例えば、タングステン(W)等の金属や、窒化タングステン、炭化タングステン等のタングステン化合物を用いることができる。特に、タングステンや、窒化タングステン、炭化タングステン等のタングステン化合物を用いた場合、後述する選択酸化技術による後酸化処理を行うことができるため、加工が容易になる。配線Lに用いられる材料については、さらに後述する。
次に、記録部30について、図3を参照しつつ説明する。
図3は、記録部30の構成の一例を表す模式断面図である。図3に表したように、この記録部30は、ビット線BLから、ヒータ層32/電極層34/記録層36/電極層38、の積層構造を有する。そして、記録部30と整流素子層40が、ビット線BLとワード線WLとの間に設けられている。なお、図3では、記録部30がビット線BL側に設けられ整流素子層40がワード線WL側に設けられているが、後述するように、記録部30をワード線WL側に設け、整流素子層40をビット線BL側に設けても良い。また、図3に例示したビット線BL〜ワード線WLの積層構造体を層に垂直な方向に複数積層した場合において、記録部30と整流素子層40の積層順は任意であり、積層した層で積層順を同一としても良く、また、積層順を変えても良い。
図3は、記録部30の構成の一例を表す模式断面図である。図3に表したように、この記録部30は、ビット線BLから、ヒータ層32/電極層34/記録層36/電極層38、の積層構造を有する。そして、記録部30と整流素子層40が、ビット線BLとワード線WLとの間に設けられている。なお、図3では、記録部30がビット線BL側に設けられ整流素子層40がワード線WL側に設けられているが、後述するように、記録部30をワード線WL側に設け、整流素子層40をビット線BL側に設けても良い。また、図3に例示したビット線BL〜ワード線WLの積層構造体を層に垂直な方向に複数積層した場合において、記録部30と整流素子層40の積層順は任意であり、積層した層で積層順を同一としても良く、また、積層順を変えても良い。
電極層34、38は、記録層36に対して電気的な接続を得るために設けられ、必要に応じて設けられる。また、電極層34、38は、例えば、記録層36とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。
また、リセット(消去)動作において記録層36の加熱を効率よく行うために、記録層36の陰極側(ここでは、ビット線BL側)に、薄い絶縁膜のヒータ層32を設けてもよい。この場合、ヒータ層32とビット線BLとの間にバリア層を設けてもよい。なお、ヒータ層32は必要によって設ければ良く、省略しても良い。
次に、記録層36について説明する。
前述したように、本具体例に係る不揮発性記憶装置2は、第1の配線20と第2の配線50とに与える電位の組合せによって、各記録部30に印加される電圧が変化し、その時の記録部30の特性(例えば、抵抗値)によって、情報を記録したり消去したりすることができる。このため、記録層36には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
前述したように、本具体例に係る不揮発性記憶装置2は、第1の配線20と第2の配線50とに与える電位の組合せによって、各記録部30に印加される電圧が変化し、その時の記録部30の特性(例えば、抵抗値)によって、情報を記録したり消去したりすることができる。このため、記録層36には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
このような材料の具体例としては、例えば、電圧を印加することによって結晶状態と非晶質状態との間で変化する、カルコゲナイド系(Se、Te等のVIB族元素を含む化合物)の可変抵抗材料が挙げられる。記録層36に用いられる材料については、さらに後述する。
次に、整流素子層40について説明する。
整流素子層40は、整流特性を有し、記録部30に印加される電圧の極性に方向性を持たせるために設けられる。整流素子層40には、例えば、ツェナーダイオード、PN接合ダイオード、ショットキーダイオード等を用いることができる。整流素子層40に用いられる材料については、さらに後述する。
整流素子層40は、整流特性を有し、記録部30に印加される電圧の極性に方向性を持たせるために設けられる。整流素子層40には、例えば、ツェナーダイオード、PN接合ダイオード、ショットキーダイオード等を用いることができる。整流素子層40に用いられる材料については、さらに後述する。
具体例1では、整流素子層40は、第2の配線50の記録部30側の主面上に延在している。しかし、整流素子層40は、第1の配線20の記録部30側の主面上に延在していてもよい。すなわち、本実施形態では、整流素子層40は、いずれかの配線Lの記録部30側の主面上に延在している。
例えば、図2(b)においては、整流素子層40は両方の形態で設けられている。すなわち、1層目及び3層目においては、整流素子層40は第2の配線50(ワード線WL)の記録部30側の主面上に延在している。一方、2層目及び4層目においては、整流素子層40は第1の配線20(ビット線BL)の記録部30側の主面上に延在している。
(本実施形態の効果)
次に、本実施形態の効果について、図4〜図6を参照しつつ説明する。
具体例1に係る不揮発性記憶装置2は、(1)加工が容易である、(2)良好な動作特性が得られる、及び(3)消費電力が低減化される、という効果を有する。以下、それぞれについて比較例と対比しつつ説明する。
次に、本実施形態の効果について、図4〜図6を参照しつつ説明する。
具体例1に係る不揮発性記憶装置2は、(1)加工が容易である、(2)良好な動作特性が得られる、及び(3)消費電力が低減化される、という効果を有する。以下、それぞれについて比較例と対比しつつ説明する。
図4は、比較例1に係る不揮発性記憶装置4の構成を例示する模式図である。すなわち、図4(a)は、不揮発性記憶装置4を第1の配線20の方向から見た模式断面図である。図4(b)は、図4(a)のA−A’線断面図であり、不揮発性記憶装置4を第2の配線50の方向から見た模式断面図である。
図4に表したように、不揮発性記憶装置4においては、整流素子層40は、記録部30と第2の配線50との間に挟持されている。すなわち、不揮発性記憶装置4においては、整流素子層40は、セルごとに点在して設けられており、具体例1に係る不揮発性記憶装置2のように、整流素子層40が配線Lの記録部30側の主面上に延在していない。
まず、(1)加工が容易である、という効果について説明する。
具体例1や比較例に係る不揮発性記憶装置において整流素子層40を形成する場合、一般にエッチング加工が行われる。具体例1においては、整流素子層40はY軸方向にエッチング加工され、比較例においては、整流素子層40はX軸及びY軸方向にエッチング加工される。
具体例1や比較例に係る不揮発性記憶装置において整流素子層40を形成する場合、一般にエッチング加工が行われる。具体例1においては、整流素子層40はY軸方向にエッチング加工され、比較例においては、整流素子層40はX軸及びY軸方向にエッチング加工される。
ここで、具体例1に係る不揮発性記憶装置2では、比較例に係る不揮発性記憶装置4と異なり、整流素子層40のX軸方向のエッチング加工が行われないため、エッチングする部分が比較例に比べて少ない。従って、具体例1に係る不揮発性記憶装置2は、加工が比較的容易である。
また、図1(a)及び図4(a)に表したように、X軸方向におけるエッチングされる部分(素子間絶縁層60が設けられる部分)のアスペクト比(溝幅に対する深さの比:D/L)は、具体例1(D1/L1)の方が比較例(D2/L2)より小さい。このため、具体例1に係る不揮発性記憶装置2は、エッチング加工が比較的容易である。
このように、具体例1に係る不揮発性記憶装置2は、比較例に係る不揮発性記憶装置4に比べて作製加工が容易である。
次に、(2)良好な動作特性が得られる、という効果について説明する。具体的には、(イ)動作電流が確保しやすくなる、(ロ)動作電圧の低減化が図られる、及び(ハ)良好な整流特性が得られる、の3点である。
まず、(イ)動作電流が確保しやすくなる、という効果について説明する。
図5は、具体例1の効果を表すための模式断面図である。図5(a)は、比較例に係る不揮発性記憶装置4のX軸方向から見た模式断面図であり、図5(b)は、具体例1に係る不揮発性記憶装置2のX軸方向から見た模式断面図である。
まず、(イ)動作電流が確保しやすくなる、という効果について説明する。
図5は、具体例1の効果を表すための模式断面図である。図5(a)は、比較例に係る不揮発性記憶装置4のX軸方向から見た模式断面図であり、図5(b)は、具体例1に係る不揮発性記憶装置2のX軸方向から見た模式断面図である。
図5(a)に表したように、比較例に係る不揮発性記憶装置4では、Y軸方向における整流素子層40の幅(W2)が比較的小さい。このため、整流素子層40の抵抗値は比較的高い。従って、記録部30において電流は流れにくくなる。
これに対して、図5(b)に表したように、具体例1に係る不揮発性記憶装置2では、X軸方向における整流素子層40の幅(整流素子として機能する幅:W1)が比較的大きい。このため、整流素子層40の抵抗値は比較的低い。従って、記録部30は良好に書込み等に係る動作電流を確保することができ、速やかで良好な動作が実現されると考えられる。
次に、(ロ)動作電圧の低減化が図られる、という効果について説明する。
比較例では、前述したように整流素子層40の抵抗値が比較的高いため、印加した電圧が整流素子層40と記録部30とに分配される。このため、書込み等の動作を正常に行うためには、動作電圧を比較的高くする必要がある。
比較例では、前述したように整流素子層40の抵抗値が比較的高いため、印加した電圧が整流素子層40と記録部30とに分配される。このため、書込み等の動作を正常に行うためには、動作電圧を比較的高くする必要がある。
これに対して、具体例1では、整流素子層40の抵抗値が比較的低いため、印加した電圧は整流素子層40には比較的分配されにくく、殆ど記録部30(記録層36)のみに印加される。このため、動作電圧は比較的低い値でよいことになる。このように動作電圧が低減されることにより、例えば、高電圧を発生させる回路が不要になるなどして、素子の微細化及び高集積化が図られる。
次に、(ハ)良好な整流特性が得られる、という効果について説明する。
次に、(ハ)良好な整流特性が得られる、という効果について説明する。
図6は、具体例1の効果を表すための別の模式断面図である。図6(a)は、比較例に係る不揮発性記憶装置4のX軸方向から見た模式断面図であり、図6(b)は、具体例1に係る不揮発性記憶装置2のX軸方向から見た模式断面図である。
前述したように、整流素子層40を形成する場合、一般にエッチング加工が行われる。 図6(a)に表したように、比較例に係る不揮発性記憶装置4では、X軸方向において整流素子層40がエッチングされている。このため、整流素子層40の側面40A(加工面)の近傍は、欠陥密度が高い場合が多い。その結果として、比較例では、動作時及び非動作時(待機時)において、整流素子層40のX軸に平行な側面40Aを通るリーク電流が発生する可能性が比較的高い。
これにより、例えば消去時のような大電流が流れる時には、意図した整流に反した電流が流れる可能性がある。例えば、図6(a)において、第2の配線50から第1の配線20の方向に電流が流れるように整流素子層40が設けられた場合において、逆方向である第1の配線20から第2の配線50への方向に電流が流れることが考えられる。すなわち、迷走電流が発生する可能性が比較的高くなる。これにより、良好な整流特性が得られない可能性がある。
これに対して、図6(b)に表したように、具体例1に係る不揮発性記憶装置2では、X軸方向において整流素子層40がエッチングされない。このため、X軸に平行な側面40A(加工面)が存在しない。この結果、具体例1では、比較例に比べてリーク電流が発生する可能性は低い。従って、迷走電流が抑制され、もって良好な整流特性が得られる。 このように、具体例1では、比較例に比べて良好な動作特性が得られる。
次に、(3)消費電力が低減化される、という効果について説明する。
図6に関して前述したように、比較例では、動作時及び非動作時(待機時)において、リーク電流が発生する可能性が比較的高い。これに対して、具体例1では、比較例に比べてリーク電流が発生する可能性は低い。従って、具体例1では、比較例に比べて消費電力が低減化される。
図6に関して前述したように、比較例では、動作時及び非動作時(待機時)において、リーク電流が発生する可能性が比較的高い。これに対して、具体例1では、比較例に比べてリーク電流が発生する可能性は低い。従って、具体例1では、比較例に比べて消費電力が低減化される。
これに対して、具体例1では、整流素子層40が延在することにより、記録部30近傍において素子間絶縁層60の占める領域が小さくなるため、記録部30内の熱は比較的放出されにくくなる。例えば、図の矢印a方向に着目すれば、比較例においてはこの方向に放熱されるが、具体例1では放熱されない。このため、具体例1では、効率的なジュール加熱を行うことができ、もって消費電力の低減化が図られる。
以上から、本実施形態によれば、良好な動作特性を有し、消費電力が低減されるとともに、加工が容易な不揮発性記憶装置が提供される。
(他の具体例)
次に、本実施形態に係る他の具体例(具体例2)について、図7〜図9を参照しつつ説明する。
図7は、具体例2に係る不揮発性記憶装置2bの構成を例示する模式断面図である。すなわち、図7(a)は、不揮発性記憶装置2bをX軸方向から見た模式断面図であり、図7(b)は、図7(a)における整流素子層40部分を詳細に表した模式断面図である。本具体例では、整流素子層40にPIN(p-intrinsic-n:p型半導体/真性半導体/n型半導体)ダイオードを用いており、整流素子層40は、n型半導体層42/真性半導体層44/p型半導体層46の積層構造を有する。
次に、本実施形態に係る他の具体例(具体例2)について、図7〜図9を参照しつつ説明する。
図7は、具体例2に係る不揮発性記憶装置2bの構成を例示する模式断面図である。すなわち、図7(a)は、不揮発性記憶装置2bをX軸方向から見た模式断面図であり、図7(b)は、図7(a)における整流素子層40部分を詳細に表した模式断面図である。本具体例では、整流素子層40にPIN(p-intrinsic-n:p型半導体/真性半導体/n型半導体)ダイオードを用いており、整流素子層40は、n型半導体層42/真性半導体層44/p型半導体層46の積層構造を有する。
図7に表したように、具体例2に係る不揮発性記憶装置2bでは、整流素子層40は、X軸方向に一定深さ、具体的にはIN接合面(真性半導体層44とn型半導体層42との接合面)までエッチングされている。換言すれば、整流素子層40は、記録部30側に突出した突出部40Tを有する。
図8は、具体例2の効果を表すための模式断面図である。図8(a)は、具体例1に係る不揮発性記憶装置2bのX軸方向から見た模式断面図であり、図8(b)は、具体例2に係る不揮発性記憶装置2bのX軸方向から見た模式断面図である。
整流素子層40(PINダイオード)のn型半導体層42では、電荷担体(キャリア)である電子が多数存在する。このため、具体例1の場合、例えば第1の配線20側が陰極となるように電圧を印加すると、図8(a)に表したように電子は整流素子層40のn型半導体層42を通って隣接セルの記録部30に流れる可能性がある。すなわち、隣接セルへのリーク電流が発生するおそれがある。
これに対して、図8(b)に表したように、具体例2の場合、n型半導体層42がエッチングされて素子間絶縁層60が充填されることにより隣接セルのn型半導体層42と絶縁されているため、電子が隣接セルへ移動する可能性は低減する。すなわち、隣接セルへのリーク電流の発生が抑制され、もって消費電力の低減化が図られる。
なお、図9のような構成にしてもよい。
図9は、具体例2に係る他の不揮発性記憶装置2cの構成を例示する模式断面図である。すなわち、図9(a)は、不揮発性記憶装置2cをX軸方向から見た模式断面図であり、図7(b)は、図7(a)における整流素子層40部分を詳細に表した模式断面図である。
図9は、具体例2に係る他の不揮発性記憶装置2cの構成を例示する模式断面図である。すなわち、図9(a)は、不揮発性記憶装置2cをX軸方向から見た模式断面図であり、図7(b)は、図7(a)における整流素子層40部分を詳細に表した模式断面図である。
図9(a)に表したように、不揮発性記憶装置2cにおいては、整流素子層40のPI接合面(p型半導体層46と真性半導体層44との接合面)までエッチングされている。すなわち、n型半導体層42及び真性半導体層44が突出部40Tであってよい。また、n型半導体層42がエッチングされているのであれば、エッチング深さに特に制限はなく、必ずしもPINダイオードの各接合面である必要はない。例えば、図9(b)に例示したように真性半導体層44の途中までエッチングされていてもよく(n型半導体層42と、真性半導体層44の一部と、が突出部40T)、さらに、p型半導体層46の途中までエッチングされていてもよい(n型半導体層42と、真性半導体層44と、p型半導体層46の一部と、が突出部40T)。これらの場合、隣接セルへのリーク電流はさらに抑制される。
また、具体例1に関して前述した通り、整流素子層40は、第1の配線20の記録部30側の主面上に延在していてもよい。
なお、本具体例においても、具体例1に関して前述した各種効果、すなわち、(1)加工が容易である、(2)良好な動作特性が得られる、及び(3)消費電力が低減化される、という効果が発現される。
なお、本具体例においても、具体例1に関して前述した各種効果、すなわち、(1)加工が容易である、(2)良好な動作特性が得られる、及び(3)消費電力が低減化される、という効果が発現される。
次に、本実施形態に係る他の具体例(具体例3)について、図10及び図11を参照しつつ説明する。
図10は、具体例3に係る不揮発性記憶装置2dの構成を例示する模式断面図である。図10(a)は、不揮発性記憶装置2dをX軸方向から見た模式断面図であり、図10(b)は、不揮発性記憶装置2dをY軸方向から見た模式断面図である。
図10は、具体例3に係る不揮発性記憶装置2dの構成を例示する模式断面図である。図10(a)は、不揮発性記憶装置2dをX軸方向から見た模式断面図であり、図10(b)は、不揮発性記憶装置2dをY軸方向から見た模式断面図である。
図10に表したように、具体例3に係る不揮発性記憶装置2dは、具体例1に係る不揮発性記憶装置2と基本的に同じ構造を有するが、記録部30がX軸方向に延在している。すなわち、この不揮発性記憶装置2dは、基板10と、基板10の主面上に設けられ、第1の方向(X軸方向)に延在する第1の配線20(ビット線BL)と、第1の方向に対して非平行な第2の方向(Y軸方向)に延在する第2の配線50(ワード線WL)と、第1の配線20の第2の配線50側の主面上に延在し、第1の配線20と第2の配線50とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録部30と、第2の配線50の記録部30側の主面上に延在する整流素子層40と、を備える。
本具体例においても、具体例1に関して前述した各種効果、すなわち、(1)加工が容易である、(2)良好な動作特性が得られる、及び(3)消費電力が低減化される、という効果が発現される。特に、「(1)加工が容易である」については、本具体例では記録部30のY軸方向のエッチング加工を行わないため、アスペクト比がさらに低く抑えられるなどしてより有効にこの効果が発現される。また、「(3)消費電力が低減化される」についても、記録部30の加工面が少なくなることから、より有効にこの効果が発現される。
なお、不揮発性記憶装置2dのように、記録部30を一定方向(図ではX軸方向)に連続した構成にしても、X軸上にある各セルは独自の動作を行うことができる。これについて、図11を参照しつつ説明する。
図11は、具体例3に係る不揮発性記憶装置2dにおける記録部30の動作を説明するための模式断面図である。図11に表したように、X軸上にある各セルに流れる電流は、それぞれの第2の配線50と第1の配線20との間に印加される電圧を適宜選択することにより、第2の配線50及び整流素子層40の作用によって独自の値をとることができ、これにより各セルは独自の動作を行うことができる。
図11は、具体例3に係る不揮発性記憶装置2dにおける記録部30の動作を説明するための模式断面図である。図11に表したように、X軸上にある各セルに流れる電流は、それぞれの第2の配線50と第1の配線20との間に印加される電圧を適宜選択することにより、第2の配線50及び整流素子層40の作用によって独自の値をとることができ、これにより各セルは独自の動作を行うことができる。
例えば、図11に表したように、セルc1及びセルc3については、第2の配線50と第1の配線20との間に電圧が印加され、この結果記録部30のセルc1及びセルc3の部分(記録部30A、30C)に電流が流れる。これにより、セルc1及びセルc3は、例えば高抵抗状態から低抵抗状態に遷移して選択(オン)状態になる。これに対し、セルc2については、第2の配線50と第1の配線20との間に電圧が印加されず、記録部30のセル部(記録部30B)には電流が流れない。これにより、セルc2は、例えば高抵抗状態が維持され、非選択(オフ)状態が維持される。
なお、具体例1に関して前述した通り、整流素子層40は、第1の配線20の記録部30側の主面上に延在していてもよい。
なお、具体例1に関して前述した通り、整流素子層40は、第1の配線20の記録部30側の主面上に延在していてもよい。
(実施例)
(実施例1)
次に、本実施形態に係る不揮発性記憶装置の実施例(実施例1)について、図12〜図14を参照しつつ説明する。
(実施例1)
次に、本実施形態に係る不揮発性記憶装置の実施例(実施例1)について、図12〜図14を参照しつつ説明する。
本実施例に係る不揮発性記憶装置は、具体例2に係る不揮発性記憶装置である。記録層36には、抵抗変化材料を用いている。整流素子層40は、ワード線の記録部30側の主面上に延在している。また、整流素子層40は、具体例2のうち、図7(b)に関して前述した構成(PINダイオードのn型半導体層となるPドープ多結晶シリコン膜105が突出部40Tである構成)を有する。記録部30は、各セルに点在している。
以下、この不揮発性記憶装置の製造方法について説明する。
図12及び図13は、実施例1に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
図12及び図13は、実施例1に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
まず、図12(a)に表したように、例えば半導体からなる基板(図示せず)の上(主面上)に、ビット線となるタングステン膜101の層形成する50nmの厚さで形成する。なお、このタングステン膜101は、いわゆる多層型メモリの最下層のビット線である必要はなく、2層目、3層目等のビット線であってもよい。
その後、加工体上面(加工体の主面上)に記録部の電極層となる窒化タングステン膜102を厚さ10nmで、抵抗変化層(記録層)となるTiドープNiOx膜103を厚さ10nmで、記録部の電極層となる窒化タングステン膜104を厚さ10nmの厚さで、積層して形成する。
さらに、その上に、CMP(Chemical Mechanical Polishing:化学機械研磨)を行う場合に平坦化処理のストッパーとしての機能を担うCMPストッパー層となるPドープ多結晶シリコン膜(整流素子層の一部となる層)105を50nmの厚さで形成する。なお、このPドープ多結晶シリコン膜105は、複数の層を積層してなる整流素子層(PINダイオード)の一部の層(n型半導体層)の機能も併有する。
次に、図12(b)に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層膜(Pドープ多結晶シリコン膜105〜タングステン膜101)を第1の方向(X軸方向)に延在するライン状に一括加工する。エッチングは、基板とタングステン膜101との界面深さまで行う。
次に、図12(c)に表したように、エッチングにより生じた積層膜の間の空間に層間絶縁膜106を埋め込み、加工体上面をCMPにより平坦化する。これにより、CMPストッパー層となるPドープ多結晶シリコン膜105が表面に露出する。その後、加工体の上面に、真性半導体層となるノンドープ多結晶シリコン膜107及びp型半導体層となるBドープ多結晶シリコン膜108を、それぞれ10nm及び30nmの厚さで形成する。これらは、整流素子層の他の部分となる層に対応する。その後、加工体上面にバリア層となる窒化タングステン膜109を厚さ10nmで、ワード線となるタングステン膜110を厚さ50nmで、積層して形成する。
次に、図13(a)に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層膜(Pドープ多結晶シリコン膜105〜タングステン膜110)を第1の方向(X軸方向)に対して非平行な第2の方向(Y軸方向)に延在するライン状に一括加工する。この時、Pドープ多結晶シリコン膜105の途中の深さまででエッチングを停止する。
その後、例えば炉中で水素/酸素混合ガス雰囲気で、800℃以上の温度下で、加工体の酸化処理を行う。これにより、PINダイオードを構成するPドープ多結晶シリコン膜105、ノンドープ多結晶シリコン膜107、及びBドープ多結晶シリコン膜108の側面を選択酸化して、表面にシリコン熱酸化膜を形成する。
ここで、整流素子層(PINダイオード)については、界面特性を向上させるために表面に対して酸化処理が行われることがあるが、ビット線となるタングステン膜101、電極となる窒化タングステン膜102、記録層となるTiOx膜103、電極となる窒化タングステン膜104、バリア層となる窒化タングステン膜109、及びワード線となるタングステン膜110については、酸化されると導電性や抵抗変化特性などが変化し、好ましくない場合がある。これに関し、本実施例では、酸化処理を行う前に上記の積層膜の側面により形成される空間に層間絶縁膜106を埋め込み、これら側面が露出しないようにしている。また、比較的酸化されにくいタングステンまたはタングステン化合物をバリア層及び配線に用いている。これらの措置により、PINダイオード構成材料のみが酸化されること(選択酸化)が可能となる。
次に、図13(b)に表したように、反応性イオンエッチング技術によりPドープ多結晶シリコン膜105の残存部と、窒化タングステン膜104、TiドープNiOx膜103、及び窒化タングステン膜102とを、Y軸方向に延在するライン状にパターニングして、柱状に加工する。
以上の工程により、ワード線とビット線とが交差するクロスポイントに抵抗変化型の記録層が挟まれ、そして、Pドープ多結晶シリコン膜105から形成されるn型半導体層が突出部40Tを有するセルが構成される。
以上の工程により、ワード線とビット線とが交差するクロスポイントに抵抗変化型の記録層が挟まれ、そして、Pドープ多結晶シリコン膜105から形成されるn型半導体層が突出部40Tを有するセルが構成される。
以下、エッチングにより生じた積層膜の間の空間に、図示しない層間絶縁膜を埋め込む。そして、上記の構成を繰り返すことで、多層型メモリが作製できる。
上記では、Pドープ多結晶シリコン膜105からなるn型半導体層が突出部40Tとなっているが、図12(a)に関して前述した工程において、ノンドープ多結晶シリコン膜107からなる真性半導体層を形成し、その後同様の手順を実施することにより、n型半導体層と真性半導体層とが突出部40Tとなる構成にすることができる。
逆に、図12(a)に関して前述した工程においてPドープ多結晶シリコン膜105からなるn型半導体層を形成せず、窒化タングステン膜104の層まで形成して、その後同様の手順を実施することにより、突出部40Tが存在しない構成にすることができる。
なお、本実施例では、抵抗変化材料(記録層)として、TiドープNiOx膜を用いたが、抵抗変化材料には、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができ、例えば、NbOx、CrドープSrTiO3−x、PrxCayMnOz、ZrOx、NiOx、ZnOx、TiOx、TiOxNy、CuOx、GdOx、CuTex、HfOx、ZnMnxOy、及びZnFexOyからなる群から選択された少なくとも一つを含むことができる。
また、記録部の電極には、本実施例では、窒化タングステンを用いたが、電極には、上記抵抗変化材料と反応して可変抵抗性を損なわない全ての材料を用いることができる。具体的には、例えば、窒化タングステンの他、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることができる。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、NiO、TiO、CuO、InZnO等の金属酸化物半導体を組み合わせて用いることもできる。
なお、ワード線、ビット線、バリア層及びCMPストッパ層に用いる材料についても種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
なお、ワード線、ビット線、バリア層及びCMPストッパ層に用いる材料についても種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
次に、本実施例の効果のうち、動作特性及びリーク電流に係る効果について説明する。
図14は、実施例1と対比される比較例2に係る不揮発性記憶装置の構成を例示する模式斜視図である。なお、構造をわかりやすく図示するために層間絶縁膜の記載は省略した。図14に表したように、比較例2の不揮発性記憶装置では、例えばPIN型のダイオード114は、ビット線111とワード線112との間に挟持され、抵抗変化素子(記録部)113と同様に各セルに点在している。
表1は、実施例1に係る不揮発性記憶装置と、比較例2に係る不揮発性記憶装置との場合での、消去電圧(消去電流(Reset Current)200μAをとるときの電圧)、及びダイオードの接合リーク電流密度の比較を表した表である。
表1から、実施例1では、比較例2に比べて消去電圧が低いことがわかる。すなわち、ダイオードが延在することにより、印加された電圧が効率的に抵抗変化層であるTiドープNiOx膜103に印加されていると考えられる。また、実施例1では、比較例2に比べて接合リーク電流密度が低いことがわかる。すなわち、エッチング加工面積が比較的少ないために、リーク電流の発生が抑制されていると考えられる。
表1から、実施例1では、比較例2に比べて消去電圧が低いことがわかる。すなわち、ダイオードが延在することにより、印加された電圧が効率的に抵抗変化層であるTiドープNiOx膜103に印加されていると考えられる。また、実施例1では、比較例2に比べて接合リーク電流密度が低いことがわかる。すなわち、エッチング加工面積が比較的少ないために、リーク電流の発生が抑制されていると考えられる。
(実施例2)
次に、本実施形態に係る不揮発性記憶装置の第2の実施例について、図15〜図18を参照しつつ説明する。
次に、本実施形態に係る不揮発性記憶装置の第2の実施例について、図15〜図18を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について説明する。
図15は、実施例2に係る不揮発性記憶装置の構成を例示する模式斜視図である。図15に表したように、本実施例に係る不揮発性記憶装置は、具体例2に係る不揮発性記憶装置を複数(図では、記録部30を4層)積層した多層型不揮発性記憶装置である。ワード線及びビット線は、上下に隣接するセルの間で共有されている(シェアードビット線/ワード線構造)。また、上下に隣接するセルの間で、セル内の積層構造は上下に逆になっている。すなわち、記録部30(電極層34/記録層36/電極層38)、及び整流素子層40(n型半導体層42/真性半導体層44/p型半導体層46)の配置関係は上下に対称になっている。記録層36には、相変化材料を用いている。
図15は、実施例2に係る不揮発性記憶装置の構成を例示する模式斜視図である。図15に表したように、本実施例に係る不揮発性記憶装置は、具体例2に係る不揮発性記憶装置を複数(図では、記録部30を4層)積層した多層型不揮発性記憶装置である。ワード線及びビット線は、上下に隣接するセルの間で共有されている(シェアードビット線/ワード線構造)。また、上下に隣接するセルの間で、セル内の積層構造は上下に逆になっている。すなわち、記録部30(電極層34/記録層36/電極層38)、及び整流素子層40(n型半導体層42/真性半導体層44/p型半導体層46)の配置関係は上下に対称になっている。記録層36には、相変化材料を用いている。
整流素子層40は、ビット線の記録部30側の主面上に延在している。また、整流素子層40は、具体例2のうち、図7(b)に関して前述した構成(PINダイオードのn型半導体層42が突出部40Tである構成)を有する。さらに、記録部30は、具体例3に係る構成を有し、ワード線のビット線側の主面上に延在している。
以下、この不揮発性記憶装置の製造方法について説明する。
図16〜図18は、実施例2に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
図16〜図18は、実施例2に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
まず、図16(a)に表したように、例えば半導体からなる基板(図示せず)の上(主面上)に、ワード線となるタングステン膜201を50nmの厚さで形成する。なお、実施例1と同様に、ワード線となるタングステン膜201は、いわゆる多層型メモリの最下層のワード線である必要はなく、2層目、3層目等のワード線であってもよい。
その後、加工体上面(加工体の主面上)に記録部の電極層となる窒化タングステン膜202を厚さ10nmで、抵抗変化材料(相変化層、記録層)となるGe2Sb2Te5膜203を厚さ20nmで、抵抗変化材料とSiとの反応防止層となるとなる窒化タングステン膜204厚さ10nmで、積層して形成する。
さらに、CMPストッパー層となるPドープ多結晶シリコン膜205を、50nmの厚さで形成する。Pドープ多結晶シリコン膜205は、複数の層を積層してなる整流素子層(PINダイオード)の一部の層(n型半導体層)の機能を併有する。
次に、図16(b)に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、加工体を第1の方向(X軸方向)に延在するライン状に一括加工する。エッチングは、基板とタングステン膜201との界面深さまで行う。
次に、図17(a)に表したように、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜206を埋め込み、加工体上面をCMPにより平坦化する。その後、加工体上面に、真性半導体層となるノンドープ多結晶シリコン膜207及びp型半導体層となるBドープ多結晶シリコン膜208の層を、それぞれ10nm及び30nmの厚さで形成する。その後、加工体上面にバリア層となる窒化タングステン膜209を厚さ10nmで、ビット線となるタングステン膜210を厚さ50nmの厚さで、バリア層となる窒化タングステン膜211を厚さ10nmの厚さで、p型半導体層となるBドープ多結晶シリコン膜212を厚さ30nmで、真性半導体層となるノンドープ多結晶シリコン膜213を厚さ10nmで、n型半導体層となるPドープ多結晶シリコン膜214を厚さ50nmの厚さで、CMPストッパー層となる窒化タングステン膜215を厚さ50nmで積層して形成する。
次に、図17(b)に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層膜(窒化タングステン膜215〜Pドープ多結晶シリコン膜205)を第2の方向(Y軸方向)に延在するライン状に一括加工する。この時、Pドープ多結晶シリコン膜205については、途中の深さまでエッチングを行う。
その後、例えばRTP(Rapid Thermal Process:急速昇降温処理)を用いて、水素/酸素混合ガス雰囲気で、950℃以上の温度下で、加工体の酸化処理を行う。これにより、PINダイオードを構成するn型半導体層となるPドープ多結晶シリコン膜205、真性半導体層となるノンドープ多結晶シリコン膜207、p型半導体層となるBドープ多結晶シリコン膜208、p型半導体層となるBドープ多結晶シリコン膜212、真性半導体層となるノンドープ多結晶シリコン膜213、及びn型半導体層となるPドープ多結晶シリコン膜214の側面が選択酸化され、表面にシリコン熱酸化膜が形成される。
ここで、整流素子層(PINダイオード)については、前述したように界面特性を向上するために表面に対して酸化処理が行われることがあるが、それ以外の構成要素については、酸化されると導電性や抵抗変化特性などが変化し、好ましくない場合がある。これに関し、本実施例では、酸化処理を行う前にワード線となるタングステン膜201、電極層となる窒化タングステン膜202、抵抗変化材料であるGe2Sb2Te5膜203、及び反応防止層となる窒化タングステン膜204の側面により形成される空間に層間絶縁膜206を埋め込み、これらの膜の側面が露出しないようにしている。また、比較的酸化されにくいタングステンまたはタングステン化合物をバリア層や配線電極層に用いている。これらの措置により、PINダイオード構成材料のみが酸化されること(選択酸化)が可能となる。
次に、図18(a)に表したように、反応性イオンエッチング技術によりPドープ多結晶シリコン膜205の残存部と、窒化タングステン膜204とを、Y軸方向に延在するライン状に一括加工する。
次に、図18(b)に表したように、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜216を埋め込み、例えばCMPにより上面を平坦化する。その後、加工体上面に抵抗変化材料であるGe2Sb2Te5膜を厚さ20nm、電極層となる窒化タングステン膜218を厚さ10nmで、ワード線となるタングステン膜219を厚さ50nmで、記録部の電極層となる窒化タングステン膜220を厚さ10nmで、抵抗変化材料であるGe2Sb2Te5膜221を厚さ20nmで、記録部の電極層となる窒化タングステン膜222を厚さ10nmで、CMPストッパー層となるPドープ多結晶シリコン膜223を厚さ50nmで、積層して形成する。なお、Pドープ多結晶シリコン膜223は、複数の層を積層してなる整流素子層(PINダイオード)の一部の層(n型半導体層)の機能を併有する。
その後、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層体(Pドープ多結晶シリコン膜223〜Pドープ多結晶シリコン膜214)を第1の方向(X軸方向)に延在するライン状に一括加工する。エッチングは、ノンドープ多結晶シリコン膜213とPドープ多結晶シリコン膜214との界面深さまで行う。
以上で積層された抵抗変化型メモリのメモリセルが形成された。
以下、上記と同様の手順を繰り返すことにより、多層化されたメモリセルが作製されるが説明は省略する。
以下、上記と同様の手順を繰り返すことにより、多層化されたメモリセルが作製されるが説明は省略する。
以上により、相変化型の不揮発性記憶装置を複数積層した多層型不揮発性記憶装置であって、整流素子層40が具体例2の構成を有し、記録部30が具体例3の構成を有する不揮発性記憶装置が作製される。
上記では、n型半導体層が突出部40Tとなっているが、適宜n型半導体層や真性半導体層の層を形成するタイミングを変えたり、エッチングの深さを変えたりすることにより、n型半導体層と真性半導体層とが突出部40Tとなる構成や、突出部40Tが存在しない構成にすることができる。
例えば、n型半導体層と真性半導体層とが突出部40Tとなる構成にするには、図16(a)に関して前述した工程においてノンドープ多結晶シリコン膜207の層を形成し、その後同様の手順を実施し、さらにその後図18(b)に関して前述したX軸方向に延在するライン状のエッチング工程においてノンドープ多結晶シリコン膜213もエッチングすればよい。
また、突出部40Tが存在しない構成にするには、図16(a)に関して前述した工程においてPドープ多結晶シリコン膜205を形成せず、窒化タングステン膜204まで形成して、その後同様の手順を実施し、さらにその後図18(b)に関して前述したX軸方向に延在するライン状のエッチング工程において窒化タングステン膜215までエッチングすればよい。
なお、本実施例では、抵抗変化材料(記録層)として、Ge2Sb2Te5(GST)膜を用いたが、抵抗変化材料には、両端に印加された電圧で発生するジュール熱により、その抵抗状態が変わる任意の物質を含むことができる。例えば、カルコゲナイド系のGSTにドーピングを施したNドープトGST、OドープトGST、GexSby、InxGeyTez等を用いることができる。
また、本実施例では用いていないが、抵抗変化を促進するためのヒータ材料としてタンタルオキサイド、ニオブオキサイド、チタニア等を用いることも可能である。
また、記録部の電極層としては、本実施例では窒化タングステンを用いたが、電極層には、上記抵抗変化材料と反応して可変抵抗性を損なわない他の材料を用いることができる。具体的には、例えば、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、コバルトシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることができる。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、NiO、TiO、CuO、InZnO等の金属酸化物半導体を用いることもできる。
なお、ワード線、ビット線、バリア層及び、CMPストッパ層に用いる材料についても、種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
なお、ワード線、ビット線、バリア層及び、CMPストッパ層に用いる材料についても、種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
(実施例3)
次に、本実施形態に係る不揮発性記憶装置の他の製造方法(実施例3)について、図19及び図20を参照しつつ説明する。図19及び図20は、実施例3に係る不揮発性記憶装置の製造方法を例示する模式工程断面図である。
次に、本実施形態に係る不揮発性記憶装置の他の製造方法(実施例3)について、図19及び図20を参照しつつ説明する。図19及び図20は、実施例3に係る不揮発性記憶装置の製造方法を例示する模式工程断面図である。
本実施例に係る不揮発性記憶装置は、具体例2に係る不揮発性記憶装置である。整流素子層40は、第2の配線50の記録部30側の主面上に延在している。また、整流素子層40は、具体例2のうち図9(b)に関して前述した構成、すなわち、n型半導体層42と、真性半導体層44の一部と、が突出部40Tである構成を有する。記録部30は、各セルに点在している。
まず、図19(a)に表したように、基板10の上(主面上)に、第2の配線50、整流素子層40、及び記録部30を、下からこの順番で形成する。
次に、図19(b)に表したように、加工体にY軸方向のエッチング加工を行う。エッチングは、基板10と第2の配線50との界面深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜(素子間絶縁層60)を埋め込み、例えばCMPにより加工体上面(加工体の主面)を平坦化する。
次に、図19(b)に表したように、加工体にY軸方向のエッチング加工を行う。エッチングは、基板10と第2の配線50との界面深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜(素子間絶縁層60)を埋め込み、例えばCMPにより加工体上面(加工体の主面)を平坦化する。
次に、図19(c)を参照しつつ説明する。図19(c)は、図19(b)に表した加工体のB−B’線断面図である。図19(c)に表したように、加工体の主面(上面)に第1の配線20を形成する。
次に、図20(a)に表したように、加工体にX軸方向のエッチング加工を行う。この時、エッチングは、真性半導体層44の途中の深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜(素子間絶縁層60)を埋め込む。
以上の工程により、整流素子層40が図9(b)に関して前述した構成を有する不揮発性記憶装置が作製される。なお、図20(b)は、図20(a)に表した不揮発性記憶装置のA−A’線断面図である。
各構成要素の材料については、実施例1及び実施例2に関して前述したものを用いることができる。
また、必要に応じ、Y軸方向及びX軸方向のエッチング加工を行った後に、整流素子層40に対して酸化処理を行ってもよい。この場合、第2の配線50、記録部30、及び第1の配線20に酸化されにくい材料を用いれば、素子の動作等の特性は良好なものとなる。
また、必要に応じ、Y軸方向及びX軸方向のエッチング加工を行った後に、整流素子層40に対して酸化処理を行ってもよい。この場合、第2の配線50、記録部30、及び第1の配線20に酸化されにくい材料を用いれば、素子の動作等の特性は良好なものとなる。
以上説明したように、本実施形態によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
2、2a、2b、2c、2d、4 不揮発性記憶装置
10 基板
20 第1の配線
30、30A、30B、30C 記録部
32 ヒータ層
34 電極層
36 記録層
38 電極層
40 整流素子層
40A 側面(加工面)
40T 突出部
42 n型半導体層
44 真性半導体層
46 p型半導体層
50 第2の配線
60 素子間絶縁層
101 タングステン膜
102 窒化タングステン膜
103 TiドープNiOx膜
104 窒化タングステン膜
105 Pドープ多結晶シリコン膜
106 層間絶縁膜
107 ノンドープ多結晶シリコン膜
108 Bドープ多結晶シリコン膜
109 窒化タングステン膜
110 タングステン膜
111 ビット線
112 ワード線
113 抵抗変化素子(記録部)
114 ダイオード
201 タングステン膜
202 窒化タングステン膜
203 Ge2Sb2Te5膜
204 窒化タングステン膜
205 Pドープ多結晶シリコン膜
206 層間絶縁膜
207 ノンドープ多結晶シリコン膜
208 Bドープ多結晶シリコン膜
209 窒化タングステン膜
210 タングステン膜
211 窒化タングステン膜
212 Bドープ多結晶シリコン膜
213 ノンドープ多結晶シリコン膜
214 Pドープ多結晶シリコン膜
215 窒化タングステン膜
216 層間絶縁膜
217 Ge2Sb2Te5膜
218 窒化タングステン膜
219 タングステン膜
220 窒化タングステン膜
221 Ge2Sb2Te5膜
222 窒化タングステン膜
223 Pドープ多結晶シリコン膜
a 矢印
BL ビット線
C セル
WL ワード線
10 基板
20 第1の配線
30、30A、30B、30C 記録部
32 ヒータ層
34 電極層
36 記録層
38 電極層
40 整流素子層
40A 側面(加工面)
40T 突出部
42 n型半導体層
44 真性半導体層
46 p型半導体層
50 第2の配線
60 素子間絶縁層
101 タングステン膜
102 窒化タングステン膜
103 TiドープNiOx膜
104 窒化タングステン膜
105 Pドープ多結晶シリコン膜
106 層間絶縁膜
107 ノンドープ多結晶シリコン膜
108 Bドープ多結晶シリコン膜
109 窒化タングステン膜
110 タングステン膜
111 ビット線
112 ワード線
113 抵抗変化素子(記録部)
114 ダイオード
201 タングステン膜
202 窒化タングステン膜
203 Ge2Sb2Te5膜
204 窒化タングステン膜
205 Pドープ多結晶シリコン膜
206 層間絶縁膜
207 ノンドープ多結晶シリコン膜
208 Bドープ多結晶シリコン膜
209 窒化タングステン膜
210 タングステン膜
211 窒化タングステン膜
212 Bドープ多結晶シリコン膜
213 ノンドープ多結晶シリコン膜
214 Pドープ多結晶シリコン膜
215 窒化タングステン膜
216 層間絶縁膜
217 Ge2Sb2Te5膜
218 窒化タングステン膜
219 タングステン膜
220 窒化タングステン膜
221 Ge2Sb2Te5膜
222 窒化タングステン膜
223 Pドープ多結晶シリコン膜
a 矢印
BL ビット線
C セル
WL ワード線
Claims (5)
- 第1の方向に延在する第1の配線と、
前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、
前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、
前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、
を備えたことを特徴とする不揮発性記憶装置。 - 前記整流素子層は、前記記録層の側に突出した突出部を有することを特徴とする請求項1記載の不揮発性記憶装置。
- 前記第1及び第2の配線の少なくともいずれかは、タングステン、窒化タングステン、及び炭化タングステンよりなる群から選択された材料を含むことを特徴とする請求項1または2に記載の不揮発性記憶装置。
- 第1の方向に延在する第1の配線と、
前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、
前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、
前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、
を有する不揮発性記憶装置の製造方法であって、
前記第1の配線となる層と前記整流素子層となる層との積層体を形成する工程と、
前記積層体を選択的にエッチングし、前記第1の方向に延在する第1の配線と、前記整流素子層と、を一括形成する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。 - 第1の方向に延在する第1の配線と、
前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、
前記第1の配線と前記第2の配線との間に挟持され、前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を可逆的に遷移可能な記録層と、
前記第1の配線と前記記録層との間に設けられ、その少なくとも一部が前記第1の方向に延在する整流素子層と、
を有する不揮発性記憶装置の製造方法であって、
前記第2の配線となる層を形成する工程と、
前記第2の配線となる層の上に、前記記録層となる層を形成する工程と、
前記記録層となる層の上に、前記整流素子層の一部となる層を形成する工程と、
前記整流素子層の一部となる層と、前記記録層となる層と、前記第2の配線となる層と、を選択的にエッチングする工程と、
前記エッチングにより生じた空間に素子間絶縁層を堆積させる工程と、
前記素子間絶縁層を堆積させた表面から平坦化し、前記整流素子層の一部となる層を露出させる工程と、
前記整流素子層の一部となる層の上に、前記整流素子層の他の部分となる層を形成する工程と、
前記整流素子層の他の部分となる層の上に、前記第1の配線となる層を形成する工程と、
前記第1の配線となる層と、前記整流素子層の他の部分となる層と、前記整流素子層の一部となる層と、を選択的にエッチングし、前記第1の方向に延在する第1の配線と、前記整流素子層と、を一括形成する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
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---|---|---|---|
JP2008131353A JP2009283513A (ja) | 2008-05-19 | 2008-05-19 | 不揮発性記憶装置及びその製造方法 |
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KR1020090043123A KR101136319B1 (ko) | 2008-05-19 | 2009-05-18 | 비휘발성 기억 장치 및 그 제조 방법 |
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---|---|---|---|
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---|---|
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---|---|
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011524091A (ja) * | 2008-06-13 | 2011-08-25 | サンディスク スリーディー,エルエルシー | 電気的に絶縁された支柱のダイオードのための共有ダイオード要素部を有するレール積層体を備えた不揮発性メモリアレイ |
JP2013055103A (ja) * | 2011-09-01 | 2013-03-21 | Toshiba Corp | 分子メモリ装置の製造方法 |
US8810003B2 (en) | 2011-07-25 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
JP2018506181A (ja) * | 2015-01-09 | 2018-03-01 | マイクロン テクノロジー, インク. | 炭素を含む金属線を組み込む構造および炭素を含む金属線を形成する方法 |
CN110998829A (zh) * | 2017-07-26 | 2020-04-10 | 美光科技公司 | 在交叉点存储器阵列中的自我对准存储器层板 |
-
2008
- 2008-05-19 JP JP2008131353A patent/JP2009283513A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN110998829B (zh) * | 2017-07-26 | 2024-01-09 | 美光科技公司 | 在交叉点存储器阵列中的自我对准存储器层板 |
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