JP2009109581A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 配線の引き出しパターン領域を縮小することが可能な半導体装置の製造方法を提供する。
【解決手段】 遮光部または半透明膜に囲まれたホールパターン１２及び半導体基板に転写されない補助パターン１３が等間隔で配列されたパターン列を有し、ホールパターン１２及び補助パターン１３間のピッチを半導体基板上での寸法に換算した値が第１のピッチＰ_holeである第１のフォトマスクを用いて露光を行う工程と、遮光部または半透明膜に囲まれた配線パターン９が等間隔で配列されたパターン列を有し、配線パターン９間のピッチを半導体基板上での寸法に換算した値が第２のピッチＰ_lineである第２のフォトマスクを用いて露光を行う工程とを具備し、前記第２のピッチＰ_lineを整数ｍ倍した値が前記第１のピッチＰ_holeを整数ｎ倍した値と等しく、且つ、前記整数ｍは前記整数ｎよりも大きい。
【選択図】 図５

Description

本発明は、半導体装置の製造方法に係り、例えば、微細コンタクトホールの露光方法に関する。

近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置における配線の幅及び間隔（ライン・アンド・スペース）は、フォトリソグラフィの微細解像技術が進歩するにつれて、スケーリングされていく。

一般に、不揮発性半導体メモリにおいては、メモリセルのワード線及びビット線がメモリセルアレイとコンタクトをとり、周辺回路部へ引き出される領域において、上層配線と下層配線とを電気的に接続するコンタクトを形成する必要がある。フォトリソグラフィによるコンタクトホール形成は、通常、配線の形成よりも困難である（例えば、特許文献１参照。）。
特開２００４−３４８１１８号公報

本発明は、配線の引き出しパターン領域を縮小することが可能な半導体装置の製造方法を提供する。

本発明の一態様に係る半導体装置の製造方法は、フォトマスクに形成されたパターンを、露光装置を用いて半導体基板上のレジスト膜に転写する半導体装置の製造方法であって、遮光部または半透明膜に囲まれたホールパターン及び前記半導体基板に転写されない補助パターンが等間隔で配列されたパターン列を有し、前記ホールパターン及び前記補助パターン間のピッチを前記半導体基板上での寸法に換算した値が第１のピッチである第１のフォトマスクを用いて露光を行う工程と、前記遮光部または前記半透明膜に囲まれた配線パターンが等間隔で配列されたパターン列を有し、前記配線パターン間のピッチを前記半導体基板上での寸法に換算した値が第２のピッチである第２のフォトマスクを用いて露光を行う工程とを具備し、前記第２のピッチを整数ｍ倍した値が前記第１のピッチを整数ｎ倍した値と等しく、且つ、前記整数ｍは前記整数ｎよりも大きいことを特徴とする。

本発明によれば、配線の引き出しパターン領域を縮小することが可能な半導体装置の製造方法を提供できる。

［比較例］
細密ピッチ（以下、細密ピッチとは、フォトリソグラフィ解像技術により決まる最小の幅及び間隔：ライン・アンド・スペース（Ｌ／Ｓ）を意味する）の配線から、信号の引き出しを行うためのコンタクトホール形成方法として、以下に示す２つの方法が考えられる。尚、本比較例、及び本比較例以降の各実施形態に示すフォトマスクの寸法は、半導体基板上のレジスト膜に転写した時の寸法に換算した値である。

第１の方法は、図８のような孤立ホールパターンを用いて露光を行う方法である。図８は、比較例の第１の方法に係るコンタクトホール形成用のフォトマスク１００を模式的に示す平面図である。フォトマスク１００においては、例えば、幅ａ２＝８６ｎｍ、長さｂ２＝４０２ｎｍ角の長方形であるホールパターン１０１の幅方向に、幅ｗ３＝３３ｎｍである解像限界以下の補助パターン（ＳＲＡＦ：Sub Resolution Assist Feature）１０２が等間隔で複数配置されている。図８では、ホールパターン１０１の両側に、片側５本の補助パターン１０２を配置した場合を示している。

また、ホールパターン１０１及び補助パターン１０２の配列方向に直行する方向に、間隔ｃ２＝７２６ｎｍを置いて、幅ｗ４＝２６ｎｍである解像限界以下の補助パターン１０３が配置されている。孤立ホールパターン１０１、補助パターン１０２、及び補助パターン１０３は、透明基板上に形成された半透明膜に囲まれて形成されている。或いは、孤立ホールパターン１０１、補助パターン１０２、及び補助パターン１０３は、透明基板上に形成された遮光膜に囲まれて形成されていても良い。

不揮発性半導体メモリ等の半導体装置に形成されるコンタクトは、隣接する細密ピッチの配線とのショートを回避するために、幅が細く、且つ、寸法ばらつきが小さいことが必要であり、技術的なハードルが高い。この要求に応える為に、フォトマスク上のホールパターン周囲に解像限界以下の補助パターンを配置することで、幅が細く、寸法ばらつきが小さいコンタクトホールを密に形成することが可能となる。

図８に示すフォトマスク１００においては、孤立ホールパターン１０１の周囲に、解像限界以下の補助パターン１０２、及び補助パターン１０３を配置することで、コンタクトホール幅方向の解像性を向上させ、より幅の細いコンタクトホールを形成することが可能である。但し、フォトリソグラフィによるコンタクトホールの形成は、周期的に配列した配線の形成よりも通常困難であり、実際に半導体基板上のレジスト膜にコンタクトホールを転写する際には、以下のような制約が生じる。

図９は、半導体基板上に転写される細密ピッチの配線１０４と、上述した孤立ホールパターン１０１を隣接して２つ配置したフォトマスク１００との位置関係を示す平面図である。上述した通り、フォトマスクの寸法は半導体基板上のレジスト膜に転写した時の寸法に換算した値としているので、ここでは説明の便宜上、半導体基板上のレジスト膜に転写される細密ピッチの配線と、コンタクトホール形成用のフォトマスク上に配列されたマスクパターンとの間の位置関係を論じることとする。

フォトリソグラフィによるコンタクトホールの形成は、周期的に配列した配線の形成よりも困難であるから、図９に示すように、孤立ホールパターン１０１及び補助パターン１０２間のピッチＰ_holeは、配線１０４間のピッチＰ_lineよりも緩くする必要がある。更に、隣り合う孤立ホールパターン１０１の端部に位置する補助パターン１０２同士が、お互いの光学像に影響を与えない距離ｄ１まで、孤立ホールパターン１０１間の距離ｄ２を拡げる必要があり、配線を引き出すためのパターン領域が拡大してしまう。

一方、補助パターン１０２の本数を減らすことができれば、孤立ホールパターン１０１間の距離を縮めることが可能となるが、この場合、露光裕度が低下し、半導体基板上のレジスト膜に転写されるコンタクトホールの寸法ばらつきが大きくなる。従って、上述した第１の方法において、孤立ホールパターン１０１周囲の補助パターン１０２の本数を単純に減らすことは困難である。

第２の方法は、孤立ホールパターン周囲に補助パターンを一切配置せずに露光を行う方法である。図１０は、比較例の第２の方法に係るコンタクトホール形成用のフォトマスク２００を模式的に示す平面図である。フォトマスク２００においては、例えば、一辺が１３７ｎｍ角の正方形であるホールパターン２０１が、距離ｄ３＝１６３ｎｍを置いて一方向に配置されている。第２の方法においては、第１の方法とは異なり、ホールパターン２０１の周囲に補助パターンを配置しないため、隣接するホールパターン２０１の配置間隔を狭めることが可能となる。

しかしながら、上述したように、補助パターンを配置しない場合のコンタクト幅方向の解像性は、補助パターンを配置した場合よりも低いことから、図１１（a）に示すように、細密ピッチＰ_lineで形成された配線２０２と、ホールパターン２０１を用いた露光により形成されるコンタクトホール２０３との間の距離ｄ４を確保することが困難となる。従って、図１１（ｂ）に示すように、細密ピッチで形成することが望ましい配線２０２のピッチ自身を緩和し、Ｐ_line2（＞Ｐ_line）とする必要が生じる。更に、ピッチを緩和した結果として、配線を引き出すためのパターン領域も拡大してしまう。

以下、出願人が見出した上記課題に対応して、本発明の実施形態について図面を参照して説明する。

［第１の実施形態］
本実施形態に係る半導体装置として、ＮＡＮＤ型フラッシュメモリを例にとり説明を行う。尚、本発明はＮＡＮＤ型フラッシュメモリに限定して適用される訳ではなく、他の半導体装置に対しても当然適用可能である。

図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略構成を示すブロック図である。本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、不揮発性メモリセル２がマトリクス状に配列されたメモリセルアレイ３、ロウデコーダ４、センスアンプ領域５、周辺回路６、並びにパッド部７を有する。

メモリセルアレイ３は、不揮発性メモリセル２が直列接続されたＮＡＮＤセルユニットＮＵを複数配列して構成される。不揮発性メモリセル２は、例えば、半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極、及び当該浮遊ゲート電極上にゲート間絶縁膜を介して積層された制御ゲート電極を有する。

ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタを介してビット線ＢＬに、他端は選択ゲートトランジスタを介して共通ソース線ＳＬに接続される。同一行の不揮発性メモリセル２の制御ゲート電極は、それぞれメモリセル列方向に延在して共通接続され、ワード線ＷＬを構成する。また、選択ゲートトランジスタの制御ゲート電極は、それぞれメモリセル列方向に延在して共通接続され、選択ゲート線ＳＧＬを構成する。

ロウデコーダ４は、ワード線ＷＬの一端側に配置され、パッド部９及び周辺回路８を介して入力されたアドレスに従い、ワード線ＷＬ及び選択ゲート線ＳＧＬの選択駆動を行う。センスアンプ領域５は、ビット線ＢＬの一端側、或いは両端側に配置され、データの書き込み及び読み出しに供せられる複数のセンスアンプＳＡを備えている。

メモリセルアレイ３内において、上述したワード線ＷＬ、或いはビット線ＢＬは、一般に細密ピッチで形成されており、例えば、隣接するワード線ＷＬの幅及び間隔、ビット線ＢＬの幅及び間隔は４２ｎｍ／４２ｎｍ（Ｌ／Ｓ）である。

以下、本実施形態に係るＮＡＮＤ型フラッシュメモリ１のセンスアンプ領域５における配線レイアウトについて説明する。

図２（ａ）は、図１に示すＮＡＮＤ型フラッシュメモリ１のセンスアンプ領域５における配線引き出し部を示す平面図である。図２は、引き出し配線８−１、８−２・・・８−１２（以下、一般に引き出し配線８と称する場合がある）が形成される第１の配線層Ｍ０、センスアンプ領域配線引き出しパターン９−１、９−２・・・９−２４（以下、一般に配線パターン９と称する場合がある）が形成される第２の配線層Ｍ１、及び引き出し配線８と配線パターン９とのコンタクト１０−１、１０−２・・・１０−１２（以下、一般にコンタクト１０と称する場合がある）が形成される第１の配線層上コンタクト層Ｖ１を示しており、第１の配線層Ｍ０よりも下の配線層、第２の配線層Ｍ１よりも上の配線層については図示を省略している。

図２（ｂ）は、図１に示す配線引き出し部のＡ１−Ａ２方向における断面構造を示している。図２（ｂ）に示すように、第１の配線層Ｍ０内に形成された引き出し配線８−５、８−６、８−７、８−８は、配線パターン９よりも幅が太く、隣接するコンタクト１０との間の距離は離れているため、寸法ばらつきが大きくても良く、形成は容易である。引き出し配線８は必要に応じ引き回され、センスアンプ回路ＳＡに接続される。

第２の配線層Ｍ１内に形成された配線パターン９は、メモリセルアレイ３内部のワード線ＷＬ、或いはビット線ＢＬと同様に、細密ピッチＰ_lineで形成されている。即ち、配線パターン９は、例えば、４２ｎｍ／４２ｎｍ（Ｌ／Ｓ）のピッチで形成されている。

第１の配線層上コンタクト層Ｖ１内に形成されたコンタクト１０は、センスアンプ領域配線引き出しパターン９と実質的に等しい幅を有しており、配線パターン９とコンタクト１０とは中心線が一致している。コンタクト１０は、同一行の複数のコンタクト１０で構成されるコンタクト列内において、配線パターン９間のピッチＰ_lineの４倍の間隔（４×Ｐ_line）毎に配置されている。１本の配線パターン９に対し、１個のコンタクト１０が対応しており、隣り合うコンタクト列は、引き出し配線８の引き回しに必要な所定の領域に対応する間隔を置いて配置されている。

本実施形態に係るＮＡＮＤ型フラッシュメモリ１においては、配線パターン９が、メモリセルアレイ３内部のワード線ＷＬ、或いはビット線ＢＬと同様に細密ピッチで形成されているため、引き出しパターン領域の面積を縮小することが可能である。これにより、従来に比較して、チップ面積の縮小が可能となる。

ここで、配線パターン９を、メモリセルアレイ３内部のワード線ＷＬ、或いはビット線ＢＬと同様に細密ピッチで形成した場合、コンタクト１０の形成位置が僅かでもずれると、隣接する配線パターン９とショートする危険性がある。例えば、センスアンプ領域配線引き出しパターン９−６直下に形成されたコンタクト１０−５の形成位置がずれた場合、センスアンプ領域配線引き出しパターン９−５、或いは、センスアンプ領域配線引き出しパターン９−７とショートする危険性が高い。

以下、本実施形態においては、センスアンプ領域５における細密ピッチの配線から、信号を引き出すために用いられる微細コンタクトホール露光方法について説明する。

図３は、本実施形態に係るコンタクトホール形成用のフォトマスク１１を模式的に示す平面図である。図３に示すように、例えば、幅ａ１＝４２ｎｍ、長さｂ１＝２２０ｎｍ角の長方形であるホールパターン１２が幅方向に複数配置され、ホールパターン１２の間に、解像限界以下の補助パターン１３が各２本配置されている。補助パターン１３のサイズは、例えば、幅ｗ１＝２９ｎｍ、長さｂ１＝２２０ｎｍとされる。ホールパターン１２及び補助パターン１３は等間隔で配置され、ホールパターン１２及び補助パターン１３間のピッチＰ_holeは、５６ｎｍとする。従って、ホールパターン１２は、ホールパターン１２及び補助パターン１３間のピッチＰ_holeの３倍の間隔（３×Ｐ_hole）毎に配置されている。

また、ホールパターン１２及び補助パターン１３の配列方向に直行する方向に、間隔ｃ１＝１０３６ｎｍを置いて、幅ｗ２＝２９ｎｍである解像限界以下の補助パターン１４が配置されている。ホールパターン１２、補助パターン１３、及び補助パターン１４は、透明基板上に形成された半透明膜に囲まれて形成されている。或いは、ホールパターン１２、補助パターン１３、及び補助パターン１４は、透明基板上に形成された遮光膜に囲まれて形成されていても良い。

ここで、配線のパターンピッチＰと、露光波長λ、露光装置の照明の開口数ＮＡ、及び開口位置σの間には、以下のような関係式（１）が成立する。

ＮＡ＝λ／（２×Ｐ×σ）・・・（１）
尚、照明形状としては、例えば、図４に示すような扇二つ目照明や、扇四つ目照明が考えられる。図４は、本実施形態に係るコンタクトホールの露光方法で用いられる照明形状の例を模式的に示す平面図である。

関係式（１）から、同等の配線(ライン)パターン間のピッチＰ_lineに比べ、ホールパターン及び補助パターン間のピッチＰ_holeを緩和することで、配線パターンに対して、より低い開口数の露光装置でコンタクトホールを形成することが可能となることが分かる。開口数の大小と、それを可能とする露光装置の価格は比例するため、必要とする開口数を下げることで大幅なコストの低減が可能となる。

本実施形態では、例えば、第２の配線層Ｍ１内の配線パターン９は、開口数ＮＡ＝１．３のＡｒＦ液浸露光装置を用いて、４２ｎｍ／４２ｎｍ（Ｌ／Ｓ）の細密ピッチＰ_lineで形成し、第１の配線層上コンタクト層Ｖ１内に形成されたコンタクトホール１０は、開口数ＮＡ＝１．０のＡｒＦ露光装置を用いて形成する。尚、本実施形態で示す開口数の値は一例であり、コンタクトホール形成に使用される露光装置の開口数が、配線パターンの形成に使用される露光装置の開口数よりも低い場合を想定すれば良い。

図５は、半導体基板上のレジスト膜に転写される細密ピッチの配線パターン９と、図３で示したホールパターン１２を配置したフォトマスク１１との位置関係を示す平面図である。比較例で説明した場合と同様、フォトマスクの寸法は半導体基板に転写した時の寸法に換算した値としているので、ここでは説明の便宜上、半導体基板上のレジスト膜に転写される細密ピッチの配線と、コンタクトホール形成用のフォトマスク上に配列されたマスクパターンとの間の位置関係を論じることとする。

尚、配線パターン９は、コンタクトホール形成後に半導体基板上にレジスト膜を塗布し、細密ピッチの配線パターンを配列した配線形成用のフォトマスクを用いて、開口数ＮＡ＝１．３の露光装置により露光を行うことで、レジスト膜上に転写されるものである。

本実施形態に係るコンタクトホール露光方法においては、コンタクトホール形成に使用される露光装置の開口数が、配線パターンの形成に使用される露光装置の開口数よりも低い場合にあっても、解像性の高い微細コンタクトホールを密に形成する必要があるため、配線パターン９間のピッチＰ_lineと、ホールパターン１２及び補助パターン１３間のピッチＰ_holeとの間に、下記に示す一定の制約を課している。

即ち、配線パターン９間のピッチをＰ_line、ホールパターン１２及び補助パターン１３間のピッチをＰ_holeとして、
ｍ×Ｐ_line＝ｎ×Ｐ_hole（ｍ及びｎは整数、且つ、ｍ＞ｎ）・・・（２）
なる関係式（２）が成立するようにフォトマスクを作製し、更に、配線パターン９と、ホールパターン１２との中心線が揃うようにして露光を行えば良い。図５においては、例えば、ｍ＝４、ｎ＝３、Ｐ_line＝４２ｎｍ、Ｐ_hole＝５６ｎｍとして、上記関係式（２）が満たされる配置としている。

従って、フォトリソグラフィ解像技術により決まる細密ピッチＰ_lineの配線パターンに対して、ホールパターン１２及び補助パターン１３間のピッチＰ_holeが、Ｐ_hole=（４／３）×Ｐ_lineの関係を満たすようにフォトマスクを設計、作製すれば良い。

以上の手法を適用した場合の露光マージンを図６（ａ）に示す。図６（ａ）は、ホールパターン１２及び補助パターン１３が、Ｐ_hole＝（４／３）×Ｐ_lineの関係を満たす場合の、焦点深度［ｎｍ］と露光裕度［％］との関係を実線で示している。実線に対応するフォトマスクパターンを模式的に図６（ｂ）に示す。尚、ホールパターン１２、補助パターン１３、及び補助パターン１４等の寸法は図３で説明した値と同一である。また、比較のため、図６（ｃ）に示すように補助パターン１３を配置せず、ホールパターン１２のみを配列した場合の焦点深度［ｎｍ］と露光裕度［％］との関係を点線で示している。

図６（ａ）は、開口数ＮＡ＝１．０、照明形状を扇四つ目照明、開口位置σ＝０．８、偏光を接線偏光とした場合のシミュレーション結果を示している。図６（ａ）中の実線と点線とを比較すれば明らかなように、ホールパターン１２間に等間隔で補助パターン１３を配置する（図６（ｂ））ことで、本実施形態の適用前（図６（ｃ））に比べて、露光裕度が大幅に改善していることが分かる。即ち、寸法ばらつきが小さく、幅の狭いコンタクトホールを密に形成することが可能である。

従来、例えば図９に示す孤立パターン配置においては、配線パターン間のピッチＰ_lineと、ホールパターン及び補助パターン間のピッチＰ_holeとの位置関係が、上述した関係式（２）を満たすものではなかった。一方、本実施形態においては、上述した関係式（２）を満たすことにより、露光裕度を低下させることなく、ホールパターン間に配置される補助パターンの本数を低減させることが可能であり、且つ、配線パターンの形成に使用される露光装置よりも開口数が低い露光装置であっても、ホールパターン及び補助パターン間のピッチＰ_holeを緩和しているので、解像性の高いコンタクトホール形成が可能となる。

以上、詳述したように、本実施形態に係る半導体装置の製造方法、即ち、微細コンタクトホールの露光方法によれば、細密ピッチの配線間のピッチをＰ_line、ホールパターン及び補助パターン間のピッチをＰ_holeとして、ｍ×Ｐ_line＝ｎ×Ｐ_hole（ｍ及びｎは整数、且つ、ｍ＞ｎ）なる関係式（２）が成立するように配置し、更に、細密ピッチの配線と、ホールパターンとの中心線が揃うようにして露光を行うことにより、配線形成用の露光装置よりも開口数の低い露光装置でコンタクトホールの露光を行う場合にあっても、解像性の高い密なコンタクトホールを形成することが可能である。従って、従来よりも配線引き出しパターンに必要な領域を縮小することが可能であり、チップ面積を縮小可能である。

尚、補助パターンのマスク寸法が大きいほどメインパターンの露光裕度は向上するが、一方で、補助パターンのレジスト膜への転写の危険性が増大する。このため、メインパターンの露光条件に応じて、補助パターンのマスク寸法を調整する。例えば、メインパターンのレジスト寸法を大きくする場合は、補助パターンのマスク寸法は小さくすれば良い。

また、本実施形態においては、ＮＡＮＤ型フラッシュメモリのセンスアンプ配線引き出し領域に形成されるコンタクトホールの露光方法について説明したが、これに限らず、種々の半導体装置において、異なる配線層同士を電気的に接続するコンタクトを形成する際に適用可能である。特に、コンタクトホールを、配線パターン形成に使用されるよりも開口数の小さい露光装置で形成する場合に有効である。

また、本実施形態においては、上記関係式（２）を満たす値として、ｍ＝４、ｎ＝３、Ｐ_line＝４２ｎｍ、Ｐ_hole＝５６ｎｍである場合について説明したが、これに限らず、例えば、ｍ＝６、ｎ＝４、Ｐ_line＝４２ｎｍ、Ｐ_hole＝６３ｎｍ等の組み合わせを用いても良い。この場合、ホールパターン及び補助パターン間のピッチＰ_holeは更に緩和されるから、その形成はより容易である。即ち、配線パターン間のピッチＰ_lineに対して、コンタクトホール形成に使用する露光装置の性能、配線引き出し領域として許容されるサイズ等の要素を考慮して、適切な組み合わせを選択すれば良い。

［第２の実施形態］
本発明の第２の実施形態に係る半導体装置の製造方法について、図７を参照して説明する。尚、第１の実施形態と実質的に同じ構成要素に対しては同じ参照符号を付すこととし、重複する説明を省略する。

第２の実施形態においては、第１の実施形態に係る微細コンタクトホールの露光方法を使用して得られるコンタクトホール配置のバリエーションに関して、図７を参照して説明する。図７は、本実施形態に係るコンタクトホール配置のバリエーションを示す平面図である。

図７（ａ）に示すフォトマスク１１にあっては、第１の実施形態と同様に、ホールパターン１２及び補助パターン１３間のピッチＰ_holeの３倍の間隔毎に、ホールパターン１２を形成した場合を示している。即ち、ホールパターン１２が形成されている位置で、ホールパターン１２の中心線と配線パターン９の中心線とが重なる。この位置では、補助パターン１３ホールパターン１２のどちらのパターンでも配置できるため、以下のような配置のバリエーションが可能となる。

コンタクトホールの配置規則は、配線ピッチＰ_lineを整数ｍ倍した値の整数倍である。本実施形態においては、第１の実施形態と同様にｍ＝４としているから、（４×Ｐ_line）の整数倍の間隔毎に、コンタクトホールを配置することが可能である。尚、これに限らず、上記関係式（２）を満たす整数ｍの値に応じて、コンタクトホールを配置することが可能な間隔の最小値が定まる。

例えば、図７（ｂ）に示すように、ホールパターン１２間の間隔を、（４×Ｐ_line）×２、（４×Ｐ_line）×２、（４×Ｐ_line）×２・・・として、図７（ａ）に示すホールパターン間隔の倍のピッチでコンタクトホールを形成しても良い。或いは、図７（ｃ）に示すように、ホールパターン１２間の間隔を、（４×Ｐ_line）×１、（４×Ｐ_line）×１、（４×Ｐ_line）×４・・・としても良い。即ち、ホールパターン１２は必ずしも等間隔で配列される必要はない。

上述したコンタクトホール配置のバリエーションを利用すれば、様々な配線引き出しパターンへの適用が容易となる。例えば、引き出し配線８の幅に応じて、コンタクトホール同士の間隔を拡げたり、狭めたりすることで配線引き回しの自由度を高め、周辺回路のレイアウトを容易とすることが可能である。

また、第１の実施形態及び第２の実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図。 本発明の第１の実施形態に係るセンスアンプ領域の配線引き出しパターンを示す平面図及び断面図。 本発明の第１の実施形態に係るコンタクトホール形成用のフォトマスクを模式的に示す平面図。 本発明の第１の実施形態に係るコンタクトホールの露光方法で用いられる照明形状を説明する平面図。 本発明の第１の実施形態に係るコンタクトホール形成用のフォトマスクにおけるホールパターン及び補助パターンの配置を説明する平面図。 本発明の第１の実施形態に係るフォトマスクを使用した場合の 本発明の第２の実施形態に係るコンタクトホール配置のバリエーションを示す平面図。 比較例の第１の方法に係るコンタクトホール形成用のフォトマスクを模式的に示す平面図。 比較例の第１の方法に係るコンタクトホール形成用のフォトマスクにおけるホールパターン及び補助パターンの配置を説明する平面図。 比較例の第２の方法に係るコンタクトホール形成用のフォトマスクを模式的に示す平面図。 比較例の第２の方法に係るコンタクトホール配置を説明する平面図。

符号の説明

１ ＮＡＮＤ型フラッシュメモリ
２ 不揮発性メモリセル
３ メモリセルアレイ
４ ロウデコーダ
５ センスアンプ領域
６ 周辺回路
７ パッド
８ 引き出し配線（Ｍ０）
９ センスアンプ領域配線引き出しパターン（Ｍ１）
１０ コンタクト（Ｖ１）
１１ フォトマスク
１２ ホールパターン
１３ 補助パターン
１４ 補助パターン
１００ フォトマスク
１０１ ホールパターン
１０２ 補助パターン
１０３ 補助パターン
１０４ 配線
２００ フォトマスク
２０１ ホールパターン

Claims (6)

1. フォトマスクに形成されたパターンを、露光装置を用いて半導体基板上のレジスト膜に転写する半導体装置の製造方法であって、
   遮光部または半透明膜に囲まれたホールパターン及び前記半導体基板に転写されない補助パターンが等間隔で配列されたパターン列を有し、前記ホールパターン及び前記補助パターン間のピッチを前記半導体基板上での寸法に換算した値が第１のピッチである第１のフォトマスクを用いて露光を行う工程と、
   前記遮光部または前記半透明膜に囲まれた配線パターンが等間隔で配列されたパターン列を有し、前記配線パターン間のピッチを前記半導体基板上での寸法に換算した値が第２のピッチである第２のフォトマスクを用いて露光を行う工程とを具備し、
   前記第２のピッチを整数ｍ倍した値が前記第１のピッチを整数ｎ倍した値と等しく、且つ、前記整数ｍは前記整数ｎよりも大きいことを特徴とする半導体装置の製造方法。
2. 前記第１のフォトマスクを用いて露光を行う工程における前記露光装置の開口数は、前記第２のフォトマスクを用いて露光を行う工程における前記露光装置の開口数よりも小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ホールパターンは、前記第２のピッチを整数ｍ倍した値を、更に整数倍した間隔毎に配置可能であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記第２のピッチは、前記露光装置で解像可能な最小のピッチであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
5. 前記ホールパターンの間に２つの前記補助パターンを配置し、前記第１のピッチを３倍した値が、前記第２のピッチを４倍した値と等しいことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
6. 前記配線パターンは、ＮＡＮＤ型フラッシュメモリのセンスアンプ領域におけるセンスアンプ領域配線引き出しパターンの形成に適用され、且つ、前記ホールパターンは、前記センスアンプ領域配線引き出しパターンを下層の引き出し配線と電気的に接続するコンタクトホールの形成に適用され、前記第２のピッチは、前記ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内部におけるゲート配線間のピッチに等しいことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。

Images