JP2009079947A - 電源電圧検出回路 - Google Patents

Abstract

【課題】電源電圧検出レベルが温度変化による影響を受けないようにすることができ、これを半導体装置に搭載する場合には、電源電圧検出レベルを半導体装置の動作保証電圧に近い値に設定することができ、半導体装置の安定的な動作を実現することができる電源電圧検出回路を提供する。
【解決手段】常誘電体キャパシタ３２と強誘電体キャパシタ３３からなる電源電圧追従電圧生成回路に、ＮＭＯＳトランジスタ１３の閾値電圧（即ち、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、１３と電源電圧検出信号生成部２からなる閾値回路）の閾値電圧の温度変化を相殺する温度−出力電圧特性を持たせる。
【選択図】図１

Description

本発明は、半導体装置に搭載される電源電圧検出回路に関する。

電源電圧検出回路は、電源投入後、電源電圧が電源電圧検出レベルに達した時点で電源電圧検出信号を出力する回路、あるいは、電源電圧が電源電圧検出レベル以上の期間だけ電源電圧検出信号を出力する回路であり、低電源電圧による動作不良を防止する等のために、広く半導体装置に搭載されている。

図５は従来の電源電圧検出回路の一例の回路図である。図５中、１は電源電圧検出部、２は電源電圧検出信号生成部である。電源電圧検出部１は、電源投入後、電源電圧ＶＤＤが電源電圧検出レベルを超えたことを検出するものである。電源電圧検出信号生成部２は、電源電圧検出部１が電源電圧ＶＤＤが電源電圧検出レベルを超えたことを検出すると、ハイレベルからなる電源電圧検出信号ＰＤを生成して出力するものである。

電源電圧検出部１において、３〜６は電源電圧ＶＤＤが印加される電源電圧端子、７〜９は接地電圧０Ｖが印加される接地電圧端子、１０、１１はＰチャネル絶縁ゲート形電界効果トランジスタであるＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと言う）、１２〜１５はＮチャネル絶縁ゲート形電界効果トランジスタであるＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと言う）である。

ＰＭＯＳトランジスタ１０は、ソースを電源電圧端子３に接続し、ゲートを接地電圧端子７に接続し、ドレインをノードＮ１に接続しており、抵抗素子として機能する。ＮＭＯＳトランジスタ１２は、ドレインをノードＮ１に接続し、ゲートを電源電圧端子４に接続しており、抵抗素子として機能する。

ＮＭＯＳトランジスタ１３は、ドレインをＮＭＯＳトランジスタ１２のソースに接続し、ゲートをノードＮ２に接続し、ソースを接地電圧端子８に接続しており、スイッチ素子として機能する。なお、ＰＭＯＳトランジスタ１０のオン抵抗値は、ＮＭＯＳトランジスタ１２、１３の合成オン抵抗値よりも大きいものとされる。

ＰＭＯＳトランジスタ１１は、ソースを電源電圧端子５に接続し、ゲートをドレインに接続している。ＮＭＯＳトランジスタ１４は、ドレインをＰＭＯＳトランジスタ１１のドレインに接続し、ゲートを電源電圧端子６に接続し、ソースをノードＮ２に接続している。ＮＭＯＳトランジスタ１５は、ドレイン及びゲートをノードＮ２に接続し、ソースを接地電圧端子９に接続している。

また、電源電圧検出信号生成部２において、１６、１７は電源電圧端子、１８は接地電圧端子、１９は電源電圧検出信号出力端子、２０、２１、２２はインバータ、２３、２４はＰＭＯＳトランジスタ、２５はＮＭＯＳトランジスタである。

インバータ２０、２１、２２は、ノードＮ１と電源電圧検出信号出力端子１９との間に縦列接続されている。ＰＭＯＳトランジスタ２３は、ゲートをインバータ２０の入力端子に接続し、ドレイン及びソースを電源電圧端子１６に接続しており、キャパシタとして機能する。

ＰＭＯＳトランジスタ２４は、ゲートをインバータ２２の入力端子に接続し、ドレイン及びソースを電源電圧端子１７に接続しており、キャパシタとして機能する。ＮＭＯＳトランジスタ２５は、ゲートをインバータ２１の入力端子に接続し、ドレイン及びソースを接地電圧端子１８に接続しており、キャパシタとして機能する。

本例においては、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１４、１５とで電源電圧追従電圧生成回路が構成され、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、１３と電源電圧検出信号生成部２とで閾値回路が構成されている。

なお、ＮＭＯＳトランジスタ２６は、電源を落とした際に、ノードＮ２の電圧がＮＭＯＳトランジスタ２６の閾値電圧に下降するまで電荷を引き抜くものであり、ドレインを電源電圧端子２７に接続し、ゲート及びソースをノードＮ２に接続している。

このように構成された従来の電源電圧検出回路においては、電源が投入され、電源電圧ＶＤＤが上昇を開始すると、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１４、１５に電流が流れる。この場合、ノードＮ２の電圧は、電源電圧ＶＤＤよりも低いが、電源電圧ＶＤＤに追従して上昇する。

また、この場合、ＰＭＯＳトランジスタ１０も導通状態となるが、ノードＮ２の電圧がＮＭＯＳトランジスタ１３の閾値電圧を超えず、ＮＭＯＳトランジスタ１３が非導通状態である間は、ＮＭＯＳトランジスタ１３には電流が流れないので、この間は、ノードＮ１の電圧は、電源電圧ＶＤＤとほぼ同一の電圧となり、電源電圧検出信号出力端子１９の電圧は、接地電圧のままである。

その後、更に電源電圧ＶＤＤが上昇し、ノードＮ２の電圧がＮＭＯＳトランジスタ１３の閾値電圧を超えると、ＮＭＯＳトランジスタ１３は導通状態となり、電源電圧端子３からのＰＭＯＳトランジスタ１０を介したノードＮ１への電荷供給と、ノードＮ１からのＮＭＯＳトランジスタ１２、１３を介した接地電圧端子８への電荷放出とが同時に起こる。

この場合、ノードＮ１の電圧は、ＰＭＯＳトランジスタ１０のオン抵抗値がＮＭＯＳトランジスタ１２、１３の合成オン抵抗値よりも大きいとされていることから、接地電圧へ向けて下がる。この結果、電源電圧検出信号出力端子１９の電圧は、電源電圧ＶＤＤと同一となり、ハイレベルからなる電源電圧検出信号ＰＤを出力する。
特開２００２−１０９８８３号公報

図６は図５に示す従来の電源電圧検出回路が有する問題点を説明するための図であり、電源投入後の電源電圧ＶＤＤの電圧変化とノードＮ１の電圧変化を示している。図６中、２８は電源電圧ＶＤＤの変化、２９はノードＮ２の電圧変化、３０Ａは動作温度が高温時のノードＮ１の電圧変化、３０Ｂは動作温度が低温時のノードＮ１の電圧変化を示している。

図５に示す従来の電源電圧検出回路においては、ノードＮ２の電圧がＮＭＯＳトランジスタ１３の閾値電圧に達した時の電源電圧ＶＤＤのレベルが電源電圧検出レベルとなるが、ＮＭＯＳトランジスタ１３の閾値電圧は、動作温度により変化し、高温ほど低く、低温ほど高くなる。これに対して、ノードＮ２のレベルは、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１４の合成オン抵抗値とＮＭＯＳトランジスタ１５のオン抵抗値との比で決定されるので、温度による変化が少ない。

このように、ＮＭＯＳトランジスタ１３の閾値電圧は、動作温度により変化し、高温ほど低く、低温ほど高くなるが、ノードＮ２の電圧は温度による変化が少ないため、電源電圧検出レベルは、図６に示すように、高温では低め、低温では高めとなり、温度依存性を持つことになる。

しかしながら、電源電圧検出レベルは、温度依存性を持たず、温度変化による影響を受けないことが望ましい。なぜなら、電源電圧検出レベルが温度依存性を持つと、動作保証電圧で確実に動作するように電源電圧検出レベルを低めに設定しなければならないことになり、本来の低電源電圧による誤動作防止の効用が薄れてしまうからである。

本発明は、かかる点に鑑み、電源電圧検出レベルが温度変化による影響を受けないようにすることができ、これを半導体装置に搭載する場合には、電源電圧検出レベルを半導体装置の動作保証電圧に近い値に設定することができ、半導体装置の安定的な動作を実現することができるようにした電源電圧検出回路を提供することを目的とする。

本出願が開示する電源電圧検出回路は、電源電圧に追従する電圧を生成する電源電圧追従電圧生成回路と、前記電源電圧追従電圧生成回路の出力電圧を入力し、前記出力電圧が閾値電圧を越えると電源電圧検出信号を出力する閾値回路とを備える電源電圧検出回路において、前記電源電圧追従電圧生成回路は、前記閾値電圧の温度変化を相殺する温度対出力電圧特性を持つことを特徴とする。

開示した電源電圧検出回路によれば、電源電圧追従電圧生成回路は、閾値回路の閾値電圧の温度変化を相殺する温度対出力電圧特性を持つとしているので、電源電圧検出レベルが温度変化による影響を受けないようにすることができる。したがって、本発明を半導体装置に搭載する場合には、電源電圧検出レベルを半導体装置の動作保証電圧に近い値に設定することができ、半導体装置の安定的な動作を実現することができる。

（第１実施形態）
図１は本発明の第１実施形態の回路図である。本発明の第１実施形態は、図５に示す従来の電源電圧検出回路が備える電源電圧検出部１と回路構成の異なる電源電圧検出部３１を備えるようにし、その他については、図５に示す従来の電源電圧検出回路と同様に構成したものである。

本発明の第１実施形態が備える電源電圧検出部３１は、図５に示す電源電圧検出部１が備えるＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１４、１５の代わりに、常誘電体キャパシタ３２及び強誘電体キャパシタ３３を備えるようにし、その他については、図５に示す電源電圧検出部１と同様に構成したものである。

常誘電体キャパシタ３２は、常誘電体膜を金属電極で挟んで構成され、第１の電極を電源電圧端子５に接続し、第２の電極をノードＮ２に接続している。強誘電体キャパシタ３３は、強誘電体膜を金属電極で挟んで構成され、第１の電極をノードＮ２に接続し、第２の電極を接地電圧端子９に接続している。

本発明の第１実施形態においては、常誘電体キャパシタ３２と強誘電体キャパシタ３３とで電源電圧追従電圧生成回路が構成され、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、１３と電源電圧検出信号生成部２とで閾値回路が構成されている。

図２は強誘電体キャパシタ３３の電極間電圧−分極量特性を示す図であり、（Ａ）は低温時の場合、（Ｂ）は高温時の場合である。強誘電体キャパシタ３３は、図２に示すようなヒステリシス特性を持つが、本実施形態においては、太線の矢印線Ｑ１、Ｑ２で示す特性部（非反転特性部）を使用する。

即ち、電極間電圧の変化に対する分極量の変化の比率が強誘電体キャパシタ３３の容量に相当するが、強誘電体キャパシタ３３の容量は、高温時ほど大きくなり、低温時ほど小さくなる傾向があることから、本発明の第１実施形態は、強誘電体キャパシタ３３のこの特性を利用している。

このように構成された本発明の第１実施形態においては、常誘電体キャパシタ３２の容量をＣ３２、強誘電体キャパシタ３３の容量をＣ３３とすると、電源が投入され、電源電圧ＶＤＤが上昇を開始すると、ノードＮ２の電圧は、｛Ｃ３２／（Ｃ３２＋Ｃ３３）｝×ＶＤＤとなり、電源電圧ＶＤＤよりは低いが、電源電圧ＶＤＤに追従して上昇する。

また、この場合、ＰＭＯＳトランジスタ１０も導通状態となるが、ノードＮ２の電圧がＮＭＯＳトランジスタ１３の閾値電圧を超えず、ＮＭＯＳトランジスタ１３が非導通状態である間は、ＮＭＯＳトランジスタ１３には電流が流れないので、この間は、ノードＮ１の電圧は、電源電圧ＶＤＤとほぼ同一の電圧となり、電源電圧検出信号出力端子１９の電圧は、接地電圧のままである。

その後、更に電源電圧ＶＤＤが上昇し、ノードＮ２の電圧がＮＭＯＳトランジスタ１３の閾値電圧を超えると、ＮＭＯＳトランジスタ１３は導通状態となり、電源電圧端子３からのＰＭＯＳトランジスタ１０を介したノードＮ１への電荷供給と、ノードＮ１からのＮＭＯＳトランジスタ１２、１３を介した接地電圧端子８への電荷放出とが同時に起こる。

この場合、ノードＮ１の電圧は、ＰＭＯＳトランジスタ１０のオン抵抗値がＮＭＯＳトランジスタ１２、１３の合成オン抵抗値よりも大きいとされていることから、接地電圧へ向けて下がる。この結果、電源電圧検出信号出力端子１９の電圧は、電源電圧ＶＤＤと同一となり、ハイレベルからなる電源電圧検出信号ＰＤを出力する。

本発明の第１実施形態においては、電源が投入され、電源電圧ＶＤＤが上昇を開始すると、ノードＮ２の電圧は、前述のように、｛Ｃ３２／（Ｃ３２＋Ｃ３３）｝×ＶＤＤとなるが、強誘電体キャパシタ３３の容量Ｃ３３は、高温時ほど大きく、低温時ほど小さくなる。

即ち、高温時の場合には、ＮＭＯＳトランジスタ１３の閾値電圧は低くなるが、電源電圧ＶＤＤが電源電圧検出レベルに上昇した時のノードＮ２の電圧は、強誘電体キャパシタ３３の容量Ｃ３３が大きくなる分だけ低くなる。

これに対して、低温時の場合には、ＮＭＯＳトランジスタ１３の閾値電圧は高くなるが、電源電圧ＶＤＤが電源電圧検出レベルに上昇した時のノードＮ２の電圧は、強誘電体キャパシタ３３の容量Ｃ３３が小さくなる分だけ高くなる。

したがって、常誘電体キャパシタ３２と強誘電体キャパシタ３３との容量比を好適な値とすることにより、動作保証温度範囲であれば、温度変化によらず、電源電圧ＶＤＤが電源電圧検出レベルに上昇した時のノードＮ２の電圧をＮＭＯＳトランジスタ１３の閾値電圧と同一電圧にすることができる。

このように、本発明の第１実施形態によれば、常誘電体キャパシタ３２と強誘電体キャパシタ３３からなる電源電圧追従電圧生成回路に、ＮＭＯＳトランジスタ１３の閾値電圧（即ち、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、１３と電源電圧検出信号生成部２からなる閾値回路の閾値電圧）の温度変化を相殺する温度−出力電圧特性を持たせることができる。

したがって、本発明の第１実施形態を半導体装置に搭載する場合には、電源電圧検出レベルを半導体装置の動作保証電圧に近い値に設定することができ、半導体装置の安定的な動作を実現することができる。

（第２実施形態）
図３は本発明の第２実施形態の回路図である。本発明の第２実施形態は、図１に示す本発明の第１実施形態が備える電源電圧検出部３１と回路構成の異なる電源電圧検出部３４を備えるようにし、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。

本発明の第２実施形態が備える電源電圧検出部３４は、図１に示す電源電圧検出部３１が備えるＮＭＯＳトランジスタ１３の代わりに、４個のＮＭＯＳトランジスタ３５−１〜３５−４を備えるようにし、その他については、図１に示す電源電圧検出部３１と同様に構成したものである。

ＮＭＯＳトランジスタ３５−１〜３５−４は、多段接続（トーテムポール接続）され、最上段のＮＭＯＳトランジスタ３５−１のドレインをＮＭＯＳトランジスタ１２のソースに接続し、最下段のＮＭＯＳトランジスタ３５−４のソースを接地電圧端子８に接続し、ＮＭＯＳトランジスタ３５−１〜３５−４のゲートをノードＮ２に接続している。

本発明の第２実施形態では、ＰＭＯＳトランジスタ１０のオン抵抗値は、ＮＭＯＳトランジスタ１２、３５−１〜３５−４の合成オン抵抗値よりも高いものとする。なお、本発明の第２実施形態では、常誘電体キャパシタ３２と強誘電体キャパシタ３３とで電源電圧追従電圧生成回路が構成され、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、３５−１〜３５−４と電源電圧検出信号生成部２とで閾値回路が構成されている。

このように構成された本発明の第２実施形態においては、電源が投入され、電源電圧ＶＤＤが上昇を開始すると、ノードＮ２の電圧は、｛Ｃ３２／（Ｃ３２＋Ｃ３３）｝×ＶＤＤとなり、電源電圧ＶＤＤよりは低いが、電源電圧ＶＤＤに追従して上昇する。

また、この場合、ＰＭＯＳトランジスタ１０も導通状態となるが、ノードＮ２の電圧がＮＭＯＳトランジスタ３５−１〜３５−４の閾値電圧未満であり、ＮＭＯＳトランジスタ３５−１〜３５−４が非導通状態である間は、ＮＭＯＳトランジスタ３５−１〜３５−４には電流が流れないので、この間は、ノードＮ１の電圧は、ほぼ電源電圧ＶＤＤとなり、電源電圧検出信号出力端子１９の電圧は、接地電圧のままである。

その後、更に電源電圧ＶＤＤが上昇し、ノードＮ２の電圧がＮＭＯＳトランジスタ３５−１〜３５−４の閾値電圧を超えると、ＮＭＯＳトランジスタ３５−１〜３５−４は導通状態となり、電源電圧端子３からのＰＭＯＳトランジスタ１０を介したノードＮ１への電荷供給と、ノードＮ１からのＮＭＯＳトランジスタ１２、３５−１〜３５−４を介した接地電圧端子８への電荷放出とが同時に起こる。

この場合、ノードＮ１の電圧は、ＰＭＯＳトランジスタ１０のオン抵抗値がＮＭＯＳトランジスタ１２、３５−１〜３５−４の合成オン抵抗値よりも大きいとされていることから、接地電圧へ向けて下がる。この結果、電源電圧検出信号出力端子１９の電圧は、電源電圧ＶＤＤと同一となり、ハイレベルからなる電源電圧検出信号ＰＤを出力する。

ここで、本発明の第２実施形態においても、常誘電体キャパシタ３２と強誘電体キャパシタ３３との容量比を好適な値とすることにより、動作保証温度範囲であれば、温度変化によらず、電源電圧ＶＤＤが電源電圧検出レベルに上昇した時のノードＮ２の電圧をＮＭＯＳトランジスタ３５−１〜３５−４の閾値電圧と同一電圧にすることができる。

このように、本発明の第２実施形態によれば、常誘電体キャパシタ３２と強誘電体キャパシタ３３からなる電源電圧追従電圧生成回路に、ＮＭＯＳトランジスタ３５−１〜３５−４の閾値電圧（即ち、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、３５−１〜３５−４と電源電圧検出信号生成部２からなる閾値回路の閾値電圧）の温度変化を相殺する温度−出力電圧特性を持たせることができる。

したがって、本発明の第２実施形態を半導体装置に搭載する場合には、電源電圧検出レベルを半導体装置の動作保証電圧に近い値に設定することができ、半導体装置の安定的な動作を実現することができる。

また、本発明の第２実施形態においては、ＮＭＯＳトランジスタ３５−１〜３５−４のいずれかの閾値電圧が、例えば、製造プロセス上の原因で、期待値から外れている場合、例えば、ＮＭＯＳトランジスタ３５−２の閾値が期待値から外れている場合、図４に示すように、ＮＭＯＳトランジスタ３５−１のソースとＮＭＯＳトランジスタ３５−３のドレインとの間をジャンパ線３６で短絡することにより、ＮＭＯＳトランジスタ３５−２を不使用とすることができる。

即ち、図１に示す本発明の第１実施形態によれば、ＮＭＯＳトランジスタ１３の閾値電圧が期待値から外れている場合、本発明の第１実施形態自体が不良となってしまうが、本発明の第２実施形態によれば、ＮＭＯＳトランジスタ３５−１〜３５−４のうち、最大で３個のＮＭＯＳトランジスタの閾値電圧が期待値から外れていても、期待値から外れているＮＭＯＳトランジスタを不使用とすることにより、本発明の第２実施形態を電源電圧検出回路として正常に動作させることができるので、本発明の第１実施形態よりも歩留りの高いものとすることができる。

なお、本発明の第２実施形態においては、４個のＮＭＯＳトランジスタ３５−１〜３５−４を多段接続（トーテムポール接続）した場合について説明したが、多段接続するＮＭＯＳトランジスタの数は４個に限らず、任意の数とすることができる。

また、本発明の第１実施形態及び第２実施形態においては、強誘電体キャパシタ３３を設けるようにした場合について説明したが、この代わりに、チタン酸リチウム等の焦電性を持つ材料からなる素子を設けるようにしても良い。

本発明の第１実施形態の回路図である。 本発明の第１実施形態が備える強誘電体キャパシタの電極間電圧−分極量特性を示す図である。 本発明の第２実施形態の回路図である。 本発明の第２実施形態が有する特有の効果を説明するための回路図である。 従来の電源電圧検出回路の一例の回路図である。 図５に示す従来の電源電圧検出回路が有する問題点を説明するための図である。

符号の説明

１…電源電圧検出部
２…電源電圧検出信号生成部
３〜６…電源電圧端子
７〜９…接地電圧端子
１０、１１…ＰＭＯＳトランジスタ
１２〜１５…ＮＭＯＳトランジスタ
１６、１７…電源電圧端子
１８…接地電圧端子
１９…電源電圧検出信号出力端子
２０〜２２…インバータ
２３、２４…ＰＭＯＳトランジスタ
２５、２６…ＮＭＯＳトランジスタ
２７…電源電圧端子
３１…電源電圧検出部
３２…常誘電体キャパシタ
３３…強誘電体キャパシタ
３４…電源電圧検出部
３５−１〜３５−４…ＮＭＯＳトランジスタ
３６…ジャンパ線

Claims (4)

1. 電源電圧に追従する電圧を生成する電源電圧追従電圧生成回路と、
   前記電源電圧追従電圧生成回路の出力電圧を入力し、前記出力電圧が閾値電圧を越えると電源電圧検出信号を出力する閾値回路とを備える電源電圧検出回路において、
   前記電源電圧追従電圧生成回路は、前記閾値電圧の温度変化を相殺する温度対出力電圧特性を持つことを特徴とする電源電圧検出回路。
2. 前記閾値回路は、
   一端を電源電圧端子に接続し、他端を第１のノードに接続した第１の抵抗素子と、
   一端を前記第１のノードに接続した第２の抵抗素子と、
   ドレインを前記第２の抵抗素子の他端に接続し、ゲートを第２のノードに接続し、ソースを接地電圧端子に接続したＮチャネル絶縁ゲート形電界効果トランジスタと、
   前記第１のノードの電圧を入力して前記電源電圧検出信号を生成する電源電圧検出信号生成部とを有し、
   前記電源電圧追従電圧生成回路は、
   第１の電極を前記電源電圧端子に接続し、第２の電極を前記第２のノードに接続した常誘電体キャパシタと、
   第１の電極を前記第２のノードに接続し、第２の電極を前記接地電圧端子に接続した強誘電体キャパシタと
   を有することを特徴とする請求項１に記載の電源電圧検出回路。
3. 前記閾値回路は、
   一端を電源電圧端子に接続し、他端を前記第１のノードに接続した第１の抵抗素子と、
   一端を前記第１のノードに接続した第２の抵抗素子と、
   多段接続し、最上段のＮチャネル絶縁ゲート形電界効果トランジスタのドレインを前記第２の抵抗素子の他端に接続し、最下段のＮチャネル絶縁ゲート形電界効果トランジスタのソースを接地電圧端子に接続し、各々のゲートを前記第２のノードに接続した複数のＮチャネル絶縁ゲート形電界効果トランジスタと、
   前記第１のノードの電圧を入力して前記電源電圧検出信号を生成する電源電圧検出信号生成部とを有し、
   前記電源電圧追従電圧生成回路は、
   第１の電極を前記電源電圧端子に接続し、第２の電極を前記第２のノードに接続した常誘電体キャパシタと、
   第１の電極を前記第２のノードに接続し、第２の電極を前記接地電圧端子に接続した強誘電体キャパシタと
   を有することを特徴とする請求項１に記載の電源電圧検出回路。
4. 前記第１の抵抗素子は、ソースを前記電源電圧端子に接続し、ゲートを前記接地電圧端子に接続し、ドレインを前記第１のノードに接続したＰチャネル絶縁ゲート形電界効果トランジスタであり、
   前記第２の抵抗素子は、ドレインを前記第１のノードに接続し、ゲートを前記電源電圧端子に接続し、ソースを前記第２の抵抗素子の他端とするＮチャネル絶縁ゲート形電界効果トランジスタであること
   を特徴とする請求項２又は３に記載の電源電圧検出回路。

Images