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JP2008288591A - 積み重ね型パッケージ集積回路デバイスと、その製造方法 - Google Patents

積み重ね型パッケージ集積回路デバイスと、その製造方法 Download PDF

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Abstract

【課題】複数のパッケージ集積回路デバイスを積み重ねて互いに接続したデバイスを提供する。
【解決手段】第一のパッケージ集積回路デバイス12Aと、第一のパッケージ集積回路デバイス12Aの上に置かれた第二のパッケージ集積回路デバイス12Bと、第一と第二のパッケージ集積回路デバイス12A、12Bを互いに導電的に接続する複数の平面型導電性材料52と、を含むデバイス。平面型導電性材料52はリードフレーム上の複数の延長部で、積み重ねられたパッケージ集積回路デバイス12A、12Bの導電性端子28を導電的に接続した後、互いに単独化するためにリードフレームから分断される。
【選択図】図1

Description

ここに開示する本主題は、概してパッケージング集積回路デバイスの分野に関し、さらに、より具体的には、積み重ねられたパッケージ集積回路デバイスと、それを製造するさまざまな方法に関する。
集積回路技術は、機能的な回路の莫大な配列を系統立てて配設するために、トランジスタ、抵抗、キャパシタ等の電気デバイスを利用している。これらの回路の複雑さのため、回路の目的とする機能を得るには、接続される電気的デバイスの必要数は増える一方である。トランジスタの数が増加するにつれ、集積回路のサイズは縮小している。半導体産業における課題のひとつとして、電気的に接続するための改良方法を開発させることと、同じおよび/または異なるウェハもしくはチップ上に組み立てられるパッケージング回路デバイスを開発させることがある。一般的に、半導体産業では、トランジスタがシリコンチップ/シリコンダイの上に占める表面積を小さくするよう製造することが望まれる。
半導体デバイス部品の製造において、ひとつの半導体ダイがそれぞれの封じられたパッケージに組み込まれることがもっとも一般的である。デュアルインラインパッケージ(DIP)、ジグザグインラインパッケージ(ZIP)、スモールアウトラインJベンズ(SOJ)、シンスモールアウトラインパッケージ(TSOP)、プラスティックリードチップキャリア(PLCC)、スモールアウトライン集積回路(SOIC)、プラスティッククアッドフラットパック(PQFP)、集積リードフレーム(IDF)を含む多くの異なるパッケージスタイルが利用されている。いくつかの半導体デバイス部品はカプセル化される前に、回路基板のような基板に接続される。製造者はパッケージ集積回路デバイスのサイズ縮小と、パッケージ集積回路デバイスにおけるパッケージング密度を増加させるという、絶えず続く要求の中にいる。
プロット(plot)スペースを維持しようとする努力から、パッケージ集積回路デバイスを逐次上に積み重ねてゆく手法が採られた場合もある。積み重ねられたパッケージ集積回路デバイスを導電的に互いに接続するための従来技術としては、こうした接続を構築するためのはんだボールもしくはワイアボンドが典型的なものである。望まれるのは、積み重ねられたパッケージデバイスを互いに導電的に接続するための新しく、改良された技術である。
図1は本発明の一実施形態にしたがった、例示的な積み重ね型ダイパッケージ10を示す。第一のパッケージ集積回路デバイス12Aは、第二のパッケージ回路デバイス12Bの真下に配置される。複数のはんだボール32、もしくは他の周知の技術が、第一のパッケージ集積回路デバイス12Aと実例的なプリント回路基板40を導電的に接続するために使用されてもよい。本願を通読後の当業者であれば認識するように、第一のパッケージ集積回路デバイス12Aと第二のパッケージ回路デバイス12Bは、同じ型の集積回路デバイスでもよいし、互いに異なる型の集積回路デバイスでもよい。例えば、第一のパッケージ集積回路デバイス12AはパッケージDRAMデバイスでもよく、一方、第二のパッケージ回路デバイス12BはNANDデバイスでもよい。さらに、第一のパッケージ集積回路デバイス12Aと第二のパッケージ回路デバイス12Bは、異なる物理的パッケージサイズを持つパッケージでもよい。ここに述べる実際の例では、第一のパッケージ集積回
路デバイス12Aと第二のパッケージ回路デバイス12Bはほぼ同じパッケージサイズを持つ。さらに、本開示の方法を用いて、積み重ねられたダイパッケージ10は、図1に示された例示的なパッケージデバイス12Aと12Bの二つ以上を含む。例えば、3個から5個のパッケージ集積回路デバイスを、本開示の構造および方法を用いて、一つの積み重ね10として配置できる。
開示の例では、第一のパッケージ集積回路デバイス12Aと第二のパッケージ集積回路12Bのそれぞれが、基板内に空洞16が形成されたプリント回路基板14を含む。集積回路ダイ18は、例えば接着性材料のような従来技術に従って空洞16に固定される。例示的なワイアボンド20は、ダイ18上のボンディングパッド(bond pads)24とプリント回路基板14上のボンディングパッド26を導電的に接続するために使用される。伝統的な成形材料(mold compound material)22を使用して空洞16を塞いでもよい。
複数の導電性端子28は、第一のパッケージ集積回路デバイス12Aと第二のパッケージ回路デバイス12Bの、上面30Tと下面30B上に形成できる。図2は、(成形材料22を除いた)第二のパッケージ回路デバイス12Bを上から見た図であり、ここでは、例示的な導電性端子28の配置が示されている。もちろん、導電性端子28の具体的な配置もしくは配列は、それぞれの用途に応じて変更してもよい。
本主題の例示的な実施形態を以下に示す。解りやすくするため、実際の実施例のすべての特徴が本明細書に示されているわけではない。任意のこのような実際の実施形態の開発においては、或る実施例を他の実施例に変えてゆく実施例固有の多数の決定が、システムに関連した制約もしくはビジネスに関連した制約に従うといったような開発者固有の目標を達成するためになされるべきである、ということはもちろん理解されるであろう。さらに、開発努力は複雑かつ時間のかかるものではあるが、本開示を読むという利益を得た当業者にとってはルーチンワークに過ぎないものであることも理解されたい。
図に示される多くの領域および構造は、非常に精密に、鮮明な輪郭および概観図をもって描かれているが、実際に当業者に理解されるように、これらの領域および構造は、図に示されるのと同程度まで精密ではない。加えて、様々の特徴の相対的なサイズと図に示されるドーピングされた領域は、製造された装置上の特徴または領域と比較して、誇張または矮小化されうる。にもかかわらず、添付の図は、本開示の主題の実例となる例を描写し、または説明するために含まれている。
図3から7は、本開示の積み重ねられたパッケージダイ10を作るための、ひとつの例示的な方法を示す。図3は、パッケージ集積回路デバイスに用いられる例示的なリードフレーム50のある部分を示す。リードフレーム50は複数のタイバー52を含み、複数のタイバー52のそれぞれは、タイバー52から物理的に延長したリードフレーム延長部54を備える。リードフレーム54のサイズ、数、間隔は、具体的な実施形態に応じ変更可能である。一実施形態では、延長部54は、厚さ約50−150マイクロメートルの範囲の平面の板状構造である。その他の物理的寸法、すなわち、長さ、幅は、延長部の一般的な構成と同様に変更可能である。本願を通読後の当業者であれば認識するように、延長部54のサイズと固定位置は、延長部54が最終的には導電的に接続する導電性端子28のサイズと固定位置に合うように調整される。延長部54はいろいろな導電性材料、例えば銅や、合金42からつくることができる。延長部54の材料による酸化を防ぐ等のさまざまな理由で、表面保護剤が延長部54に適用される。いくつかの実施形態では、延長部54は、濡れ性をもつ表面を形成するために、銀、スズ、金/ニッケル合金のような被覆物で覆ってもよい。このような被覆物の厚さは、約0.25−4.0マイクロメートルとできる。加えて、いくつかの実施形態では、金または銅のスタッドバンプ(突起電極)を延
長部54に設けて、延長部54からパッケージ集積回路デバイス12A、12Bへの接続をつくってもよい。
図4に示されるように、リードフレーム50は、第一のパッケージ集積回路デバイス12Aの上面30Tで導電的に導電性端子28と接続する。一具体例では、延長部54および/または第一のパッケージ集積回路デバイス12Aの上面30T上の導電性端子28に、はんだ用フラックスを塗る。リードフレーム50は、延長部54が導電性端子28に接触するように位置を調整して配置される。その後に最初の熱処理過程を行い、はんだをリフロー(再熔融)して、延長部54と導電性端子28とを互いに導電的に接続させる。
次に、図5に示すように、第二のパッケージ回路デバイス12Bが上に配置され、リードフレーム50に並べられる。この過程の間に、第二のパッケージ回路デバイス12Bの下面30Bにある導電性端子28が、延長部54と導電的に接続するように並べられる。この過程の間に、はんだ用フラックスを導電性端子28および/または延長部54に塗ってもよい。その後第二の熱処理過程を行い、延長部54と、第二のパッケージ回路デバイス12Bの下面30Bにある導電性端子28との間の接続のためにリフローが行われる。
その後、図6に示すように、複数のはんだボール32が第一のパッケージ集積回路デバイス12Aの下面30Bにある導電性端子28上に従来技術を使って形成される。それから、リードフレーム50のタイバー部分52が切り取られ、結果として図7に示された構造となる。この切り取り過程は、パンチのような任意のさまざまな既知の技術を用いて行うことができる。図3は、リードフレーム50に対する例示的なカットライン56を示す。切り取り過程により、延長部が導電的に互いに接続しないように単独化することとなる。延長部54の外縁54eは第一と第二のパッケージ集積回路デバイス12Aと12Bの縁12eとほぼ一直線上に並ぶことに、注意されたい。いくつかの実施形態では、第一と第二のパッケージ集積回路デバイス12Aと12Bが異なる物理的サイズを持つ場合には、延長部54の縁54eは積み重ねられたパッケージ集積回路デバイスのひとつの縁にのみ一直線状に並べられる。図8は、独立した延長部54と第二のパッケージ集積回路デバイス12Aの下面にある結合部28の上面図である。延長部54は、ほぼ方形で平面型の導電的材料として、積み重ねられたパッケージ集積回路デバイス12Aと12Bの間で機能する。
ここに開示した本主題には、さまざまな修正を施すことや別の形態を選択することが可能ではあるが、具体的な実施形態は、図の例によって表されており、またここに詳細に記述される。しかしながら、ここに開示される具体的な実施形態は、開示された具体的な形態に発明を限定するつもりはなく、むしろ逆に、添付の請求項によって定義されるような発明の本質の範囲内に入る、全ての変形例、均等物、および代替物をも包含する、と理解されるべきである。
本主題は、参照番号が要素を明らかにしている添付の図に関連する以降の記述を参照することによって理解されるであろう。
図1は本発明の一態様と一致する積み重ねられたパッケージ集積回路デバイスのさまざまな図である。 図2は本発明の一態様と一致する積み重ねられたパッケージ集積回路デバイスのさまざまな図である。 図2は本開示の発明として使用されるリードフレームの例示的な部分の図である。 図4はここで開示されるように、積み重ねられた集積回路デバイスを製造するためのひとつの例示的な過程の流れを示す。 図5はここで開示されるように、積み重ねられた集積回路デバイスを製造するためのひとつの例示的な過程の流れを示す。 図6はここで開示されるように、積み重ねられた集積回路デバイスを製造するためのひとつの例示的な過程の流れを示す。 図7はここで開示されるように、積み重ねられた集積回路デバイスを製造するためのひとつの例示的な過程の流れを示す。 図8はここで開示されるように、集積回路デバイスのための例示的な導電的接続の上面図である。

Claims (22)

  1. 第一のパッケージされた集積回路デバイスと、
    前記第一のパッケージされた集積回路デバイスの上に置かれた第二のパッケージされた集積回路デバイスと、
    前記第一と第二のパッケージされた集積回路デバイスを互いに導電的に接続する複数の平面型導電性部材と、
    を含むデバイス。
  2. 前記平面型導電性部材のそれぞれが、前記第一のパッケージされた集積回路デバイスの上面に近接して形成される導電性端子と、前記第二のパッケージされた集積回路の下面に近接して形成される導電性端子との間に配置されて、各導電性端子に導電的に接続する、請求項1のデバイス。
  3. 前記第一と第二のパッケージされた集積回路デバイスが同じ型の集積回路デバイスを含む、請求項1のデバイス。
  4. 前記第一と第二のパッケージされた集積回路デバイスが異なる型の集積回路デバイスを含む、請求項1のデバイス。
  5. 前記平面型導電性部材がリードフレーム延長部である、請求項1のデバイス。
  6. 複数の前記導電性部材のそれぞれが外縁を有し、前記外縁は前記第一と第二のパッケージされた集積回路デバイスの少なくとも一方の外縁とほぼ一直線に並ぶ、請求項1のデバイス。
  7. 上から見た場合、前記平面型導電性部材がほぼ方形の構成となる、請求項6のデバイス。
  8. 第一のパッケージされた集積回路デバイスと、
    前記第一のパッケージされた集積回路デバイスの上に置かれた第二のパッケージされた集積回路デバイスと、
    前記第一と第二のパッケージされた集積回路デバイスを互いに導電的に接続させている複数の導電性部材と
    を含み、前記複数の導電性部材のそれぞれが外縁を有し、前記外縁は前記第一と第二のパッケージされた集積回路デバイスの少なくとも一方の外縁とほぼ一直線に並ぶ、
    ことを特徴とするデバイス。
  9. 前記導電性部材のそれぞれが、前記第一のパッケージされた集積回路デバイスの上面に近接して形成される導電性端子と、前記第二のパッケージされた集積回路の下面に近接して形成される導電性端子との間に配置されて、各導電性端子に導電的に接続する、請求項8のデバイス。
  10. 前記導電性部材がリードフレーム延長部である請求項9のデバイス。
  11. 第一のパッケージされた集積回路デバイスと、
    前記第一のパッケージされた集積回路デバイスの上に置かれた第二のパッケージされた集積回路デバイスと、
    前記第一と第二のパッケージされた集積回路デバイスと互いに導電的に接続する複数のリードフレーム延長部と
    を含み、
    前記リードフレーム延長部のそれぞれが、前記第一のパッケージされた集積回路デバイスの上面に近接して形成される導電性端子と、前記第二のパッケージされた集積回路の下面に近接して形成される導電性端子との間に配置されて、各導電性端子に導電的に接続しており、また、
    前記複数のリードフレーム延長部のそれぞれが外縁を有し、前記外縁は前記第一と第二のパッケージされた集積回路デバイスの両方の外縁とほぼ一直線に並ぶ、
    ことを特徴とするデバイス。
  12. 上から見た場合、前記リードフレーム延長部がほぼ方形の構成となる、請求項11のデバイス。
  13. リードフレーム上の複数の延長部が、積み重ねられたパッケージ集積回路のペアのそれぞれと導電的に接続するステップと、
    前記リードフレームを分断して、前記複数の延長部がそれぞれ単独化されるようにするステップと、
    を含む方法。
  14. 前記複数の延長部が積み重ねられたパッケージ集積回路デバイスの前記ペアのそれぞれに導電的に接触するように導電的に接続される、請求項13の方法。
  15. 前記リードフレームを分断するステップが、前記複数の延長部を前記リードフレームのタイバーから分離するステップを含む、請求項13の方法。
  16. 前記複数の延長部分の外縁が、積み重ねられたパッケージ集積回路デバイスの前記ペアの少なくとも一方の外縁とほぼ一直線上に並ぶように前記リードフレームの前記分断が行われる、請求項15の方法。
  17. 第一と第二のパッケージされた集積回路デバイスを提供するステップと、
    前記第一と第二のパッケージされた集積回路デバイスの間に平面型導電性部材を配置して、前記第一と第二のパッケージされた集積回路デバイスが互いに導電的に接続するようにするステップと、
    を含む方法。
  18. 前記複数の平面型導電性部材を配置するステップが、前記平面型導電性部材のそれぞれの外縁が、前記第一と第二のパッケージされた集積回路デバイスの少なくとも一方の外縁とほぼ一直線に並ぶように前記複数の平面型導電性部材を配置するステップを含む、請求項17の方法。
  19. 上から見た場合、前記平面型導電性部材のそれぞれがほぼ方形の構成となる、請求項17の方法。
  20. リードフレームの複数の延長部分を第一のパッケージされた集積回路デバイスの上面の複数の接点に導電的に接続するための第一のリフロー工程を行うステップと、
    前記複数の延長部分を第二のパッケージされた集積回路デバイスの下面の複数の接点に導電的に接続するための第二のリフロー工程を行うステップと、
    前記リードフレームを分断して、前記複数の延長部を単独化するステップと、
    を含む方法。
  21. 前記リードフレームを分断するステップが、前記複数の延長部を前記リードフレームの
    タイバーから分離するステップを含む、請求項20の方法。
  22. 前記複数の延長部分の外縁が、積み重ねられたパッケージ集積回路デバイスの前記ペアの少なくとも一方の外縁とほぼ一直線上に並ぶように前記リードフレームの前記分断が行われる、請求項21の方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8106491B2 (en) 2007-05-16 2012-01-31 Micron Technology, Inc. Methods of forming stacked semiconductor devices with a leadframe and associated assemblies
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295266A (ja) * 1990-04-12 1991-12-26 Hitachi Ltd 高集積半導体装置
JPH11168150A (ja) * 1997-12-04 1999-06-22 Mitsubishi Electric Corp 半導体集積回路装置
JP2001274324A (ja) * 2000-03-24 2001-10-05 Hitachi Chem Co Ltd 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置
JP2004058578A (ja) * 2002-07-31 2004-02-26 Hitachi Metals Ltd キャリア付き積層金属箔及びそれを用いたパッケージの製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US4956746A (en) * 1989-03-29 1990-09-11 Hughes Aircraft Company Stacked wafer electronic package
JPH03295566A (ja) 1990-04-12 1991-12-26 Olympus Optical Co Ltd 穿刺針
US5128831A (en) * 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5677567A (en) * 1996-06-17 1997-10-14 Micron Technology, Inc. Leads between chips assembly
US5814881A (en) * 1996-12-20 1998-09-29 Lsi Logic Corporation Stacked integrated chip package and method of making same
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
JP3035534B2 (ja) * 1998-07-23 2000-04-24 敬 錫 姜 積層パッケ―ジ及びその積層方法
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
US6163076A (en) * 1999-06-04 2000-12-19 Advanced Semiconductor Engineering, Inc. Stacked structure of semiconductor package
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6212767B1 (en) * 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
US6303981B1 (en) * 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
KR100324333B1 (ko) * 2000-01-04 2002-02-16 박종섭 적층형 패키지 및 그 제조 방법
US6476475B1 (en) * 2000-06-29 2002-11-05 Advanced Micro Devices, Inc. Stacked SRAM die package
US6472758B1 (en) * 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
SG106054A1 (en) * 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US20030038347A1 (en) * 2001-08-22 2003-02-27 Walton Advanced Electronics Ltd Stackable-type semiconductor package
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
KR100460063B1 (ko) * 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US6791168B1 (en) * 2002-07-10 2004-09-14 Micron Technology, Inc. Semiconductor package with circuit side polymer layer and wafer level fabrication method
KR100631939B1 (ko) * 2002-07-16 2006-10-04 주식회사 하이닉스반도체 비지에이 패키지와 티에스오피 패키지를 적층하여 형성한반도체 소자
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
JP2004128155A (ja) * 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
US6798057B2 (en) * 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package
US6900530B1 (en) * 2003-12-29 2005-05-31 Ramtek Technology, Inc. Stacked IC
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8106491B2 (en) 2007-05-16 2012-01-31 Micron Technology, Inc. Methods of forming stacked semiconductor devices with a leadframe and associated assemblies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295266A (ja) * 1990-04-12 1991-12-26 Hitachi Ltd 高集積半導体装置
JPH11168150A (ja) * 1997-12-04 1999-06-22 Mitsubishi Electric Corp 半導体集積回路装置
JP2001274324A (ja) * 2000-03-24 2001-10-05 Hitachi Chem Co Ltd 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置
JP2004058578A (ja) * 2002-07-31 2004-02-26 Hitachi Metals Ltd キャリア付き積層金属箔及びそれを用いたパッケージの製造方法

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